DE3405219A1

DE3405219A1 - Circuit arrangement for subsequent modification of a background-noise meander in a delta modulator

Info

Publication number: DE3405219A1
Application number: DE19843405219
Authority: DE
Inventors: Alfred 8031 Maisach Seilmeier
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1984-02-14
Filing date: 1984-02-14
Publication date: 1985-09-05
Also published as: DE3405219C2

Abstract

The invention relates to a circuit arrangement at the transmitting end of an electronic data link for speech signal transmission with a delta modulator (DM) which in each case emits a background-noise meander as a background-noise signal. The circuit arrangement contains a control circuit which identifies an interfering background-noise meander in a digital speech signal (DS) of the delta modulator (DM) and emits a control signal (SS), a signal transmitter (SG) which transmits an equivalent meander (EM) and a changeover switch (U) which through-connects the digital speech signal (DS) and, on the basis of the control signal (SS), the equivalent meander (EM) to its output. <IMAGE>

Description

Schaltungsanordnung zur nachträglichen Änderung eines Ru-Circuit arrangement for the subsequent change of a circuit

hegeräusch-Mäanders bei einem Deltamodulator Die Erfindung betrifft eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1.Meander meanders in a delta modulator The invention relates to a circuit arrangement according to the preamble of claim 1.

Bei elektronischen Nachrichten verbindungen werden beispielsweise die analogen Sprachsignale in digitale umgewandelt. Diese Signale werden dann zusammen mit Hilfssignalen, insbesondere Ruf- und Wählsignalen von einer Sendeseite zu einer Empfangsseite übertragen. Zur Umwandlung der analogen Sprachsignale in digitale Sprachsignale werden Analog-Digital-Wandler, insbesondere sogenannte Deltamodulatoren verwendet. Als binäres Ruhegeräuschsignal geben diese Deltamodulatoren entweder einen sogenannten 0101-Mäander oder einen sogenannten 00110011-Mäander ab.In electronic messaging connections are for example the analog voice signals are converted into digital ones. These signals are then put together with auxiliary signals, in particular call and dial signals from one sending side to one Receive side transmitted. For converting the analog voice signals into digital ones Voice signals are analog-to-digital converters, in particular so-called delta modulators used. As a binary quiet noise signal, these delta modulators give either a so-called 0101 meander or a so-called 00110011 meander.

Welcher der beiden Mäander abgegeben wird, hängt vom vorhergehenden Sprachsignal ab und ist nicht bestimmbar. Bei der weiteren Verarbeitung des digitalen Sprachsignals auf einem weiterführenden Signal weg kann einer der beiden Mäan der unerwünscht oder störend sein, da er einen Ruf oder eine Präambel vortäuscht. Diese Hilfssignale werden zeitweise anstelle der vom Deltamodulator abgegebenen digitalen Sprachsignale abgegeben.Which of the two meanders is given depends on the previous one Voice signal and cannot be determined. In the further processing of the digital One of the two meanders can take off the voice signal on a further signal undesirable or annoying as it fakes a call or a preamble. These Auxiliary signals are temporarily used instead of the digital ones emitted by the delta modulator Speech signals emitted.

Es ist Aufgabe der Erfindung eine Schaltungsanordnung anzugeben, durch die ein eventuell störender Mäander auf dem weiterführenden Signalweg vermieden wird.It is the object of the invention to specify a circuit arrangement by which avoids a possibly disruptive meander on the further signal path will.

Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.This object is achieved according to the invention by the in the characterizing part of claim 1 specified features solved.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispieles erläutert.In the following, the invention is illustrated by means of one in the drawing Embodiment explained.

Dabei zeigen Fig. 1 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung, Fig. 2 und 3 verschiedene Prüfschaltungen, und Fig. 4 ein Detailschaltbild der erfindungsgemäßen Schaltungsanordnung.1 shows a block diagram of the circuit arrangement according to the invention, FIGS. 2 and 3 different test circuits, and FIG. 4 shows a detailed circuit diagram of the circuit according to the invention Circuit arrangement.

In Fig. 1 ist ein Deltamodulator DM dargestellt, der ein digitales Sprachsignal DS an einen Eingang eines Umschalters U und an eine Prüfschaltung PS gibt. Ein Signalgeber SG gibt einen Ersatzmäander EM an den anderen Eingang des Umschalters U. Der Ersatzmäander EM ist bitsynchron zum digitalen Sprachsignal DS. Die Prüfschaltung PS gibt ein Prüfsignal P an eine Zeitstufe ZS, die ein Steuersignal SS an einen Steuereingang S des Umschalters U gibt. Nicht näher bezeichnete Takteingänge der Prüfschaltung PS und der Zeitstufe ZS sind mit einem Taktgeber TG verbunden, der einen Takt T1 abgibt.In Fig. 1, a delta modulator DM is shown, which is a digital Speech signal DS to an input of a changeover switch U and to a test circuit PS gives. A signal generator SG gives a substitute meander EM to the other input of the Switch U. The substitute meander EM is bit-synchronous to the digital voice signal DS. The test circuit PS outputs a test signal P to a timing stage ZS, which is a control signal SS to a control input S of the switch U there. Unspecified clock inputs the test circuit PS and the time stage ZS are connected to a clock generator TG, which emits a clock T1.

Im folgenden wird die prinzipielle Wirkungsweise der erfindungsgemäßen Schaltungsanordnung beschrieben.The following is the basic mode of action of the invention Circuit arrangement described.

Die Prüfschaltung PS bildet zusammen mit der Zeitstufe ZS eine Steuerschaltung zur Ansteuerung des Umschalters U.The test circuit PS together with the time stage ZS forms a control circuit to control the switch U.

Diese Steuerschaltung prüft eine vorgegebene Anzahl von Bits des digitalen Sprachsignals DS und gibt gegebenenfalls das Steuersignal SS zur Umschaltung des Umschalters U ab.This control circuit checks a predetermined number of bits of the digital Speech signal DS and optionally gives the control signal SS for switching the Switch U off.

Es wird von einem Zustand ausgegangen, zu dem der Deltamodulator DM als digitales Sprachsignal DS ein Ruhegeräuschsignal abgibt, das aus einem störenden Mäander besteht. Dieser wird von der Prüfschaltung PS erkannt, die daraufhin ein Prüfsignal P an die Zeitstufe ZS gibt. Nach einer vorbestimmten Anzahl von Taktimpulsen des Taktes T1 gibt die Zeitstufe ZS ein Steuersignal SS an den Steuerein gang S des Umschalters U. Dieser schaltet daraufhin den vom Signalgeber SG abgegebenen Ersatzmäander EM auf seinen Ausgang durch. Sobald die Prüfschaltung PS im digitalen Sprachsignal DS keinen störenden Mäander mehr feststellt, wird dieser Zustand beendet und vom Umschalter U wieder das digitale Sprachsignal DS auf seinen Ausgang durchgeschaltet.A state is assumed in which the delta modulator DM as a digital speech signal DS emits a quiet noise signal, which consists of a disturbing There is a meander. This is recognized by the test circuit PS, which thereupon a Test signal P is to the timing stage ZS. After a predetermined number of clock pulses of the clock T1, the timing stage ZS outputs a control signal SS to the control input S of the switch U. This then switches the output from the signal generator SG Substitute meander EM through to its exit. As soon as the test circuit PS in the digital Speech signal DS no longer detects a disruptive meander, this state is ended and the digital voice signal DS is again switched through to its output by the switch U.

In Fig. 2 ist eine Prüfschaltung PS1 dargestellt, die einen 00110011-Mäander im digitalen Sprachsignal DS erkennt. Sie besteht aus einem Schieberegister SR, das einen Takteingang, einen Eingang E und drei Ausgänge O, 1, 2 aufweist, sowie aus drei invertierenden Exklusiv-Oder-Verknüpfungsgliedern El, E2 und E3. Am Eingang E liegt das vom Deltamodulator DM abgegebene digitale Sprachsignal DS an, und am Takteingang der vom Taktgeber TG abgegebene Takt T1. Der Ausgang 0 des Schieberegisters SR'ist mit einem Eingang des invertierenden Exklusiv-Oder-Verknüpfungsgliedes El, der Ausgang 1 mit jeweils einem Eingang der invertierenden Exklusiv-Oder-Verknüpfungsglieder El und E2 und der Ausgang 2 mit einem Eingang des invertierenden Exklusiv-Oder-Verknüpfungsgliedes E2 verbunden. Die Ausgänge der invertierenden Exklusiv-Oder-Verknüpfungsglieder El und E2 liegen an den beiden Eingängen des invertierenden Exklusiv-Oder-Verknüpfungsgliedes E3 an, von dessen Ausgang das Prüfsignal P an die Zeitstufe ZS gegeben wird. Diese Prüfschaltung PS1 prüft jeweils drei aufeinanderfolgende Bits des digitalen Sprachsignals DS. Bei den Bitmustern 001, 011, 110, und 100 wird der entsprechende Mäander erkannt und das Prüfsignal P mit einem der logischen Null entsprechenden Pegel abgegeben.In Fig. 2, a test circuit PS1 is shown which has a 00110011 meander recognizes in the digital voice signal DS. It consists of a shift register SR, which has a clock input, an input E and three outputs O, 1, 2, as well as from three inverting exclusive-OR logic elements El, E2 and E3. At the entrance E is the digital speech signal DS emitted by the delta modulator DM, and am Clock input is the clock T1 emitted by the clock generator TG. The output 0 of the shift register SR 'is connected to an input of the inverting exclusive-or-logic element El, the output 1 with one input each of the inverting exclusive-OR logic elements El and E2 and the output 2 with an input of the inverting exclusive-OR link E2 connected. The outputs of the inverting exclusive-OR gates E1 and E2 are at the two inputs of the inverting exclusive-OR link E3, from the output of which the test signal P is given to the timing stage ZS. These Test circuit PS1 tests three consecutive bits of the digital voice signal DS. With the bit patterns 001, 011, 110, and 100 becomes the corresponding Meander recognized and the test signal P with a logic zero corresponding Level delivered.

In Fig. 3 ist eine Prüfschaltung PS2 dargestellt, die einen 0101-Mäander erkennt. Sie besteht aus einem Flip-Flop F1 und einem invertierenden Exklusiv-Oder-Verknüpfungsglied E4. Am Takteingang des Flip-Flops F1 liegt der vom Taktgeber TG abgegebene Takt T1 an. Das vom Deltamodulator DM abgegebene digitale Sprachsignal DS liegt am Eingang E des Flip-Flops F1 und an einem Eingang des invertierenden Exklusiv-Oder-Verknüpfungsgliedes E4 an, dessen anderer Eingang mit einem Ausgang Q des Flip-Flops F1 verbunden ist. Vom Ausgang des invertierenden Exklusiv-Oder-Verknüpfungsgliedes E4 wird das Prüfsignal P an die Zeitstufe ZS gegeben. Von dieser Prüfschaltung PS2 werden jeweils zwei aufeinanderfolgende Bits des digitalen Sprachsignals DS auf Ungleichheit geprüft. Bei Ungleichheit wird der entsprechende Mäander erkannt, und das Prüfsignal P mit einem der logischen Null entsprechenden Pegel abgegeben.3 shows a test circuit PS2 which has a 0101 meander recognizes. It consists of a flip-flop F1 and an inverting exclusive-OR link E4. The clock output by the clock generator TG is present at the clock input of the flip-flop F1 T1 on. The digital speech signal DS emitted by the delta modulator DM is at the input E of the flip-flop F1 and at one input of the inverting exclusive-OR link E4, the other input of which is connected to an output Q of the flip-flop F1. The test signal P given to time stage ZS. Of this test circuit PS2 are two successive bits of the digital speech signal DS checked for inequality. In the event of inequality, the corresponding meander is recognized and the test signal P is recognized output to a level corresponding to the logic zero.

Die in Fig. 4 dargestellte Schaltungsanordnung weist die bekannten Bausteine, Deltamodulator DM, Taktgeber TG, Prüfschaltung PS, Zeitstufe ZS, Signalgeber SG und Umschalter U auf. Als zusätzliche Schaltstufe ist hier eine Verzögerungsstufe VS dargestellt. Diese Verzögerungsstufe VS enthält ein Flip-Flop F2 und einen Inverter I. Am Eingang des Flip-Flops F2 liegt das vom Deltamodulator DM abgegebene digitale Sprachsignal DS, und am Takteingang der vom Taktgeber TG abgegebene Takt T1. Dieser wird vom Inverter I invertiert als Takt T2 an die Zeitstufe ZS und an den Takteingang der Prüfschaltung PS gegeben. Als Prüfschaltung PS ist hier wahlweise die in Fig. 2 oder die in Fig. 3 dargestellte Prüfschaltung PSl bzw. PS2 einsetzbar. Der Takteingang bzw. der Eingang E der Prüf- schaltung PS ist also entweder der Takteingang bzw. der Eingang des Schieberegisters SR (s. Fig. 2) oder der Takteingang bzw. der Eingang des Flip-Flops F1 (s. Fig.The circuit arrangement shown in Fig. 4 has the known Modules, delta modulator DM, clock generator TG, test circuit PS, timer ZS, signal generator SG and switch U on. As an additional switching stage, there is a delay stage VS shown. This delay stage VS contains a flip-flop F2 and an inverter I. The digital output from the delta modulator DM is at the input of the flip-flop F2 Speech signal DS, and at the clock input the clock T1 emitted by the clock generator TG. This is inverted by the inverter I as clock T2 to the timing stage ZS and to the clock input the test circuit PS given. The test circuit PS shown in Fig. 2 or the test circuit PS1 or PS2 shown in FIG. 3 can be used. The clock input or input E of the test circuit PS is either the Clock input or the input of the shift register SR (see Fig. 2) or the clock input or the input of the flip-flop F1 (see Fig.

3). Vom Ausgang Q des Flip-Flops F2 der Verzögerungsstufe VS wird ein nicht näher bezeichnetes Signal an den Eingang E der Prüfschaltung PS gegeben.3). From the output Q of the flip-flop F2 of the delay stage VS is an unspecified signal is given to the input E of the test circuit PS.

Die Zeitstufe ZS enthält ein invertierendes Oder-Verknüpfungsglied OD und einen Zähler Z. Das von der Prüfschaltung PS abgegebene Prüfsignal P liegt am Rücksetzeingang R des Zählers Z an. Der Zähler Z weist Ausgänge O bis N auf. Der Ausgang N gibt das Steuersignal SS ab und ist mit dem Steuereingang S des Umschalters U und mit einem Eingang des invertierenden Oder-Verknüpfungsgliedes OD verbunden. Am anderen Eingang des Oder-Verknüpfungsgliedes OD liegt der Takt T2 an.The time stage ZS contains an inverting OR link OD and a counter Z. The test signal P emitted by the test circuit PS is present at the reset input R of the counter Z. The counter Z has outputs O to N. The output N emits the control signal SS and is connected to the control input S of the switch U and connected to an input of the inverting OR logic element OD. Clock T2 is applied to the other input of the OR logic element OD.

Die in Fig. 4 dargestellte Schaltungsanordnung hat grundsätzlich die gleiche Funktionsweise wie die in Fig. 1 dargestellte. Durch die Verzögerungsstufe VS wird eine Datenverzögerung des digitalen Sprachsignals DS um ein halbes Bit bewirkt. Diese Verzögerung ist erforderlich, damit der Umschalter U genau beim Wechsel von einem zum nächstfolgenden Bit des digitalen Sprachsignals DS bzw.The circuit arrangement shown in Fig. 4 basically has the same mode of operation as that shown in FIG. Through the delay stage VS a data delay of the digital voice signal DS by half a bit is effected. This delay is necessary so that the switch U exactly when changing from one to the next bit of the digital speech signal DS or

des Ersatzmäanders EM geschaltet wird.of the substitute meander EM is switched.

Wenn von der Prüfschaltung PS ein störender Mäander im digitalen Sprachsignal DS erkannt wird, weist das Prüfsignal P einen der logischen Null entsprechenden Pegel auf, und der Zählvorgang im Zähler Z wird durch Wegnehmen des Resettbefehls am Rücksetzeingang R gestartet. Die Taktimpulse des Taktes T2 gelangen über das invertierende Oder-Verknüpfungsglied OD an den Takteingang des Zählers Z. Nach einer vorbestimmten Anzahl von Zählimpulsen, die durch die Auswahl eines der Ausgänge 0 bis N des Zählers Z bestimmt ist, erscheint an diesem Ausgang N ein Signal mit einem der logischen Eins entspechenden Pegel.If there is a disruptive meander in the digital voice signal from the test circuit PS DS is recognized, the test signal P has a logic zero corresponding Level on, and the counting process in the counter Z is by removing the reset command started at reset input R. The clock pulses of clock T2 arrive via the inverting OR logic element OD to the clock input of the counter Z. After a predetermined number of counting pulses generated by selecting one of the outputs 0 to N of the counter Z is determined, N appears at this output signal with a level corresponding to logic one.

Mit diesem Steuersignal SSschaltet der Umschalter U den an einem seiner Eingänge anliegenden Ersatzmäander EM auf seinen Ausgang durch, und das invertierende Oder-Verknüpfungsglied OD sperrt den Weg des Taktes T2 zum Takteingang des Zählers Z.With this control signal SS, the changeover switch U switches on one of its Inputs adjacent substitute meander EM to its output through, and the inverting OR-logic element OD blocks the path of the clock T2 to the clock input of the counter Z.

Sobald die Prüfschaltung PS keinen störenden Mäander mehr im digitalen Sprachsignal DS feststellt, gibt sie als Prüfsignal P einen der logischen Eins entspechenden Pegel an den Rücksetzeingang R des Zählers Z. Hierdurch werden die Ausgänge 0 bis N des Zählers Z auf 0 gesetzt, so daß der Umschalter U wieder das digitale Sprachsignal DS auf seinen Ausgang durchschaltet.As soon as the test circuit PS no longer has a disruptive meander in the digital Speech signal DS detects, it gives as test signal P one of the logic one corresponding Level at the reset input R of the counter Z. As a result, the outputs 0 to N of the counter Z is set to 0, so that the switch U returns the digital voice signal DS switches through to its output.

6 Patentansprüche 4 Figuren - Leerseite -6 claims 4 figures - blank page -

Claims

Claims t Circuit arrangement on the transmission side of an electronic Communication link for digital voice signal transmission with a delata modulator (DM), which in each case emits a quiet noise meander as a quiet noise signal, g e a control circuit (test circuit PS, timer ZS), which have a disruptive meander in a digital speech signal (DS) of the delta modulator (DM) recognizes and emits a control signal (SS) through a signal transmitter (SG), the a substitute meander (EM) emits, and through a switch (U), via which the output of the delta modulator (DM) and, based on the control signal (SS), of the equivalent meander (EM) can be switched to a further signal path.

2. Circuit arrangement according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the control circuit has a test circuit (PS, PSl, P52), which at emits a test signal (P) to a disruptive meander, and has a time stage (ZS), on the basis of the test signal (P) after a predetermined number of clock pulses emits the control signal (SS).

3. Circuit arrangement according to claim 2, d a d u r c h g e k e n n z e i c h n e t that the test circuit (PSl) a shift register (SR) and inverting Exclusive-OR logic elements (El, E2, E3), the test circuit (PSl) when the bit patterns OOl, oll, 11O and 100 occur in the digital speech signal (GSj as Test signal (P) emits a level corresponding to the logic zero.

4. Circuit arrangement according to claim 2, d a d u r c h g e k e n n z e i c h n e t that the test circuit (PS2) has a flip-flop (F1) and an inverting one Exclusive-OR logic element (E4), the test circuit (P52) at Occurrence of unequal bits in the digital voice signal (DS) as test signal (P) outputs a level corresponding to the logic zero.

5. Circuit arrangement according to one of claims 2 to 4, d a d u r c h g e k e n n n z e 1 c h n e t that the timer (ZS) has a counter (Z), the test signal (P) is present at its reset input (R) and from its output (N) the control signal (SS) is output.

6. Circuit arrangement according to one of claims 1 to 5, g e k e n n z e i c h n e t d u r c h a delay stage (VS), which the digital speech signal (DS) delayed by half a bit to the control circuit.