DE3332484A1

DE3332484A1 - CIRCUIT ARRANGEMENT FOR MEASURING SHORT TIMES

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Publication number: DE3332484A1
Application number: DE19833332484
Authority: DE
Inventors: Klaus 8032 Gräfelfing Welzhofer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1983-09-08
Filing date: 1983-09-08
Publication date: 1985-03-28
Also published as: EP0141122A1; ATE34852T1; EP0141122B1; DE3471773D1

Abstract

1. A circuit arrangement for measuring short time intervals and for emitting the measured time in digital form, which is supplied with a start pulse which indicates the start of the time interval to be measured and with a stop pulse which indicates the end of the time interval to be measured, where the start pulse is fed to a setting input (S) of a bistable trigger circuit (FF), and where the ouptut of the bistable trigger circuit is connected to a time-voltage converter (ZSW) which includes a discharge circuit (ET) and produces a voltage proportional to the time, where a first delay element (VZ1) and an analogue/digital converter (ADU) are provided, characterized in that the start pulse is supplied to the aforementioned first delay element, that the stop pulse is supplied to a second delay element (VZ2) which has a longer delay time than the first delay element, that the first delay element (VZ1) is connected to the setting input of the bistable trigger circuit (FF) and the second delay element (VZ2) is connected to the resetting input of the bistable trigger circuit (FF), and that the output of the time-voltage converter (ZSW) is connected to the analogue/digital converter (ADU), which has an adjustable voltage threshold adjusted such that when the inputs (ES1, ES2) of the circuit arrangement are combined, the analogue/digital converter (ADU) emits the binary value for zero.

Description

SIEMENS AKTIENGESELLSCHAFT '©- Unser Zeichen Berlin und München VPA go p IRRg ΠΓSIEMENS AKTIENGESELLSCHAFT '© - Our mark Berlin and Munich VPA go p IRRg ΠΓ

Circuit arrangement for measuring short times

.Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Messung kurzer Zeiten und zur Ausgabe der gemessenen Zeit in digitaler Form, der ein den Beginn der zu messenden Zeit angebender Startimpuls und ein das Ende der zu messenden Zeit angebender Stopimpuls zugeführt wird.The invention relates to a circuit arrangement for measuring short times and for outputting the measured time in digital form, indicating the beginning of the time to be measured The start pulse indicating the time and a stop pulse indicating the end of the time to be measured are supplied.

Rechnergesteuerte Prüfsysteme benötigen zur vollautomatischen Prüfung von elektronischen Einzelkomponenten, z.B. SSI-,MSI-,LSI-,VLSI-Bausteinen usw., und bestückten Leiterplatten, z.B. Flachbaugruppen, neben Meßgeräten zur statischen Meßwerterfassung, z.B. für Pegelbewertung, Messung von Strömen und Spannungen usw., in zunehmendem Maße auch Meßgeräte zur dynamischen Meßwerterfassung, z.B. zur Messung der Periodendauer von Impulsen, der Impulsbreite, der Anstiegs- und Abfallzeit von Impulsen. Als Beispiel hierfür sei die Prüfung von ECL-LSI-Schaltkreisen angeführt,Computer-controlled test systems require fully automatic testing of individual electronic components, e.g. SSI, MSI, LSI, VLSI components, etc., and assembled circuit boards, e.g. flat modules, in addition to measuring devices for static measurement value acquisition, e.g. for level evaluation, measurement of currents and voltages etc., increasingly also measuring devices for dynamic data acquisition, e.g. for measurement the period duration of pulses, the pulse width, the rise and fall time of pulses. As an example of this the testing of ECL-LSI circuits should be mentioned,

selbstself

bei denen/statische Bausteinfehler nur noch durch hochauflösende Meßwerterfassung (im ps-Bereich) der Impulsflankenzeit bzw. der Verzögerungszeit am Prüflingsausgang erkannt werden können. Ferner ist es notwendig, diese Messungen im sog. Einzelschußbetrieb durchzuführen, bei dem nur ein einzelner Impuls ausgemessen wird. Die zunehmend komplexer werdenden logischen Inhalte derzeitiger oder zukünftiger VLSI-Schaltkreise lassen nämlich einen repetitorischen Betrieb mit ausreichend hohen Frequenzen nicht mehr zu, d.h. ein einzelner, an einen Prüflingsausgang stimulierter Impulsflankenwechsel muß in seiner dynamischen Meßgröße sofort erfaßt und bewertet werden können.where / static block errors only due to high-resolution Measured value acquisition (in the ps range) of the pulse edge time or the delay time recognized at the test object output can be. It is also necessary to carry out these measurements in the so-called single-shot mode, in which only one single impulse is measured. The increasingly complex logical contents of current or future This is because VLSI circuits no longer allow repetitive operation at sufficiently high frequencies, i.e. a single pulse edge change stimulated at a test object output must be able to be recorded and evaluated immediately in its dynamic measured variable.

Zeitmessungen wurden bisher nur an streng repetitorischen Prüfvorgängen z.B. durch Einsatz von programmierbaren Oszillographen durchgeführt. Die Meßwerterfassung nach diesem Il 1 The - 16. Juni 1983So far, time measurements have only been carried out on strictly repetitive test processes, e.g. through the use of programmable oscilloscopes carried out. The recording of measured values according to this Il 1 The - June 16, 1983

-Z- VPA 83 P 1 6 5 6 DE -Z- VPA 83 P 1 6 5 6 DE

Verfahren erforderte mindestens 2000 Zyklen bei einer Zykluszeit von ^ 10,US. Messungen im Einzelschußbetrieb konnten mit schnellen Zählern durchgeführt werden. Dieses Verfahrens führte aber erst ab Zeiten größer 1 ,us zu Meßfehlern kleine** 1%. Impulsflankenmessungen waren hiermit aber nicht durchführbar. Aus diesen Gründen wurde bisher auf dynamische Messungen weitgehendst verzichtet.Procedure required at least 2000 cycles with a cycle time of ^ 10, US. Measurements in single shot operation could can be carried out with high-speed counters. However, this method only led to measurement errors from times greater than 1 µs small ** 1%. However, pulse edge measurements could not be carried out with this. For these reasons it has so far been on dynamic measurements largely dispensed with.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung zur Messung von kurzen Zeiten anzugeben, mit der auch dynamische Meßprobleme zu lösen sind, insbesondere ein Einzelschußbetrieb möglich ist und die mit einer hohen Meßwertauflösung im Picosekundenbereich arbeitet . Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs angegebenen Art dadurch gelöst, daß ein erstes Verzögerungsglied vorgesehen ist, der der Startimpuls zugeführt wird, daß ein zweites Verzögerungsglied mit einer gegenüber dem ersten Verzögerungsglied größeren Verzögerungszeit vorgesehen ist, der der Stopimpuls zugeführt wird, daß das erste Verzögerungsglied mit dem Setzeingang eines bistabilen Kippgliedes, das zweite Verzögerungsglied mit dem Rücksetzeingang des bistabilen Kippgliedes verbunden ist, daß die Ausgänge des bistabilen Kippgliedes mit einem eine Entladeschaltung enthaltenden Zeit/Spannungswandler verbunden sind, der eine der Zeit proportionale Spannung erzeugt, und daß an dem Ausgang des Zeit/Spannungswandlers ein Analog/Digital/Wandler mit einstellbarer Spannungsschwelle angeschlossen ist, die so eingestellt ist, daß bei Zusammenschluß der Eingänge der Schaltungsanordnung der Analog/Digital/Wandler den Binärwert für Null abgibt.The object on which the invention is based is to provide a circuit arrangement for measuring short times, with which dynamic measurement problems can also be solved, in particular a single shot operation is possible and with a high measurement resolution in the picosecond range. This task is performed in a circuit arrangement of the The type specified at the outset is achieved in that a first delay element is provided which is supplied with the start pulse is that a second delay element with a compared to the first delay element greater delay time is provided to which the stop pulse is fed that the first delay element with the set input of a bistable flip-flop, the second delay element connected to the reset input of the bistable flip-flop is that the outputs of the bistable flip-flop with a time / voltage converter containing a discharge circuit are connected, which generates a voltage proportional to the time, and that at the output of the time / voltage converter an analog / digital / converter with an adjustable voltage threshold is connected, which is set so that when the inputs of the circuit arrangement are combined, the analog / digital / converter outputs the binary value for zero.

Durch diese Einstellung der Spannungsschwelle des Analog/ Digital/Wandlers wird erreicht, daß die Toleranzen der Bausteine der Schaltungsanordnung keinen Einfluß auf das 35This setting of the voltage threshold of the analog / digital / converter ensures that the tolerances of the Components of the circuit arrangement have no effect on the 35th

-/- ^VPA 83 P 1 6 5 6 DE- / - ^VPA 83 P 1 6 5 6 DE

Meßergebnis haben und daß die Entladekennlinie des Zeit/ Spannungswandlers erst im linearen Bereich zur Zeit/Spannungswandlung herangezogen wird. Diese Justierung der Schaltungsanordnung wird dadurch erreicht, daß die Verzögerungsglieder mit verschiedenen Verzögerungszeiten ausgestattet sind.Have the measurement result and that the discharge characteristic of the time / Voltage converter only in the linear range for time / voltage conversion is used. This adjustment of the circuit arrangement is achieved in that the delay elements are equipped with different delay times.

Um die verschiedenen zeitlichen Verhältnisse bei einem zu mesäenden Impuls (Meßimpuls) ausmessen zu können, z.B. die Impulsflanken oder die Impulsdauer, ist vor da^vs erste und zweite Verzögerungsglied , eine. Vorstufe vorgeschaltet, der der Meßimpuls zugeführt wird. Diese Vorstufe besteht zur Erzeugung des Start- bzw. Stopimpulses jeweils aus einem Komparator, dem der Meßimpuls und jeweils eine einstellbare Referenzgröße zuführbar ist, aus jeweils einem am Ausgang des Komparators angeschlossenen Differenzierglied, und jeweils einer zwischen dem Differenzierglied und dem Verzögerungsglied angeordneten Torschaltung. Mit Hilfe der Vorstufe werden somit aus dem auszumessenden Meßimpuls der Start- bzw. Stopimpuls abgeleitet, der zur gewünschten Messung notwendig ist.In order to be able to measure the different temporal relationships in a pulse to be measured (measuring pulse), for example the pulse edges or the pulse duration, there is a first and second delay ^{element in front of v s.} Upstream pre-stage to which the measuring pulse is fed. This preliminary stage consists of a comparator to which the measuring pulse and an adjustable reference variable can be fed, a differentiating element connected to the output of the comparator, and a gate circuit arranged between the differentiating element and the delay element. With the help of the preliminary stage, the start or stop pulse that is necessary for the desired measurement is derived from the measuring pulse to be measured.

Um den Einzelschußbetrieb zu ermöglichen, ist jede Torschaltung in der Vorstufe mit einem Freigabeflipflop verbunden, das ein Freigabesignal abgibt, wenn die Torschaltung für den Start- bzw. Stopimpuls offen sein soll und deren Rücksetzeingang mit dem Ausgang des zugeordneten Verzögerungsgliedes verbunden ist.In order to enable single-shot operation, each gate circuit in the preliminary stage is connected to a release flip-flop, that emits a release signal when the gate circuit is to be open for the start or stop pulse and whose reset input is connected to the output of the assigned delay element.

Der Zeit/Spannungswandler besteht zweckmäßigerweise aus einem Differenzverstärker, dessen Eingänge mit den Ausgängen des bistabilen Kippgliedes verbunden sind, aus einer Entladeschaltung mit einem einstellbaren Kondensator, der zur Entladung mit einem konstanten Strom mit dem einen Ausgang des Differenzverstärkers verbunden ist und aus einerThe time / voltage converter expediently consists of a differential amplifier, the inputs of which are connected to the outputs of the bistable flip-flop, from a Discharge circuit with an adjustable capacitor that discharges with a constant current with one output of the differential amplifier is connected and from a

_/- VPA 83 P ί Ρ 5 ß OE_ / - VPA 83 P ί Ρ 5 ß OE

abschaltbaren Vorladeschaltung, die zur Vorladung der Entladeschaltung auf einen definierten Anfangswert mit der Entladeschaltung verbunden ist.disconnectable precharge circuit, which is used to precharge the discharge circuit is connected to a defined initial value with the discharge circuit.

Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Other developments of the invention emerge from the subclaims.

Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigen The invention is further explained using an exemplary embodiment that is shown in the figures. Show it

Figur 1 ein Blockschaltbild der erfindundungsgemäßen Schaltungsanordnung,
Figur 2 und Figur 3 eine ausführlichere Realisierung der Schaltungsanordnung,Figure 1 is a block diagram of the circuit arrangement according to the invention,
Figure 2 and Figure 3 a more detailed implementation of the circuit arrangement,

Figur 4 Spannungen aufgetragen über der Zeit t an verschiedenen Stellen der Schaltungsanordnung, Figur 5 den Verlauf der Entladekennlinie aufgetragen über der Zeit t,FIG. 4 voltages plotted against time t at various Set the circuit arrangement, Figure 5, the course of the discharge characteristic plotted over the time t,

Figur 6 und Figur 7 ein genaues Schaltbild der Schaltungsanordnung. FIG. 6 and FIG. 7 show a detailed circuit diagram of the circuit arrangement.

In Figur 1 ist ein Prüfling PF mit einem Eingang E und einem Ausgang A dargestellt. Zur Prüfung wird dem Prüfling PF ein Testsignal am Eingang E zugeführt, das an seinem Ausgang A zu einem Prüflingssignal führt. Die zeitlichen Verhältnisse dieses Prüflingssignals am Ausgang A werden mit Hilfe der Schaltungsanordnung SH gemessen. Dazu weist die Schaltungsanordnung SH zwei Eingänge ES1 und ES2 auf. Der Eingang ES1 kann entweder mit dem Eingang E des Prüflings PF oder mit dem Ausgang A des Prüflings verbunden sein. Der Eingang ES2 der Schaltungsanordnung SH ist mit dem Ausgang A des Prüflings PF verbunden. Ist der Eingang ES1 der Schaltungsanordnung SH mit dem Eingang E des Prüflings PF verbunden, kann z.B. die Zeit gemessen werden, die verstreicht, bis aufgrund eines Testsignales am Eingang E dasA test object PF with an input E and an output A is shown in FIG. For the test, the examinee PF is supplied with a test signal at input E, which leads to a test object signal at its output A. The temporal relationships this test object signal at output A is measured with the aid of the circuit arrangement SH. To this end, the Circuit arrangement SH has two inputs ES1 and ES2. The ES1 input can either be connected to the E input of the test object PF or connected to output A of the device under test. The input ES2 of the circuit arrangement SH is connected to the output A of the test object PF connected. Is the input ES1 of the circuit arrangement SH with the input E of the test object PF connected, e.g. the time can be measured that elapses until the

-/- VPA 83 P 1 6 5 6 DE- / - VPA 83 P 1 6 5 6 DE

Prüiflingssignal am Ausgang A auftritt. Ist dagegen der Eingang ES1 mit dem Ausgang A verbunden, dann kann mit der Schaltungsanordnung SH die Anstiegszeit bzw. Abfallzeit des- Prüflingssignales oder dessen Impulsdauer gemessen werden.DUT signal occurs at output A. On the other hand, is the entrance ES1 connected to the output A, the rise time or fall time can then be determined with the circuit arrangement SH of the test object signal or its pulse duration can be measured.

Im folgenden wird das Signal, das dem Eingang ESI zugeführt wird,Meßimpuls SN1 genannt, das Signal, das am Eingang ES2 zugeführt wird, Meßimpuls SN2 genannt. Die Meßimpulse SN1 und SN2 können identisch oder verschieden sein. Der Meßimpuls SN1 wird dem Komparator CP1 zugeführt, dem außerdem eine einstellbare Referenzspannung URl zugeführt wird. Entsprechend wird der Meßimpuls SN2 einem Komparator CP2 zugeführt, dem ebenfalls eine einstellbare Referenzspannung UR2 zugeführt wird. Die Komparatoren CP1, CP2 geben dann ein'Signal am Ausgang^ab, wenn die Meßimpulse SN1 bzw. SN2 die ,Referenzspannungen UR1 bzw. UR2 überschreiten bzw. unterschreiten. Für den Fall, daß der Meßimpuls SN1 gleich SN2 ist,' zeigt Figur 4-das Signal am Ausgang B des Komparators CP1 und das Signal am Ausgang ,C des Komparators CP2. Dabei ast davon ausgegangen worden, daß die Referenzspannung UR1 dem Wert SW1 entspricht und die Referenzspannung UR2 dem !Wert SW2.In the following, the signal that is fed to input ESI is called measuring pulse SN1, and the signal that is fed to input ES2 is supplied, called measuring pulse SN2. The measuring pulses SN1 and SN2 can be identical or different. The measuring pulse SN1 is fed to the comparator CP1, which also an adjustable reference voltage URl is supplied. Corresponding the measuring pulse SN2 is fed to a comparator CP2, which also has an adjustable reference voltage UR2 is supplied. The comparators CP1, CP2 then emit a signal at the output ^ when the measuring pulses SN1 or SN2 the reference voltages UR1 and UR2 exceed or fall below. In the event that the measuring pulse SN1 is equal to SN2, FIG. 4 shows the signal at output B of the comparator CP1 and the signal at the output, C of the comparator CP2. It has been assumed that the reference voltage UR1 corresponds to the value SW1 and the reference voltage UR2 corresponds to the value SW2.

Durc;h entsprechende Auswahl der Flanken des Signals am Ausgang B oder C der Komparatoren CP1 und CP2 kann somit die 'Anstiegszeit TR bzw. die Abfallzeit TF des Meßimpulses SN festgestellt werden. Durch entsprechende Einstellung der Referenzspannungen und Auswahl der Komparatorausgangsflanken kann auch die Impulsdauer gemessen werden.By corresponding selection of the edges of the signal at Output B or C of the comparators CP1 and CP2 can thus determine the rise time TR or the fall time TF of the measuring pulse SN can be determined. By setting the reference voltages accordingly and selecting the comparator output edges the pulse duration can also be measured.

Die Signale an den Ausgängen B und C der Komparatoren CP1 und CP2 werden jeweils einem Differenzierglied ^DG1 und DG2 zugeführt, die aus dem Signal B und C Nadelimpulse SZ3 und SZ4 iFigur 4) erzeugen. Mit Hilfe einer Torschaltung TRThe signals at the outputs B and C of the comparators CP1 and CP2 are respectively supplied to a differentiator ^D G1 and DG2 which generate i from the signal B, and C spikes SZ3 SZ4 and Figure 4). With the help of a gate circuit TR

-r- VPA 83 P 1 6 5 6 OE-r- VPA 83 P 1 6 5 6 OE

und Auswahlsignalen SKO, SK1 und SK2 können die gewünschten Nadelimpulse SZ3 und SZ4 zur Messung ausgewählt werden. Diese ausgewählten Nadelimpulse aus dem Impulszug SZ3 und SZ4
werden einen Verzögerungsglied VZ1 bzw. VZ2 zugeführt. Derand selection signals SKO, SK1 and SK2, the desired needle pulses SZ3 and SZ4 can be selected for measurement. These selected needle pulses from the pulse train SZ3 and SZ4
are fed to a delay element VZ1 or VZ2. Of the

Ausgang des Verzögerungsgliedes VZ1 ist mit dem Setzeingang eines bistabilen Kippgliedes FF verbunden, der Ausgang des
Verzögerungsgliedes VZ2 mit dessen Rücksetzeingang. Das bistabile Kippglied FF wird mit Hilfe eines Freigabeaignals
SF freigegeben.The output of the delay element VZ1 is connected to the set input of a bistable trigger element FF, the output of the
Delay element VZ2 with its reset input. The bistable flip-flop FF is activated with the aid of an enable signal
SF released.

■ Die;■·Auswahlsignale SKO, SK1 und SK2 können derart sein, daß z.B. Nadelimpulse am Ausgang C des Komparators CP2 zum Setzeingang des bistabilen Kippgliedes FF umgeleitet werden und dementsprechend Nadelimpulse am Ausgang B des Komparators CP1 dem Rücksetzeingang des bistabilen Kippgliedes FF zugeführt werden. Oder es kann jeder der Anstiegsflanke zugeordnete
Nadelimpuls bzw. jeder der Abfallflanke zugeordnete Nadelimpuls am Ausgang B oder C ausgewählt werden usw..The selection signals SKO, SK1 and SK2 can be such that, for example, needle pulses at the output C of the comparator CP2 are diverted to the set input of the bistable flip-flop FF and, accordingly, needle pulses at the output B of the comparator CP1 are fed to the reset input of the bistable flip-flop FF. Or it can be any one associated with the rising edge
Needle pulse or each needle pulse assigned to the trailing edge can be selected at output B or C, etc.

Die Ausgangsimpulsbreite des bistabilen Kippgliedes FF entspricht der zeitlichen Diffeeanz zwischen den ausgewählten ■ Nadelimpulsen, die dem Setz- bzw. Rücksetzeingang des Kippgliedes FF zugeführt worden sind. Mit Hilfe eines Zöitspannungswandlers ZSW wird diese der zu messenden Zeit ent-The output pulse width of the bistable flip-flop FF corresponds to the time difference between the selected ■ Needle pulses that have been fed to the set or reset input of the flip-flop FF. With the help of a Zöit voltage converter ZSW will match this to the time to be measured.

sprechende Impulsbreite in eine der Zeit proportionale Spannung umgewandelt. Mit Hilfe des Analog/Digital/Wandlers ADIi wird aus der Zeit ein digitaler Wert ermittelt, der am Ausgang SA abgegeben wird.speaking pulse width converted into a voltage proportional to the time. With the help of the analog / digital / converter ADIi a digital value is determined from the time, which is output at output SA.

Der Analog/Digital/Wandler ADU zeigt durch ein Signal EOC
an, wenn die Spannung in einen Binärwert umgewandelt worden ist. Dieses Signal EOC wird am Ausgang abgegeben, aber
auch gleichzeitig dem Zeitspannungswandler ZSW zugeführt.
Durch das Signal EOC wird der Zeitspannungswandler ZSWThe analog / digital / converter ADU shows a signal EOC
on when the voltage has been converted to a binary value. This signal EOC is given at the output, but
also fed to the time-to-voltage converter ZSW at the same time.
The time-to-voltage converter ZSW

wieder in seinen Ausgangszustand zurückgebracht und somit
für die nächste Messung vorbereitet.brought back to its original state and thus
prepared for the next measurement.

-Vf- VPA-Vf- VPA

83 P 1 6 5 6 DE83 P 1 6 5 6 DE

Soll mit Hilfe der Schaltungsanordnung SH nur eine Zeit innerhalb eines gewissen Bereichs gemessen werden, dann kann der Zeitspannungswandler ZSW so ausgeführt sein, daß bei einer überschreibung des Meßbereiches am Ausgang ME ein'Signal abgegeben wird.Should only one time with the help of the circuit arrangement SH are measured within a certain range, then the time-to-voltage converter ZSW can be designed so that if the measuring range is overwritten, a signal is output at output ME.

Die Einstellung der Referenzspannungen UR1 und UR2 kann mit Hilfe von Digital-Analog-Wandlern DAW1 und DAW2 erfolgen. Diesen wird der Binärwert SL1 bzw. SL2 zugeführt, aus denen sie dann die Referenzspannung UR1 und UR2 erzeugen.The setting of the reference voltages UR1 and UR2 can with the help of digital-to-analog converters DAW1 and DAW2. The binary value SL1 or SL2 is fed to these, off which they then generate the reference voltage UR1 and UR2.

Figur 2 und Figur 3 zeigen eine ausführlichere Realisierung der Schaltungsanordnung SH. Der Komparator CP1 und der Komparator CP2 haben einen nicht invertierenden und einen invertierenden Ausgang. Jeder Ausgang führt zu einem zugeordneten Differenzierglied DG11 und DG12 für den Komparator CP1 und DG21 und DG22 für den Komparator CP2. Die Ausgänge der Differenzierglieder DG11 und DG12 sind mit einer Torschaltung verbunden, die aus Torglieder TR1 und TR2 besteht. Entsprechend sind die Differenzierglieder DG21 und DG22 mit einer Torschaltung verbunden, die aus Torglieder TR3 und TR4 besteht.FIG. 2 and FIG. 3 show a more detailed implementation of the circuit arrangement SH. The comparator CP1 and the comparator CP2 have a non-inverting and an inverting output. Every exit leads to one associated differentiator DG11 and DG12 for the comparator CP1 and DG21 and DG22 for the comparator CP2. The exits the differentiators DG11 and DG12 are with a Connected gate circuit, which consists of gate elements TR1 and TR2. The differentiating elements DG21 and DG22 connected to a gate circuit, which consists of gate elements TR3 and TR4.

Am Ausgang des Differenziergliedes DG11 wird ein positiver Nade,limpuls entsprechend Figur 4 abgegeben, wenn die Anstiegsflanke des Meßimpulses SN die Referenzspannung UR1 überschreitet. Am Ausgang des Differenziergliedes DG12 wird ein positiver Nadelimpuls abgegeben, wenn die Abfallflanke des Meßimpulses SN die Referenzspannung UR1 unterschreitet. Entsprechendes gilt für die Differenzierglieder DG 21 und DG 22. Diese Nadelimpulse sind zusammengefaßt als Signale SZ3 und SZ4 in Figur 4 dargestellt. Mit Hilfe der Torglieder TR1 und TR2 kann nun der Ausgang des Differenziergliedes DG11 oder der Ausgang des Differenziergliedes DG12 zum Ausgang durchgeschaltet werden. Welches Torglied TR1At the output of the differentiating element DG11 there is a positive Nade, limpuls emitted in accordance with FIG. 4 when the rising edge of the measuring pulse SN exceeds the reference voltage UR1 exceeds. A positive needle pulse is emitted at the output of the differentiating element DG12 when the falling edge of the measuring pulse SN falls below the reference voltage UR1. The same applies to the differentiating elements DG 21 and DG 22. These needle pulses are shown combined as signals SZ3 and SZ4 in FIG. With the help of Gate elements TR1 and TR2 can now be the output of the differentiating element DG11 or the output of the differentiating element DG12 can be switched through to the output. Which gate link TR1

.«. 333248*. «. 333248 *

VPA 83 P 165 6 DEVPA 83 P 165 6 DE

bzw. TR2 durchlässig ist, wird mit Hilfe des Auswahlsignals SK1 festgelegt.or TR2 is permeable, with the help of the selection signal SK1 set.

Entsprechend kann entweder der Ausgang des Differenziergliedes DG21 oder der Ausgang des Differenziergliedes DG22 durch die Torglieder TR3 und TR4 zum Ausgang durchgeschaltet werden und zwar in Abhängigkeit des Auswahlsignals SK2.Correspondingly, either the output of the differentiating element DG21 or the output of the differentiating element DG22 are switched through to the output by the gate elements TR3 and TR4, depending on the selection signal SK2.

Die Ausgänge der Torglieder TR1 und TR2 sind zusamrtengeschaltet und an den Eingang eines Verzögerungsgliedes VZ1 angeschlossen, dessen Ausgang zum Setzeingang S des bistabilen Kippgliedes FF führt. Die Ausgänge der Torglieder TR3 und TR4 sind ebenfalls zusammengeschaltet und an den Eingang eines Verzögerungsgliedes VZ2 angeschlossen, dessen Ausgang mit dem Rücksetzeingang R des bistabilen Kippgliedes FF verbunden ist. Mit dem bistabilen Kippglied FF wird somit der zeitliche Abstand zwischen dem Auftreten des Nadelimpulses am Ausgang des Verzögerungsgliedes VZ1 und dem Auftreten des Nadelimpulses am Ausgang des Verzögerungsgliedes VZ2 festgestellt. Die Verzögerungsglieder VZ1 und VZ2 sind zweckmäßigerweise decart ausgeführt, daß die Verzögerungszeit des Verzögerungsgliedes VZ2 größer ist als die des Verzögerungsgliedes VZ1. Der dadurch bedingte Vorteil wird weiter unten erläutert.The outputs of the gate elements TR1 and TR2 are connected together and connected to the input of a delay element VZ1, the output of which is connected to the setting input S of the bistable Flip-flop FF leads. The outputs of the gate elements TR3 and TR4 are also interconnected and connected to the input of a delay element VZ2, the output of which is connected to the reset input R of the bistable flip-flop FF. With the bistable flip-flop FF is thus the time interval between the occurrence of the needle pulse at the output of the delay element VZ1 and the Occurrence of the needle pulse detected at the output of the delay element VZ2. The delay elements VZ1 and VZ2 are expediently designed to decart the delay time of the delay element VZ2 is greater than that of the delay element VZ1. The resulting advantage is explained below.

Um Einzelschußbetrieb zu ermöglichen, sind Freigabeflipflops FG1 und FG2 vorgesehen. Das Freigabeflipflop FG1 ist mit den Torgliedern TR1 und TR2 verbunden, das Freigabeflipflop FG2 mit den Torgliedern TR3 und TRU. Wenn ein Meß-' impuls SN ausgewählt wird, werden die Freigabeflipflops FG1 , und FG2 gesetzt und damit die Torglieder TR1 bis TR4 freigegeben. Der Rücksetzeingang des Freigabeflipflops FG1 ist mit dem Ausgang des Verzögerungsgliedes VZ1 verbunden, der Rücksetzeingang des Freigabeflipflops EG2 mit dem Ausgang des Verzögerungsgliedes VZ2. Damit werden die Freigabe-To enable single-shot operation, release flip-flops FG1 and FG2 are provided. The release flip-flop FG1 is connected to the gate elements TR1 and TR2, the release flip-flop FG2 with the gate elements TR3 and TRU. When a measuring ' pulse SN is selected, the release flip-flops FG1 and FG2 are set and thus the gate elements TR1 to TR4 are released. The reset input of the release flip-flop FG1 is connected to the output of the delay element VZ1, which Reset input of the release flip-flop EG2 with the output of the delay element VZ2. This means that the release

-^- VPA 83 P 1 6 5 6 DE- ^ - VPA 83 P 1 6 5 6 DE

flipflops FG1 und FG2 dann wieder zurückgesetzt und damit die Torglieder TRT bis TR4 gesperrt, wenn der durch die Torglieder TR ausgewählte Nadelimpuls am Ausgang der Verzögerungsglieder VZ1 und VZ2 erscheint und damit dem bistabilen Kippglied FF zugeführt wird. Die Verzögerungszeit der Verzögerungsglieder VZ1 und VZ2 sind dabei so gewählt, daß die Freigabeflipflops FG1 und FG2 bereits zurückgesetzt' sind, bevor■ein einem anderen Meßimpuls SN zugeordneter Nadelimpuls zu den Torgliedern TR gelangen kann.flipflops FG1 and FG2 are then reset and thus the gate elements TRT to TR4 are blocked when the Gate elements TR selected needle pulse appears at the output of the delay elements VZ1 and VZ2 and thus the bistable Tilting member FF is supplied. The delay times of the delay elements VZ1 and VZ2 are chosen so that that the release flip-flops FG1 and FG2 have already been reset before another measuring pulse SN assigned Needle pulse can reach the gate links TR.

Damit die Schaltungsanordnung in einen definierten Ausgangszustand gebracht werden kann, sind die Freigabeflipflops FG1 und FG2 und das bistabile Kippglied FF mit ihren Rücksetzeingängen R an eine Leitung für einen Rücksetzimpuls SR angeschlossen. Im Betrieb erfolgt die Rücksetzung der Flipflops FG1 und FG2 und des bistabilen Kippgliedes FF durch in der Schaltungsanordnung erzeugte Impulse.So that the circuit arrangement in a defined initial state can be brought are the release flip-flops FG1 and FG2 and the bistable flip-flop FF with their Reset inputs R connected to a line for a reset pulse SR. The reset takes place during operation the flip-flops FG1 and FG2 and the bistable flip-flop FF by pulses generated in the circuit arrangement.

Figur 2 zeigt eine Ausführung der Torschaltung TR nach Figur 1 derart, daß ein übergang des Signales am Ausgang A des Komparators CP1 zum Verzögerungsglied VZ2 und des Signales am Ausgang B des Komparators CP zum Verzögerungsglied VZ1 nicht möglich ist. Durch geringfügige Änderungen in der Torschaltung TR, die im Rahmen des fachmännischen Könnens liegen, ist ein' entsprechender Aufbau der Torschaltung ohne weiteres möglich.FIG. 2 shows an embodiment of the gate circuit TR according to FIG. 1 in such a way that a transition of the signal at output A. of the comparator CP1 to the delay element VZ2 and the signal at the output B of the comparator CP to the delay element VZ1 is not possible. By minor changes in the gate circuit TR, which are within the scope of the professional If possible, a corresponding structure of the gate circuit is easily possible.

Die Ausgänge des bistabilen Kippgliedes FF, an denen die Signale SZ1 und SZ2 erscheinen, sind mit einem Differenz-The outputs of the bistable flip-flop FF, at which the signals SZ1 and SZ2 appear, are marked with a differential

verstärker DV verbunSUni^Der eine Ausgang des Differenzverstärkers DV ist mit einem Bezugspotential P1, z.B. Masse verbunden. Der andere Ausgang des Differenzverstärkers DV führt zu einer Entladeschaltung ET, die einen Kondensator CO enthält. Solange das bistabile Kippglied FF nicht gesetzt ist, ist der Differenzverstärker DV mit dem Potential P1amplifier DV verbunSUni ^ The one output of the differential amplifier DV is connected to a reference potential P1, e.g. ground. The other output of the differential amplifier DV leads to a discharge circuit ET which contains a capacitor CO. As long as the bistable flip-flop FF is not set is, the differential amplifier DV is with the potential P1

-ve- VPA 83 P 1 65 6 DE -ve- VPA 83 P 1 65 6 DE

verbunden und es erfolgt keine Entladung der Entladeschaltung ET über den Differenzverstärker DV-. Ist dagegen das bistabile Kippglied FF gesetzt, dann entlädt der Differenzverstärker DV mit einem konstanten Strom die Entladeschaltung ET. Die Dauer dieses Entladevorgangs wird somit von der Zeitdauer bestimmt, die das bistabile Kippglied FF im Setzzustand ist. Diese Zeit entspricht aber der zu messenden Zeit.connected and there is no discharge of the discharge circuit ET via the differential amplifier DV-. On the other hand, is that The bistable flip-flop FF is set, then the differential amplifier discharges DV the discharge circuit ET with a constant current. The duration of this discharge process is thus of the period of time that the flip-flop FF is in the set state. However, this time corresponds to the one to be measured Time.

Die Entladeschaltung ET ist weiterhin mit einer Vorladeschaltung AT verbunden, durch die die Entladeschaltung ET auf eine definierte/Spannung aufgeladen wird, während der Differenzverstärker DV mit dem Potential P1 verbunden ist. Die Vorladeschaltung· AT verbindet die Entladeschaltung ET in dieser Zeit mit einer Spannung UV. Wenn jedoch das Signal SZ3 am Ausgang der Torglieder TR1 und TR2 auftritt, wird die Vorladeschaltung AT von der Entladeschaltung ET abgetrennt und die Entladeschaltung ET kann nur noch von dem Differenzverstärker DV beeinflußt werden.The discharge circuit ET is also connected to a precharge circuit AT through which the discharge circuit ET is charged to a defined / voltage during the Differential amplifier DV is connected to the potential P1. The precharge circuit AT connects the discharge circuit ET during this time with a voltage UV. However, if the signal SZ3 occurs at the output of the gate elements TR1 and TR2, the precharge circuit AT is separated from the discharge circuit ET and the discharge circuit ET can only from the differential amplifier DV are influenced.

Das Abschalten bzw. Anschalten der Vorladeschaltung AT erfolgt mit Hilfe eines bistabilen Kippgliedes KS1, dem dasThe precharge circuit AT is switched off or on with the help of a bistable flip-flop KS1 to which the

erst Signal SZ3 zugeführt wird. Das Kippglied KS1 wird/dann wieder zurückgesetzt und damit die Vorladeschaltung AT an die Entladeschaltung ET wieder angeschaltet, wenn die Umwandlung der am Ausgang der Entladeschaltung ET abgegebenen Spannung in einen binären Wert durch den Analog-Digital-Wandler ADU beendet ist, dieser also das Signal EOC abgibt.only signal SZ3 is supplied. The flip-flop KS1 is / then reset again and thus the precharge circuit AT is switched on again to the discharge circuit ET when the conversion the voltage output at the output of the discharge circuit ET into a binary value by the analog-digital converter ADU has ended, so this emits the signal EOC.

Der Differenzverstärker DV und die Entladeschaltung ET sind derart aufgebaut, daß dei? in der Entladeschaltung ET enthaltene Kondensator CO mit einem konstanten Strom während der Zeit, während der das bistabile Kippgleid FF gesetzt ist, entladen wird. Damit erfolgt eine Umwandlung der Zeit in eine Spannung. Die dabei verwendete Entlade-The differential amplifier DV and the discharge circuit ET are constructed in such a way that the? in the discharge circuit ET Contained capacitor CO with a constant current during the time during which the bistable Kippgleid FF is set is being discharged. This converts the time into a voltage. The used discharge

-vf- VPA 83 P ί 65 6DE-vf- VPA 83 P ί 65 6DE

kennlinie ist in Figur 5 dargestellt. Mit Hilfe der Vorladeschaltung AT wird der Kondensator CCL-der Entladeschaltung z.B. auf +10 Volt vorgeladen. Wenn der Differenzverstärker DV auf die Entladeschaltung ET umschaltet, wird der Kondensator CO mit konstantem Strom entladen, d.h. die Kennlinie nach Figur 5 geht in den Entladebereich TE über. Bei Ausschöpfung des gesamten Meßwertbereiches erreicht die Spannung über dem Kondensator CO Null Volt. Ist die Messung beendet, dies wird durch das Signal EOC angezeigt, dann wird die Vorladeschaltung AT wieder an die Entladeschaltung ET angeschlossen und der Kondensator CO wieder auf +10 Volt aufgeladen. Anschließend kann wieder eine neue Zeitmessung beginnen und damit eine neue Entladung des Kondensators CO.The characteristic is shown in FIG. With the help of the precharge circuit AT, the capacitor CCL of the discharge circuit is precharged to e.g. +10 volts. When the differential amplifier DV switches to the discharge circuit ET, the capacitor CO is discharged with a constant current, i.e. the characteristic curve according to FIG. 5, it merges into the unloading area TE. When the entire measured value range is exhausted, the Voltage across the capacitor CO zero volts. When the measurement is finished, this is indicated by the signal EOC, then the precharge circuit AT is reconnected to the discharge circuit ET and the capacitor CO is back on +10 volts charged. A new time measurement can then begin again and thus a new discharge of the capacitor CO.

Am Ausgang der Entladeschaltung ET ist ein Operationsverstärker 0P1 angeschlossen, der so geschaltet ist, daß die Entladeschaltung ET nicht belastet wird. Dem Operationsverstärker 0P1 wird eine Referenzspannung UR3 zugeführt, die so eingestellt wird, daß nur im linearen Bereich der Entladekennlinie gearbeitet wird. Der Ausgang des Operationsverstärkers 0P1 ist schließlich mit dem Analog/Digital/ Wandler ADU verbunden, der aus der vom Operationsverstärker 0P1 abgegebenen Spannung einen binären Wert am Ausgang SA erzeugt.At the output of the discharge circuit ET, an operational amplifier 0P1 is connected, which is connected so that the Discharge circuit ET is not loaded. The operational amplifier 0P1 is supplied with a reference voltage UR3 which is set in such a way that it only works in the linear range of the discharge characteristic. The output of the operational amplifier Finally, 0P1 is connected to the analog / digital / converter ADU, which is derived from the operational amplifier 0P1 generated a binary value at output SA.

In Figur 3 ist noch ein weiteres Kippglied KS2 gezeigt, dem über ein Verzögerungsglied VZ3 das Signal SZ4 vom Ausgang der Torglieder TR3 und TR4 zugeführt wird. Durch dieses Signal SZ4 wird das Kippglied KS2 in seinen einen Zustand gebracht, in dem es am Ausgang das Freigabesignal SC für den Analog/Digital/Wandler ADU abgibt. Das heißt der Analog/Digital/Wandler ADU wird erst dann eingeschaltet, wenn ein Nadelimpuls am Ausgang der Torglieder TR3 und TR4 aufgetreten ist. Dieser Nadelimpuls wird durch das Verzöge-Another trigger element KS2 is shown in FIG. 3, to which the signal SZ4 from the output via a delay element VZ3 the gate members TR3 and TR4 is supplied. By this signal SZ4, the flip-flop KS2 is in its one state brought, in which it emits the release signal SC for the analog / digital / converter ADU at the output. That means the Analog / digital / converter ADU is only switched on when a needle pulse at the output of gate elements TR3 and TR4 occured. This needle pulse is caused by the deceleration

VPA 83 P 1 6 5 6 OEVPA 83 P 1 6 5 6 OE

rungsglied VZ3 derart verzögert, daß der Analog/Digital/ Wandler ADU nicht zu frühzeitig eingeschaltet wird.element VZ3 is delayed in such a way that the analog / digital / Converter ADU is not switched on too early.

Das Kippglied KS2 kann aber auch dazu verwendet werden, um 5The rocker arm KS2 can also be used to 5

-«- ' ^r VPA 83 P 1 6 5 6 DE- «- ' ^r VPA 83 P 1 6 5 6 DE

eine Meßbereichsüberschreitung festzustellen. Dazu ist der Ausgang des Kippgliedes KS1 mit einem . Zeitglied Z1 verbunden, dessen invertierender Eingang zusammen mit dem Ausgang des Verzögerungsgliedes VZ3 mit einem UND-Glied UD1 verbunden ist, das zum Eingang des Kippgliedes KS2 führt. Weiterhin ist der Ausgang des Zeitgliedes Z1 mit einem weiteren Zeitglied Z2 verbunden, das an ein weiteres UND-Glied UD2 angeschlossen ist. Das UND-Glied UD2 ist weiterhin mit dem anderen Ausgang des Kippgliedes KS2 verbunden und gibt an seinem Ausgang das Meßbereichsüberschreitungssignal ME ab.und führt weiterhin zum Rücksetzeingang des Kippgliedes KS1.determine if the measuring range has been exceeded. For this purpose, the output of the flip-flop KS1 with a. Timer Z1 connected, its inverting input together with the output of the delay element VZ3 with an AND element UD1 is connected, which leads to the input of the flip-flop KS2. Furthermore, the output of the timing element Z1 is with connected to a further timing element Z2, which is connected to a further AND element UD2. The AND gate UD2 is still connected to the other output of the flip-flop KS2 and gives the over-range signal at its output ME ab. And continues to lead to the reset input of the flip-flop KS1.

Der zulässige Meßbereich wird mit Hilfe des Zeitgliedes .The permissible measuring range is set with the help of the timer.

Z1 festgelegt. Wenn die Zeit zwischen dem Auftreten des Signales SZ3 und des Signales SZ4 zu groß wird, dann wird am invertierenden Ausgang des Zeitgliedes Z1 ein Signal erscheinen, das das UND-Glied UD1 sperrt, so daß das Kippglied KS2 im rückgesetzten Zustand bleibt. Dies hat zur Folge, daß das UND-Glied UD2 freigegeben ist und das Meßbereichsüberschreitungssignal ME auftreten kann.Z1 set. If the time between the occurrence of the signal SZ3 and the signal SZ4 becomes too long, then a signal appear at the inverting output of the timing element Z1, which blocks the AND element UD1, so that the flip-flop KS2 remains in the reset state. This has the consequence that the AND gate UD2 is enabled and the overrange signal ME can occur.

Der Ausgang des UND-Gliedes UD2 ist weiterhin mit dem Rücksetzeingang des bistabilen Kippgliedes KS1 verbunden, so daß dieses auch zurückgesetzt wird, wenn das Meßbereichsüberschreitungssignal ME auftritt. Weiterhin wird, wenn der Meßbereich überschritten wird, das Freigabesignal SC für den Analog/Digital/Wandler ADU nicht erzeugt, so daß dieser nicht freigegeben wird. Der Ausgang des bistabilen Kippgliedes KS1, auf dem Signal SZ5 erscheint, ist mit dem bistabilen Kippglied FF verbunden, so daß dieses zurückgesetzt wird, wenn das Signal SZ5 auftritt. Dann nämlich ist der Bewertungsvorgang des bistabilen Kippgliedes FF auf jeden Fall beendet.The output of the AND element UD2 is still connected to the reset input of the bistable flip-flop KS1 connected, so that this is also reset when the over-range signal ME occurs. Furthermore, if the measuring range is exceeded, the release signal SC for the analog / digital / converter ADU does not generate, so this is not released. The output of the bistable flip-flop KS1, on which signal SZ5 appears, is with the bistable Flip-flop FF connected so that it is reset when the signal SZ5 occurs. Then namely is the evaluation process of the bistable flip-flop FF ended in any case.

VPA 83 P 1 65 6DEVPA 83 P 1 65 6DE

Der Zeitspannungswandler ZSW der Figur 1 besteht somit auf jeden Fall aus dem Differenzverstärker DV, der Entladeschaltung ET, der Vorladeschaltung AT, dem bistabilen Kippglied KS1 und möglicherweise dem bistabilen Kippglied KS2, wenn ein zulässiger Meßbereich vorgesehen wird.The time-to-voltage converter ZSW of FIG. 1 therefore consists in any case of the differential amplifier DV, the discharge circuit ET, the precharge circuit AT, the bistable flip-flop KS1 and possibly the bistable flip-flop KS2, if a permissible measuring range is provided.

Zur Justierung der Schaltungsanordnung nach Figur 2 und Figur 3 werden die Eingänge der Komparatoren CP1 und CP2, auf denen der Meßimpuls auftritt, kurzgeschlossen und die Referenzspannungen UR1 und UR2 auf denselben Wert gelegt. Da die Verzögerungsglieder VZ1 und VZ2 verschiedenen Wert haben, wird das bistabile Kippglied FF kurzzeitig gesetzt. Folglich wird die Entladeschaltung ET kurzzeitig von dem Differenzverstärker DV entladen. Die Referenzspannung UR3 des Operationsverstärkers 0P1 wird nun so eingestellt, daß diese Entladung von dem Analog/Digital/Wandler ADU noch nicht ausgewertet wird, also der Binärwert am Ausgang SA Null bleibt. Durch diese Maßnahme wird erreicht, daß Bauteiletoleranzen der Schaltungsanordnung nicht zu einer Beeinflussung des Meßergebnisses am Ausgang des Analog/Digital /Wandlers ADU führen und es wird weiterhin erreicht, daß der Beginn der Entladekennlinie (s. Figur 5), in dem die Kennlinie nicht linear ist, zur Zeit/Spannungswandlung nicht herangezogen wird. Für die Umwandlung wird somit nur der lineare Bereich der Entladekennlinie herangezogen.To adjust the circuit arrangement according to Figure 2 and Figure 3, the inputs of the comparators CP1 and CP2, on which the measuring pulse occurs, short-circuited and the reference voltages UR1 and UR2 are set to the same value. Since the delay elements VZ1 and VZ2 have different values, the bistable trigger element FF is set briefly. As a result, the discharge circuit ET is briefly discharged by the differential amplifier DV. The reference voltage UR3 of the operational amplifier 0P1 is now set so that this discharge from the analog / digital / converter ADU still is not evaluated, i.e. the binary value at output SA remains zero. This measure ensures that component tolerances the circuit arrangement does not affect the measurement result at the output of the analog / digital / Converter ADU and it is also achieved that the beginning of the discharge curve (see FIG. 5), in which the The characteristic curve is not linear, is not used for the time / voltage conversion. For the conversion, only the linear range of the discharge characteristic is used.

Die Verzögerungszeit des Zeitgliedes Z1 und die Steilheit der Entladekennlinie und damit der Bereich, in dem eine Zeit/Spannungswandlung durchführbar ist, müssen einander entsprechen. Die Entladekennlinie wird durch Einstellung der Kapazität des Kondensators CO so gewählt, daß die Entladekennlinie nach Figur 5 bei der maximalen Zeit gerade Mull Volt erreicht hat. Dementsprechend muß auch die Verzögerungszeit des Zeitgliedes Z1 gewählt werden.The delay time of the timing element Z1 and the steepness of the discharge characteristic and thus the area in which a Time / voltage conversion can be carried out must correspond to one another. The discharge characteristic is determined by setting the capacitance of the capacitor CO is chosen so that the discharge characteristic according to FIG. 5 is straight at the maximum time Mull has reached volts. The delay time must also correspond accordingly of the timer Z1 can be selected.

-H- .VPA ₈₃ ρ j 6 5 6 DE -H- .VPA ₈₃ ρ j 6 5 6 DE

Aus Figur 6 ergibt sich ein genauer Aufbau des Schaltungsteils nach Figur 2. Dabei werden nur die für die Funktion der Schaltungsanordnung wesentlichen Teile erläutert. Der digitale Wert SL der Referenzspannung UR wird in einen Speieher SP1 und in einen Speicher SP2 bei Auftreten von Taktsignalen TS übernommen. Der Speicher SP1 ist mit dem Digital/Analog/Wandler DAW1, der Speicher SP2 mit dem Digital-/Analog/Wandler DAW2 verbunden. Der Binärwert, der im Speicher SP steht, wird von dem Digital/Analog/Wandler DAW in einen proportionalen Strom umgewandelt, aus dem über einen Operationsverstärker die Referenzspannung UR1 bzw. UR2 erzeugt wird.FIG. 6 shows a more precise structure of the circuit part according to FIG. 2. Only those for the function the circuit arrangement explained essential parts. The digital value SL of the reference voltage UR is stored in a store SP1 and taken over into a memory SP2 when clock signals TS occur. The memory SP1 is with the digital / analog / converter DAW1, the memory SP2 with the digital / analog / converter DAW2 connected. The binary value that is in the memory SP is used by the digital / analog / converter DAW in converted into a proportional current, from which the reference voltage UR1 or UR2 is generated via an operational amplifier will.

Die Referenzspannung UR1 und der Meßimpuls SN1 bzw. die Referenzspannung UR2 und der Meßimpuls SN2 werden den Komparatoren CP1 bzw. CP2 zugeführt. Die Ausgänge der Komparatoren CP1 bzw. CP2 führen zu den Differenziergliedern DG11, DG12 bzw. DG21 und DG22. Die Differenzierglieder DG sind als am Ende kurzgeschlossene Leitungen realisiert, die an einem festen Potential anliegen. Mit Hilfe der kurzgeschlossenen Leitungen werden symmetrische Nadelimpulse erzeugt .The reference voltage UR1 and the measuring pulse SN1 or the reference voltage UR2 and the measuring pulse SN2 are fed to the comparators CP1 and CP2, respectively. The outputs of the comparators CP1 and CP2 lead to the differentiators DG11, DG12 or DG21 and DG22. The differentiators DG are implemented as lines short-circuited at the end, which are connected to a fixed potential. With the help of the short-circuited lines, symmetrical needle pulses are generated .

Die Torglieder TR1, TR2, TR3 und TR4 sind in Figur 6 als NOR-Glieder realisiert, denen die Nadelimpulse, ein Auswahlsignal SK und das Ausgangssignal vom Freigabeflipflop FG1 bzw. FG2 zugeführt werden.The gate members TR1, TR2, TR3 and TR4 are shown in Figure 6 as NOR elements realized, which the needle pulses, a selection signal SK and the output signal from the release flip-flop FG1 or FG2 are fed.

Die Ausgänge der Torglieder TR1 und TR2 führen zu dem Verzögerungsglied VZ1, das als Leitung realisiert ist. Die Ausgänge der Torglieder TR3 und TR4 führen zu dem als Leitung realisierten Verzögerungsglied VZ2. Das Verzögerungsglied VZ2 hat eine größere Verzögerungszeit als das Verzögerungsglied VZ1, z.B. um 5ns.
35The outputs of the gate elements TR1 and TR2 lead to the delay element VZ1, which is implemented as a line. The outputs of the gate elements TR3 and TR4 lead to the delay element VZ2 implemented as a line. The delay element VZ2 has a longer delay time than the delay element VZ1, for example by 5ns.
35

-»- VPA 83 P 1 65 6DE- »- VPA 83 P 1 65 6DE

Da die der Schaltungsanordnung zugeführten Signale SR, SK_r SF TTL-Pegel haben, werden diese mit Hilfe von TTL/ECL-Wandler in ECL-Pegel umgewandelt. Dabei ist zusätzlich erforderlich, daß das Freigabesignal SF nach der Umwandlung in ein ECL-Signal noch einem Monoflop zur Erzeugung eines Impulses zugeführt wird.Since the signals SR, SK _r SF fed to the circuit arrangement have TTL levels, they are converted into ECL levels with the aid of TTL / ECL converters. It is also necessary that the enable signal SF is fed to a monoflop to generate a pulse after the conversion into an ECL signal.

Figur 7 zeigt eine genaue Realisierung der Figur 3· Auch hier werden nur die wesentlichsten Bestandteile erläutert.FIG. 7 shows an exact implementation of FIG. 3. Here, too, only the most essential components are explained.

Die Signale SZ1 und SZ2 werden dem Differenzverstärker DV zugeführt. An die Emitter der Differenztransistoren T3 und T4 ist eine Konstantstromquelle KSQ1 angeschlossen, über die z.B. ein Konstantstrom von 30 mA fließt. Entsprechend dem Wert der Signale SZ1 und SZ2 fließt der Konstantstrom entweder über den Differenztransistor T3 zum Potential P1 oder über den Differenztransistor T4 zur Entladeschaltung ET. Die Entladeschaltung ET besteht im wesentlichen aus dem Kondensator CO, der aus einem Kondensator mit fester Kapazität und einem Kondensator mit variablere Kapazität besteht.The signals SZ1 and SZ2 are fed to the differential amplifier DV. To the emitters of the differential transistors T3 and A constant current source KSQ1 is connected to T4, via which e.g. a constant current of 30 mA flows. Corresponding the value of the signals SZ1 and SZ2, the constant current either flows through the differential transistor T3 to the potential P1 or via the differential transistor T4 to the discharge circuit ET. The discharge circuit ET consists essentially of the capacitor CO, which consists of a capacitor with a fixed capacity and a capacitor of more variable capacitance.

An dem Verbindungspunkt VP ist der Differenzverstärker DV angeschlossen und zwar über einen Transistor T10 in Basisschaltung. Dieser Transistor kompensiert den Millereffekt des Differenztransistors T4.The differential amplifier DV is connected to the connection point VP, specifically via a transistor T10 in a common base circuit. This transistor compensates for the Miller effect of the differential transistor T4.

An die Entladeschaltung ET ist die Vorladeschaltung AT angeschlossen, die aus der Konstantstromquelle KSQ2 besteht, die über den Transistor T1 abschaltbar ist. Die Konstantstromquelle KSQ2 ist über Dioden D1, D2, D3 mit dem Verbindungspunkt VP verbunden. Sie wird über einen Operationsverstärker 0P2 angesteuert, an dessen invertierenden Eingang die Spannung UV anliegt. Der nicht invertierende Eingang des Operationsverstärkers 0P2 ist mit dem Verbindungspunkt VP verbunden. Diese Rückkopplung bewirkt, daß die Spannung am Verbindungspunkt VP, so lang die Konstantstrom-The precharge circuit AT is connected to the discharge circuit ET, which consists of the constant current source KSQ2, which can be switched off via the transistor T1. The constant current source KSQ2 is connected to the connection point VP via diodes D1, D2, D3. It is via an operational amplifier 0P2 controlled, at whose inverting input the voltage UV is applied. The non-inverting input of the operational amplifier 0P2 is connected to the connection point VP. This feedback causes the Voltage at the connection point VP, as long as the constant current

33324B433324B4

-rf- VPA 83 P 1 6 5 6 DE-rf- VPA 83 P 1 6 5 6 DE

quelle KSQ2 angeschaltet ist, in etwa+10 Volt beträgt.source KSQ2 is switched on, is approximately + 10 volts.

Das Abschalten der Konstantstromquelle KSQ2 erfolgt über den Transistor T1, dessen Basis an einem weiteren Differenzverstärker DV1 anliegt. Dieser Differenzverstärker DV1 ist mit der bistabilen Kippglied KS1 verbunden, dem. das Signal SZ3 zugeführt wird. Solange das bistabile Kippglied KS1 gesetzt ist, ist über den Differenzverstärker DV1 der Transistor T1 leitend gesteuert, so daß in etwa Masse-Potential am Kollektor des Transistors T2 der Konstantstromquelle KSQ2 liegt. Dadurch werden die Dioden D1 bis D3 gesperrt und das Potential am Kondensator CO von der Konstantstromquelle KSQ2 abgetrennt. Die Hintereinanderschaltung der Dioden D1 bis D3 erfolgt deswegen, um die Gesamtkapazität möglichst klein zu halten.The constant current source KSQ2 is switched off via the transistor T1, the base of which is connected to a further differential amplifier DV1 is present. This differential amplifier DV1 is connected to the bistable flip-flop KS1, the. the signal SZ3 is supplied. As long as the bistable flip-flop KS1 is set, the differential amplifier DV1 the transistor T1 is controlled to be conductive, so that approximately ground potential at the collector of the transistor T2 of the constant current source KSQ2. This turns the diodes D1 to D3 blocked and the potential at the capacitor CO separated from the constant current source KSQ2. The cascading of the diodes D1 to D3 takes place in order to keep the total capacitance as small as possible.

Wenn der Differenzverstärker DV1 durch Rücksetzen des bistabilen Kippgliedes KS1 wieder in seinen anderen Zustand gebracht wird, wird der Transistor T1 gesperrt und die Vorladeschaltung wird wieder an den Verbindungspunkt VP angeschlossen.If the differential amplifier DV1 by resetting the bistable Flip-flop KS1 is brought back into its other state, the transistor T1 is blocked and the The precharge circuit is reconnected to the connection point VP.

Das Signal SZ4 wird über ein als Leitung realisiertes Verzögerungsglied V-Z3 an den Eingang des bistabilen Kippgliedes KS2 angelegt. An diesem Eingang liegt weiterhin über das Zeitglied Z1, das als Monoflop realisiert ist, der Ausgang des bistabilen Kippgliedes KS1 an. Das Zeitglied Z2 ist ebenfalls als monostabiles Kippglied realisiert. Das Zusammenwirken des bistabilen Kippgliedes KS2 mit den Zeitgliedern 71 und Z2 und mit der Verzögerungsleitung VZ3 ist bereits weiter oben beschrieben worden.The signal SZ4 is generated via a delay element implemented as a line V-Z3 applied to the input of the bistable flip-flop KS2. At this entrance there is still over the timing element Z1, which is implemented as a monoflop, the output of the bistable flip-flop KS1. The timing element Z2 is also implemented as a monostable flip-flop. The interaction of the bistable flip-flop KS2 with the timing elements 71 and Z2 and with the delay line VZ3 has already been described above.

Bei der Betrachtung der Figur 7 ist zu beachten, daß der Analog/Digital/Wandler ADU TTL-Signale verarbeitet, während der übrige Schaltungsteil der Figur 7 ECL-Signale erzeugt.When considering FIG. 7, it should be noted that the analog / digital / converter ADU processes TTL signals while the remaining part of the circuit in FIG. 7 generates ECL signals.

Aus diesem Grunde sind wiederum ECL/TTL-Wandler in den Leitungen für das Meßbereichsüberschreitungssignal ME, für das Freigabesignal SC und für das Signal EOC erforderlich. Weiterhin sind monostabile Kippschaltungen eingefügt, um die
zum Betrieb erforderlichen Impulse zu erzeugen.For this reason, ECL / TTL converters are again required in the lines for the measuring range exceeded signal ME, for the enable signal SC and for the signal EOC. Furthermore, monostable multivibrators are inserted to the
to generate the necessary impulses for operation.

Als Analog/Digital/Wandler ADU kann ein handelsüblicher
Baustein verwendet werden. Dies gilt ebenso für die Digital/Analog/Wandler DAW1 und DAW2, die Operationsverstärker OP und die Komparatoren CP. Die übrigen nicht beschriebenen Bauelemente der Figur 4 und Figur 7 dienen in bekannter Weise zur erforderlichen Beschaltung der einzelnen,
verwendeten Bausteine. Y ist eine Spannung von 0,8V.A commercially available
Block can be used. This also applies to the digital / analog / converter DAW1 and DAW2, the operational amplifier OP and the comparators CP. The other not described components of Figure 4 and Figure 7 are used in a known manner for the necessary wiring of the individual,
used building blocks. Y is a voltage of 0.8V.

7 Figuren7 figures

-SV--SV-

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Claims

■ 1 * - VPA 83 P 1 65 6DE

Claims

(V) Circuit arrangement for measuring short times and for Output of the measured time in digital form, the start pulse indicating the beginning of the time to be measured and a The stop pulse indicating the end of the time to be measured is supplied, characterized in that a first delay element (VZ1) is provided to which the start pulse is fed; that a second delay element (VZ2) is provided with a longer delay time than the first delay element, which the Stop signal is supplied that the first delay element (VZ1) with the set input of a bistable trigger element (FF) and the second delay element (VZ2) is connected to the reset input of the bistable trigger element (FF), that the outputs of the bistable flip-flop (FF) with a time / voltage converter containing a discharge circuit (ET) (ZSW) are connected, the one = voltage proportional to the time generated, and that at the output of the time / voltage converter (ZSW) an analog / digital / converter (ADC) with adjustable Voltage is connected, which is set so that when the inputs (ES1, ES2) are connected the circuit arrangement of the Äialog / digital / converter (ADU) Outputs binary value for zero.

2. Circuit arrangement according to claim 1, characterized ge indicates that to measure the time relationships with a measuring pulse (SN) to generate the Start signal or stop signal before the first or

second delay element (VZ1 or VZ2) preceded by a preliminary stage is to which the measuring pulse is supplied, that the preliminary stage for generating the start and stop pulse, respectively a comparator (CP1 or CP2), to each of which the measuring pulse and one adjustable. Reference voltage (UR1 or UR2) is supplied, a at the output of the comparator (CP1

VPA

83 P 1 65 6DE83 P 1 65 6DE

or CP2) connected differentiating element (DG1 or DG2) and a gate circuit (TR) arranged between the differentiating element (DG1 or DG2) and the delay element (VZ1 or VZ2).
5

3. Circuit arrangement according to claim 2, characterized ge indicates that each gate circuit (TR1, TR2 or TR3, TR4) has a release flip-flop (FG1 or FG2) is connected, which emits a release signal when the gate circuits for the start or. Stop pulse should be open.

4. Circuit arrangement according to claim 3, characterized ge indicates that the reset input of the release flip-flop (FG1 or FG2) with the output of the assigned Delay element (VZ1 or VZ2) is connected.

5. Circuit arrangement according to one of claims 2 to 4, characterized. g e k e η n '.-. z e i h η e t that every comparator (CP1, CP2) one non-inverting and one inverting Output has that the non-inverting and the inverting output each via a differentiator (DG11, DG12 or DG21, DG22) with one gate section (TR1, TR2 or TR3, TR4) of the gate circuit is connected and that a selection signal is sent to the gate elements (TR) (SK1 or SK2) can be applied.

6. Circuit arrangement according to claim 5, characterized ge indicates that the differentiating element (DG) consists of a short-circuited line.

7. Circuit arrangement according to one of the preceding claims, characterized by the time / Voltage converter (ZSW) from a differential amplifier (DV), which is connected to the outputs of the bistable flip-flop (FF) is, from the discharge circuit (ET) with a single

-atf- VPA 83 P ί 6 5 6 DE-atf- VPA 83 P ί 6 5 6 DE

adjustable capacitor (CO), which discharges with a constant current with one output of the differential amplifier is connected and from a disconnectable precharge circuit (AT), which is used to precharge the discharge circuit a defined value is connected to the discharge circuit.

8. Circuit arrangement according to claim 7, marked by the precharge circuit (AT) from a Constant current source (KSQ2), the output of which is via diodes (D1, D2, D3) with the connection point (VP) between the capacitor (CO) and the differential amplifier (DV) is connected, from an operational amplifier (0P2) whose output at the input of the constant current source (KSQ2) is connected, whose non-inverting input is connected to the connection point (VP) and to its inverting input a basic charge voltage (UV) is connected, from a 'connected to the output of the constant current source (KSQ2)' Switching transistor (T1), the base electrode of which is connected to an output of a second differential amplifier (DV1) is connected, which after the occurrence of the start pulse (SZ3) controls the switching transistor (T1) conductive and thus the constant current source (KSQ2) separated from the capacitor (CU).

9. Circuit arrangement according to claim 8, characterized ge indicates that between the connection point (VP) and the output of the first differential amplifier (DV) to compensate for the Miller effect of the differential amplifier transistor (T4) a transistor (T10) is arranged in a common base circuit.

10. Circuit arrangement according to one of claims 2 to 9, characterized in that a third Release flip-flop (KS2) is provided, the set input of which is connected to an AND element (UD1), to one of which

* " VPA 83 P 165 6 DE* "VPA 83 P 165 6 DE

Input the stop signal (SZ4) and its other input The start signal (SZ3) is applied in inverted form via a timing element (Z1) which defines the measuring range, and that at one output of the third release flip flops (KS2) a release signal (SC) for the analog / digital / converter (ADU) is delivered.

11. Circuit arrangement nachnAnspruch 10, thereby ge indicates that the other output of the third release flip-flop (KS2) is connected to an AND gate (UD2) is connected, at the other input of which is connected to a second timing element (Z2) connected to the first timing element (Z1) and at the output of which an over-range signal (ME) appears.

12. Circuit arrangement according to claim 11, characterized ge indicates that a further bistable flip-flop (KS1) is provided, the set input of which the Start signal (SZ3) and its reset input, the overrange signal (ME) and one output of which is connected to the second differential amplifier (DV1) and is connected to the first timing element (Z1).

13. Circuit arrangement according to claim 12, characterized ge

indicates that the analog-to-digital converter (ADC) produces an output signal (EOC) when the conversion is ended in a digital value, and that the output signal (EOC) the reset input of the further bistable Flip-flop (KS1) and the reset input of the third release flip-flop (KS2) is supplied.

1U. Circuit arrangement according to one of the preceding Claims, characterized in that the delay time of the second delay element (VZ2) differ in this way from the delay time of the first delay

-η- VPA 83 P 1 6 5 6 Tu

Approximation element (VZ1) distinguishes that the beginning of the transfer characteristic the discharge circuit (ET) is not used for the time / voltage conversion.