DE3305640A1

DE3305640A1 - Switchable digital filter

Info

Publication number: DE3305640A1
Application number: DE19833305640
Authority: DE
Inventors: Peter Dipl.-Ing. 7900 Ulm Christiansen
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1983-02-18
Filing date: 1983-02-18
Publication date: 1984-08-23

Abstract

The object of the invention is a filter for digital signals which can be operated as a high-pass, low-pass, band-pass or band-stop filter by applying binary signals. It contains inter alia a frequency difference detector, to which not only the signal frequency but also a reference frequency is to be fed, and a counting circuit, preferably a shift register, in which the slope gradient of the filter can be adjusted by applying a binary number 2<n>. Apart from the counting circuit, only NAND and NOR elements are used as components, so that the filter can be integrated without difficulty in a space-saving manner.

Description

Beschreibungdescription

Umschaltbares Digitalfilter Die Erfindung betrifft ein zwischen Hochpaß, Tiefpaß, Bandpaß oder Bandsperre umschaltbares Digitalfilter.Switchable digital filter The invention relates to a high-pass filter, Low-pass, band-pass or band-stop switchable digital filter.

Um Filter variabel nutzen zu können, sind Schaltungen vorteilhaft, die entweder verschiedene Eingang- oder Ausgangsklemmen mit unterschiedlichen Übertragungsfunktionen oder Steuereingänge zur Umschaltung der Eigenschaften aufweisen. Aus dem Aufsatz von Victor Godhole: "Partitioning of system tasks simplifies digital signal processing", Computer-Design, November 1980, Seiten 29 bis 35 ist es bekannt, digitale Filter auch mit Signalprozessoren zu realisieren. Als Mehrchiplösung können sie mit getrenntem Speicher, Steuerung und Prozessor geliefert werden, wodurch den Filtern durch jeweiligen Austausch der Speicher die gewünschte Funktion gegeben werden kann. Diese Lösung ist jedoch sehr aufwendig.In order to be able to use filters variably, circuits are advantageous, the either different input or output terminals with different transfer functions or have control inputs for switching the properties. From the essay by Victor Godhole: "Partitioning of system tasks simplifies digital signal processing", Computer-Design, November 1980, pages 29 to 35 it is known digital filters can also be implemented with signal processors. As a multi-chip solution, they can be used with separate Memory, controller and processor are supplied, whereby the Filter given the desired function by exchanging the memory can be. However, this solution is very complex.

Der Erfindung liegt daher die Aufgabe zugrunde, den Stand der Technik zu verbessern. Insbesondere soll ein einfach realisierbares, kostengünstiges und umschaltbares Digitalfilter angegeben werden, das einfach umschaltbar und platzsparend integrierbar ist.The invention is therefore based on the object of the prior art to improve. In particular, a simple to implement, inexpensive and switchable digital filter can be specified, which is easily switchable and space-saving can be integrated.

Die Aufgabe wird durch die im Anspruch 1 genannte Erz in dung gelöst. Es ist nunmehr möglich, mit einer einzigen Schaltung ein digitales Filter zu realisieren, das auf vielfältige Filterfunktionen wie Tiefpaß, Hochpaß, Bandpaß oder Bandsperre mit einstellbarer Flankensteilheit und damit einstellbarer Bandbreite mittels von außen anlegbaren digitalen Spannungen einstellbar ist. Eine vorteilhafte Lösung für die Flankensteilheitseinstellung ist im Anspruch 2 angegeben.The object is achieved by the ore mentioned in claim 1 in manure. It is now possible to implement a digital filter with a single circuit, that on diverse filter functions such as low-pass, high-pass, band-pass or band-stop with adjustable edge steepness and thus adjustable bandwidth by means of digital voltages that can be applied externally can be set. An advantageous solution for setting the slope is specified in claim 2.

Die Erfindung wird nun anhand von Zeichnungen und einem Ausführungsbeispiel näher- erläutert. Es zeigen: FIG. 1 Blockschaltbild des erfindungsgemäßen Filters; FIG. 2 Schaltbild eines vorteilhaften Ausführungsbeispiels; FIG. 3 Frequenzgänge des umschaltbaren Filters.The invention will now be explained with reference to drawings and an exemplary embodiment explained in more detail. They show: FIG. 1 block diagram of the filter according to the invention; FIG. 2 circuit diagram of an advantageous embodiment; FIG. 3 frequency responses of the switchable filter.

In FIG. 1 ist das Blockschaltbild des erfindungsgemäßen Filters dargestellt. Mit SE ist der Signaltakteingang, mit F ein Vergleichstakteingang und mit SA der Filterausgang bezeichnet. Signaltakteingang SE und Vergleichstakteingang F sind mit einem Frequenzunterschiedsdetektor 10 verbunden, der lediglich bei Abweichung der Signaltaktfrequenz von der Vergleichstaktfrequenz ein Signal abgibt. Der Ausgang des Frequenzdetektors 10 ist mit dem Eingang einer Verknüpfungsschaltung 20 verbunden, die über den Eingang H auf Hochpaß und/oder dem Eingang T auf Tiefpaß geschaltet werden kann. Die Verknüpfungsschaltung ist zusätzlich mit dem Signaltakteingang SE und dem Vergleichstakteingang F verbunden.In FIG. 1 shows the block diagram of the filter according to the invention. With SE is the signal clock input, with F a comparison clock input and with SA the Filter output designated. Signal clock input SE and comparison clock input F are connected to a frequency difference detector 10, which only when there is a deviation the signal clock frequency emits a signal from the comparison clock frequency. The exit of the frequency detector 10 is connected to the input of a logic circuit 20, which are switched to high-pass via input H and / or input T to low-pass can be. The logic circuit is also connected to the signal pulse input SE and the comparison clock input F connected.

Am Ausgang der Verknüpfungsschaltung 20 sind eine Zählschaltung 30 zur Flankensteilheitseinstellung oder Bandbreiteneinstellung und der Set-Eingang eines Flips-Flops 41 angeschlossen. Der Ausgang der Zählschaltung 30 ist mit dem Reset-Eingang des Flip-Flops 41 verbunden.A counting circuit 30 is located at the output of the logic circuit 20 for setting the slope or bandwidth and the set input a flips-flop 41 connected. The output of the counting circuit 30 is with the Reset input of the flip-flop 41 connected.

Sowohl der Q-Ausgang als auch der Q-Ausgang des Flip-Flops 41 sind mit einer umschaltbaren Torschaltung 50 verbunden, die zusätzlich mit dem Signaltakteingang SE eine Verbindung aufweist. Der Ausgang der Torschaltung 50 ist der Ausgang SA des Filters. Die Torschaltung 50 hat außerdem einen-Anschluß U zum Anlegen eines digitalen Umschaltsignals.Both the Q output and the Q output of flip-flop 41 are connected to a switchable gate circuit 50, which is also connected to the signal clock input SE has a connection. The output of the gate circuit 50 is the output SA of the filter. The gate circuit 50 also has a connection U for applying one digital switching signal.

Als Frequenzunterschiedsdetektor 10 kann beispielsweise ein negativflankengetriggertes Flip-Flop verwendet werden.For example, a negative-edge-triggered one can be used as the frequency difference detector 10 Flip-flop can be used.

Die Impulse mit der Vergleichs taktfrequenz f am Eingang F v und die Impulse mit der Signaltaktfrequenz f am Eingang 5 SE werden durch den Frequenzunterschiedsdetektor 10 verglichen. Tritt eine negative Flanke eines Signaltaktimpulses oder eines Vergleichstaktimpulses zweimal auf, ohne daß dazwischen eine negative Flanke eines Vergleichstaktimpulses bzw. Signaltaktimpulses vorhanden war, wird ein Impuls über die Verknüpfungsschaltung 20 je nach Belegung der Ei und T Anschlüsse als Löschimpuls an die Zählschaltung 30 und als Setzimpulse an das Flip-Flop 41 geleitet.The pulses with the comparison clock frequency f at the input F v and the Pulses with the signal clock frequency f at the input 5 SE are detected by the frequency difference detector 10 compared. If there is a negative edge of a signal clock pulse or a comparison clock pulse twice on without that in between a negative edge of a comparison clock pulse or signal clock pulse was present, a pulse is generated via the logic circuit 20 depending on the assignment of the Ei and T connections as a delete pulse to the counting circuit 30 and passed to the flip-flop 41 as set pulses.

Erst nach einer durch die Eingänge A, B, C und D der Zählschaltung festgelegten Anzahl von Vergleichstaktimpulsen bzw. Signaltaktimpulsen wird unter der Voraussetzung, daß keine neuen Löschimpulse von der Verknüpfungsschaltung 20 abgegeben werden, das Flip-Flop 41 wieder zurückgesetzt.Only after one through the inputs A, B, C and D of the counting circuit specified number of comparison clock pulses or signal clock pulses is under the prerequisite that no new erase pulses from the logic circuit 20 are released, the flip-flop 41 is reset again.

Je nach der Art des digitalen Signales am Eingang U der Torschaltung 50 wird dann das am Signaltakteingang SE anliegende Signal zum Ausgang SA durchgeschaltet oder gesperrt.Depending on the type of digital signal at input U of the gate circuit 50 the signal present at the signal clock input SE is then switched through to the output SA or blocked.

Anhand der FIG. 2 soll das Filter nun näher erläutert werden. Die Bausteine li bis 19 bilden den Frequenzunterschiedsdetektor 10, die Bausteine 21 bis 27 die Verknüpfungsschaltung 20, die Bausteine 31 bis 36 die Zählschaltung 30 und die Bausteine 51 bis 54 die Torschaltung 50.Based on FIG. 2 the filter will now be explained in more detail. the Modules li to 19 form the frequency difference detector 10, the modules 21 to 27 the logic circuit 20, the components 31 to 36 the counting circuit 30 and the modules 51 to 54 the gate circuit 50.

Ansonsten sind gleiche Elemente der Figuren i und 2 mit gleichen Bezugszeichen versehen. Im Ausführungsbeispiel besteht der Frequenzunterschiedsdetektor 10 aus zwei gleichen Baugruppen, die in FIG. 1 mit Ai und A2 bezeichnet sind. Die Baugruppe Al ist mit dem Signaltakteingang SE und dem Set-Eingang S eines Flip-Flops 15 verbunden und die Baugruppe A2 mit dem Vergleichstakteingang F und dem Reset-Eingang R des Flip-Flops 15. Der Signaltakteingang SE ist in der Baugruppe Al mit einem Inverter 11 und dem ersten Eingang eines NOR-Gliedes 13 verbunden. Der Ausgang des Inverters 11 führt zum Reset-Eingang R eines Flip-Flops 12, dessen Set-Eingang S mit dem Q-Ausgang des Flip-Flops 15 und dessen Q-Ausgang mit dem zweiten Eingang des NOR-Gliedes 13 verbunden ist. Der Ausgang des NOR-Gliedes 13 und der Ausgang des Flip-Flops 15 sind jeweils an einem Eingang eines UND-Gliedes 14 angeschlossen, dessen Ausgang mit dem Set-Eingang S des Flip-Flops 15 verbunden ist.Otherwise the same elements in FIGS. 1 and 2 have the same reference symbols Mistake. In the exemplary embodiment, the frequency difference detector 10 consists of two identical assemblies, which are shown in FIG. 1 are designated by Ai and A2. The assembly A1 is connected to the signal clock input SE and the set input S of a flip-flop 15 and the assembly A2 with the comparison clock input F and the reset input R des Flip-flops 15. The signal clock input SE is in the module Al with an inverter 11 and the first input of a NOR gate 13 connected. The output of the inverter 11 leads to the reset input R of a flip-flop 12, the set input S of which is connected to the Q output of Flip-flops 15 and its Q output with the second input of the NOR gate 13 is connected. The output of the NOR gate 13 and the output of the Flip-flops 15 are each connected to one input of an AND element 14, the output of which is connected to the set input S of the flip-flop 15.

Die Baugruppe A2 (vergl. auch FIG. 1) ist statt an den SE-Eingang und dem Q-Ausgang des Flip-Flops 15 an dem Vergleichstakteingang F bzw. an den Q-Ausgang des Flip-Flops 15 angeschlossen. Die Ausgänge des Flip-Flops 15 bilden den Ausgang des Frequenzunterschieddetektors.The assembly A2 (see also FIG. 1) is instead of the SE input and the Q output of the flip-flop 15 to the comparison clock input F or to the Q output of the flip-flop 15 connected. The outputs of the flip-flop 15 form the output of the frequency difference detector.

Die Verknüpfungsschaltung 20 (aus FIG. 1) umfaßt die Bauteile 21 bis 27. Dabei ist ein NAND-Glied 21 mit seinem ersten Eingang am SE-Eingang und mit seinem zweiten Eingang am Q-Ausgang des Flip-Flops 15 angeschlossen. Der Ausgang des NAND-Gliedes 21 führt zum ersten Eingang eines NOR-Gliedes 22, dessen zweitem Eingang das H-Signal für Hochpaßfunktion zuführbar ist. Der Ausgang des NOR-Gliedes 22 ist mit dem ersten Eingang eines NOR-Gliedes 23 verbunden, dessen Ausgang die Löschsignale für die Zählschaltung 30 (mit den Bauteilen 31 bis 36) entnommen werden können. Ein weiteres NAND-Glied 26 der Verknüpfungsschaltung 20 ist mit seinem ersten Eingang mit dem Vergleichstakteingang F und mit seinem zweiten Eingang mit dem Q-Ausgang des Flip-Flops 15 verbunden. Der Ausgang des NAND-Gliedes 26 ist an einem ersten Eingang eines NOR-Gliedes 27 angeschlossen, dessen zweitem Eingang das T-Signal für die Tiefpaßfunktion des Filters zuführbar ist. Der Ausgang des NOR-Gliedes 27 ist mit dem zweiten Eingang des NOR-Gliedes 23 verbunden.The logic circuit 20 (from FIG. 1) comprises the components 21 to 27. There is a NAND element 21 with its first input at the SE input and with its second input is connected to the Q output of the flip-flop 15. The exit of the NAND gate 21 leads to the first input of a NOR gate 22, the second of which Input the H-signal for high-pass function can be supplied. The output of the NOR gate 22 is connected to the first input of a NOR gate 23, the output of which the Clear signals for the counting circuit 30 (with the components 31 to 36) can be taken can. Another NAND gate 26 of the logic circuit 20 is with its first Input with the comparison clock input F and with its second input with the Q output of the flip-flop 15 connected. The output of the NAND gate 26 is at a first The input of a NOR element 27 is connected, the second input of which is the T signal can be supplied for the low-pass function of the filter. The output of the NOR gate 27 is connected to the second input of the NOR gate 23.

Liegt am H-Eingang oder T-Eingang der Vergleichsschaltung 20 eine logische "0" an, so ist das NOR-Glied 22 bzw. 27 für Ausgangssignale des NAND-Gliedes 21 bzw. 26 durchlässig. Dabei stellt jedes Signal am Ausgang des NOR-Gliedes 23, das der logischen "i" entspricht, die Zählschaltung 30 (vergl. auch FIG. 1) auf ihren Anfangswert zurück und setzt das Flip-Flop 41 über den S Eingang.If the H input or T input of the comparison circuit 20 is a logic "0", then the NOR gate 22 or 27 for output signals of the NAND gate 21 or 26 permeable. Each signal at the output of the NOR element 23, which corresponds to the logic "i", the counting circuit 30 (see also FIG. 1) their initial value and sets the flip-flop 41 via the S input.

Die Torschaltung 50 besteht aus drei NAND-Gliedern 51 bis 53 und dem Inverter 54. Der erste Eingang des NAND-Gliedes 51 und des NAND-Gliedes 53 sind mit dem Signaltakteingang SE, der zweite Eingang des NOR-Gliedes 51 mit dem Q-Ausgang des Flip-Flops 41 und der dritte Eingang direkt mit dem Umschalteingang U verbunden. Der zweite Eingang des NAND-Gliedes 53 ist mit dem Q-Ausgang des Flip-Flops 41 und der dritte Eingang über den Inverter 54 mit dem Umschalteingang U verbunden. Die Ausgänge der NAND-Glieder 51 und 53 führen zu den beiden Eingängen eines NAND-Gliedes 52, dessen Ausgang an den Filterausgang angeschlossen ist.The gate circuit 50 consists of three NAND gates 51 to 53 and the Inverter 54. The first input of the NAND gate 51 and the NAND gate 53 are with the signal clock input SE, the second input of the NOR gate 51 with the Q output of the flip-flop 41 and the third input connected directly to the switching input U. The second input of the NAND gate 53 is connected to the Q output of the flip-flop 41 and the third input is connected to the switchover input U via the inverter 54. the Outputs of the NAND gates 51 and 53 lead to the two inputs of a NAND gate 52, the output of which is connected to the filter output.

In vorteilhafter Weise ist die Zählschaltung 30 (vergl.The counting circuit 30 (cf.

FIG. 1) als N-stufiges Schieberegister 31 mit N Abgriffen ausgebildet. Daten- und Takteingang des Schieberegisters 31 sind mit dem Vergleichstakteingang F verbunden. Der Löscheingang Clear ist mit dem Ausgang der Verknüpfungsschaltung 20, also dem Ausgang des NOR-Gliedes 23 verbunden. Die N Abgriffe des Schieberegisters sind mit jeweils einem ersten Eingang von NAND-Gliedern 32 bis 35 verbunden, deren jeweils zweite Eingänge mit N Setzeingängen A,B,C und D verbunden sind. Die untereinander verbundenen Ausgänge der NAND-Glieder 32 bis 35 sind einerseits über einen Widerstand 36 mit der Versorgungsspannung ("wired OR") und andererseits mit dem Reset-Eingang R des Flip-Flops 41 verbunden.FIG. 1) designed as an N-stage shift register 31 with N taps. The data and clock inputs of the shift register 31 are connected to the comparison clock input F connected. The clear input Clear is with the output of the logic circuit 20, so the output of the NOR gate 23 is connected. The N taps of the shift register are each connected to a first input of NAND gates 32 to 35, whose second inputs with N set inputs A, B, C and D are connected. The one with the other connected outputs of the NAND gates 32 to 35 are on the one hand via a resistor 36 with the supply voltage ("wired OR") and on the other hand with the reset input R of the flip-flop 41 connected.

In der erfindungsgemäßen Schaltungsanordnung wird also jeweils überprüft, ob zwischen zwei Impulsen des Eingangssignals am Signaltakteingang SE genau ein Impuls des Vergleichtaktsignals liegt. Nur wenn dies für die Dauer von n Impulsen der Signalfrequenz oder der Vergleichsfrequenz der Fall war, wobei n die Anzahl der eingestellten Stufen des Schieberegisters 31 ist, werden die Impulse der Signalfrequenz an den Ausgang SA durchgeschaltet, und zwar dann, wenn das Filter auf Bandpaßfunktion eingestellt ist, d.h., wenn an den Eingängen H, T und U jeweils eine logische "O" anliegt. Durch die Wahl einer binären Zahl 2n an den Eingängen A,B,C, und D des Schieberegisters 31 läßt sich n und damit die Bandbreite bzw. die Flankensteilheit des Filters variieren. Je kleiner die angelegte Binärzahl 2n ist, umso größer ist die Bandbreite bzw. umso geringer ist die Flankensteilheit. (Die Binärzahl besteht also aus lauter "0" bis auf "1" in der ersten Stelle).In the circuit arrangement according to the invention, it is checked in each case whether exactly one between two pulses of the input signal at the signal clock input SE Pulse of the comparison mode signal. Only if this is done for a period of n pulses the signal frequency or the comparison frequency was the case, where n is the number of the set stages of the shift register 31, the pulses become the signal frequency switched through to the output SA when the filter is on bandpass function is set, i.e. if there is a logical "O" at each of the inputs H, T and U is present. By choosing a binary number 2n at the inputs A, B, C, and D of the Shift register 31 can be n and thus the bandwidth or the edge steepness of the filter vary. The smaller the applied binary number 2n, the larger it is the bandwidth or the lower the slope. (The binary number consists therefore all "0" except for "1" in the first position).

Die im erfindungsgemäßen Digitalfilter verwendeten Flip-Flops sind sämtlich vom gleichen Typ und bestehen aus jeweils zwei NAND-Gliedern, wobei der Ausgang des ersten NAND-Gliedes mit einem Eingang des zweiten NAND-Gliedes und der Ausgang des zweiten NAND-Gliedes mit einem Eingang des ersten NAND-Gliedes verbunden ist. Der jeweils andere Eingang der NAND-Glieder bilden den Set-Eingang S und den Reset-Eingang R. Der Ausgang des dem S-Eingang zugeordneten NAND-Gliedes ist mit Q-Ausgang und somit der des dem R-Eingang zugeordneten NAND-Gliedes mit Q-Ausgang bezeichnet.The flip-flops used in the digital filter according to the invention are all of the same type and each consist of two NAND gates, the Output of the first NAND gate with an input of the second NAND gate and the The output of the second NAND element is connected to an input of the first NAND element is. The other input of the NAND elements form the set input S and the Reset input R. The output of the NAND element assigned to the S input is with Q output and thus that of the NAND element assigned to the R input with a Q output designated.

In FIG. 3 ist der genormte Frequenzgang des umschaltbaren Digitalfilters für verschiedene logische Eingangssignale an den Eingängen T und H dargestellt, wobei am Ausgang U eine logische "0" stehen möge.In FIG. 3 is the standardized frequency response of the switchable digital filter for different logical input signals at the inputs T and H, with a logic "0" at output U.

Wie ersichtlich, erhält man für T = "1" und H = "O" einen Hochpaß, für T = "0" und H = "1" einen Tiefpaß, für T = "0" und H = "0" einen Bandpaß und für T = "1" und H = "1" einen Allpaß.As can be seen, a high pass is obtained for T = "1" and H = "O", for T = "0" and H = "1" a low-pass filter, for T = "0" and H = "0" a band-pass filter and for T = "1" and H = "1" an all-pass.

Wird das Signal am Umschaltkontakt U invertiert, so wird aus dem Tiefpaß ein Hochpaß, aus dem Hochpaß ein Tiefpaß, aus dem Bandpaß eine Bandsperre und aus dem Allpaß eine totale Sperre.If the signal at the changeover contact U is inverted, the low-pass filter becomes a high pass, a low pass from the high pass, a bandstop from the band pass and off a total ban on all-pass.

Claims

Claims 1. Switchable digital filter, characterized in that that a frequency difference detector (10) with a signal clock input (SE) and a Comparison clock input (F) is provided, which only occurs when the signal clock frequency deviates from the comparison clock frequency emits a signal that the output of the frequency difference detector (10) with the input of a logic circuit which can be set to high-pass (H) and / or low-pass (T) (20) is connected that the logic circuit (20) is also connected to the signal clock input (SE) and the comparison clock input (F) is connected that at the output of the logic circuit (20) a counting circuit (30) for setting the edge steepness (bandwidth setting) and the first input of a first flip-flop (41) are connected and the output the counting circuit (30) to the second input of the first flip-flop (41) is connected that the output of the first flip-flop (41) with the inputs a switchable gate circuit (50) and the gate circuit (50) in addition is connected to the signal clock input (SE) and that the output of the gate circuit (50) is the output of the filter.

2. Filter according to claim 1, characterized in that the counting circuit is designed as an N-stage shift register (31) with N taps that the data input (In) and the clock input (Clock) of the shift register (31) with the comparison clock input (F) is connected that the output of the logic circuit (20) with the delete input (Clear) of the shift register (31) is connected to the N taps of the shift register stages are each connected to a first input of a NAND element (32 to 35), whose second inputs are connected to N set inputs (A, B, C, ...) and that the interconnected outputs of the NAND gates (32, 33, 34, ...) on the one hand via a resistor (36) to the supply voltage and on the other hand to the Reset input (R) of the first flip-flop (41) are connected ("wired OR").