DE3226964A1

DE3226964A1 - Circuit arrangement for processing pulse sequences by means of a Fourier processor

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Publication number: DE3226964A1
Application number: DE19823226964
Authority: DE
Inventors: Rudolf Dipl.-Ing. 8026 Ebenhausen Schlicht
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1982-07-19
Filing date: 1982-07-19
Publication date: 1984-01-19
Also published as: DE3226964C2

Abstract

To adapt the signal length (number of pulses) to be processed to an integral power of the base of the algorithm of a fast Fourier transform, the spectral analyser carries out a group-by-group serial/parallel conversion of the pulse signal sequence, delay devices with graded shortened storage times being allocated to the outgoing parallel lines. According to this, a required number of replacement values can be integrated into the signal sequence, avoiding dead times and buffer stores.

Description

Schaltungsanordnung zur Verarbeitung von PulsfolgenCircuit arrangement for processing pulse trains

mit einem Fourier-Prozessor Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Verarbeitung einer Folge von Puls signalen unter Anwendung einer schnellen Fourier-Transformation, mittels der bei fehlender Übereinstimmung der Anzahl der Pulse der Signalfolge mit einer ganzzahligen Potenz der Basis des Algorithmus der schnellen Fourier-Transformation eine Angleichung durchgeführt wird.with a Fourier processor The invention relates to a circuit arrangement for processing a sequence of pulse signals using a fast Fourier transformation, by means of the, if the number of pulses in the signal sequence does not match an integer power of the basis of the fast Fourier transform algorithm an adjustment is carried out.

Um eine Zeitfunktion in eine Spektralfunktion mit Hilfe der schnellen Fourier-Transformation mit wirtschaftlich vertretbarem Aufwand umsetzen zu können, müssen die zu verarbeitenden Signallängen (Pulszahl), eine ganzzahlige Potenz der Basis des verwendeten Rechenwerkes/der verwendeten Rechenwerke sein. Die zu verarbeitenden Signale können z.B. eine Pulsfolge im Empfänger eines Radargerätes sein. Die für die jeweiligen Radarsysteme optimalen Puls zahlen weichen jedoch meist von der für die Verarbeitung vorteilhaften Signallänge ab. Es ist bereits bekannt, die daraus entstehenden Probleme durch Ergänzen der Signallängen auf Potenzen der Basis des verwendeten Rechenwerkes zu lösen (The Fast Fourier Transform Prentice-Hall, Inc., Englewood Cliffs, New Jersey 1974, Chap. 13 und Seite 195). Die Ergänzung der Signallänge erfolgt durch Einfügen von Werten 0 bis zur nächst höheren Potenz der verwendeten Basis des Rechenwerkes. Dieses Verfahren setzt jedoch voraus, daß zwischen den Abtastfolgen entweder Totzeiten zum Auffüllen der Signalfolgen mit den Werten 0 vorhanden sind oder daß die Abtastfolgen zwischengespeichert werden können.To convert a time function into a spectral function with the help of the fast To be able to implement Fourier transformation with economically justifiable effort, must be the signal lengths to be processed (number of pulses), an integer power of Be the basis of the arithmetic logic unit (s) used. The ones to be processed Signals can e.g. be a pulse train in the receiver of a radar device. The for However, the respective radar system's optimal pulse numbers usually differ from the one for the processing of advantageous signal length. It is already known from this resulting problems by adding the signal lengths to powers on the basis of the used arithmetic unit (The Fast Fourier Transform Prentice-Hall, Inc., Englewood Cliffs, New Jersey 1974, Chap. 13 and page 195). The addition of the signal length is done by inserting values 0 up to the next higher power of the one used Basis of the arithmetic unit. This However, the procedure requires that between the scanning sequences either dead times for filling the signal sequences with the values 0 are present or that the scanning sequences are buffered can.

So müssen z.B. bei einer Pulszahl N = 20 und Verwendung eines Basis-Zwei-Fourier-Prozessors 12 bei einer Verwendung eines Basis-Vier-Fourier-Prozessors 44 Signalwerte (Nullen) eingefügt werden. Bei der Anwendung der Anordnung im Radarbereich sind die dazu erforderlichen Totzeiten zwar bei elektronisch gesteuerten Antennen grundsätzlich möglich, jedoch sehr unzweckmäßig, da sie die Suchzeiten der Radaranlage vergrößern, hier z.B. um 220 O/o. Bei Rundsuchantennen folgen auf N Abtastwerte ohne Totzeiten unmittelbar N weitere Abtastwerte. Ein Ausweg besteht hier nur in der Zwischenspeicherung der eingelesenen Signalfolgen und Ergänzung derselben im Zwischenspeicher mit den Werten 0 bis zur nächst höheren Potenz der Basis des verwendeten Fourier-Prozessors. Die Zwischenspeicherung der Abtastfolgen bei den in der Radartechnik anfallenden Datenmengen erfordert einen erheblichen Aufwand, da die ergänzten Abtastwerte über jeweils sämtliche Entfernungstore gespeichert werden müssen. Der Aufwand für den Zwischenspeicher beträgt z.B. bei einem Basis-Zwei-Fourier-Prozessor bei 32 Impulsen, 1024 Entfernungstoren und einer Wortbreite von 8 bit 256 kbit.For example, if the number of pulses is N = 20 and a basic two Fourier processor is used 12 when using a base four Fourier processor 44 signal values (zeros) inserted. When using the arrangement in the radar area, they are in addition necessary dead times in principle with electronically controlled antennas possible, but very inexpedient, as they increase the search times of the radar system, here e.g. around 220%. In the case of omnidirectional antennas, there are N samples without dead times immediately N further samples. There is only one way out here in intermediate storage of the signal sequences read in and supplementation of the same in the buffer with the Values 0 to the next higher power of the base of the Fourier processor used. The intermediate storage of the scanning sequences in the radar technology Amount of data requires a considerable effort, since the supplemented samples over all distance gates must be saved in each case. The effort for the For example, with a basic two Fourier processor, the buffer memory is 32 pulses, 1024 distance gates and a word length of 8 bit 256 kbit.

Der Erfindung liegt die Aufgabe zugrunde, bei einer Anordnung der eingangs genannten Art eine Ergänzung der zu verarbeitenden Signallängen auf Potenzen der Basis des verwendeten Fourier-Prozessors mit geringem Schaltungsaufwand und unter Vermeidung der bekannten Nachteile anzustreben.The invention is based on the object in an arrangement of type mentioned at the beginning an extension of the signal lengths to be processed to powers the basis of the Fourier processor used with little circuit complexity and aiming at avoiding the known disadvantages.

Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß durch eine gruppenweise Serien-Parallelwandlung der Folge von Puls signalen in Verbindung mit den abgehenden Parallelleitungen zugeordneten Verzögerungseinrichtungen mit abgestuften, verkürzten Speicherzeiten vor der Spektralanalyse in einem Fourier-Prozessor eine erforderliche Anzahl Ersatzwerte unter Vermeidung von Totzeiten und Zwischenspeichern in die Signalfolge integrierbar sind.According to the invention, this object is achieved in that by a group-wise serial parallel conversion of the sequence of pulse signals in connection with delay devices assigned to the outgoing parallel lines with graded, shortened storage times before the spectrum analysis in a Fourier processor Required number of substitute values while avoiding dead times and intermediate storage can be integrated into the signal sequence.

Damit wird das Einfügen von Ersatzwerten (Null-Werten) in die Signalfolge möglich, ohne daß Totzeiten oder eine aufwendige Zwischenspeicherung erforderlich wäre.This enables substitute values (zero values) to be inserted into the signal sequence possible without the need for dead times or costly intermediate storage were.

Durch die Schaltungsanordnung gemäß der Erfindung wird eine Verkürzung der Speicherzeiten der Verzögerungseinrichtungen in der Vorstufe des Fourier-Prozessors dadurch erreicht, daß gleichzeitig mehrmals nacheinander zu verschiedenen Zeitpunkten Daten und die einzufügenden Werte Null eingelesen werden. Gemäß einer vorteilhaften Ausgestaltung der Erfindung erfolgt die gruppenweise Serien-Parallelwandlung der Pulsfolge unter Verwendung von zwei Drehschaltern mit je einem Eingang und einer der Basiszahl des Algorithmus der schnellen Fourier-Transformation entsprechenden Anzahl Ausgängen (Schaltstellungen) derart, daß der erste Drehschalter in Teilzyklen eine nicht periodische Drehbewegung und der zweite Drehschalter eine nur in Teilbereichen synchron mitlaufende Drehbewegung ausführt.The circuit arrangement according to the invention results in a shortening the storage times of the delay devices in the preliminary stage of the Fourier processor achieved in that at the same time several times in succession at different times Data and the values to be inserted zero are read. According to an advantageous Embodiment of the invention, the group-wise serial parallel conversion takes place Pulse train using two rotary switches, each with one input and one corresponding to the base number of the Fast Fourier Transform algorithm Number of outputs (switch positions) such that the first rotary switch in partial cycles a non-periodic rotary movement and the second rotary switch only partially executes synchronous rotating movement.

Dabei kann die Funktion. des Drehschalters gemäß einer Weiterbildung der Erfindung durch Verwendung eines gesteuerten Demultiplexers in Verbindung mit einem Tri-State-Leitungstreiber realisiert werden.The function. of the rotary switch according to a development of the invention by using a controlled demultiplexer in conjunction with a tri-state line driver.

Eine totzeitfreie Ergänzung von zeitlich gegeneinander versetzten Pulsfolgen kann durch Umsetzung der seriellen Puls folgen unter Verwendung von zwei Doppeldrehschaltern in Gruppen von parallelen Signalfolgen durchgeführt werden.A dead time-free addition to staggered ones Pulse trains can be implemented by implementing the serial pulse follow below Use of two double rotary switches carried out in groups of parallel signal sequences will.

Die Erfindung und weitere Einzelheiten der Erfindung werden anhand der Figuren 1 bis 7 näher erläutert.The invention and further details of the invention will become apparent with reference to of Figures 1 to 7 explained in more detail.

Es zeigen Fig. 1 die Eingangsstufe eines Basis-Vier-FFT-Prozessors, Fig. 2 den zeitlichen Ablauf der Verarbeitung einer Pulsfolge in der Eingangsstufe nach Fig.1, Fig. 3 die Eingangsstufe eines Basis-Vier-FFT-Prozessors zur Verarbeitung von Pulsfolgen mit zeitlich versetzter Doppelabtastung, Fig. 4 den zeitlichen Verlauf der Verarbeitung von Pulsfolgen mit zeitlich versetzter Doppelabtastung in einer Eingangsstufe nach Fig. 3, Fig. 5 eine Gegenüberstellung der Prinzipschaltbilder für die Verwendung einer Filterbank (oben) bzw.1 shows the input stage of a basic four FFT processor, 2 shows the timing of the processing of a pulse train in the input stage According to Fig. 1, Fig. 3, the input stage of a base four FFT processor for processing of pulse trains with double sampling staggered in time, FIG. 4 shows the course over time the processing of pulse trains with staggered double sampling in one Input stage according to FIG. 3, FIG. 5 a comparison of the basic circuit diagrams for the use of a filter bank (above) or

eines schnellen Fourier-Prozessors (unten) bei einer digitalen Radar-Signalauswertung, Fig. 6 ein Schaltbild zur Realisierung eines Doppeldrehschalters, Fig. 7 eine Steuerschaltung für einen Demultiplexer nach Fig. 6, Fig. 8 ein Steuerwerk für den Doppeldrehschalter nach Fig. 6. a fast Fourier processor (below) with a digital radar signal evaluation, FIG. 6 shows a circuit diagram for realizing a double rotary switch, FIG. 7 shows a control circuit for a demultiplexer according to FIG. 6, FIG. 8 a control unit for the double rotary switch according to Fig. 6.

Für das nachfolgend beschriebene Ausführungsbeispiel wird davon ausgegangen, daß für die Umsetzung einer Zeitfunktion in eine Spektralfunktion ein Basis-Vier-Fourier-Prozessor FFT verwendet wird. Außerdem wird angenommen, daß die zu verarbeitende Zeitfunktion dreizehn Impulse umfaßt und daß auf die einzelnen Pulsfolgen keine Totzeiten, sondern unmittelbar weitere dreizehn Impulse folgen. Die der zu verarbeitenden Pulszahl 13 am nächsten liegende ganzzahlige Potenz der Basis 4 des FFT-Algorithmus ist in diesem Zahlenbeispiel 16. Für die Ergänzung der umzusetzenden Zeitfunktion mit dreizehn Pulsen auf sechzehn Abtastwerte steht vereinbarungsgemäß keine Totzeit zur Verfügung.For the exemplary embodiment described below, it is assumed that that for the conversion of a time function into a spectral function a base four Fourier processor FFT is used. It is also assumed that the time function to be processed thirteen Includes pulses and that there are no dead times on the individual pulse sequences, but rather directly another thirteen impulses follow. The one closest to the number of pulses 13 to be processed lying integer power of the base 4 of the FFT algorithm is in this numerical example 16. For adding thirteen pulses to the time function to be converted to sixteen As agreed, there is no dead time available for sampled values.

In Fig. 2 sind unter a zwei unmittelbar nacheinander einlaufende Pulsfolgen mit je einer Anzahl von Np = 13 dargestellt.In FIG. 2, two pulse trains arriving immediately one after the other are under a with a number of Np = 13 each.

In Fig. 1 ist eine Eingangsstufe des Basis-Vier-FFT-Prozessors zur Verarbeitung einer Pulsfolge mit einer n Anzahl von Abtastwerten, die von der Potzenz 4n abweicht, dargestellt. Am Eingang der Eingangsstufe ist ein symbolisch dargestellter Doppeldrehschalter DD, dessen Schaltarme D1 und D2 die gleiche Umlaufrichtung haben, mit je einem Eingang und vier Schaltstellungen 1 bis 4, die beiden Schaltarmen gemeinsam sind, dargestellt. Die Ausgänge des Doppeldrehschalters sind mit einer Basis-Vier-Pipeline mit den Leitungen A, B, C, D über Verzögerungsglieder VA, VB, VC bzw. unmittelbar mit einem Rechenwerk FFP (FFT-Prozessor) verbunde ; Um zur Ergänzung der zu verarbeitenden Pulsfolge auf die ganzzahlige Potenz der Basis 4 eine Zwischenspeicherung zu vermeiden, wird die Pulsfolge dem Drehschalter DD zugeführt. In der Fig.1 ist der Schaltarm D1 des Drehschalters über den Schaltkontakt 1 mit der Leitung A verbunden. Der Drehschalter ist dabei so gesteuert, daß die ersten drei Impulse der Pulsfolge an die Leitung A, die Pulse 4 bis 6 nach Weiterschaltung um eine Schalterstufe dagegen auf die Leitung B gelangen. Gleichzeitig mit dem Anlegen des vierten Impulses an die Leitung B wird durch den zweiten synchron drehenden Schaltarm D2 ein Wert 0 an die Leitung A gelegt.In Fig. 1 is an input stage of the basic four FFT processor for Processing of a pulse train with an n number of samples taken from the potentiometer 4n differs, shown. At the entrance to the entrance step there is a symbolic symbol Double rotary switch DD, whose switch arms D1 and D2 have the same direction of rotation, with one input each and four switch positions 1 to 4, the two switch arms together are shown. The outputs of the double rotary switch are with a basic four pipeline with lines A, B, C, D via delay elements VA, VB, VC or directly connected to an arithmetic unit FFP (FFT processor); In order to complement the processing Pulse sequence to the integer power of base 4 to avoid intermediate storage, the pulse train is fed to the rotary switch DD. In Fig.1 is the switch arm D1 of the rotary switch is connected to line A via switch contact 1. The rotary switch is controlled so that the first three pulses of the pulse train to the line A, the pulses 4 to 6 after switching on by one switch step however, get on line B. Simultaneously with the application of the fourth impulse A value is sent to line B by the second synchronously rotating switching arm D2 0 placed on line A.

In Fig. 2 ist die Aufteilung der Pulsfolgen durch den Drehschalter DD in vier Teilströme und Einfügen von Nullen in Abhängigkeit von der Schaltfolge (A, B, C, D) unter b dargestellt. Der Wert 0 ist jeweils durch einen Punkt angedeutet. Bei der Weiterschaltung der Schaltarme D1 und D2 wiederholt sich dieser Vorgang jeweils beim Eintreffen des siebten und zehnten Impulses. Die einzelnen Teilströme in den Leitungen A, B und C erhalten aufgrund der Verzögerungseinrichtungen VA, VB und VC zeitliche Verzögerungen, die mindestens 9T bzw.In Fig. 2 is the division of the pulse trains by the rotary switch DD into four partial flows and inserting zeros depending on the switching sequence (A, B, C, D) shown under b. The value 0 is indicated by a point. This process is repeated when switching arms D1 and D2 are switched on when the seventh and tenth impulses arrive. The individual partial flows in lines A, B and C received due to the delay devices VA, VB and VC time delays that are at least 9T resp.

6T bzw. DT betragen. Wie aus Fig. 2, Teil c ersichtlich, verursacht die Aufteilung der Pulsfolgen durch den Drehschalter in vier Teilströme in Verbindung mit den zeitlichen Verzögerungen in den Verzögerungseinrichtungen eine gruppenweise S eri en- Parall el-Wandlung der Impulsfolge, in die die notwendige Anzahl an Nullwerten zur Ergänzung ohne Totzeiten eingefügt sind. Die Verzogerungseinrichtungen VA, VB, VC können als Schieberegister oder als Schreib-Lesespeicher (RAM) ausgebildet sein. Die Verwendung von Schreib-Lesespeichern mit wahlfreiem Zugriff (RAM) ermöglicht beliebige Verzogerungen und damit Rangiermöglichkeiten für einen Multiplexbetrieb. An den Eingang des Basis-Vier-Rechenwerks FFT gelangen schließlich vier Teilströme A', B', C' und der unverzögerte Teilstrom D' = D, die im Rechenwerk nach einem bekannten Algorithmus weiter verarbeitet werden.6T and DT respectively. As can be seen from Fig. 2, part c caused the division of the pulse trains into four partial flows by the rotary switch with the time delays in the delay devices one group by group S eri en parall el conversion of the pulse train into which the necessary number of zero values are inserted to supplement without dead times. The delay devices VA, VB, VC can be designed as shift registers or as read-write memories (RAM). The use of read / write memories with random access (RAM) is made possible any delays and thus maneuvering options for a multiplex operation. Finally, four partial flows arrive at the input of the basic four arithmetic unit FFT A ', B', C 'and the undelayed partial flow D' = D, which in the arithmetic unit according to a known Algorithm can be processed further.

Das Problem der Verarbeitung von Pulsfolgen, deren Signallänge ungleich einer Potenz der Basis des ver- wendeten Rechenwerks ist, kann in verschiedenen Bereichen der Nachrichtentechnik, der Datentechnik und der Meßtechnik auftreten. Ein Ausführungsbeispiel, das sich auf die Verarbeitung von Radarsignalen bezieht, soll nachfolgend kurz beschrieben werden.The problem of processing pulse trains whose signal length is unequal a power of the base of the used arithmetic unit is, can in various areas of communications technology, data technology and measurement technology appear. An embodiment that focuses on the processing of radar signals shall be briefly described below.

Werden bewegte Ziele von Radarsignalen getroffen, so erfährt das reflektierte Signal eine Dopplerverschiebung, die zur Detektion des Zieles mit ausgewertet werden muß. Diese Dopplerverschiebung des reflektierten Signals wird in modernen Radaranlagen mit Hilfe einer Filterbank oder mit Hilfe von Echtzeit-Fourier-Prozessoren ermittelt, wobei die Entscheidung nicht aufgrund eines einzelnen Impulses getroffen wird. Zur Verbesserung des Signal-/Rauschabstandes wird über mehrere Impulse integriert. Je ein Blockschaltbild für die Verwendung einer Filterbank bzw. eines schnellen Fourier-Prozessors sind für eine digitale Signalauswertung eines Radarsignals in Fig. 5 übereinander dargestellt.If moving targets are hit by radar signals, what is reflected is found out Signal a Doppler shift, which are also evaluated for the detection of the target got to. This Doppler shift of the reflected signal is used in modern radar systems determined with the help of a filter bank or with the help of real-time Fourier processors, whereby the decision is not made on the basis of a single impulse. To the Improvement of the signal-to-noise ratio is integrated over several impulses. Ever a block diagram for the use of a filter bank or a fast Fourier processor are for a digital signal evaluation of a radar signal in Fig. 5 one above the other shown.

Während bei der kohärenten Integration der Impulse mit Hilfe der Filterbank FB die Anzahl der zu integrierenden Impulse beliebige ganzzahlige Werte annehmen kann, ergeben sich bei der Umsetzung in eine Spektralfunktion im Fourier-Prozessor FFT aufgrund des dort verwendeten Algorithmus erhebliche Nachteile durch Totzeiten oder unwirtschaftlichen Mehraufwand, wenn die zu verarbeitenden Signallängen (Zahl der Signalimpulse) nicht eine ganzzahlige Potenz der Basis des verwendeten FFT-Prozessors sind.While with the coherent integration of the impulses with the help of the filter bank FB the number of pulses to be integrated take any integer values can result from the implementation in a spectral function in the Fourier processor Due to the algorithm used there, FFT has considerable disadvantages due to dead times or uneconomical additional effort if the signal lengths to be processed (number of the signal pulses) is not an integer power of the base of the FFT processor used are.

Die nachfolgende Beschreibung bezieht sich jeweils nur auf ein Entfernungstor eines Radarempfängers. Sie gelten jedoch für eine beliebige Anzahl von Entfernungstoren, die der besseren Überschaubarkeit wegen nicht dargestellt sind. Im vorliegenden Ausführungsbeispiel wird der bereits anhand der Fig. 1 beschriebene, in Teilzyklen nicht periodisch ablaufende Drehschalter mit dem Schaltarm D1 im wesentlichen durch einen Demultiplexer DM (Fig. 6) und der nur in Teilbereichen synchron mitlaufende Drehschalter mit dem Schaltarm D2 durch einen Tri-State-Leitungstreiber TSL (Fig. 6) realisiert. Die auf den Leitungen L1 und L1' angelieferten zu verarbeitenden Pulsfolgen gelangen eingangsseitig, z.B. an einen Zwei-Bit-Demultiplexer DM (z.3.The following description only refers to one distance gate a radar receiver. they seem but for any number of distance gates, which are not shown for the sake of clarity are. In the present embodiment, the already described with reference to FIG. 1, Rotary switches with switching arm D1 that do not run periodically in partial cycles are essentially by a demultiplexer DM (Fig. 6) and the synchronously running only in partial areas Rotary switch with switching arm D2 through a tri-state line driver TSL (Fig. 6) realized. Those to be processed, delivered on lines L1 and L1 ' Pulse trains arrive on the input side, e.g. to a two-bit demultiplexer DM (e.g. 3.

Am25 LS 139), der von einer Adressensteuerung AST gesteuert wird. Die Eingangsdaten des Demultiplexers werden auf verschiedene Leitungen 2a bis 2d und 2'a bis 2?d durchgeschaltet, die auf Speicherelemente SP1, SP2, SP3 bzw. auf das Rechenwerk des Fourier-Prozessors FFT führen. Die Impulsfolgen von Leitung L1 (Bit 1) verteilen sich so auf die Ausgangsleituden 2a, 2b, 2c und 2d sowie die Impulsfolgen der Leitung L1' (Bit 2) auf die Leitungen 2'a, 2'b, 2'c und 2'd. Die Steuerung der Ausgänge des Demultiplexers DM erfolgt mittels der Adressensteuerung AST.Am25 LS 139), which is controlled by an address controller AST. The input data of the demultiplexer are on different lines 2a to 2d and 2'a to 2? d switched through to the memory elements SP1, SP2, SP3 and on run the arithmetic unit of the Fourier processor FFT. The pulse trains from line L1 (Bit 1) are distributed over the output lines 2a, 2b, 2c and 2d as well as the pulse trains the line L1 '(bit 2) to the lines 2'a, 2'b, 2'c and 2'd. Controlling the The outputs of the demultiplexer DM take place by means of the address control AST.

Die Leitungen 2a bis 2d und 2'a bis 2'd verbinden den Demultiplexer DM mit den beiden Tri-State-Leitungstreibern TSL1 und TSL1', deren Ausgänge 3a bis 3c und 3'a bis 3'c über Verzögerungseinrichtungen SP1 bis SP3 und deren Ausgang 3d und 3'd unmittelbar mit dem Rechenwerk des Fourier-Prozessors FFP verbunden sind. Außerdem sind an die Ausgänge 3a bis 3c und 3'a bis 3'c mit den Tri-State-Leitungstreibern TSL0 und TSL0' verbunden, welche die Ergänzung der Pulsfolgen auf eine ganzzahlige Potenz der Basis des FFT-Algorithmus durch Einfügen von Null-Werten bewirken. Während der Takte 1 bis 3 (Impulsfolge der zu verarbeitenden Eingangssignale) werden vom Demultiplexer DM die Leitungen 2a und 2'a angesteuert, während gleichzeitig die Leitungstreiber TSL1 und TSL1' Bit 1 (Leitung L1) und Bit 2 (Leitung L1') auf die Leitungen 3a und 3'a durchschalten. Die zugehörigen Leitungstreiber in TSL0 und TSL0' sind in diesem Taktzeitraum hochohmig geschaltet.Lines 2a to 2d and 2'a to 2'd connect the demultiplexer DM with the two tri-state line drivers TSL1 and TSL1 ', their outputs 3a to 3c and 3'a to 3'c via delay devices SP1 to SP3 and their output 3d and 3'd are directly connected to the arithmetic unit of the Fourier processor FFP. In addition, the outputs 3a to 3c and 3'a to 3'c with the tri-state line drivers TSL0 and TSL0 'connected, which supplement the pulse trains to an integer Power of the base of the FFT algorithm by insertion of zero values cause. During cycles 1 to 3 (pulse train of the input signals to be processed) lines 2a and 2'a are controlled by the demultiplexer DM while at the same time the line drivers TSL1 and TSL1 'bit 1 (line L1) and bit 2 (line L1') switch through the lines 3a and 3'a. The associated line drivers in TSL0 and TSL0 'are switched to high resistance during this cycle period.

Ab Takt 4 der zu verarbeitenden Pulsfolge bewirkt die Adressensteuerung AST des Demultiplexers DM eine Durchschaltung der Leitung L1 auf die Leitung 2b und gleichzeitig die Durchschaltung der Leitung L1' auf Leitung 2'b. Während des Taktes 4 werden gleichzeitig die Leitungstreiber in TSL0 und TSL0', die den Leitungen 3a und 3'a zugeordnet sind, durchgeschaltet und legen Nullpotential an diese Leitungen. Während des vierten Taktes werden also gleichzeitig Daten auf die Leitungen 3b und 3'b durchgeschaltet und die Werte Null zur Ergänzung der zu verarbeitenden Impulsfolge auf die Leitungen 3a und 3'a eingefügt. Mit dem folgenden Takt 5 der Pulsfolge sind die Ausgänge der Leitungstreiber TSL0 und TSL0' wieder hochohmig geschaltet. Im vorliegenden Beispiel werden während der folgenden Takte 5 bis 13 die Leitungen 3a und T'a nicht mit Daten belegt, da diese Zeiträume nach Bedarf für einen Multiplexbetrieb des Rechenwerkes FFP ausgenützt werden können. Die Belegung dieser Leitungen mit Daten würde für die weitere Signalverarbeitung keinen Vorteil bringen.Address control takes effect from cycle 4 of the pulse train to be processed AST of the demultiplexer DM connects line L1 to line 2b and at the same time the connection of line L1 'to line 2'b. During the Clock 4 are simultaneously the line drivers in TSL0 and TSL0 ', the lines 3a and 3'a are assigned, switched through and apply zero potential to these lines. During the fourth cycle, data are simultaneously on lines 3b and 3'b switched through and the values zero to supplement the pulse train to be processed inserted on lines 3a and 3'a. With the following cycle 5 of the pulse train are the outputs of the line drivers TSL0 and TSL0 'switched to high resistance again. in the In this example, the lines are switched on during the following bars 5 to 13 3a and T'a not occupied with data, since these periods of time as required for a multiplex operation of the calculator FFP can be used. The assignment of these lines with Data would be of no advantage for further signal processing.

Während der Takte 4 bis 6 der Pulsfolge steuert die Adressensteuerung AST über den Multiplexer DM die Leitungen 2b und 2'b an und schaltet damit die Daten von jedoch für eine beliebige Anzahl von Entfernungstoren, die der besseren Überschaubarkeit wegen nicht dargestellt sind. Im vorliegenden Ausführungsbeispiel wird der bereits anhand der Fig. 1 beschriebene, in Teilzyklen nicht periodisch ablaufende Drehschalter mit dem Schaltarm D1 im wesentlichen durch einen Demultiplexer DM (Fig. 6) und der nur in Teilbereichen synchron mitlaufende Drehschalter mit dem Schaltarm D2 durch einen Tri-State-Leitungstreiber TSL (Fig. 6) realisiert. Die auf den Leitungen L1 und L1' angelieferten zu verarbeitenden Pulsfolgen gelangen'eingangsseitig, z.B. an einen Zwei-Bit-Demultiplexer DM (z.B.The address control takes control during cycles 4 to 6 of the pulse train AST connects lines 2b and 2'b via multiplexer DM, thereby switching the data from however for any number of distance gates that are not shown for the sake of clarity. In the present embodiment the one already described with reference to FIG. 1 is not periodic in partial cycles running rotary switch with the switching arm D1 essentially through a demultiplexer DM (Fig. 6) and the rotary switch with the Switching arm D2 implemented by a tri-state line driver TSL (FIG. 6). the on the lines L1 and L1 'delivered to be processed pulse trains arrive' on the input side, e.g. to a two-bit demultiplexer DM (e.g.

Am25 LS 139), der von einer Adressensteuerung AST gesteuert wird. Die Eingangsdaten des Demultiplexers werden auf verschiedene Leitungen 2a bis 2d und 2'a bis 2'd durchgeschaltet, die auf Speicherelemente SP1, SP2, SP3 bzw. auf das Rechenwerk des Fourier-Prozessors FFT führen. Die Impulsfolgen von Leitung L1 (Bit 1) verteilen sich so auf die Ausgangsleituden 2a, 2b, 2c und 2d sowie die Impulsfolgen der Leitung L1' (Bit 2) auf die Leitungen 2'a, 2'b, 2'c und 2'd. Die Steuerung der Ausgänge des Demultiplexers DM erfolgt mittels der Adressensteuerung AST.Am25 LS 139), which is controlled by an address controller AST. The input data of the demultiplexer are on different lines 2a to 2d and 2'a to 2'd connected to the memory elements SP1, SP2, SP3 and on run the arithmetic unit of the Fourier processor FFT. The pulse trains from line L1 (Bit 1) are distributed over the output lines 2a, 2b, 2c and 2d as well as the pulse trains the line L1 '(bit 2) to the lines 2'a, 2'b, 2'c and 2'd. Controlling the The outputs of the demultiplexer DM take place by means of the address control AST.

Die Leitungen 2a bis 2d und 2'a bis 2'd verbinden den Demultiplexer DM mit den beiden Tri-State-Leitungstreibern TSL1 und TSL11, deren Ausgänge 3a bis 3c und 3'a bis 3'c über Verzögerungseinrichtungen SP1 bis SP3 und deren Ausgang 3d und 3'd unmittelbar mit dem Rechenwerk des Fourier-Prozessors FFP verbunden sind. Außerdem sind an die Ausgänge 3a bis 3c und 3'a bis 3'c mit den Tri-State-Leitungstreibern TSL0 und TSL0? verbunden, welche die Ergänzung der Pulsfolgen auf eine ganzzahlige Potenz der Basis des FFT-Algorithmus durch Einfügen von Null-Werten bewirken. Während der Takte 1 bis 3 (Impulsfolge der zu verarbeitenden Eingangssignale) werden vom Demultiplexer DM die Leitungen 2a und 2'a angesteuert, während gleichzeitig die Leitungstreiber TSL1 und TSL1' Bit 1 (Leitung L1) und Bit 2 (Leitung L1') auf die Leitungen 3a und 3'a durchschalten. Die zugehörigen Leitungstreiber in TSL0 und TSL0' sind in diesem Taktzeitraum hochohmig geschaltet.Lines 2a to 2d and 2'a to 2'd connect the demultiplexer DM with the two tri-state line drivers TSL1 and TSL11, their outputs 3a to 3c and 3'a to 3'c via delay devices SP1 to SP3 and their output 3d and 3'd are directly connected to the arithmetic unit of the Fourier processor FFP. In addition, the outputs 3a to 3c and 3'a to 3'c with the tri-state line drivers TSL0 and TSL0? connected, which the addition of the pulse trains to an integer Power of the base of the FFT algorithm by insertion of zero values cause. During cycles 1 to 3 (pulse train of the input signals to be processed) lines 2a and 2'a are controlled by the demultiplexer DM while at the same time the line drivers TSL1 and TSL1 'bit 1 (line L1) and bit 2 (line L1') switch through the lines 3a and 3'a. The associated line drivers in TSL0 and TSL0 'are switched to high resistance during this cycle period.

Ab Takt 4 der zu verarbeitenden Pulsfolge bewirkt die Adressensteuerung AST des Demultiplexers DM eine Durchschaltung der Leitung L1 auf die Leitung 2b und gleichzeitig die Durchschaltung der Leitung L1' auf Leitung 2'b. Während des Taktes 4 werden gleichzeitig die Leitungstreiber in TSL0 und TSL0', die den Leitungen 3a und 3'a zugeordnet sind, durchgeschaltet und legen Nullpotential an diese Leitungen. Während des vierten Taktes werden also gleichzeitig Daten auf die Leitungen 3b und 3'b durchgeschaltet und die Werte Null zur Ergänzung der zu verarbeitenden Impulsfolge auf die Leitungen 3a und 3'a eingefügt. Mit dem folgenden Takt 5 der Pulsfolge sind die Ausgänge der Leitungstreiber TSL0 und TSL0' wieder hochohmig geschaltet. Im vorliegenden Beispiel werden während der folgenden Takte 5 bis 13 die Leitungen 3a und 3'a nicht mit Daten belegt, da diese Zeiträume nach Bedarf für einen Multiplexbetrieb des Rechenwerkes FFP ausgenützt werden können. Die Belegung dieser Leitungen mit Daten würde für die weitere Signalverarbeitung keinen Vorteil bringen.Address control takes effect from cycle 4 of the pulse train to be processed AST of the demultiplexer DM connects line L1 to line 2b and at the same time the connection of line L1 'to line 2'b. During the Clock 4 are simultaneously the line drivers in TSL0 and TSL0 ', the lines 3a and 3'a are assigned, switched through and apply zero potential to these lines. During the fourth cycle, data are simultaneously on lines 3b and 3'b switched through and the values zero to supplement the pulse train to be processed inserted on lines 3a and 3'a. With the following cycle 5 of the pulse train are the outputs of the line drivers TSL0 and TSL0 'switched to high resistance again. in the In this example, the lines are switched on during the following bars 5 to 13 3a and 3'a not occupied with data, since these periods of time as required for a multiplex operation of the calculator FFP can be used. The assignment of these lines with Data would be of no advantage for further signal processing.

Während der Takte 4 bis 6 der Pulsfolge steuert die Adressensteuerung AST über den Multiplexer DM die Leitungen 2b und 2'b an und schaltet damit die Daten von Leitung L1 und L1' auf die Leitungen 2b und 2'b bzw.The address control takes control during cycles 4 to 6 of the pulse train AST connects lines 2b and 2'b via multiplexer DM, thereby switching the data from Line L1 and L1 'to lines 2b and 2'b or

3b und 3'b durch.3b and 3'b through.

Ab Takt 7 dreht der Schalter DD (in Fig. 1 ) wieder um eine Stufe weiter, d.h. beim Demultiplexer DM (Fig. 6) werden durch Erhöhung der Adresse um eine Einheit die Leitungen L1 und L1' auf die Leitungen 2c und 2'c durchgeschaltet. Gleichzeitig werden die zugehörigen Leitungstreiber in TSL1 und TSL1' aktiviert. Während des Taktes 7 werden auch die den Leitungen 2b und 2'b zugeordneten Leitungstreiber TSL0 und TSL0' aktiviert, wodurch auf den Leitungen 2b und 2'b die Werte Null eingefügt werden. Mit dem folgenden Takt 8 werden die Leitungstreiber TSL0 und TSL0' wieder hochohmig geschaltet. Die Durchschaltung der Leitungen L1 und L1' auf die Leitung 2c und 2'c wird während der Takte 7 bis einschließlich 9 aufrechterhalten.From cycle 7, the switch DD (in Fig. 1) rotates again by one level further, i.e. with the demultiplexer DM (Fig. 6), by increasing the address by a unit connected the lines L1 and L1 'to the lines 2c and 2'c. At the same time, the associated line drivers in TSL1 and TSL1 'are activated. During the cycle 7, the line drivers assigned to lines 2b and 2'b are also activated TSL0 and TSL0 'activated, as a result of which the values zero are inserted on lines 2b and 2'b will. With the following cycle 8, the line drivers TSL0 and TSL0 'are again switched to high resistance. The connection of the lines L1 and L1 'to the line 2c and 2'c is maintained during bars 7 through 9 inclusive.

Von Takt 10 ab wird die am Demultiplexer DM anliegende Adresse wieder um eine Einheit erhöht und damit eine Durchschaltung der Leitung L1 und L1' auf die Leitungen 2d und 2'd bewirkt. Gleichzeitig sind die den Leitungen 2d und 2'd zugeordneten Leitungstreiber TSL1 und TSL1' aktiviert, während die den Leitungen 2c und 2'c zugeordneten Leitungstreiber in den hochohmigen Zustand übergeführt werden.From cycle 10 onwards, the address applied to the demultiplexer DM is again increased by one unit and thus a through-connection of the lines L1 and L1 ' causes the lines 2d and 2'd. At the same time are the lines 2d and 2'd assigned line drivers TSL1 and TSL1 'activated, while the lines 2c and 2'c assigned line drivers are transferred to the high-resistance state.

Während Takt 10 muß auf die Leitungen 3c und 3'c der Wert Null eingefügt werden. Dies geschieht durch die Aktivierung der zugehörigen Leitungstreiberin TSL0 und TSL0'. Mit dem nachfolgenden Takt 11 werden diese Leitungstreiber wieder in den hochohmigen Zustand zurückgestellt. In dieser Phase verbleibt der Drehschalter bzw. der Demultiplexer im Gegensatz zu den vorangegangenen Schalterstufen vier Takte, d.h. es werden von der verarbeitenden Pulsfolge die Daten zu den Taktzeiten 10 bis 13 eingelesen. In dieser Schalterstellung unterbleibt auch die Einfügung eines Wertes Null, da zur Ergänzung der Pulsfolge auf ein Vielfaches der gewählten Basis des verwendeten Rechenwerkes bereits Drei-Null-Werte eingefügt wurden, d.h. die Anzahl der Impulse bereits auf N = 16 ergänzt ist.During cycle 10, the value zero must be inserted on lines 3c and 3'c will. This is done by activating the associated line driver TSL0 and TSL0 '. With the following clock 11 these line drivers are in again reset the high-resistance state. The rotary switch remains in this phase or the demultiplexer in contrast to the previous switch levels four cycles, i.e. the processing pulse train transmits the data to the cycle times 10 to 13 read in. In this switch position, the insertion is also omitted a value of zero, as it is used to supplement the pulse sequence to a multiple of the selected one Three zero values have already been inserted on the basis of the arithmetic logic unit used, i.e. the number of pulses has already been added to N = 16.

Nach Abarbeitung dieser ersten Impulsfolge geht der Drehschalter in die Ausgangsstellung zurück, d.h. der Demultiplexer DM schaltet die Leitungen L1 und L1' auf die Leitungen 2a und 2'a durch und der Zyklus wiederholt sich mit der nächsten Impulsfolge. Der zeitliche Ablauf der beschriebenen Vorgänge ist der Fig. 2 zu entnehmen.After this first pulse sequence has been processed, the rotary switch goes to the starting position back, i.e. the demultiplexer DM switches the lines L1 and L1 'to lines 2a and 2'a and the cycle repeats with the next pulse train. The timing of the processes described is shown in Fig. 2 can be found.

Zur weiteren Erläuterung der Funktion des durch integrierte Schaltkreise realisierten Doppeldrehschalters ist in Fig. 7 ein Blockschaltbild der Steuerschaltung für die Adressensteuerung AST des Demultiplexers DM dargestellt. Die wichtigste Funktion der Steuerschaltung ist die Weiterschaltung der Eingangsleitung L1 und L1? jeweils nach drei Takten der Pulsfolge in drei aufeinanderfolgenden Vorgängen und der Zurückschaltung auf den Anfangszustand nach weiteren vier Takten der Pulsfolge. Der Aufbau und die Wirkungsweise der Steuerschaltung nach Fig. 7 ist nachfolgend beschrieben.To further explain the function of the integrated circuits realized double rotary switch is in Fig. 7 a block diagram of the control circuit shown for the address control AST of the demultiplexer DM. The most important The function of the control circuit is to forward input lines L1 and L1? after three cycles of the pulse train in three successive processes and switching back to the initial state after a further four clock cycles of the pulse train. The structure and mode of operation of the control circuit according to FIG. 7 is as follows described.

Die Steuerschaltung besteht aus zwei in Reihe geschah teten Zählern Z1 und Z2 und einem D-Flip-Flop D-FF, der über ein eingangs- und ausgangsseitig vorgesehenes Verzögerungsglied s zwischen dem Ausgang (CARRY 2) des Zählers Z2 und einem Eingang (Enable) des Zählers Z1 eingeschleift ist. Der Zähler Z1 wird über einen Taktimpuls angesteuert. Die Schaltungsteile sind handelsübliche Bauteile, z.B. Zähler Z1, Z2 - 74163; D-Flip-Flop ~~= 74175.The control circuit consists of two counters connected in series Z1 and Z2 and a D flip-flop D-FF, which has an input and output side provided delay element s between the output (CARRY 2) of Counter Z2 and an input (enable) of the counter Z1 is looped in. The counter Z1 is controlled by a clock pulse. The circuit parts are commercially available Components, e.g. counters Z1, Z2 - 74163; D flip-flop ~~ = 74175.

Der Übertrag CARRY 1 des Zählers Z1, der von 1 bis 3 zählt, wird auf den Takteingang des Zählers Z2 geführt, welcher von n = 1 bis n = 4 zählt. Der Übertrag des Zählers 2 (Carry 2) - also nach jeweils 4 x 3 = 12 Impulsen - unterdrückt über ein D-Flip-Flop einen Zählimpuls, so daß der Ausgang des Zählers Z2 während 3 x 3 Takten jeweils um eine Einheit erhöht wird, wogegen die Weiterschaltung bei Unterdrückung eines Taktes erst nach vier Takten erfolgt, wie es Fig. 2b verlangt. Die Ausgänge AZ des Zählers Z2 bilden die Adresseneingänge des Demultiplexers DM.The carry CARRY 1 of the counter Z1, which counts from 1 to 3, is on the clock input of the counter Z2, which counts from n = 1 to n = 4. The carryover of counter 2 (Carry 2) - i.e. after every 4 x 3 = 12 pulses - suppressed over a D flip-flop a counting pulse, so that the output of the counter Z2 during 3 x 3 clocks is increased by one unit each, whereas the advancement in the case of suppression of a cycle only takes place after four cycles, as Fig. 2b requires. The exits AZ of the counter Z2 form the address inputs of the demultiplexer DM.

Weitere für die Funktion des Demultiplexers DM wichtige Schaltungsteile sind die Tri-State-Leitungstreiber TSL1 und TSL1', TSL0 und TSL0?, die z.B. unter der Bezeichnung 74125 im Handel sind. Jeder dieser Bausteine enthält eine der Anzahl der angeschlossenen Leitung entsprechende Anzahl von Leitungstreibern,die über eine Ansteuerung eine Schalterfunktion ausführen. Für jede Datenleitung ist eine eigene Steuerleitung ausgeführt. Die Steuerbefehle, die über die Steuerleitungen an die einzelnen Leitungstreiber gelangen, werden in einem Steuerwerk erzeugt, das in Fig. 8 dargestellt und anhand dieses Blockschaltbildes funktionsmäßig beschrieben wird.Further circuit parts important for the function of the demultiplexer DM are the tri-state line drivers TSL1 and TSL1 ', TSL0 and TSL0 ?, which are e.g. with the designation 74125 are on the market. Each of these building blocks contains one of the number the number of line drivers corresponding to the connected line, which have a Activate a switch function. There is a separate one for each data line Control line executed. The control commands that are sent to the individual line drivers arrive, are generated in a control unit, which is shown in Fig. 8 and is functionally described on the basis of this block diagram.

Das Steuerwerk enthält vier Zähler Z11, Z215 Z31, Z41 für unterschiedliche Puls zahlen, dle über einen Takt- impuls parallel angesteuert werden. Ihre Ausgänge sind über Gatterschaltungen mehrfach mit JK-Flip-Flops JK-FF1 bis 7 verknüpft. An die Ausgänge-der JK-Flip-Flops JK-Flip-Flops JK-FF1 bis 4 sind Steuerleitungen 1 bis 4 angeschlossen. Die-Ausgä:?ge von drei D-Flip-Flops D-FF1 bis 3, diz eingangsseitig ebenfalls vom Taktimpuls parallel algesteuert werden, bilden die Steu#rleitungen 5 bis 7. Für die Schaltung werden handeLs-A übliche Bausteine verwendet, z.B. Zähler Zil bis J41 = A A 74163; JK-FF1 bis 7 = LS73A; D-FF 1 bis 3 Q 7474.The control unit contains four counters Z11, Z215, Z31, Z41 for different Counting the pulse, dle over a clock pulse can be controlled in parallel. Their outputs are multiple via gate circuits with JK flip-flops JK-FF1 bis 7 linked. Control lines are connected to the outputs of the JK flip-flops JK flip-flops JK-FF1 to 4 1 to 4 connected. The outputs:? Ge of three D flip-flops D-FF1 to 3, diz on the input side are also controlled in parallel by the clock pulse, form the control lines 5 to 7. For the circuit, common components are used by handeLs-A, e.g. counters Zil to J41 = A A 74163; JK-FF1 to 7 = LS73A; D-FF 1 to 3 Q 7474.

Die Steuersignale für die Steuerleitungen 1 bis 4 werden jeweils durch Toggle-Rhythmen von JK-Flip-Flops erzeugt, die ihrerseits vn den abfallenden Flanken der Überträge (Carry) unterschiedlich gesetzter Zähler bzw.The control signals for the control lines 1 to 4 are each through Toggle rhythms generated by JK flip-flops, which in turn vn the falling edges of the carries (carry) differently set counter resp.

der zeitlich vorhergehenden Steuersignale ausgelöst werden.the temporally preceding control signals are triggered.

So wird z.B. der Toggle-Rhythmus für die Steuerleitung 1 durch die abfallenden Flanken der überträgt der Zähler Z11 und Z21 erzeugt. Entsprechend werden die Toggle-Rhythmen der Steuerleitungen 2 bis 4 erzeugt, wobei jedoch jeweils die abfallende Flanke des niederwertigen, zeitlich vorausgehenden Steuersignals für die Auslösung des Toggle-Rhythmus mit herangezogen wird.For example, the toggle rhythm for control line 1 is set by the falling edges generated by the counters Z11 and Z21. Be accordingly the toggle rhythms of the control lines 2 to 4 are generated, but in each case the falling edge of the lower-value, temporally preceding control signal for the triggering of the toggle rhythm is also used.

Um zu verhindern, daß innerhalb des (hier angenommenen) Zyklus von 13 Impulsen der Zähler Z21 mehrfach einen Übertragsimpuls an das JK-Flip-Flop 1 liefert, wird der erste Übertragungsimpuls des Zählers Z21 gleichzeitig ausgenutzt, um diesen Zähler Z31 zu sperren. Dies wird dadurch erreicht, daß der Übertrag des Zählers Z21 den Ausgang des JK-Flip-Flops in den High-Zustand überführt und über den Enable-Eingang den Zähler Z21 sperrt.In order to prevent that within the (assumed here) cycle of 13 pulses of the counter Z21 several times a carry pulse to the JK flip-flop 1 supplies, the first transmission pulse of the counter Z21 is used at the same time, to block this counter Z31. This is achieved in that the carryover of the Counter Z21 transfers the output of the JK flip-flop to the high state and blocks counter Z21 via the enable input.

Dieser gesperrte Zustand wird erst wieder durch die fallende Flanke des übertrag CARRY 2 (siehe Fig. 7), der unmittelbar vor Beginn der neuen Gruppe von 13 Impulsen in Erscheinung tritt, aufgehoben wird. Ganz analog wirken die Ausgänge der JK-Flip-Flops 6 und 7 auf den Zähl-Rhythmus des Zählers Z31 und Z41.This blocked state is only restored by the falling edge of the transfer CARRY 2 (see Fig. 7), which is immediately before the start of the new group of 13 impulses appears, is canceled. The outputs work in a completely analogous manner the JK flip-flops 6 and 7 to the counting rhythm of the counters Z31 and Z41.

Die Steuerimpulse für die Steuerleitungen 5 bis 7, die das Einfügen der Werte Null in die Datenleitungen während des vierten, siebten und zehnten Taktes veranlassen, werden durch D-Flip-Flops (7474) erzeugt, die durch Anlegen der überträgt der Zähler Z21 (bzw. Z31, bzw.The control pulses for the control lines 5 to 7, which are the insertion the values of zero on the data lines during the fourth, seventh and tenth clocks cause are generated by D-flip-flops (7474), which transmits by applying the the counter Z21 (or Z31, or

Z41) an die D-Eingänge dieser Flip-Flops aktiviert werden.Z41) to the D inputs of these flip-flops can be activated.

Ein erweitertes Ausführungsbeispiel für die gleichzeitige Abtastung von zwei um N/2 zeitlich versetzte Pulsfolgen ist in den Fig. 3 und 4 dargestellt. Die Fig. 3 zeigt eine der Fig. 1 entsprechende Eingangsstufe eines Basis-4-FFT-Prozessors mit zwei Doppeldrehschaltern DD11 und DD22. Der zeitliche Ablauf der Verarbeitung von Pulsfolgen mit zeitlich versetzter Doppelabtastung, wobei die Anzahl der Abtastwerte ungleich 6 4n ist, ist in Fig. 4 mit der einlaufenden Pulsfolgeunter a), mit der Aufteilung der Pulsfolgen durch die flrehschalter in vier Teilströme und Einfügen von Nullen durch die gestrichelten Drehschalter in b) und durch die aufgeteilten Pulsfolgen am Ausgang der Verzögerungseinrichtungen am Eingang des Rechenwerks FFP dargestellt.An expanded embodiment for simultaneous sampling of two pulse trains offset in time by N / 2 is shown in FIGS. FIG. 3 shows an input stage, corresponding to FIG. 1, of a base 4 FFT processor with two double rotary switches DD11 and DD22. The timing of the processing of pulse trains with staggered double sampling, the number of sampling values is not equal to 6 4n, is shown in Fig. 4 with the incoming pulse train under a), with the The rotary switch divides the pulse trains into four partial flows and adds them of zeros through the dashed rotary switches in b) and through the divided Pulse sequences at the output of the delay devices at the input of the arithmetic unit FFP shown.

Eine azimutale Doppelabtastung,bei der die zweite Abtastung gegenüber der ersten um die Hälfte der Impuls- zahl zeitlich versetzt ist, kann bei der Verarbeitung von Radarsignalen zur Verringerung der Straddling-Verluste vorteilhaft eingesetzt werden. Im Ausführungsbeispiel wird wieder von einer Pulszahl N = 13 ausgegangen. In der ersten Abtastfolge soll von Puls 1 bis Puls'13, in der zweiten Abtastfolge von Puls 7 bis Puls 19 und in der dritten Abtastfolge von Puls 14 bis Puls 26 usw. integriert werden. Gelöst wird die Aufgabe der zeitlich verschobenen Abtastung durch die zwei synchron rotierenden Schalter DD11 und D D22 mit jeweils unterschiedlicher Anfangsstellung, wie sie in Fig. 3 dargestellt ist. Die Länge der Verzögerungszeiten der Verzögerungseinrichtung VA1, VB1 und VC1 beträgt mindestens neun bzw. sechs oder drei Taktperioden. Durch die rotierenden Drehschalter entstehen, wie im Ausführungsbeispiel nach Fig. 1, die in Fig. 4 dargestellten Teilströme. Nach den Verzögerungen in den Verzögerungseinrichtungen, die aus Schieberegistern oder RAMf S bestehen können, ist eine gruppenweise Serien-Prallel-Wandlung der Eingangssignale vollzogen und an den Eingängen de s des Basis-Vier-Rechenwerks stehen die im Teil c) der Fig. 4 dargestellten Teilströme an, die in einem Rechenwerk weiter verarbeitet werden.An azimuthal double scan with the second scan opposite the first by half the impulse number is offset in time, can be used in processing radar signals to reduce straddling losses can be used advantageously. In the exemplary embodiment, a number of pulses is used again N = 13 assumed. In the first scanning sequence, from pulse 1 to pulse'13, in the second scan sequence from pulse 7 to pulse 19 and in the third scan sequence from pulse 14 to pulse 26 etc. can be integrated. The task of the temporally shifted one is solved Sampling by the two synchronously rotating switches DD11 and D D22 with each different starting positions, as shown in FIG. The length the delay times of the delay devices VA1, VB1 and VC1 is at least nine or six or three clock periods. The rotating rotary switches create As in the exemplary embodiment according to FIG. 1, the partial flows shown in FIG. 4. After the delays in the delay devices coming from shift registers or RAMf S is a group-wise series-parallel conversion of the input signals completed and at the inputs of the basic four arithmetic unit are the in part c) the partial flows shown in FIG. 4, which are further processed in an arithmetic unit will.

Auch bei dieser beschriebenen Doppelabtastung wird die Anzahl der Abtastwerte auf ganzzahlige Potenzen der verwendeten Basis ergänzt, wobei Totzeiten und zusätzliche Zwischenspeicher vermieden werden.Even with this double scanning described, the number of Samples added to integer powers of the used basis, with dead times and additional buffers are avoided.

Wie im ersten Ausführungsbeispiel können auch hier anstelle der eingefügten Nullwerte Abtastwerte der vorhergehenden Pulsfolge zur Integration mitverwendet werden. Hierzu muß die Steuerung des Doppeldrehschalters modifiziert werden. Im gewählten Beispiel mit N = 13 Pulsen müssen dann die drei letzten Impulse der vorhergehenden Pulsfolge zwischengespeichert werden und z.B.As in the first exemplary embodiment, instead of the inserted Zero values Samples of the previous pulse train are also used for integration will. To do this, the control of the double rotary switch modified will. In the example chosen with N = 13 pulses, the last three pulses must then the previous pulse train are buffered and e.g.

zu Zeitpunkten zu denen die Impulse in die Kanäle B, C oder D eingelesen werden an den Eingang des Kanals gelegt werden. In diesem Fall muß der Drehschalter nach dem ersten eingelesenen-Impuls der neuen Impulsfolge vom Eingang A auf den Eingang B weiterdrehen.at times when the pulses were read into channels B, C or D. will be placed at the entrance of the canal. In this case the rotary switch after the first read-in pulse of the new pulse train from input A to the Turn input B further.

Durch Modifikation der Ansteuerung der Drehschalter kann die Anzahl der zu verarbeitenden Impulse variiert werden.By modifying the control of the rotary switch, the number of the pulses to be processed can be varied.

5 Patentansprüche 8 Figuren5 claims 8 figures

Claims

Claims 1. #Circuit arrangement for processing a sequence of pulse signals using a fast Fourier transform using which, if they do not match, the number of pulses in the signal sequence with a integer power of the basis of the fast Fourier transform algorithm an adjustment is carried out so that that through a group-wise serial parallel conversion of the sequence of pulse signals in connection with the outgoing parallel lines associated delay devices with graduated, shortened storage times before the spectrum analysis in a Fourier processor a required number of substitute values while avoiding dead times and intermediate storage can be integrated into the 7 # signal sequence.

2. Circuit arrangement according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the group-wise serial parallel conversion of the pulse train under Use of two rotary switches, each with one input and one of the base number of the Number of outputs corresponding to the algorithm of the fast Fourier transform (Switch positions) takes place in such a way that the first rotary switch in partial cycles one non-periodic rotary movement and the second rotary switch only in partial areas executes synchronous rotating movement.

3. Circuit arrangement according to claim 1 or 2, d a -d u r c h g e does not indicate that the function of the rotary switch is achieved by using a controlled demultiplexer in connection with a tri-state line driver is.

4. Circuit arrangement according to one of the preceding claims, d a d u r c h e k e n n z e i c h -n e t that staggered in time serial pulse trains using two double rotary switches without dead time in Groups of parallel signal sequences are implemented.

5. Circuit arrangement according to one of the preceding claims, d a d u r c h g e k e n n z e i c h -n e t that instead of at certain times inserted values zero signal values of the previous or current pulse train can also be used.