DE3221908C2

DE3221908C2 - Circuit arrangement with several processing units in a telecommunications system

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Publication number: DE3221908C2
Application number: DE19823221908
Authority: DE
Inventors: Roland Dipl.-Phys. 7015 Korntal Liebscher; Reimund Dipl.-Ing. 7000 Stuttgart Meierl; Christa 7015 Korntal Nett; Harald Dipl.-Ing. 7000 Stuttgart Orlamünder
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1982-06-11
Filing date: 1982-06-11
Publication date: 1985-04-04
Also published as: DE3221908A1

Abstract

Das Fernmeldesystem weist mehrere Verarbeitungseinheiten (VE1, . . ., VE4), z.B. Mikroprozessorsysteme, auf, zwischen denen Nachrichten übertragen werden und die mit einem Mehrfachanschlußspeicher (MPS) verbunden sind. Ein wirtschaftlich und flexibel einsetzbares Fernmeldesystem läßt sich dadurch erreichen, daß der Mehrfachanschlußspeicher (MPS) als Kommunikationsnetzwerk ausgebildet ist, über das die Nachrichten asynchron und blockweise zwischen den Verarbeitungseinheiten (VE1, . . ., VE4) ausgetauscht werden. Diese sind über eine Schnittstellensteuerung (SST), durch die die Reihenfolge der Speicherzugriffe festgelegt wird, mit dem Mehrfachanschlußspeicher (MPS) verbunden.The telecommunications system has several processing units (VE1,..., VE4), e.g. microprocessor systems, between which messages are transmitted and which are connected to a multiple port memory (MPS). An economical and flexible telecommunication system can be achieved in that the multiple access memory (MPS) is designed as a communication network via which the messages are exchanged asynchronously and in blocks between the processing units (VE1,..., VE4). These are connected to the multiple connection memory (MPS) via an interface control (SST), which defines the sequence of memory accesses.

Description

tungen oder Bussysteme AYLl, MZ. 2, ML 3 und A/L 4 mit Verarbeitungseinheiten VfI, Vf 2, Vf 3 und Vf 4 verbunden ist Der Multiportspeicher MPS enthält eine Schnittstellensteuerung SST, einen Speichermodul SAfO und eine einen Steuerrechner enthaltende Zugriffssteuerung ZST. Die Schnittstellensteuerung SST ist durch eine weitere Mehrfachleitung ML 5 mit dem Jt Speichermodul SMO und durch eine Mehrfachleitung f§ ML 6 mit der Zugriffssteuerung ZSTVerbunden.
fi, Der Multiportspeicher ist als Kommunikationsnetzfij werk ausgebildet über ihn werden Datenblöcke zwi-Ii sehen den einzelnen Verarbeitungseinheiten VfI bis (S Vf 4 ausgetauscht Die DÄtenübertragung erfolgt mit [I 16 Bits parallel, und zwar mit einer Übertragungsge-'H schwindigkeit von 8 MBit/s. An einen Multiportspeicher ■§ AfPS können bis zu 16 Verarbeitungseinheiten ange- Ά schlossen werden. Die Mehrfachleitungen ML1, ..., % ML 6 enthalten jeweils einen Datenbus mit der entspre-■ΐ. chenden Anzahl paralleler Einzelleitungen sowie die un- '['_ terschiedlichen Steuerleitungen, die einerseits die Über-services or bus systems AYLl, MZ. 2, ML 3 and A / L 4 is connected to processing units VfI, Vf 2, Vf 3 and Vf 4. The multiport memory MPS contains an interface control SST, a memory module SAfO and an access control ZST containing a control computer. The interface control SST is connected to the memory module SMO by a further multiple line ML 5 and to the access control ZST by a multiple line f§ ML 6.
fi, the multi-port memory as Kommunikationsnetzfij factory be formed on his personal data blocks LAT Ii see the individual processing units VFI to (S Vf 4 exchanged The DÄtenübertragung made with [I 16 bits in parallel, with a Übertragungsge-'H speed of 8 Mbit / s. to a multiport memory ■ § AFPs can be up reasonable to 16 processing units Ά closed. the multiple lines ML 1, ...,% ML 6 each include a data bus to the correspond ■ ΐ. sponding number of parallel individual lines as well as the un- '[' _ different control lines, on the one hand the transmission

tragung von Datenblöcken mit speicherbezogenen Bali fehlen und Signalen (Speicherzugriffe) und andererseits ν die Übertragung von Informationen mit Ein-/Ausgabe-."< Befehlen und -Signalen in FIFO- und Signalisierungsre- $ gister ermöglichen. Darüber hinaus enthalten die Mehrt; fachleitungen auch die erforderlichen Adreßbusse.
Q Die Adressierung des Speichermoduls erfolgt — wie Sf noch zu erläutern sein wird — über Segmentregister. u Damit kann der Speicherraum durch Hinzufügen von M weiteren Segmentregistern praktisch beliebig erweitert ; ΐ werden. In der Zugriffssteuerung wird die Reihenfolge ' : festgelegt, in der die einzelnen Verarbeitungseinheiten !; VfI bis Vf 4 und ein in der Zugriffssteuerung ZST ι" enthaltener Steuerrechner STR (vgl. Fig.3) auf den ;, Speichermodul SMO zugreifen.Data blocks with memory-related Bali are missing and signals (memory accesses) and on the other hand ν the transmission of information with input / output -. "<enable commands and signals in FIFO and signaling registers. In addition, the multiple lines also contain the required address buses.
Q The addressing of the memory module takes place - as Sf will be explained later - via segment registers. u This means that the memory space can be expanded practically at will by adding M further segment registers; ΐ will be. In the access control the sequence ': is determined in which the individual processing units!; VfI to Vf 4 and a control computer STR contained in the access control ZST ι "(see FIG. 3) access the memory module SMO .

: Die Verarbeitungseinheiten VfI bis Vf 4 enthalten: The processing units VfI to Vf 4 contain

: - jeweils einen als Mikrorechner ausgeführten Hauptrechner HR sowie Ein- und Ausgaberechner EAR. Diese BestandteHe sind aus Fig.2 ersichtlich. Außer zum Nachrichtenaustausch zwischen den einzelnen Verarbeitungseinheiten kann der Multiportspeicher AiPS ;'-·■ auch als gemeinsamer Speicher für die Hauptrechner .'! der Verarbeitungseinheiten VfI bis Vf 4 eingesetzt werden, die ihrerseits ein verteiltes Mehrrechnersystem bilden, durch das die von dem Fernns.3ldesystem im jeweiligen Anwendungsfall durchzuführenden Aufgaben dezentral gesteuert werden.: - a main computer HR designed as a microcomputer and an input and output computer EAR. These constituents can be seen from FIG. In addition to exchanging messages between the individual processing units, the multiport memory AiPS; '- · ■ can also be used as a shared memory for the main computer.'! of the processing units VfI to Vf 4 are used, which in turn form a distributed multi-computer system through which the tasks to be carried out by the Fernns.3ldesystem in the respective application are controlled in a decentralized manner.

Der Speichermodul SAiO ist, wie bereits erwähnt, in einzelne Speichersegmen:«·- SfG 1, SfG 2 usw. (F i g. 2) unterteilt und kann durch Hinzufügen weiterer Segmente erweiter! werden. Die Adressierung erfolgt mittels Segmentregistern SER. Zum Aufnehmen von Signalisierungsbits dienen Signalisierungsregister SIR (auch als Flag-Latches bezeichnet). Die Zugriffssteuerung ZST enthält außer dem Steuerrechner STR noch eine spezielle Schnittstellenschaltung FIPA, die einen FIFO-Speicher. eine Prioritätssteuerung sowie einen Adreßdecoder enthält. Die Wirkungsweise dieser Schaltungsbestandteile wird weiter hinten erläutert
: Weitere Einzelheiten des Multiportspeichers MPS, : insbesondere der Zugriffssteuerung ZST und einer Schnittstellenschaltung SSS, sind aus F i g. 3 ersichtlich. Die Zugriffssteuerung ZST ist einmal vorhanden, wäh-■ .'.' rend die Schnittstellensteuerung SS7'(Fig. 1) für jedeAs already mentioned, the memory module SAiO is subdivided into individual memory segments: - SfG 1, SfG 2 etc. (Fig. 2) and can be expanded by adding further segments! will. The addressing is done by means of segment registers SER. Signaling registers SIR (also referred to as flag latches) are used to receive signaling bits. In addition to the control computer STR , the access control ZST also contains a special interface circuit FIPA, which has a FIFO memory. contains a priority control and an address decoder. The mode of operation of these circuit components is explained further below
: Further details of the multiport memory MPS ,: in particular the access control ZST and an interface circuit SSS, are shown in FIG. 3 can be seen. The access control ZST is available once, while- ■. '.' rend the interface controller SS7 '(Fig. 1) for each

angeschlossene Verarbeitungseinheit Vf 1 Vf 4 ei-connected processing unit Vf 1 Vf 4 one

ne derartige Schnittstel'enschaltung SSS enthält. Im Ausführungsbeispiel nach F i g. 1 sind also vier Schnittstellenschaltungen SSS vorhanden und außerdem zwei analog aufgebaute Schnittstellenschaltungen, über die der Speichermodul SMO und die Zugnfissteuerung ZSTangeschlossen sind.ne such interface circuit SSS contains. In the embodiment according to FIG. 1 there are four interface circuits SSS and also two analog interface circuits, via which the memory module SMO and the access control ZST are connected.

Die Zugriffssteuerung ZSTenthält den Steuerrechner STR, den FIFO-Speicher mit Zugriffseinrichtung, eine Decodierlogik DfC einen Daten-Transceiver oder Datensender und -Empfänger DTR. eine Entscheidungsschaltung ARB, einen Adressen-Buffer oder -Zwischenspeicher ABU und ein Adreß-Latch- oder -Auffangregister ADL, das dem Segmentregister SER von F i g. 3 entspricht Diese Schaltungsbestandteile sind in der aus der Zeichnung ersichtlichen Weise durch noch zu erläuternde Bussysteme untereinander, mit den Schnittstellenschaltungen SSS und mit dem Speichermodul SMO des Multiportspeichers verbunden.The access control ZST contains the control computer STR, the FIFO memory with access device, a decoding logic DfC, a data transceiver or data transmitter and receiver DTR. a decision circuit ARB, an address buffer or latch ABU and an address latch or catch register ADL, which the segment register SER of FIG. 3 corresponds. These circuit components are connected to one another, to the interface circuits SSS and to the memory module SMO of the multi-port memory, in the manner shown in the drawing, by bus systems that are yet to be explained.

Die Schnittstellenschaltung SSS weist einen Daten-Buffer DAB, ein erstes Signalisierurtgsregister oder Flag-Latch FLL, ein dazu antiparallel angeordnetes zweites Signalisierungsregister FLL* und einen Daten-Transceiver DTR* auf, die durch Stet ν und Datenleitungen KBS eines Kommunikationsbusses — im folgenden mit KB bezeichnet — mit einer Verarbeitungseinheit im vorliegenden Fall mit der Verarbeitungseinheit Vf 1, verbunden sind.The interface circuit SSS has a data buffer DAB, a first signaling register or flag latch FLL, a second signaling register FLL * arranged in antiparallel to this, and a data transceiver DTR * , which are connected by constant ν and data lines KBS of a communication bus - hereinafter referred to as KB - are connected to a processing unit in the present case with the processing unit Vf 1.

Die Schnittstellenschaltung SSS weist außerdem eine Entscheidungsschaltung ARB* und einen Adreß-Buffer ABU*, die über Adreßleitungen KBA des Kommunikationsbusses KB mit der Verarbeitungseinheit Vf 1 verbunden sind, sowie ein Adreß-Latch ADi* auf, das ebenfalls einem Segmentregister SER entspricht. Ein Adreßbus ABi verbindet das Adreß-Latch ADL* und den Adreß-Buffer ABU* mit den Adressenleitungen IBA eines internen Busses, der zum Speichermodul SAiO führt Ein weiterer Adreßbus AB 2 verbindet den Steuerrechner STR mit der Decodierlogik DfC und dem Adreß-Buffer ABU. Ein dritter Adreßbus AB3 verbindet diesen und den Ausgang des Adreß-Latches ADL mit den Adressenleitungen IBA des internen Busses, der im folgenden mit IB bezeichnet wird.The interface circuit SSS also has a decision circuit ARB * and an address buffer ABU *, which are connected to the processing unit Vf 1 via address lines KBA of the communication bus KB , and an address latch ADi * which also corresponds to a segment register SER. An address bus ABi connects the address latch ADL * and the address buffer ABU * with the address lines IBA of an internal bus that leads to the memory module SAiO. Another address bus AB 2 connects the control computer STR with the decoding logic DfC and the address buffer ABU. A third address bus AB3 connects this and the output of the address latch ADL to the address lines IBA of the internal bus, which is referred to below as IB .

Ein Datenbus DB1 verbindet den Daten-Transceiver DTR mit Datenleitungen IBD des internen Busses. Diese Datenleitungen IBD sind außerdem durch einen weiteren Datenbus DB 2 mit dem Daten-Transceivar DTR* verbunden.A data bus DB 1 connects the data transceiver DTR with data lines IBD of the internal bus. These data lines IBD are also connected to the data transceiver DTR * by a further data bus DB 2 .

Der durch die Datenleitungen KZ?S und KBA gebildete Kommunikationsbus KB entspricht einer der Mehrfachleitungen ML 1 bis ML 4, die die Schnittstellensteuerung SSTmit den Verarbeitungseinheiten VE i bis Vf 4 verbinden (vgl. Fig. 1). Der durch die Leitungen SBD und SBS gebildete Steuerbus SB entspricht der Mehrfachleitung ML 6: Er verbindet die Zugriffssteuerung ZSTmit den verschiedenen Schnittstellenschaltunger: SSS tier Schnittstellensteuerung SST, von denen je eine jeder Verarbeitungseinheit VfI bis Vf 4 zugeordnet ist Über die Datenieitungen SBD und IBD werden jeweils 16 Bit und über die Adreßleitungen KBA jeweils 20 Bit parallel übertragen.The communication bus KB formed by the data lines KZ-S and KBA corresponds to one of the multiple lines ML 1 to ML 4, which connect the interface controller SST to the processing units VE i to Vf 4 (cf. FIG. 1). The control bus SB formed by the lines SBD and SBS corresponding to the multiple line ML 6: It combines the access control ZSTmit the various interface Schaltunger: SSS animal interface control SST, each one of which each processing unit VFI is assigned to Vf 4 via the Datenieitungen SBD and IBD are respectively 16 bits and 20 bits each are transmitted in parallel via the KBA address lines.

Die Decodierlogik DfC ist über eine Signalleitung SL i mit den Schaltungsteilen DAB, FLL und FLL* verbunden, während eine Signalleitung SL 2 die Entscheidungsschaltung ARB mit der Entscheidungsichaltung ARB* und den entsprechenden Entscheidungsschaltungen der weiteren Schnittstellenschaltungen SSS verbindet Eine Signalleiturg SL 3 verbindet den Adreßbus AB2 mit der Entscheidungsschaltung ARBufta eine Signalleitung SL 4 den Kommunikationsbus KßA mit der Entscheidungsschaltung ARB*. The decoding logic DfC is connected to the circuit parts DAB, FLL and FLL * via a signal line SL i , while a signal line SL 2 connects the decision circuit ARB with the decision circuit ARB * and the corresponding decision circuits of the further interface circuits SSS . A signal line SL 3 connects the address bus AB2 with the decision circuit ARBufta a signal line SL 4 the communication bus KßA with the decision circuit ARB *.

The transmission of data blocks or messages

ten zwischen den Verarbeitungseinheiten über den als Kommunikationsnetzwerk ausgebildeten Multiportspeicher MPS wird im folgenden erläutert. Die Übertragung wird durch Austausch von Signalisierbits — einem sog. Handshaking-Verfahren — abgewickelt. Aus den F i g. 4 und 5 ist der zeitliche Ablauf der Signale bei dem Handshaking-Verfahren zwischen Verarbeitungseinheiten und dem Multiportspeicher ersichtlich. Es treten dabei drei Fälle auf:ten between the processing units via the multiport memory MPS designed as a communication network is explained below. The transmission is handled by exchanging signaling bits - a so-called handshaking process. From the F i g. 4 and 5 shows the timing of the signals in the handshaking process between processing units and the multi-port memory. There are three cases:

1010

1. Eine Verarbeitungseinheit, z.B. VEX, sendet eine Botschaft an eine gewünschte andere Verarbeitungseinheit, z. B. VE 2 (Befehlscode 1) oder an einen Übertragungskanal, an dem sich eine Verarbeitungseinheit empfangsbereit gemeldet hat (Be- is fchlscode 2). Der Multiportspeicher MPS muß in diesem Fall den Zugriffswunsch der Verarbeitur.gseinheii Vc i erkennen und ein freies Spcichcrscgment SEC 1. SEG 2,... für die Botschaft bereitstellen. Da mehrere Verarbeitungseinheiten am MuI-tiportspeicher MPS angeschlossen sind, muß darüber hinaus der Zugriff auf die Speichermodule SMO geregelt werden. Nach Übernahme der Botschaft in den Speicher muß der Zielrechner, an den die Botschaft gerichtet ist, ermittelt und zum Lesen der Botschaft aufgefordert werden.1. A processing unit, for example VEX, sends a message to a desired other processing unit, e.g. B. VE 2 (command code 1) or to a transmission channel on which a processing unit has reported ready to receive (field code 2). In this case, the multiport memory MPS must recognize the request for access by the processing unit Vc i and provide a free memory segment SEC 1. SEG 2, ... for the message. Since several processing units are connected to the multi-port memory MPS , access to the memory modules SMO must also be regulated. After the message has been taken over into the memory, the target computer to which the message is directed must be determined and requested to read the message.

2. Eine Verarbeitungseinheit sendet eine Botschaft an einen Übertragungskanal (Befehlscode 2\ An diesem Kanal hat sich jedoch noch keine Verarbeitungseinheit empfangsbereit gemeldet. Es wird ein freies Speichersegment ermittelt und die Botschaft so lange aufbewahrt, bis sich eine Verarbeitungseinheit an dem Kanal empfangsbereit meldet. 2. A processing unit sends a message to a transmission channel (command code 2 \ On this channel, however, no processing unit has reported ready to receive. A free memory segment is determined and the message is kept until a processing unit on the channel reports ready to receive.

3. Eine Verarbeitungseinheit meldet sich an einem Übertragungskanal empfangsbereit (Befehlscode 3). aber es Hegt noch keine Botschaft für diesen Kanal vor. In diesem Fall wird in einer Liste festgehalten, daß eine Verarbeitungseinheit an dem Kanal eine Botschaft empfangen kann. Kommt nun eine Botschaft an diesem Kanal im Multiportspeieher MPS an, so wird diese wie unter Abschnitt 1 beschrieben behandelt.3. A processing unit reports to a transmission channel that it is ready to receive (command code 3). but there is still no message for this channel. In this case it is recorded in a list that a processing unit can receive a message on the channel. If a message arrives on this channel in the multiport storage device MPS , it is treated as described in section 1.

Die Übertragung von Datenblöcken oder Botschaften zwischen den Verarbeitungseinheiten erfolgt in folgenden Schritten (vgL auch F i g. 4 und 5}:The transmission of data blocks or messages between the processing units takes place in the following Steps (see also Figs. 4 and 5}:

I. Anmelden eines Zugriffswunsches auf den Multiportspeicher, und zwar zum Senden oder zum Lesen eine." Botschaft Hierfür stehen pro Verarbeitungseinheit die zwei antiparallel angeordneten Signalisierungsregister (auch Flag-Latches) FLL und FLL* zur Verfügung, über die das Handshaking-Verfahren abgewickelt wird. Jede Änderung in einem der Signalisierungsregister löst im Steuerrechner STR (F i g. 3) oder in der jeweiligen Verarbeitungseinheit eine Unterbrechung aus und führt zur Bearbeitung der Anforderung.
Der Ablauf und die Bedeutung der Signalisierbits ist aus Fig.4 ersichtlich. Bi bis B5 sind die über die Signalisicrungsrcgistcr ausgetauschten Signalbits. KSEbedeutei »Kopf senden«, /?(7T»Botschaft übertragen« und KLE »Kopf lesen«. Die hochgesetzten Indizes (!), (2) kennzeichnen die Verarbeitungseinheit, zu der das jeweilige Signalbit aus dem Signalisierungsregister gelangt. Ein * kennzeichnet eine Zeitüberwachung, die durch die Verarbeilungseinheit durchgeführt wird, und ** eine Zeitüberwachung, die der Multiportspeicher MPS durchführt.I. Registration of a request for access to the multiport memory, namely for sending or reading a "message." Message For this purpose, the two anti-parallel signaling registers (also flag latches) FLL and FLL * are available per processing unit, via which the handshaking process is handled Every change in one of the signaling registers triggers an interruption in the control computer STR (FIG. 3) or in the respective processing unit and leads to the processing of the request.
The sequence and the meaning of the signaling bits can be seen from FIG. Bi to B 5 are the signal bits exchanged via the signaling register. KSE means "send head", /? (7T "transmit message" and KLE "read head". The raised indices (!), (2) identify the processing unit to which the respective signal bit from the signaling register arrives. A * indicates time monitoring which is carried out by the processing unit, and ** a time monitoring which is carried out by the multiport memory MPS.

Die einen Zugriffswunsch anmeldende Verarbeitungseinheit setzt Bit 1, um Zugriff auf den FIFO-Speicher zu erhalten. Der Steuerrechner STR gewährt den Zugriff durch Setzen von Bit 3 und Bit 4. Bit 3 dient zur Voranmeldung, wenn der FlFO-Speicher momentan belegt ist.The processing unit registering an access request sets bit 1 in order to obtain access to the FIFO memory. The control computer STR grants access by setting bit 3 and bit 4. Bit 3 is used for prior notification when the FIFO memory is currently occupied.

II. Wurde der Zugriff auf den FIFO-Speicher gewährt. sendet die Verarbeitungseinheit einen Informationsblockoder Botschaftenkopf in den FIFO-Speicher. Aus diesem Botschaftenkopf geht hervor, an wen die Botschaft gerichtet ist. Hierbei ist zu unterscheiden zwischen einer Botschaft an eine Verarbeitungseinheit und einer sog. Verarbeitungseinheit-Suchbotschaft. Im ersten Fall ist der sendenden Verarbeitungseinheit die Empfänger-Verarbeiiungseinhei'. begannt. Im zweiten Fall muß die Empfänger-Verarbeitungseinheit vom Steuerrechner STR ermittelt werden, und zwar aufgrund einer Tabelle, in der Funktionen und Verarbeitungseinheiten einander zugeordnet werden (sog. assoziativer Blockzugriff). Diese Möglichkeit erhöht die Zuverlässigkeit des Fernmeldesystems bei hohen Leistungsanforderungen, da eine Funktion auf verschiedenen Verarbeitungseinheiten im System durchgeführt werden kann.II. Has access to the FIFO memory been granted? the processing unit sends an information block or message header into the FIFO memory. This message header shows who the message is addressed to. A distinction must be made here between a message to a processing unit and a so-called processing unit search message. In the first case, the sending processing unit is the receiving processing unit. began. In the second case, the receiver processing unit must be determined by the control computer STR based on a table in which functions and processing units are assigned to one another (so-called associative block access). This possibility increases the reliability of the telecommunications system with high performance requirements, since a function can be carried out on different processing units in the system.

III. Nach dem der Steuerrechner STR die Segmentadresse in das Adreß-Auffangregister ADL geladen hat, schreibt die Verarbeitungseinheit die Botschaft in den Multiportxpeicher MPS. Da beide Vorgänge, Botschaftenkopf senden und Botschaft senden, über unabhängige Busse laufen, kann nun schon die nächste Verarbeitungseinheit auf den FIFO-Speicher zugreifen.III. After the control computer STR has loaded the segment address into the address collecting register ADL , the processing unit writes the message into the multiportx memory MPS. Since both processes, sending message header and sending message, run via independent buses, the next processing unit can now access the FIFO memory.

Der Zugriff auf das Bussystem des Speichers wird durch sog. Entscheidungsschaltungen oder Arbiter ARB geregelt. Sie gewährleisten, daß zur gleichen Zeit immer nur eine Verarbeitungseinheit auf dem Bussystem aktiv ist. Die Priorität der Zugriffe ist frei wählbar. Zum Beispiel kann eine zyklische Prioritätsvergabe erfolgen. Damit ist das Senden einer Botschaft an den Multiportspeicher MPS beendet Zur Weiterleitung der Botschaft fordert der Steuerrechner STR die ermittelte Empfangs-Verarbeitungseinheit zum Lesen der Botschaft auf. Daraufhin meldet sich diese, wie vorstehend unter I. beschrieben, mit einem Zugriffswunsch auf den Multiportspeicher MPS. indem sie Bit 1 in dem Signalisierungsregister FLL'setzt Sobald i;r FIFO-Speicher frei ist sendet die Verarbeitungseinheit den Botschaftenkopf, aus dem der Lesewunsch hervorgeht Access to the bus system of the memory is regulated by so-called decision circuits or arbiter ARB . They ensure that only one processing unit is active on the bus system at the same time. The priority of the accesses is freely selectable. For example, priority can be assigned cyclically. This ends the sending of a message to the multiport memory MPS . To forward the message, the control computer STR requests the received processing unit to read the message. This then reports, as described above under I., with a request to access the multiport memory MPS. by setting bit 1 in the signaling register FLL 'As soon as the i; r FIFO memory is free, the processing unit sends the message header from which the read request emerges

Nach Einstellen des zugeordneten Adreß-Latches mit der Segmentadresse und Gewähren des Zugriffs durch den Steuerrechner STR — durch Setzen von Bit 5 des Flag-Latches zur Verarbeitungseinheit — kann der Lesevorgang durch die Verarbeitungseinheit beginnen. Das Ende des Schreiboder Lesevorgangs wird durch Rücksetzen aller Signalisicrungsbits angezeigt.After setting the assigned address latch with the segment address and granting access by the control computer STR - by setting bit 5 of the flag latch to the processing unit - the reading process by the processing unit can begin. The end of the writing or reading process is indicated by resetting all signaling bits.

Bei dem weiteren obengenannten zweiten Fall, bei dem eine Verarbeitungseinheit eine Botschaft an einen Kanal sendet ist der Signalisierungsablauf der gleiche wie vorstehend unter I. beschrieben.In the further above-mentioned second case in which a processing unit sends a message to a The signaling sequence is the same as described under I. above.

Die Signalisierung im dritten Fall, in dem sich z. B. die Verarbeitungseinheit VE 2 an einem Übertragungska-The signaling in the third case, in which z. B. the processing unit VE 2 on a transmission cable

nal bereit meldet, ist aus Fig.5 ersichtlich. Die dort verwendeten Bezugszeichen haben dieselbe Bedeutung wie bei Fi g. 4.nal reports ready, can be seen from Fig.5. These Reference symbols used have the same meaning as in FIG. 4th

For this purpose 3 sheets of drawings

2020th

2525th

3030th

3535

4040

4545

5050

5555

6060

6565

Claims

1 2 The invention relates to a circuit arrangement. Claims: According to the preamble of claim 1. In a known circuit arrangement of this type

1. Circuit arrangement with several processing units (DE-OS 29 14 665) are the processing units in a telecommunications system that sees one 5 messages being transmitted, three Mi multiple port memories having, with a micro-computer unit, which is connected to a common memory computer-controlled Interface control verse- rather are connected. This circuit arrangement is hen is via which the processing units are specially designed for use in a screen system at least one memory module of the Mehrfachan- designed and not without for other applications Final memory are connected and through which io further usable.

The sequence of memory accesses is also established. In addition, a multi-computer system is known, in which the various individual computers are connected to the individual modules of a memory switching device (communication network ) as an active memory via multiple connection memories (MSP) Memory is used in the conventional way), via which messages are exchanged asynchronously for writing and reading out data, chronically and in blocks between the processing units, but also for data exchange units (VE 1, .. "VE 4) ; that used between the computer units (US-PS the processing units (VEl, .., VE4) two 35 66 363 each). This data exchange, however, serves the purpose of the signaling register, which is arranged antiparaiul, to increase the performance of the multi-computer system (SIR: FLL, FLL *) , via which eai asynchronous 2ö, in particular to enable simultaneous processing of chronic access to the multiple connection memory of different jobs. For telecommunication (MPS) is initiated, and that the Mehrfachan technical purposes, where often large data group memory fMPS) with a FIFO memory (FI- gen between different endpoints transmitted FG) is provided, in each of which after approval by, the multi-computer system is not specifically provided for the interface controller (SST) controlling 25 see.

Control computer (ZST, STR) an the aim of an associated- The invention is based on the object of a

data blocks characterizing information circuit arrangement of the type mentioned

block is enrolled. create that as flexible and economical control

2. Circuit arrangement according to claim 1, there- for telecommunication systems, in particular characterized in that the multiple connection 30 len of high data throughputs is suitable.
memory (MPS) individual memory segments (SEG 1, this task is carried out according to the invention by those in SEG 2) , which via segment registers (SER) Circuit arrangement characterized in claim 1 are addressed. solution solved

3. Circuit arrangement according to claim 1 or 2, expedient and advantageous developments of the characterized in that the multiple 35 invention are characterized in the subclaims. Final memory (MPS) internally separated buses (IB. The advantages of the invention are, inter alia, that via SB) for the transmission of data blocks and from the multiple connection memory there is a loose coupling of information blocks. several microcomputers is achieved, and that this

4. Circuit arrangement according to one of the previous memory as a communication network between the existing claims, characterized in that 40 processing units can be used. In this case, the multiple connection memory (MPS) is provided with one Ent- it serves as an active memory switching device for the separation circuit (ARB, ARB *) . Transmission of messages between the various through the one access to internal buses (IB) processing units. Because of the register addressing requesting the multiple access memory, the multiple access memory can be expanded practically without limit to processing units according to a predeterminable rank, since access is allocated individually in any order. further memory segments can be added.

5. Circuit arrangement according to one of the previous embodiments of the invention are described in the following claims, characterized in that the areas are explained with reference to the drawing.
Processing units (V £ 1, .., VE4) by one each, It shows

NEN communication bus (ML 1, .., ML 4) with the 50 Fig. 1 a circuit arrangement according to the invention

Interface control (SST) of the multiple in a telecommunications system in block diagram representation

final memory (MPS) are connected, and that the development;

Interface control (SST) through an internal F i g. 2 a multiple connection memory of the switching bus (ML 5) with a memory module (SMO) and processing arrangement according to FIG. 1:

through a control bus (ML 6) with the access control 55 Fig. 3 further details of the multiple connection

tion (ZST) of the multiple connection memory (MPS) Memory according to FIG. 2;

connected is. F i g. 4 shows a timing diagram of the signal bits when transferring

6. Circuit arrangement according to one of the pre-transmission of a message from a first processing claim, characterized in that the unit via the multiple connection memory to an interface control (SST) each has a processing unit and μ second processing unit

processing units ( VE 1 VE4), the memory module Fig. 5 is a timing diagram of the other type

(SMO) and the access control (ZST) associated access initiation from a processing unit

te interface circuit (SSS) , which sends out signal to a transmission channel

bits connected to each other by a control bus (SB).

are. 65 A circuit arrangement according to the invention in a telecommunications system (Fig. I) has a multiple

connection storage tank MPS - in the following also as multi

referred to as port memory - on, which is