DE3132955C2

DE3132955C2 -

Info

Publication number: DE3132955C2
Application number: DE3132955A
Authority: DE
Inventors: Josef Dipl.-Phys. 7101 Massenbachhausen De Wolf
Original assignee: Telefunken Electronic GmbH
Current assignee: Telefunken Electronic GmbH
Priority date: 1981-08-20
Filing date: 1981-08-20
Publication date: 1987-08-13
Also published as: DE3132955A1

Description

Die Erfindung betrifft einen Feldeffekttransistor mit isoliertem Gate, mit einem Halbleiterkörper vom ersten Leitungstyp, in dessen oberer Oberfläche eine Nut angeordnet ist, die seitlich von einer Halbleiterzone des ersten Leitungstyp, die als Source-Zone dient, und einer daran anschließenden Zone, vom zweiten Leitungstyp, die an die obere Oberfläche des Halbleiterkörpers angrenzt und dort die Kanalzone enthält und die außerdem an den Boden der Nut an grenzt, umgeben ist, mit einer auf der oberen Oberfläche angeordneten Isolierschicht als Gate-Isolierschicht, mit einer darüber ange ordneten Gate-Schicht, mit einer die Gate-Schicht bedeckenden zweiten Isolierschicht, mit einer im Bereich der Nut angeordneten Source-Elektrode, die die Source-Zone und die Zone vom zweiten Leitungstyp kurzschließt und sich auf die zweite Isolierschicht erstreckt, und mit einer Drain-Elektrode auf der unteren Ober fläche des Halbleiterkörpers.The invention relates to a field effect transistor with an isolated Gate, with a semiconductor body of the first conductivity type, in the a groove is arranged on the upper surface, which is laterally from a Semiconductor zone of the first conductivity type, which serves as the source zone, and an adjoining zone, of the second conduction type, the adjacent to the top surface of the semiconductor body and there contains the channel zone and also to the bottom of the groove borders, is surrounded with one arranged on the upper surface Insulating layer as a gate insulating layer, with one above ordered gate layer, with one covering the gate layer second insulating layer, with one arranged in the area of the groove Source electrode covering the source zone and the zone from the second Short-circuit type and on the second insulation layer extends, and with a drain electrode on the lower top surface of the semiconductor body.

Ein derartiger Feldeffekttransistor ist Gegenstand der der DE-OS 30 16 749 entsprechenden älteren Anmeldung. Bei diesem Feldeffekt transistor ist eine Sourcezone vorhanden, die über eine Hilfszone kontaktiert wird. Die Kanalzone ist relativ weit von der Nut ent fernt, so daß die Kanalzone ei nen relativ großen Bahnwiderstand aufweist. Die die Source- und die Kanalzone kontaktierende Elektrode erstreckt sich aus der Nut heraus zunächst auf die Hilfszone und von dort auf die Isolierschicht. Dadurch weist die Elektrodenstruk tur zwei starke Krümmungen auf, die in der Halbleitertech nik bekanntlich aus technologischen Gründen unerwünscht sind. Außerdem erfordert eine Elektrodenstruktur, die sich von der zu kontaktierenden Zone nicht unmittelbar auf die obere Isolierschicht erstreckt, einen wesentlich größeren Platzbedarf als eine Elektrodenstruktur, die unmittelbar auf die obere Isolierschicht mündet.Such a field effect transistor is the subject of DE-OS 30 16 749 corresponding older registration. With this field effect transistor there is a source zone that is above an auxiliary zone is contacted. The channel zone is relatively far from the groove distant so that the channel zone ei NEN has a relatively large rail resistance. Which the source and the electrode contacting the channel zone extends out of the groove first to the auxiliary zone and from there on the insulating layer. As a result, the electrode structure on two strong curvatures, which in the semiconductor tech nik known to be undesirable for technological reasons are. It also requires an electrode structure that is from the zone to be contacted not directly to the top insulating layer extends, a much larger Space requirements as an electrode structure that immediately opens onto the upper insulating layer.

Der Erfindung liegt die Aufgabe zugrunde, einen Feldeffekt transistor anzugeben, der diese Nachteile nicht aufweist und der somit einen möglichst geringen Platzbedarf in la teraler Richtung erfordert. Außerdem soll der Feldeffekt transistor eine Kanalzone aufweisen, die der Nut und damit der in der Nut befindlichen Elektrode möglichst benachbart ist.The invention has for its object a field effect Specify transistor that does not have these disadvantages and thus the smallest possible space requirement in la teral direction required. In addition, the field effect transistor have a channel zone that the groove and thus as close as possible to the electrode located in the groove is.

Diese Aufgabe wird bei einem Feldeffekttransistor der ein gangs erwähnten Art nach der Erfindung durch die kennzeich nenden Merkmale des Anspruchs 1 gelöst.This task is the one with a field effect transistor gangs mentioned type according to the invention by the character nenden features of claim 1 solved.

Verläuft die Hauptfläche, auf der sich die Gate-Isolier schicht befindet, in einer 100-Kristallebene, so hat der Feldeffekttransistor nach der Erfindung den weiteren Vor teil, daß seine Schwellspannungswerte geringere Streuungen aufweisen und die Dichte der Oberflächenzustände im Bereich der Kanalzone um den Faktor 10 geringer ist als bei be kannten V- und U-MOS-Typen. Bei einem solchen Feldeffekt transistor können Maßnahmen zur Kompensation der geladenen Oberflächenzustände wie z. B. eine zusätzliche Dotierung entfallen. Runs the main area on which the gate insulation layer is in a 100 crystal plane, so the Field effect transistor according to the invention the further before part that its threshold voltage values have less scatter and the density of surface conditions in the area the channel zone is 10 times lower than in be knew V and U-MOS types. With such a field effect transistor can take measures to compensate for the charged Surface conditions such as B. an additional doping omitted.

Beim Feldeffekttransistor nach der Erfindung ist eine zweite Isolierschicht vorgesehen, die die auf der ersten Isolierschicht befindliche, als Gate-Schicht dienende Halbleiterschicht be deckt. Diese zweite Isolierschicht ist vorzugsweise mit einer Öffnung zur Kontaktierung der Halbleiterschicht ver sehen. Die Schicht, die als Gate Verwendung findet, besteht beispiels weise aus einem Metallsilicid oder aus Halbleitermaterial wie z. B. polykristallinem Silizium.In the field effect transistor according to the invention a second insulating layer is provided, which the on the first insulating layer located, serving as a gate layer be covers. This second insulating layer is preferably with an opening for contacting the semiconductor layer ver see. The Layer that is used as a gate is, for example wise from a metal silicide or from semiconductor material such as B. polycrystalline silicon.

Die Herstellung von V- oder U-MOS-Transistoren bzw. D-MOS- Transistoren nach bekannten Verfahren erfordert eine Viel zahl von kritischen Maskierungsschritten, die zu Justier fehlern führen können. Der erfindungsgemäße Feldeffekttran sistor läßt sich demgegenüber nach einem Verfahren herstellen, welches diesen Nachteil nicht aufweist. Dieses Verfahren be steht nach der Erfindung darin, daß auf einen Halbleiterkör per vom ersten Leitungstyp eine Isolierschicht, die als Gate- Isolierschicht verwendet wird, und auf die Isolierschicht eine Halbleiterschicht, die als Gate verwendet wird, aufge bracht werden, die beide mit einer Öffnung versehen werden, die die Halbleiteroberfläche im Öffnungsbereich freilegt. Die Wand der in der Isolierschicht und in der Halbleiterschicht befindlichen Öffnung wird mit einer zweiten Isolierschicht bedeckt. Im Bereich der Öffnung wird in den Halbleiterkörper eine Nut ein gebracht. Anschließend wird im Halbleiterkörper eine Halb leiterzone vom ersten Leitungstyp sowie eine Halbleiterzone vom zweiten Leitungstyp hergestellt, und zwar derart, daß die Halbleiterzone vom ersten Leitungstyp an die seitliche Wand der Nut grenzt, während die Halbleiterzone vom zweiten Leitungstyp an die Halblei terzone vom ersten Leitungstyp sowie an den Boden der Nut grenzt. Schließlich werden noch die Halbleiterzonen vom ersten und zweiten Leitungstyp sowie die auf der Isolierschicht befindliche Halbleiterschicht durch Elektroden kontaktiert.The manufacture of V or U-MOS transistors or D-MOS Transistors according to known methods require a lot number of critical masking steps leading to adjustment can lead to errors. The field effect oil according to the invention sistor, on the other hand, can be produced by a process which does not have this disadvantage. This procedure be is according to the invention in that on a semiconductor body an insulation layer, which acts as a gate Insulating layer is used, and on the insulating layer a semiconductor layer used as a gate are brought, both of which are provided with an opening, which exposes the semiconductor surface in the opening area. The wall of the in the insulating layer and in the semiconductor layer opening is covered with a second insulating layer. in the In the area of the opening, a groove is made in the semiconductor body brought. Then a half is in the semiconductor body conductor zone of the first conductivity type and a semiconductor zone made of the second conduction type, in such a way that the semiconductor zone from the first conductivity type to the lateral one Wall of the groove borders while the semiconductor zone of the second conductivity type to the semi-conductor terzone of the first line type and to the bottom of the groove borders. Finally, still the semiconductor zones of the first and second conductivity types as well the semiconductor layer located on the insulating layer contacted by electrodes.

Eine auf die Isolierschicht aufgebrachte Halbleiterschicht wird vorzugsweise dotiert. Zu diesem Zweck werden nach ihrem Aufbringen oder während ihres Aufbringens beispielsweise Störstellen in die Halbleiterschicht eingebracht. Dies ge schieht beispielsweise durch Diffusion.A semiconductor layer applied to the insulating layer is preferably endowed. For this purpose, according to her Applying or during their application, for example Impurities introduced into the semiconductor layer. This ge for example by diffusion.

Der Halbleiterkörper des Feldeffekttransistors wird vorzugs weise unterschiedlich dotiert, und zwar derart, daß er in dem an die Drainelektrode angrenzenden Bereich niederohmiger ist als in seinem übrigen Bereich. Die niederohmige Grenz schicht zur Drainelektrode sorgt für einen niederohmigen An schluß der Drainelektrode. The semiconductor body of the field effect transistor is preferred doped differently, in such a way that it is in the area adjacent to the drain electrode has a lower resistance is than in his remaining area. The low-resistance border layer to the drain electrode ensures a low-resistance connection end of the drain electrode.

Die Wand der in der Isolierschicht und der Halbleiter schicht befindlichen Öffnung wird mit einer Isolierschicht bedeckt. Diese zweite Isolierschicht darf jedoch die durch die Öffnung freigelegte Halbleiterober fläche nicht bedecken. Wird die zweite Isolierschicht zu nächst ganzflächig aufgebracht, so muß sie über der durch die Öffnung freigelegten Halbleiteroberfläche nachträglich wieder entfernt werden.The wall in the insulating layer and the semiconductor layer is opened with a Insulating layer covered. This second insulating layer may however, the semiconductor top exposed through the opening do not cover the area. The second insulating layer becomes too next applied over the entire surface, it must over the through the opening exposed semiconductor surface afterwards be removed again.

Die Erfindung wird im folgenden an einem Ausführungsbeispiel erläutert.The invention is based on an embodiment explained.

Zur Herstellung eines Feldeffekttransistors nach der Erfin dung geht man beispielsweise gemäß der Fig. 1 von einem Halbleiterkörper 1 aus, der unterschiedlich dotiert ist und an seiner Unterseite einen Bereich 2 aufweist, der nieder ohmiger ist als der übrige Bereich 3 des Halbleiterkörpers. Im Ausführungsbeispiel hat der Halbleiterkörper 1 den n-Lei tungstyp und besteht aus Silizium. Auf die eine Hauptfläche des Halbleiterkörpers 1, die in 100-Kristallrichtung orien tiert ist, wird gemäß der Fig. 1 eine Isolierschicht 4 auf gebracht, die später als Gate-Isolierschicht Verwendung fin det und im Ausführungsbeispiel aus SiO₂ besteht. Auf die Isolierschicht 4 wird eine Halbleiterschicht 5 aufgebracht, die als Gate Verwendung findet und im Ausführungsbeispiel aus polykristallinem Silizium besteht. Die Halbleiter schicht 5 wird beispielsweise durch pyrolytische Zersetzung von gasförmigen Si-Verbindungen (z. B. SiH₄, SiCl₄), aufge bracht. Nach ihrem Aufbringen wird die Halbleiterschicht 5 dotiert. Dies geschieht beispielsweise durch Diffusion oder durch Ionenimplantation. Die Halbleiterschicht 5 wird vor zugsweise n-leitend dotiert, sie kann jedoch auch p-leitend dotiert werden.For the manufacture of a field effect transistor according to the inven tion one proceeds, for example, according to FIG. 1 from a semiconductor body 1 which is doped differently and has an area 2 on its underside, which has a lower resistance than the remaining area 3 of the semiconductor body. In the exemplary embodiment, the semiconductor body 1 has the n-type device and consists of silicon. On the one major surface of the semiconductor body 1, which is in 100-crystal direction advantage orien, of Figure 1, an insulating layer in accordance with. Brought to 4, the later det as a gate insulating layer using fin and in the exemplary embodiment of SiO _2. A semiconductor layer 5 is applied to the insulating layer 4 and is used as a gate and, in the exemplary embodiment, consists of polycrystalline silicon. The semiconductor layer 5 is, for example by pyrolytic decomposition of gaseous Si compounds (z. B. SiH ₄ , SiCl ₄ ), brought up. After its application, the semiconductor layer 5 is doped. This is done, for example, by diffusion or by ion implantation. The semiconductor layer 5 is doped before preferably n-type, but it can also be doped p-type.

Nach dem Aufbringen und Dotieren der Halbleiterschicht 5 wird in demjenigen Bereich, in dem die Nut im Halbleiterkör per entstehen soll, eine Öffnung in die Halbleiterschicht 5 und die darunter befindliche SiO₂-Schicht 4 geätzt, die die Halbleiteroberfläche freilegt. Zu diesem Zweck wird gemäß der Fig. 2 eine Fotolackschicht 6 aufgebracht, die struk turiert belichtet und danach mit einer Öffnung versehen wird. Die mit einer Öffnung versehene Fotolackschicht 6 dient als Ätzmaske zum Ätzen einer Öffnung 7 in die Halbleiterschicht 5 und die darunter befindliche Isolierschicht 4 (Fig. 3).After the application and doping the semiconductor layer 5 has an opening in the semiconductor layer 5 and the SiO underneath ₂ layer 4 is in the region in which the groove is to be built in Halbleiterkör by, etched, exposing the semiconductor surface. For this purpose, according to FIG. 2, a photoresist layer 6 is applied, which is exposed in a structured manner and then provided with an opening. The photoresist layer 6 provided with an opening serves as an etching mask for etching an opening 7 into the semiconductor layer 5 and the insulating layer 4 located underneath ( FIG. 3).

Nach der Herstellung der Öffnung 7, die die Oberfläche des Halbleiterkörpers 1 im Bereich der Öffnung freilegt, wird die Halbleiterschicht 5 sowie die durch die Öffnung 7 frei gelegte Halbleiteroberfläche oxidiert. Dabei entsteht gemäß der Fig. 4 eine die Oberfläche bedeckende Oxydschicht 8 (zweite Isolierschicht), die - was allerdings nicht darge stellt ist - über der Halbleiterschicht 5 wesentlich dicker ist als über der freigelegten Oberfläche des Halbleiterkör pers 1. Die Oxydschicht 8 wird gemäß der Fig. 5 anschlie ßend von der Oberfläche des Halbleiterkörpers 1 wieder ent fernt, damit in den Halbleiterkörper 1 gemäß der Fig. 6 eine V-förmige Nut 9 eingeätzt werden kann. Die Nut 9 wird beispielsweise mittels eines anisotropen Ätzprozesses in bekannter Weise hergestellt. Bei diesem Ätzprozeß ist der Ätzangriff in die Tiefe wesentlich stärker als seitlich, so daß eine V-förmige Vertiefung entsteht. Ein solcher Ätz prozeß setzt allerdings eine bestimmte Kristallorientierung voraus, und zwar verläuft beispielsweise die Oberfläche des Halbleiterkörpes 1 parallel zur 100-Ebene des Halbleiter kristalls, während die Kanten der Ätzmaske 6 parallel zu den Schnittlinien der 111-Ebenen mit der Oberfläche des Halbleiterkristalls verlaufen.After the opening 7 , which exposes the surface of the semiconductor body 1 in the region of the opening, is produced, the semiconductor layer 5 and the semiconductor surface exposed through the opening 7 are oxidized. In this case, according to Figure 4, a surface-covering oxide layer 8 (second insulating layer) is formed which -. Which, however, does not Darge is - over the semiconductor layer 5 is substantially thicker than over the exposed surface of the Halbleiterkör pers. 1 The oxide layer 8 is then removed according to FIG. 5 from the surface of the semiconductor body 1 again, so that a V-shaped groove 9 can be etched into the semiconductor body 1 according to FIG. 6. The groove 9 is produced in a known manner, for example by means of an anisotropic etching process. In this etching process, the depth of the etching attack is considerably greater than laterally, so that a V-shaped depression is created. However, such an etching process requires a certain crystal orientation, for example the surface of the semiconductor body 1 runs parallel to the 100 level of the semiconductor crystal, while the edges of the etching mask 6 run parallel to the cutting lines of the 111 levels with the surface of the semiconductor crystal.

Nach der Herstellung der Nut 9 wird in den Halbleiterkörper 1 gemäß der Fig. 7 eine Halbleiterzone 10 vom zweiten Leitungs typ eindiffundiert, die im Ausführungsbeispiel eine p-Zone ist. Anschließend wird gemäß der Fig. 8 eine Halbleiterzone 11 vom ersten Leitungstyp eindiffundiert, der die Halbleiter zone 10 vorgelagert ist. Sowohl beim Ätzen der Nut 9 als auch beim Eindiffundieren der Halbleiterzonen 10 und 11 dient die Oxydschicht 8 als Maske. Nach der Herstellung der Halb leiterzone 11 wird der parallel zur Halbleiteroberfläche verlaufende Teil der Halbleiterzone 11 wieder entfernt (Fig. 9), was beispielsweise durch einen anisotropen Ätz prozeß geschieht. Auf diese Weise entsteht ein ringförmiger Bereich 11 vom ersten Leitungstyp, der von der wannenför migen Halbleiterzone 10 vom zweiten Leitungstyp seitlich umgeben ist. Die wannenförmige Halbleiterzone 10 vom zwei ten Leitungstyp grenzt beim fertigen Feldeffekttransistor gleichzeitig an den Boden der Nut 9.After the production of the groove 9 , a semiconductor zone 10 of the second conduction type is diffused into the semiconductor body 1 according to FIG. 7, which is a p-zone in the exemplary embodiment. FIG, a semiconductor zone is then mutandis. 8 11 diffuses from the first conductivity type, the semiconductor zone which is arranged upstream of the tenth The oxide layer 8 serves as a mask both when etching the groove 9 and when the semiconductor zones 10 and 11 are diffused in. After the manufacture of the semiconductor zone 11 of the running parallel to the semiconductor surface part of the semiconductor region 11 is removed (Fig. 9), which process is done for example by an anisotropic etch. In this way, an annular region 11 of the first conductivity type is formed, which is laterally surrounded by the trough-shaped semiconductor zone 10 of the second conductivity type. The trough-shaped semiconductor zone 10 of the two-th conduction type is adjacent to the bottom of the groove 9 in the finished field effect transistor.

An der Anordnung der Fig. 9 werden gemäß der Fig. 10 noch Elektroden angebracht. Zuvor wird in die zweite Isolierschicht 8 ein Kontaktierungsfenster zur Kontaktierung der Halbleiter schicht 5 eingebracht. Dies geschieht beispielsweise mittels eines Fotomaskierungs- und Ätzprozesses, der relativ unkri tisch ist. Zur Herstellung der Elektroden wird auf die eine Oberflächenseite eine Elektrodenschicht aufgebracht, die im Bereich 12 unterbrochen wird. Auf diese Weise entsteht eine auf dem Gate 5 befindliche Gateelektrode 13 sowie eine Elektrode 14, die sowohl die Sourcezone 10 als auch die zwischen Source- und Drainzone liegende Halbleiterzone 11 vom zweiten Leitungstyp kontaktiert. Zur Kontaktierung des als Drainzone dienenden Halbleiterkörpers 1 wird schließlich noch auf der Unterseite des Halbleiterkörpers 1 eine Drain elektrode 15 angebracht. Der niederohmige Halbleiterbe reich 2 auf der Unterseite des Halbleiterkörpers 1 sorgt für einen niederohmigen Anschluß der Drainelektrode 15 an den Halbleiterkörper 1. Die Fig. 11 zeigt den fertigen Feldeffekttransistor in Perspektive.According to FIG. 10, electrodes are also attached to the arrangement in FIG. 9. A contacting window for contacting the semiconductor layer 5 is previously introduced into the second insulating layer 8 . This is done for example by means of a photo masking and etching process, which is relatively uncritical. To produce the electrodes, an electrode layer is applied to one surface side, which is interrupted in area 12 . In this way, a gate electrode 13 located on the gate 5 and an electrode 14 are formed which make contact with both the source zone 10 and the semiconductor zone 11 of the second conductivity type lying between the source and drain zone. For contacting the semiconductor body 1 serving as a drain zone, a drain electrode 15 is finally attached to the underside of the semiconductor body 1 . The low-resistance semiconductor region 2 on the underside of the semiconductor body 1 ensures a low-resistance connection of the drain electrode 15 to the semiconductor body 1 . Fig. 11 shows the completed field effect transistor in perspective.

Wie das oben beschriebene Herstellungsverfahren beweist, ist zur Herstellung des Feldeffekttransistors nach der Erfindung nur ein einziger wesentlicher Maskierungsschritt erforderlich, und zwar die Maskierung gemäß der Fig. 2, die sowohl zur Herstellung der Öffnung 7 als auch zur Herstellung der Nut 9 dient, durch die die Halbleiterzonen 10 und 11 in den Halbleiterkörper 1 eindiffundiert werden.As the manufacturing method described above proves, only a single essential masking step is required to manufacture the field effect transistor according to the invention, namely the masking according to FIG. 2, which serves both to produce the opening 7 and to produce the groove 9 through which the semiconductor zones 10 and 11 are diffused into the semiconductor body 1 .

Der Feldeffekttransistor nach der Erfindung besteht gemäß der Fig. 10 aus einem Halbleiterkörper 1 vom ersten Lei tungstyp mit einer Nut 9, die seitlich von einer ringför migen Halbleiterzone 11 vom ersten Leitungstyp (Sourcezone) umgeben ist. Die Halbleiterzone 11 ist von einer wannenför migen Halbleiterzone 10 vom zweiten Leitungstyp umgeben, die gleichzeitig an den Boden der Nut 9 grenzt. Die Oberfläche des Halbleiterkörpers 1 ist mit Ausnahme des Bereichs der Nut 9 mit einer ersten Isolierschicht 4 als Gate-Isolier schicht bedeckt, über der sich eine Halbleiterschicht 5 als Gate befindet. Die auf der ersten Isolierschicht 4 befindliche Halbleiterschicht 5 ist mit einer zweiten Isolierschicht 8 bedeckt, die eine Öffnung zur Kontaktierung der Halbleiter schicht 5 aufweist. Die Halbleiterzone 11 vom ersten Lei tungstyp (Sourcezone) und die Halbleiterzone 10 vom zweiten Leitungstyp sind miteinander kurzgeschlossen, und zwar durch eine Elektrode 14, die sich innerhalb der Nut 9 be findet. Die Drainelektrode 15 ist an der Unterseite des Halbleiterkörpers 1 angebracht. Die Elektroden bestehen beispielsweise aus Aluminium.The field effect transistor according to the invention is shown in FIG. 10 from a semiconductor body 1 from the first Lei tung type with a groove 9 which is laterally surrounded by a ringför-shaped semiconductor zone 11 of the first conductivity type (source region). The semiconductor zone 11 is surrounded by a wannenför shaped semiconductor zone 10 of the second conductivity type, which at the same time borders on the bottom of the groove 9 . With the exception of the region of the groove 9, the surface of the semiconductor body 1 is covered with a first insulating layer 4 as a gate insulating layer, over which a semiconductor layer 5 is located as a gate. The semiconductor layer 5 located on the first insulating layer 4 is covered with a second insulating layer 8, an opening for contacting the semiconductor layer 5 has. The semiconductor zone 11 of the first line type (source zone) and the semiconductor zone 10 of the second conductivity type are short-circuited to one another, namely by an electrode 14 , which is located within the groove 9 be. The drain electrode 15 is attached to the underside of the semiconductor body 1 . The electrodes are made of aluminum, for example.

Die Kanalzone des Feldeffekttransistors nach der Erfindung befindet sich in der Halbleiterzone 11 und verläuft parallel zur einen Hauptfläche des Halbleiterkörpers. Die über der Kanalzone befindliche Gate-Isolierschicht 4 ist eben und des halb besonders spannungsfest. Da die Kanalzone parallel zur Oberfläche des Halbleiterkörpers verläuft und die Oberfläche des Halbleiterkörpers 100-orientiert ist, ist die Dichte der Oberflächenzustände im Kanalbereich wesentlich geringer als bei bekannten V- oder U-MOS-Transistoren, bei denen die Kanalzone parallel zur Nut verläuft und deshalb eine Ober fläche hat, die in 111-Richtung verläuft.The channel zone of the field effect transistor according to the invention is located in the semiconductor zone 11 and runs parallel to a main surface of the semiconductor body. The gate insulating layer 4 located above the channel zone is flat and therefore particularly voltage-resistant. Since the channel zone runs parallel to the surface of the semiconductor body and the surface of the semiconductor body is 100-oriented, the density of the surface states in the channel region is significantly lower than in known V or U-MOS transistors in which the channel zone runs parallel to the groove and therefore has a surface that runs in the 111 direction.

Claims

1. Field-effect transistor with insulated gate, with a semiconductor body of the first conductivity type, in the upper surface of which a groove is arranged, the side of a semiconductor zone of the first conductivity type, which serves as the source zone, and an adjoining zone of the second conductivity type , which adjoins the upper surface of the semiconductor body and there contains the channel zone and which also adjoins the bottom of the groove, is surrounded, with an insulating layer arranged on the upper upper surface as a gate insulating layer, with an overlying gate layer, with a second insulating layer covering the gate layer, with a source electrode arranged in the area of the groove, which short-circuits the source zone and the zone of the second conductivity type and extends onto the second insulating layer, and with a drain electrode on the lower one Surface of the semiconductor body, characterized in that the gate insulating layer and the gate layer the upper Cover the surface of the semiconductor body with the exception of the groove.

2. Field effect transistor according to claim 1, characterized in that that the layer used as a gate is made of semiconductors material or consists of a metal silicide.

3. Field effect transistor according to claim 1 or 2, characterized ge indicates that the second insulating layer with an opening for contacting those on the first insulating layer Layer is provided.

4. Field effect transistor according to one of claims 1 to 3, characterized in that the semiconductor body is different is endowed and in the area bordering on its underside has a higher doping than in its remaining area.

5. A method of manufacturing a field effect transistor one of claims 1 to 4, characterized in that on an insulator layer used as a gate insulating layer and on the insulating layer is a semiconductor layer which acts as a gate is applied, applied that the two layers with be provided with an opening that the semiconductor surface in Area of this opening exposes that the wall of the in the Iso lierschicht and the semiconductor layer located with a second insulating layer is covered that in the semiconductor body is introduced in the area of the opening, and in the Semiconductor body a semiconductor zone of the first conductivity type and a semiconductor region of the second conductivity type is produced in this way be that the semiconductor zone from the first conductivity type to the liche wall of the groove, while the semiconductor zone from the second Conduction type to the semiconductor zone from the first conduction type as well borders the bottom of the groove, and that the semiconductor zones from the first and second conduction type as well as that on the insulating layer Liche semiconductor layer can be contacted by electrodes.

6. The method according to claim 5, characterized in that the semiconductor layer is doped.

7. The method according to claim 5 or 6, characterized in that that the surface side on which the semiconductors are layer is oxidized after the opening has been made and the part of the oxide layer that is the semiconductor surface covered in the area of the opening, then again Will get removed.

8. The method according to any one of claims 5 to 7, characterized records that the crystal orientation for the semiconductor body is chosen such that in an anisotropic etching process the etching attack in the direction perpendicular to the semiconductor surface is larger than parallel to the semiconductor surface.

9. The method according to any one of claims 5 to 8, characterized records that after the introduction of the semiconductor zones from the first and second conductivity type parallel to the semiconductor surface extending part of the semiconductor zone of the first conductivity type ent is removed.

10. The method according to any one of claims 5 to 9, characterized records that the semiconductor zones from the first and second lines type produced by diffusion or by ion implantation will.

11. The method according to any one of claims 5 to 10, characterized ge indicates that for the production of the gate electrode and Electrode for the semiconductor zones of the first and second lines type (source electrode) a layer of the electrode material is applied and that the applied layer is etched in this way is that a gate electrode is created by the source electrode is separated.

12. The method according to claim 11, characterized in that contacting before the contacting layer is applied Window introduced for the gate in the second insulating layer becomes.