DE3130482A1 - Method for recovering the clock required at the receiving end in a data transmission system and a device for carrying out the method - Google Patents
Method for recovering the clock required at the receiving end in a data transmission system and a device for carrying out the methodInfo
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Abstract
Description
Verfahren zur Rückgewinnung des bei einem Datenübertragungs-Procedure for the recovery of the data transmission
system empfangsseitig benötigten Taktes und Vorrichtung zur Durchführung des Verfahrens Stand der Technik Die Erfindung geht aus von einem Verfahren nach der Gattung des Hauptanspruchs.system on the receiving side required clock and device for implementation of the prior art method The invention is based on a method the genre of the main claim.
Es ist schon ein Verfahren zur Rückgewinnung des bei einem Datenübertragungssystem empfangsseitig benötigten Taktes bekannt, bei dem mit jeder Flanke eines empfangenen Datenbits eine Rücksetzung des empfangsseitigen Taktgenerators einschließlich der daran angeschlossenen Frequenzteiler stattfindet. Diese erzwungene "harte" Synchronisierung hat zur Folge, daß bei einem Jittern der empfangenen Datenbits auch der von den empfangenen-Datenbits abgeleitete Takt jittert.It is already a method of recovery in a data transmission system The clock required on the receiving end is known, in which one received with each edge Data bits a reset of the clock generator on the receiving end including the frequency divider connected to it takes place. This forced "hard" synchronization has the consequence that if the received data bits jitter, so does that of the received-data bits derived clock jitters.
Ist dann darüber hinaus die Übertragungsstrecke auch technisch nicht einwandfrei, dann geht zwangsläufig die Auswertesicherheit bei dem Datenempfang zurück.Then, in addition, the transmission path is also technically not flawless, then the evaluation reliability is inevitable when receiving the data return.
Vorteile der Erfindung Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des Hauptanspruchs hat den Vorteil, daß der zurückgewonnene Takt weitgehend phasengleich mit dem Takt der empfangenen Binärdaten ist.Advantages of the invention The method according to the invention with the characterizing Features of the main claim has the advantage that the recovered clock largely is in phase with the clock of the received binary data.
Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des im Hauptanspruch angegebenen Verfahrens möglich. Besonders vorteilhaft ist das erfindungsgemäße Verfahren, wenn eine Änderung des Teilungsverhältnisses des Frequenzteilers unterbleibt, sofern die Phasenabweichung innerhalb eines Bereiches + Afk liegt, der erheblich kleiner ist als der Bereich + Q¢. Dann bewirken nämlich kleine Phasenabweichungen keine Veränderung des Teilerverhältnisses der Vorrichtung zur Frequenzteilung, so daß eine Beruhigung des von der Taktgebervorrichtung abgegebenen Taktes eintritt.The measures listed in the subclaims are advantageous Further developments and improvements of the method specified in the main claim are possible. Particularly beneficial is the inventive method when a There is no change in the division ratio of the frequency divider if the phase deviation lies within a range + Afk which is considerably smaller than the range + Q ¢. Small phase deviations then do not cause any change in the division ratio the device for frequency division, so that a calming of the clock device given clock occurs.
Zeichnung Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Die Zeichnung zeigt in Fig. 1 a bis e den zeitlichen Verlauf von Takt- bzw. Datensignalen an verschiedenen Stellen des Datenübertragungssystems, Fig. 2 a und b den zeitlichen Verlauf von Daten- und Taktsignalen zu Beginn einer Datenübertragung, Fig. 3 eine stark vergrößerte Einzelheit aus Fig. 1 c und Fig 4 ein Blockschaltbild einer Vorrichtung zur Durchführung des erfindungsgemäßen Verfahrens.Drawing An embodiment of the invention is shown in the drawing shown on the basis of several figures and in more detail in the following description explained. The drawing shows in Fig. 1 a to e the time course of clock or data signals at various points in the data transmission system, FIG. 2 a and b the chronological sequence of data and clock signals at the beginning of a data transmission, 3 shows a greatly enlarged detail from FIG. 1 c and FIG. 4 shows a block diagram a device for carrying out the method according to the invention.
Beschreibung der Erfindung Bei einem Datenübertragungssystem werden die zu sendenden Binärdaten DS (Fig. 1 b) mit einem bestimmten Sendetakt ST (Fig. 1 a) ausgestrahlt. Der Sendetakt ST hat eine Periodendauer TBit, die beispielsweise durch einen Schwingquarz weitgehend konstant gehalten wird. Nach Fig. 1 b beginnen die zu übertragenden Binärdaten DS mit zwei Bits, die das High-(H-)Potential aufweisen. An diese H-Bits schließen sich in abwechselnder Folge Low-(L-)Bits und H-Bits an.Description of the Invention In a data transmission system the binary data to be sent DS (Fig. 1 b) with a certain send clock ST (Fig. 1 a) broadcast. The transmission clock ST has a period TBit, for example by a quartz crystal is kept largely constant. To 1 b, the binary data DS to be transmitted begin with two bits, which represent the high (H) potential exhibit. These H bits are followed by low (L) bits and in an alternating sequence H bits on.
Aufgrund der Eigenschaften der Übertragungsstrecke zwischen Datensender und Datenempfänger und/oder aufgrund von Störungen, die auf der Übertragungsätrecke auftreten, können die Flanken F1 ... der empfangenen Binärdaten DE gegenüber denen der gesendeten Binärdaten DS in positiver oder negativer Richtung in der Phase verschoben sein; vgl.Due to the properties of the transmission path between the data transmitter and data recipients and / or due to interference on the transmission line occur, the edges F1 ... of the received binary data DE compared to the of the transmitted binary data DS shifted in phase in a positive or negative direction be; see.
fl bis f3 in Fig. 1 c. Infolge eines Jitterns kann eine Flanke, zum Beispiel die Flanke F1, innerhalb eines Spielraums + Af, bezogen auf die an sich zu einem bestimmten Zeitpunkt erwartete Flanke F1' (vgl. Fig 3), mit einer Phasenverschiebung fl eintreffen.fl to f3 in Fig. 1c. As a result of jitter, a flank can, to the Example the flank F1, within a margin + Af, based on the per se Edge F1 'expected at a certain point in time (see FIG. 3), with a phase shift fl arrive.
Eine empfangsseitig vorgesehene Taktgebervorrichtung gibt zunächst eine Impulsfolge IF ab, deren Periodendauer Tu = TBit ist. Da die Phasenlage der Impulsfolge IF vom Zufall abhängt, wird durch das erfindungsgemäße Verfahren und die erfindungsgemäße Vorrichtung die Phasenlage von den Flanken F1 ... der empfangenen Binärdaten DE in der nachfolgend beschriebenen Weise abgeleitet, so daß eine einwandfreie Auswertung der empfangenen Binärdaten möglich ist.A clock generator device provided on the receiving side initially gives a pulse train IF whose period is Tu = TBit. Since the phase position of the Pulse sequence IF depends on chance, is by the inventive method and the inventive device the phase position of the flanks F1 ... the received Binary data DE derived in the manner described below, so that a correct Evaluation of the received binary data is possible.
Zu diesem Zweck dient die in Fig. 4 gezeigte Taktgebervorrichtung 10, die einen ersten und zweiten Eingang 11, 12 sowie einen Ausgang 13 aufweist.The clock generator device shown in FIG. 4 is used for this purpose 10, which has a first and a second input 11, 12 and an output 13.
Der erste Eingang 11 steht über einen ersten Differenzierer 14 mit je einem auslösenden Eingang 15, 16 zweier gleichartiger Richtungsdetektoren 17, 18 in Verbindung, von denen jeder außer dem auslösenden Eingang einen vorbereitenden Eingang 20 und 21, einen Rücksetzeingang 22 und 23 und einen Ausgang 24 und 25 aufweist.The first input 11 is connected via a first differentiator 14 one triggering input 15, 16 each of two directional detectors 17 of the same type, 18 in connection, each of which except the initiating input a preparatory Input 20 and 21, a reset input 22 and 23 and an output 24 and 25.
Der zweite Eingang 12 der Taktgebervorrichtung 10 steht erstens unmittelbar mit einem ersten Eingang 30 einer Logikschaltung 31 und zweitens über einen zweiten Differenzierer 35 mit drei Rücksetzeingängen 36 von drei in Reihe geschalteten Frequenzteilern 37, 38, 39 einer Vorrichtung 40 zur Frequenzteilung in Verbindung. Die Vorrichtung 40 wird von einem quarzgesteuerten Impulsgeber 41 angesteuert.The second input 12 of the clock generator device 10 is first of all directly with a first input 30 of a logic circuit 31 and secondly with a second Differentiator 35 with three reset inputs 36 of three frequency dividers connected in series 37, 38, 39 of a device 40 for frequency division in connection. The device 40 is controlled by a quartz-controlled pulse generator 41.
Während der erste und dritte Frequenzteiler 37, 39 ein festes Teilerverhältnis 1 : nl bzw. 1 : n3 besitzen, ist der zweite Frequenzteiler 38 in seinem Teilerverhältnis -1 : n2 sowohl in positiver Richtung 1 : n2 + x als auch in negativer Richtung 1 : n2 - x einstellbar. Der zweite Frequenzteiler 38 hat aus diesem Grunde neben einem ersten Eingang 45, der mit dem ersten Frequenzteiler 37 verbunden ist, einen zweiten und dritten Eingang 46, 47.While the first and third frequency dividers 37, 39 have a fixed division ratio 1: nl or 1: n3, the second frequency divider 38 is in its division ratio -1: n2 both in positive direction 1: n2 + x and in negative direction 1 : n2 - x adjustable. The second frequency divider 38 has for this reason in addition to one first input 45, which is connected to the first frequency divider 37, a second and third input 46, 47.
Die zuletzt genannten beiden Eingänge sind mit den Ausgängen 24, 25 der Richtungsdetektoren 17, 18 verbunden.The last two inputs mentioned are connected to outputs 24, 25 the direction detectors 17, 18 connected.
Der dritte Frequenzteiler 39 hat zwei Ausgänge 50 und 51, von denen der erste Ausgang 50 mit dem Ausgang 13 der Taktgebervorrichtung 10 und der zweite Ausgang 51 mit einem zweiten Eingang 52 der Logikschaltung 31 verbunden sind.The third frequency divider 39 has two outputs 50 and 51, one of which the first output 50 to the output 13 of the clock device 10 and the second Output 51 are connected to a second input 52 of the logic circuit 31.
Die Logikschaltung weist drei Ausgänge 53, 54, 55 auf, von denen der erste Ausgang 53 mit dem vorbereitenden Eingang 20 des ersten Richtungsdetektors 17, der zweite Ausgang 54 mit den Rücksetzeingängen 22, 23 der beiden Richtungsdetektoren und der dritte Ausgang 55 mit dem vorbereitenden Eingang 21 des zweiten Richtungsdetektors 18 verbunden sind.The logic circuit has three outputs 53, 54, 55, of which the first output 53 to the preparatory input 20 of the first direction detector 17, the second output 54 with the reset inputs 22, 23 of the two direction detectors and the third output 55 with the preparatory input 21 of the second direction detector 18 are connected.
Die Wirkungsweise der vorstehend beschriebenen Taktgebervorrichtung 10 ist folgende.The operation of the clock device described above 10 is the following.
Die von dem quarzgesteuerten Impulsgeber 41 abgegebene und durch die Vorrichtung 40 zur Frequenzteilung untersetzte Impulsfolge IF hat beispielsweise den in Fig. 1 d gezeigten periodischen Verlauf, der zur Rückgewinnung des für die Daten auswertung benötigten Taktes an den Takt der empfangenen Binärdaten (vgl. Fig. 1 c) angepaßt werden soll. Hierzu wird zunächst aus der abfallenden Flanke F0 (vgl. Fig. 2 a) eines den Datenbeginn signalisierenden Startsignals, das an dem zweiten Eingang 12 liegt, durch Differenzieren mittels des Differenzierers 35 ein sehr kurzer Impuls il gebildet, der über die Rücksetzeingänge 36 der Vorrichtung 40 zur Frequenzteilung alle Frequenzteiler 37, 38, 39 zurücksetzt bzw. in die Nullstellung überführt (vgl. Fig. 2 b). Damit ist die Taktgebervorrichtung 10 auf die Flanke F0 des Startsignals synchronisiert. Dieses "harte" Synchronisieren findet nur zu Beginn einer Datenübertragung statt; vgl. t0.The output from the quartz-controlled pulse generator 41 and through the Device 40 for frequency division has reduced pulse train IF, for example the periodic course shown in Fig. 1 d, which is used to recover the for the Data evaluation required clock to the clock of the received binary data (cf. Fig. 1 c) is to be adapted. For this purpose, the falling edge is first used F0 (see. Fig. 2 a) of a start signal signaling the start of data, which at the second input 12 is present by differentiating by means of differentiator 35 very short pulse il formed, which is via the reset inputs 36 of the device 40 for frequency division resets all frequency dividers 37, 38, 39 or into the zero position transferred (see. Fig. 2 b). So that the clock device 10 is on the flank F0 of the start signal is synchronized. This "hard" synchronization only takes place Data transmission begins; see t0.
Das Startsignal gelangt außerdem undifferenziert an den ersten Eingang 30 der Logikschaltung 31, die dadurch von einem Sperrzustand in einen freigegebenen Zustand übergeführt wird und in diesem Zustand mindestens für die Dauer einer normalen Datenübertragung, das heißt zum Beispiel eines vollständigen Datentelegramms, verharrt.The start signal also reaches the first input undifferentiated 30 of the logic circuit 31, which thereby changes from a locked state to a released one State is transferred and in this state at least for the duration of a normal Data transmission, i.e. for example a complete data telegram, pauses.
Mit dem Freigeben der Logikschaltung 31 wird ein zu der Logikschaltung gehörender Zeitkreis eingeschaltet, der folgendermaßen funktioniert. Von einem Zeitpunkt tl (vgl.When the logic circuit 31 is enabled, a becomes the logic circuit corresponding time circuit switched on, which works as follows. From a point in time tl (cf.
Fig. 1 c und 3) an, der von der an sich zu einem-Zeitpunkt t3 erwarteten nächsten Flanke F1' einen Abstand auf hat, gibt die Logikschaltung an ihrem ersten Ausgang 53 ein bestimmtes Potential, zum Beispiel ein L-Signal, ab, das an dem vorbereitenden Eingang 20 des ersten Richtungsdetektors 17 liegt.1 c and 3), that of the expected at a point in time t3 the next edge F1 'has a gap, the logic circuit gives on its first Output 53 has a certain potential, for example an L signal, which is applied to the preparatory Input 20 of the first direction detector 17 is located.
Das L-Signal bleibt nur für die Dauer auf - Qfk, das heißt bis zu einem Zeitpunkt t2 bestehen.The L signal only remains on for the duration - Qfk, that is up to exist at a point in time t2.
Die an dem ersten Eingang 11 der Taktgebervorrichtung 10 liegenden empfangenen Binärdaten DE (Fig. 1 c) werden durch den ersten Differenzierer 14 differenziert, so daß jede ansteigende und abfallende Flanke F1 ... in einen sehr kurzen Impuls i2 umgewandelt wird, der den auslösenden Eingängen 15, 16 der Richtungsdetektoren 17, 18, das sind Flipflop-Schaltungen, zugeführt wird. Gelangt während der Dauer A k kein Impuls i2 an den auslösenden Eingang 15, so verharrt der erste Richtungsdetektor 17 in seiner Ausgangslage, in welcher er an seinem Ausgang 24 ein Potential abgibt, das das Teilungsverhältnis 1 : n2 des einstellbaren-Frequenzteilers 38 nicht verändert. Die symmetrisch zu beiden Seiten der erwarteten Flanke F1' liegenden kleineren Zeitbereiche +k und -Afk werden durch ein von dem zweiten Ausgang 54 der Logikschaltung 31 abgegebenes Rücksetzpotential definiert, das für die Dauer t2 bis t4 an den Rücksetzeingängen 22 und 23 liegt und die Richtungsdetektoren 17, 18 in die Ruhestellung überführt. Ein während dieser Dauer auftreffender Impuls i2 hat keinen Einfluß auf das normale Teilerverhältnis 1 : n2 des zweiten Frequenzteilers 38.Those lying at the first input 11 of the clock generator device 10 received binary data DE (Fig. 1 c) are differentiated by the first differentiator 14, so that each rising and falling edge F1 ... in a very short pulse i2 is converted to the triggering inputs 15, 16 of the direction detectors 17, 18, which are flip-flop circuits, is supplied. Got during the duration If there is no pulse i2 at the triggering input 15, the first direction detector pauses 17 in its starting position, in which it emits a potential at its output 24, that the division ratio 1: n2 of the adjustable frequency divider 38 does not change. The smaller time ranges lying symmetrically on both sides of the expected edge F1 ' + k and -Afk are emitted from the second output 54 of the logic circuit 31 The reset potential is defined for the duration t2 to t4 at the reset inputs 22 and 23 and the direction detectors 17, 18 transferred to the rest position. A pulse i2 occurring during this period has no influence on the normal Division ratio 1: n2 of the second frequency divider 38.
Damit wird erreicht, daß eine geringe Phasenabweichung zwischen einer erwarteten Flanke, zum Beispiel F1', und der Flanke, zum Beispiel F1, der empfangenen Binärdaten DE zwecks Beruhigung der Takt-Rückgewinnung unberücksichtigt bleibt.This ensures that a small phase deviation between one expected edge, for example F1 ', and the edge, for example F1, of the received one Binary data DE remains unconsidered for the purpose of calming the clock recovery.
Von dem Zeitpunkt t4 an gibt der dritte Ausgang 55 der Logikschaltung 31 für die Dauer A - kt das heißt bis zu einem Zeitpunkt t5, das bestimmte Potential, zum Beispiel das L-Potential, an den vorbereitenden Eingang 21 des zweiten Richtungsdetektors 18 ab.From the time t4 on, the third output 55 of the logic circuit is output 31 for the duration A - kt that is, up to a point in time t5, the determined potential, for example the L potential to the preparatory input 21 of the second direction detector 18 from.
Trifft nun die erste Flanke F1 bzw. ein davon abgeleiteter Impuls i2 der empfangenen Binärdaten DE innerhalb der Dauer t4 bis t5 an dem auslösenden Eingang 16 ein, so bedeutet dies, daß die zu Beginn der Datenübertragung synchronisierte Impulsfolge IF (vgl. Fig. 1 d und Fig. 2 a, 2 b) eine zu hohe Folgefrequenz bzw. eine zu kleine Periodendauer Tu hat. Das an dem vorbereitenden Eingang 21 vorhandene L-Signal und der gleichzeitig an dem auslösenden Eingang 16 vorhandene Impuls i2 überführen den Richtungsdetektor 18 in seine zweite stabile Lage, in welcher er-an seinem Ausgang 25 ein bestimmtes Potential, zum Beispiel ein L-Signal, abgibt, das an den zweiten Eingang 46 des zweiten Frequenzteilers 38 gelangt und das Teilerverhältnis dieses Frequenzteilers verringert (neues Teilungsverhältnis 1 : n2 - x). Damit wird die Periodendauer für nur eine Bit-.länge auf den Wert T1 vergrößert; vgl. Fig. 1 e.The first flank F1 or a pulse derived from it now hits i2 of the received binary data DE within the duration t4 to t5 at the initiating one Input 16, it means that the at the beginning of the data transfer synchronized pulse train IF (see. Fig. 1 d and Fig. 2 a, 2 b) too high a repetition frequency or the period Tu is too short. The one available at the preparatory input 21 L signal and the pulse i2 present at the same time at the triggering input 16 transfer the direction detector 18 to its second stable position in which it-an its output 25 emits a certain potential, for example an L signal, which reaches the second input 46 of the second frequency divider 38 and the division ratio this frequency divider is reduced (new division ratio 1: n2 - x). So that will the period for only one bit length is increased to the value T1; see Fig. 1 e.
Unmittelbar nach dem Ende der Periodendauer T1 wird der zweite Richtungsdetektor 18 durch die Logikschaltung 31 zurückgesetzt, so daß, die Taktgebervorrichtung 10 wieder die ursprüngliche Impulsfolgefrequenz (vgl. Fig. 1 d) aufweist Der in Fig. 1 e gezeigte Pfeil P1 deutet an, daß am Ende der Periodendauer Tu Synchronismus zwischen der Impulsfolge IF' und den empfangenen Binärdaten DE herrscht. Die Flanke F2 (vgl. Fig. 1 c) liegt dann genau in der Mitte des durch die Zeitdauern + und -Af gegebenen Zeitfensters (vgl. auch Fig. 3), so daß zu diesem Zeitpunkt keine Änderung des Teilungsverhältnisses des zweiten Frequenzteilers 38 erfolgt.Immediately after the end of the period T1, the second direction detector 18 is reset by the logic circuit 31 so that the clock generator device 10 again has the original pulse repetition frequency (see. Fig. 1 d) The in Fig. 1 e shown arrow P1 indicates that at the end of the period Tu synchronism between the pulse train IF 'and the received binary data DE prevails. The flank F2 (see. Fig. 1 c) is then exactly in the middle of the time periods + and -Af given time window (see. Also Fig. 3), so that at this point in time no The division ratio of the second frequency divider 38 is changed.
Trifft die folgende Flanke F3 (vgl. Fig. 1 c) früher als zu dem erwarteten Zeitpunkt (vgl. Pfeil P2 in Fig. 1 e) ein, so kommt in analoger Weise der erste Richtungsdetektor 17 zur Wirkung - sofern die Phasenabweichung größer als afk ist. In diesem Fall gibt dann der Ausgang 24 das bestimmte Potential, zum Beispiel ein L-Signal, ab, das dem Eingang 47 des zweiten Frequenzteilers 38 zugeführt wird und diesen veranlaßt, sein Teilungsverhältnis etwas zu vergrößern (neues Teilungsverhältnis 1 : n2 + x). Damit wird für eine Bitlänge eine etwas verkürzte Periodendauer T2 erzeugt. Weist die nächste Flanke F4 (Fig. 1 c) eine Phasenverschiebung in der anderen Richtung auf (vgl. Pfeilrichtung P3 in Fig. 1 e), so tritt wieder der zuerst erläuterte Fall ein, bei dem das Teilerverhältnis des Frequenzteilers 38 herabgesetzt wird usw.If the following edge F3 (cf. FIG. 1 c) hits earlier than expected Point in time (cf. arrow P2 in FIG. 1 e), the first comes in an analogous manner Direction detector 17 to the effect - if the phase deviation is greater than afk. In this case, the output 24 then inputs the specific potential, for example L signal, from, which is fed to the input 47 of the second frequency divider 38 and causes this to increase its division ratio somewhat (new division ratio 1: n2 + x). This becomes something for a bit length shortened Period duration T2 generated. If the next edge F4 (FIG. 1 c) has a phase shift in the other direction (cf. arrow direction P3 in Fig. 1e), then occurs again the first explained case in which the dividing ratio of the frequency divider 38 is reduced, etc.
Alle in Fig. 4 gezeigten elektronischen Baueinheiten sind handelsübliche integrierte Schaltungen. Zum Beispiel sind die Frequenzteiler 37 und 39 vom Typ SCL 4040 BE, der Frequenzteiler 38 vom Typ SCL 4018 BE, die Richtungsdetektoren 17 und 18 vom Typ SCL 4013 BE, die Logikschaltung 31 vom Typ SCL 4520 BE und MC 14572 UB und die Differenzierer 14 und 35 vom Typ SCL 4030 BE.All electronic components shown in FIG. 4 are commercially available integrated circuits. For example, the frequency dividers 37 and 39 are of the type SCL 4040 BE, the frequency divider 38 of the type SCL 4018 BE, the direction detectors 17 and 18 of the type SCL 4013 BE, the logic circuit 31 of the type SCL 4520 BE and MC 14572 UB and the differentiators 14 and 35 of the type SCL 4030 BE.
Claims (8)
Priority Applications (1)
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Publications (1)
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|---|---|
| DE3130482A1 true DE3130482A1 (en) | 1983-02-10 |
Family
ID=6138343
Family Applications (1)
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|---|---|---|---|
| DE19813130482 Ceased DE3130482A1 (en) | 1981-07-23 | 1981-07-23 | Method for recovering the clock required at the receiving end in a data transmission system and a device for carrying out the method |
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| DE (1) | DE3130482A1 (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8120 | Willingness to grant licences paragraph 23 | ||
| 8110 | Request for examination paragraph 44 | ||
| 8131 | Rejection |