DE3102447C2

DE3102447C2 -

Info

Publication number: DE3102447C2
Application number: DE3102447A
Authority: DE
Inventors: Gerardus Lucien Mathildus 5621 Eindhoven Nl Jansen
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1980-01-31
Filing date: 1981-01-26
Publication date: 1989-05-11
Also published as: JPS56120227A; NL183214C; BE887296A; SE8100527L; CA1155932A; FR2475318B1; GB2069263A; GB2069263B; US4386323A; NL8000606A; NL183214B; DE3102447A1; SE449941B; FR2475318A1

Description

Die Erfindung bezieht sich auf eine Anordnung zum Synchronisieren der Phase eines örtlichen Taktimpuls signals mit der Phase eines Eingangssignals nach dem Oberbegriff des Hauptanspruchs.The invention relates to an arrangement for Synchronize the phase of a local clock pulse signals with the phase of an input signal after the Preamble of the main claim.

Eine derartige Anordnung ist aus der US-PS 35 09 471 bekannt. In dieser bekannten Anordnung wird die Phase des örtlich erzeugten Taktimpulssignals mit der des Eingangs signals verglichen. Mit dem Phasenunterschied zwischen diesen beiden Signalen wird ein Steuerelement gespeist, das unter Benutzung der abgezweigten Verzögerungsleitung bewirkt, daß die Phase des Taktimpulssignals schrittweise verschoben wird, bis das Taktimpulssignal mit dem Eingangssignal synchronisiert ist.Such an arrangement is from US-PS 35 09 471 known. In this known arrangement, the phase of locally generated clock pulse signal with that of the input signals compared. With the phase difference between a control element is fed to these two signals, that using the branched delay line causes the phase of the clock pulse signal to be incremental is shifted until the clock pulse signal with the Input signal is synchronized.

Ein Nachteil einer derartigen Anordnung ist, daß eine gewisse Einlaufzeit notwendig ist, bevor die Phase des regenerierten Taktimpulses erhalten und stabil ist. In dieser Zeit kann keine zuverlässige Datenübertragung stattfinden.A disadvantage of such an arrangement is that a certain warm-up time is necessary before the phase of regenerated clock pulse received and stable. In this time can not be reliable data transmission occur.

Die Erfindung hat nun zur Aufgabe eine Anordnung der eingangs erwähnten Art zu schaffen, mit der es möglich ist, innerhalb einer Periode des Taktimpulssignals die Phase des Taktimpulssignals mit der des Eingangssignals zu synchronisieren.The invention now has an arrangement of the task to create the kind mentioned at the beginning with which it is possible is within a period of the clock pulse signal Phase of the clock pulse signal with that of the input signal to synchronize.

Diese Aufgabe wird erfindungsgemäß gelöst durch die im Kennzeichen des Hauptanspruchs angegebenen Merkmale. This object is achieved by the im Characteristics of the main claim specified characteristics.

Ein Vorteil der erfindungsgemäßen Anordnung ist, daß infolge des Fehlens von Zählern und Teilern die Anordnung schnell ein Taktimpulssignal mit einer Bitfrequenz synchronisieren kann, die der maximalen Taktimpulsfrequenz der verwendeten Bauelemente entspricht. Wird beispiels weise die Logik in LOCMOS-Technik verwirklicht, die eine maximale Taktimpulsfrequenz von 20 MHz aufweist, so kann zu einer Datengeschwindigkeit von 20 Mbit/s das Takt impulssignal erzeugt werden.An advantage of the arrangement according to the invention is that due to the lack of counters and dividers the arrangement quickly a clock pulse signal with a bit frequency can synchronize that of the maximum clock pulse frequency corresponds to the components used. For example logic implemented in LOCMOS technology, the one has maximum clock pulse frequency of 20 MHz, so can the clock at a data rate of 20 Mbit / s pulse signal are generated.

Aus der US-PS 37 63 317 ist ein System bekannt zum Korrigieren von Phasenfehlern. Der Phasenfehler wird kontinuierlich und/oder in Schritten verkleinert und die richtige Phase allmählich erreicht. Dieses System ist speziell für Videosignale geeignet. Durch die erfindungs gemäße Anordnung wird dagegen die richtige Phase innerhalb einer Periode des Taktimpulssignals erreicht, so daß sehr wenig Zeit verloren geht bis zum Erreichen der richtigen Phase.From US-PS 37 63 317 a system is known for Correcting phase errors. The phase error will reduced continuously and / or in steps and the correct phase gradually reached. This system is especially suitable for video signals. Through the fiction however, according to the order, the correct phase within a period of the clock pulse signal reached, so very little time is lost until the right one is reached Phase.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigtAn embodiment of the invention is in the drawing shown and is described in more detail below. It shows

Fig. 1 eine bevorzugte Ausführungsform der erfindungs gemäßen Synchronisationsanordnung, Fig. 1 shows a preferred embodiment of the synchronization device according to Inventive,

Fig. 2 einige Zeitdiagramme zur Erläuterung der Wirkungs weise der Synchronisationsanordnung nach Fig. 1. Fig. 2 shows some time diagrams for explaining the effect as the synchronizing arrangement of FIG. 1.

In der in Fig. 1 dargestellten bevorzugten Ausführungsform der Synchronisationsanordnung ist ein Oszillator 1, beispielsweise ein Kristalloszillator, an eine Verzögerungsleitung 2 angeschlossen, die eine Anzahl Abschnitte aufweist. Diese Verzögerungsleitung 2 ist, verteilt über die Leitung, mit Abzweigungen 3-0, 3-1, 3-2 und 3-3 versehen. Die Verzögerungszeit, die jeder der Abschnitte verursacht, ist gleich und in diesem Beispiel derart gewählt, daß an den Abzweigungen 3-0, 3-1, 3-2 und 3-3 gegeneinder um 90° verschobene Formen des von dem Kristalloszillator 1 erzeugten Taktimpulssignals vorhanden sind, und zwar an der Abzweigung 3-0 um eine Phase entsprechend 0° verschoben, an der Abzweigung 3-1 um eine Phase entsprechend 90° verschoben, an der Abzweigung 3-2 um eine Phase entsprechend 180° verschoben und an der Abzweigung 3-3 um eine Phase entsprechend 270° verschoben. Sofern nicht angegeben, sind die Phasen verschiebungen in der folgenden Beschreibung positiv.In the preferred embodiment of the synchronization arrangement shown in FIG. 1, an oscillator 1 , for example a crystal oscillator, is connected to a delay line 2 which has a number of sections. This delay line 2 , distributed over the line, is provided with branches 3-0, 3-1, 3-2 and 3-3 . The delay time caused by each of the sections is the same and, in this example, is chosen such that at branches 3-0, 3-1, 3-2 and 3-3 against each other forms of the clock pulse signal generated by crystal oscillator 1 are shifted by 90 ° are present, namely shifted by a phase corresponding to 0 ° at branch 3-0, shifted by a phase corresponding to 90 ° at branch 3-1, shifted by a phase corresponding to 180 ° at branch 3-2 and at the branch 3-3 shifted by a phase corresponding to 270 °. Unless specified, the phase shifts in the following description are positive.

Die Verzögerungsleitung 2 kann beispielsweise aus einem Kabel mit Abzweigungen bestehen, aus einer Reihenschaltung aus LC-Netzwerken oder, wie in Fig. 1 dargestellt, aus einer Reihenschaltung aus Abschnitten, die aus einem Widerstand 4 und einem Inverter 5 bestehen. Die Abzweigungen 3-0, 3-1, 3-2 und 3-3 sind durch die Inverter 6 mit den Abschnitten verbunden. Die Verzöge rungszeit eines Abschnittes ist durch die Fortpflanzungs zeit des Inverters 5 und die Zeitkonstante, die durch den Widerstand 4 und der Eingangskapazität des Inverters 5 gebildet ist, bestimmt. Die Abzweigungen 3-0, 3-1, 3-2 und 3-3 der Verzögerungsleitung 2 sind über je einen zugeord neten gesteuerten Schalter 7-0, 7-1, 7-2 bzw. 7-3 mit einem Ausgang 8 der Anordnung verbunden. Wenn beispiels weise der Schalter 7-0 geschlossen ist und die übrigen Schalter 7-1, 7-2 und 7-3 geöffnet sind, ist an dem Ausgang 8 das nichtverzögerte (eine Phase entsprechend 0° aufweisende) Taktimpulssignal vom Oszillator 1 verfügbar. Dadurch, daß einer der anderen Schalter, z. B. 7-2, geschlossen wird und die übrigen Schalter 7-0, 7-1 und 7-3 geöffnet werden, wird an dem Ausgang 8 das um 180° verschobene Taktimpuls signal angeboten. Auf diese Weise kann an dem Ausgang 5 ein Taktimpulssignal mit einer der Phasen 0°, 90°, 180° bzw. 270° geschaltet werden. Es wird diejenige Phase aus gewählt, die gegenüber der Detektion des Datensignals optimal ist. Optimal ist ein Taktimpulssignal, dessen an steigende Flanke mitten in dem zu detektierenden Bit des Datensignals liegt. Das dann an dem Ausgang 8 verfügbare Signal ist das gewünschte regenerierte Taktimpulssignal, dessen Phase innerhalb ±45° der optimalen Phase zur Detek tion des Datensignals entspricht. Es dürfte einleuchten, daß eine kleinere Phasenabweichung dadurch erhalten werden kann, daß mehr als die in Fig. 1 dargestellten vier Ab zweigungen an der Verzögerungsleitung vorgesehen werden und die Verzögerungszeit jedes Abschnittes entsprechend verkleinert wird.The delay line 2 can consist, for example, of a cable with branches, of a series connection of LC networks or, as shown in FIG. 1, of a series connection of sections which consist of a resistor 4 and an inverter 5 . The branches 3-0, 3-1, 3-2 and 3-3 are connected to the sections by the inverters 6 . The delay time of a section is determined by the propagation time of the inverter 5 and the time constant formed by the resistor 4 and the input capacitance of the inverter 5 . The branches 3-0, 3-1, 3-2 and 3-3 of the delay line 2 are each via an assigned controlled switch 7-0, 7-1, 7-2 and 7-3 with an output 8 of the arrangement connected. For example, if the switch 7-0 is closed and the other switches 7-1, 7-2 and 7-3 are open, the non-delayed (a phase corresponding to 0 °) clock pulse signal from the oscillator 1 is available at the output 8 . The fact that one of the other switches, for. B. 7-2 , is closed and the other switches 7-0, 7-1 and 7-3 are opened, the clock pulse signal shifted by 180 ° is offered at output 8 . In this way, a clock pulse signal with one of the phases 0 °, 90 °, 180 ° or 270 ° can be switched at the output 5 . The phase is selected that is optimal compared to the detection of the data signal. A clock pulse signal is optimal, the rising edge of which lies in the middle of the bit of the data signal to be detected. The signal then available at output 8 is the desired regenerated clock pulse signal, the phase of which corresponds to the optimum phase for detection of the data signal within ± 45 °. It should be clear that a smaller phase deviation can be obtained by providing more than the four branches shown in FIG. 1 on the delay line and reducing the delay time of each section accordingly.

Um die Schalter 4 zu betätigen, ist die Anordnung mit einer Koinzidenzdetektionsschaltung 22 versehen. Diese Koinzidenzdetektionsschaltung 22 enthält eine Anzahl bista bile Kippschaltungen 9-0, 9-1, 9-2 und 9-3 vom D-Typ und ein kombinatorisches Netzwerk 10. Einem Eingang 11 der Anordnung wird das Eingangsdatensignal zugeführt. Die D-Eingänge der Kippschaltungen 9 sind alle mit diesem Eingang 11 verbunden, und die T-Eingänge sind mit den Eingängen 23-0, 23-1, 23-2 bzw. 23-3 der Koinzidenzschaltung 22 verbunden. Die Abzweigungen 3-0, 3-1, 3-2 und 3-3 sind ebenfalls an diese Eingänge angeschlossen. Der Q-Ausgang jeder Kippschaltung 9 ist mit einem entsprechenden Eingang 12 des kombinatorischen Netzwerkes 10 verbunden. Daher ist der Q-Ausgang der Kippschaltung 9-0 mit dem Eingang 12-0 verbunden, der Q-Ausgang von 9-1 mit dem Eingang 12-1, der Ausgang von 9-2 mit 12-2 und der Q-Ausgang der Kipp schaltung 9-3 mit dem Eingang 12-3. Die Ausgänge 13 des kombinatorischen Netzwerkes 10, die zugleich die Ausgänge der Koinzidenzdetektionsschaltung 22 bilden, sind mit den Steuereingängen 14 der Schalter 7 verbunden. In order to operate the switch 4 , the arrangement is provided with a coincidence detection circuit 22 . This coincidence detection circuit 22 contains a number of bistable flip-flops 9-0, 9-1, 9-2 and 9-3 of the D type and a combinatorial network 10 . The input data signal is fed to an input 11 of the arrangement. The D inputs of the flip-flops 9 are all connected to this input 11 , and the T inputs are connected to the inputs 23-0, 23-1, 23-2 and 23-3 of the coincidence circuit 22 . The branches 3-0, 3-1, 3-2 and 3-3 are also connected to these inputs. The Q output of each trigger circuit 9 is connected to a corresponding input 12 of the combinatorial network 10 . Therefore, the Q output of the multivibrator 9-0 is connected to the input 12-0 , the Q output of 9-1 to the input 12-1 , the output of 9-2 to 12-2 and the Q output of the Toggle switch 9-3 with input 12-3 . The outputs 13 of the combinatorial network 10 , which at the same time form the outputs of the coincidence detection circuit 22 , are connected to the control inputs 14 of the switches 7 .

Einfachheitshalber ist die Verbindung zwischen den Ausgängen 13 und den Steuereingängen 14 in Fig. 1 nicht näher dargestellt. So ist jedoch der Ausgang 13-0 des kombinatorischen Netzwerkes 10 mit dem Steuereingang 14-2 verbunden, der Ausgang 13-1 mit 14-3, der Ausgang 13-2 mit 14-0 und der Ausgang 13-3 mit dem Steuereingang 14-1.For the sake of simplicity, the connection between the outputs 13 and the control inputs 14 is not shown in more detail in FIG. 1. However, output 13-0 of combinatorial network 10 is connected to control input 14-2 , output 13-1 to 14-3 , output 13-2 to 14-0 and output 13-3 to control input 14- 1st

Das kombinatorische Netzwerk 10 kann beispiels weise mit einer sogenannten FPLA (Field Programmable Logic Array) oder, wie in Fig. 1 dargestellt, mit einzelnen Logic- Bauelementen verwirklicht werden. Das kombinatorische Netz werk, wie dies in Fig. 1 dargestellt ist, enthält eine Anzahl UND-Tore 15, eine Anzahl bistabiler Kippschaltungen 16 vom SR-Typ und ein ODER-Tor 17. Ein Eingang des UND- Tores 15-0 ist mit dem Eingang 12-0 verbunden und der andere Eingang mit dem -Ausgang der Kippschaltung 9-3, ein Ein gang des UND-Tores 15-1 ist mit dem Eingang 12-1 verbunden und der andere Eingang mit dem -Ausgang der Kippschaltung 9-0, ein Eingang des UND-Tores 15-2 ist mit dem Eingang 12-2 verbunden und der andere Eingang mit dem -Ausgang der Kippschaltung 9-1, und ein Eingang des UND-Tores 15-3 ist mit dem Eingang 12-3 und ein anderer Eingang ist mit dem -Ausgang der Kippschaltung 9-2 verbunden. Ein Ausgang der UND-Tore 15 ist mit dem Stelleingang S der zugeordneten Kippschaltung 16 verbunden. Die Ausgänge Q dieser Kipp schaltungen 16 sind mit den Ausgängen 13 des kombinato rischen Netzwerkes und mit den Eingängen eines ODER-Tores 17 verbunden. Der Ausgang 18 des ODER-Tores 17 ist mit den S-Eingängen der Kippschaltungen 9 verbunden. Die Rückstell eingänge R der Kippschaltungen 9 und 16 sind miteinander und mit den Rückstelleingangsklemmen 19 verbunden.The combinatorial network10th can for example wise with a so-called FPLA (Field Programmable Logic Array) or, as inFig. 1, with individual logic Components can be realized. The combinatorial network work like this inFig. 1 contains one Number of AND gates15, a number of bistable multivibrators 16 fromSRType and an OR gate17th. An entrance of the AND Tores15-0 is with the entrance12-0 connected and the other Entrance with the - output of the flip-flop9-3, an on corridor of the AND gate15-1 is with the entrance12-1 connected and the other entrance with the - output of the flip-flop 9-0, an entrance to the AND gate15-2 is with the entrance 12-2 connected and the other input to the -Exit the flip-flop9-1, and an entrance to the AND gate15-3 is with the entrance12-3 and another entrance is with the - output of the flip-flop9-2 connected. An exit the AND gates15 is with the control inputS the assigned Toggle switch16 connected. The exitsQ this tilt circuits16 are with the exits13 of the combinato network and with the inputs of an OR gate 17th connected. The exit18th of the OR gate17th is with the SInputs of the flip-flops9 connected. The reset entrancesR the flip-flops9 and16 are with each other and with the reset input terminals19th connected.

Die Wirkungsweise der Anordnung zum Synchroni sieren der Phase eines örtlich erzeugten Taktimpulssignals mit der Phase eines Eingangssignals nach Fig. 1 ist, auch erläutert an Hand der Zeitdiagramme nach Fig. 2, wie folgt.The mode of operation of the arrangement for synchronizing the phase of a locally generated clock pulse signal with the phase of an input signal according to FIG. 1 is also explained on the basis of the time diagrams according to FIG. 2 as follows.

Die Anordnung nach Fig. 1 wird durch ein Rück stellsignal RST, das in Fig. 2b dargestellt ist, in den Nullzustand gebracht. Das Eingangsdatensignal IN, das der Eingangsklemme 11 angeboten wird, ist in Fig. 2a dargestellt. The arrangement of FIG. 1 is brought into the zero state by a reset signal RST , which is shown in FIG. 2b. The input data signal IN , which is offered to the input terminal 11 , is shown in FIG. 2a.

Die vom Oszillator 1 erzeugten Taktimpulssignale haben eine Form, wie diese in Fig. 2c dargestellt ist. Fig. 2c zeigt ebenfalls das Taktimpulssignal an der Abzweigung 3-0. Die jeweils um 90° verschobenen Formen des Taktimpuls signals an den Abzweigungen 3-1, 3-2 und 3-3 sind in den Fig. 2d, 2e bzw. 2f dargestellt. Das Eingangsdatensignal IN wird dem Dateneingang D der Kippschaltungen 9-0, 9-1, 9-2 und 9-3 parallel angeboten, die je durch eine andere Phase des Taktimpulssignals C 1 am Eingang T getriggert werden. Wenn in dem Datensignal die erste Flanke erscheint, wird diejenige Kippschaltung 9 als erste getriggert, die mit dem Taktimpulssignal C 1 verbunden ist, dessen ansteigende Flanke der ersten ansteigenden Flanke des Datensignals am nächsten folgt. In den Fig. 2g, h, i, j ist das Q-Signal dargestellt, das bei diesem Vorgang entsteht. Der Q-Ausgang der Kippschaltung 9-1 wird zunächst geschaltet. Danach die Kippschaltung 9-2, daraufhin 9-3 und zum Schluß 9-4. Mit dem kombinatorischen Netzwerk 10 wird nun wie folgt ermittelt, welche Kippschaltung 9 zunächst umgeschaltet wird. Dazu ist der Q-Ausgang jeder Kippschaltung zusammen mit dem -Ausgang der vorhergehenden Kippschaltung mit einem UND-Tor 15 verbunden. In dem Beispiel aus Fig. 2 schaltet daher zunächst das UND-Tor 15-1 durch das Q-Signal der Kippschaltung 9-1 und das -Signal von 9-0 und stellt die mit dem Ausgang dieses UND-Tores 15-1 verbundene Kipp schaltung 16-1 ein. Die anderen Kippschaltungen, und zwar 9-2, 9-3 und 9-0 werden durch die zugeordneten Taktimpuls signale auch umgeschaltet, aber dies erfolgt - in dem in Fig. 1 dargestellten Beispiel - später. Die zugeordneten UND-Tore 15-2, 15-3 und 15-0 werden jedoch kein Ausgangs signal (1) erzeugen, weil die -Signale der Kippschaltungen 9 bereits umgeschaltet sind. Es wird folglich nie mehr als nur eine Kippschaltung 16 umgeschaltet. Nachdem eine der Kippschaltungen 16 umgeschaltet ist, wird das ODER-Tor 17 umgeschaltet, wodurch die Kippschaltungen 9 eingestellt werden (Signal ST, Fig. 2k) und eingestellt bleiben, bis gegebenenfalls abermals ein Rückstellsignal dem Eingang 9 zugeführt wird. Der Q-Ausgang der Kippschaltung 16-1 liefert in dem Augenblick, in dem diese umgeschaltet wird, ein Signal an den damit verbundenen Steuereingang 14-3. Dadurch wird der Schalter 7-3 geschlossen und das von dem Oszillator 1 herrührende, durch die Verzögerungsleitung 2 verzögerte, regenerierte Taktimpulssignal am Ausgang 8 abgegeben (Signal OUT, Fig. 21).The one from the oscillator1 have generated clock pulse signals a shape like this inFig. 2c is shown.Fig. 2c also shows the clock pulse signal at the junction3-0. The forms of the clock pulse shifted by 90 ° signals at the branches3-1, 3-2 and3-3 are in the Fig. 2d, 2e and 2f shown. The input data signalIN becomes the data inputD the flip-flops9-0, 9-1, 9-2 and9-3 offered in parallel, each through a different phase of the clock pulse signalC. 1 at the entranceT be triggered. When the first edge appears in the data signal, that flip-flop9 triggered first with the clock signalC. 1 is connected, its increasing Edge of the first rising edge of the data signal on next follows. In theFig. 2g, h, i, j is thatQ-Signal shown that arises during this process. TheQ-Exit the flip-flop9-1 is first switched. After that the Toggle switch9-2, then9-3 and finally9-4. With the combinatorial network10th will now be as follows determines which flip-flop9 first switched becomes. This is theQ- Output of each flip-flop together with the -Output of the previous flip-flop with a AND gate15 connected. In the exampleFig. 2 switches hence the AND gate first15-1 by theQSignal of the Toggle switch9-1 and the Signal from9-0 and puts the with the exit of this AND gate15-1 connected tilt circuit16-1 a. The other flip-flops, namely 9-2, 9-3 and9-0 are assigned by the clock pulse signals also switched, but this is done - in the Fig. 1 example shown - later. The assigned AND gates15-2, 15-3 and15-0 however, will not be an exit signal (1) because the Signals of the flip-flops 9 are already switched. It never becomes more than just a flip-flop16 switched. After one of the Toggle circuits16 is switched, the OR gate17th switched, causing the flip-flops9 set be (signalST,Fig. 2k) and remain set until if necessary again a reset signal to the input9 is fed. TheQ- output of the flip-flop16-1 delivers the moment it is switched, a signal to the associated control input14-3. This will make the switch7-3 closed and that of that oscillator1 originating, through the delay line2nd delayed, regenerated clock pulse signal at the output8th issued (signalOUT,Fig. 21).

Ein Vorteil der Anordnung ist, daß im Gegensatz zu anderen Taktimpulsregeneratorkreisen, die schnelle Synchronisation dadurch erreicht, daß der Zyklus eines Zählers oder eines Schieberegisters synchronisiert wird, das Taktimpulssignal schnell mit einer Bitfrequenz des Datensignals regeneriert werden kann, die der maximalen Taktimpulsfrequenz der verwendeten Logik entspricht. Wird beispielsweise LOCMOS-Logik mit einer maximalen Taktimpuls frequenz von 20 MHz benutzt, so kann eine Bitfrequenz von 20 MBit/s verarbeitet werden.An advantage of the arrangement is that in contrast to other clock pulse regenerator circuits, the fast Synchronization achieved in that the cycle of a Counter or a shift register is synchronized, the clock pulse signal quickly with a bit frequency of Data signal can be regenerated, the maximum Clock pulse frequency corresponds to the logic used. Becomes for example LOCMOS logic with a maximum clock pulse frequency of 20 MHz is used, so a bit frequency of 20 Mbit / s can be processed.

Mit Hilfe des regenerierten Taktimpulssignals kann weiterhin auch das Datensignal detektiert werden. In Fig. 1 ist beispielsweise dazu eine weitere Kippschaltung 20 dargestellt, deren D-Eingang an das Datensignal ange schlossen ist deren Triggereingang T das regenerierte Takt impulssignal zugeführt bekommt. Der Ausgang 21 liefert das detektierte Datensignal.With the help of the regenerated clock pulse signal, the data signal can also be detected. In Fig. 1, for example, a further flip-flop 20 is shown, whose D input is connected to the data signal whose trigger input T receives the regenerated clock pulse signal. The output 21 delivers the detected data signal.

In dem in Fig. 2 gewählten Beispiel war die Kippschaltung 9-1 diejenige, die als erste getriggert wurde, nämlich durch das um 9° verschobene Taktimpuls signal C 1 (90°). Daß letzten Endes der Schalter 7-3 umge schaltet wurde und damit das um 270° verschobene Taktimpuls signal C 1 (270°) dem Ausgang Q zugeführt wird, wird dadurch verursacht, daß das Taktimpulssignal benutzt wird, dessen ansteigende Flanke mitten in dem zu detektierenden Bit des Datensignals liegt. Dies wird durch eine zusätzliche Verzögerung um eine halbe Taktimpulsperiode (bzw. 180°) erreicht.In the example chosen in FIG. 2, the flip-flop 9-1 was the one that was triggered first, namely by the clock pulse signal C 1 shifted by 9 ° (90 °). That the switch 7-3 was ultimately switched and thus the clock pulse signal C 1 shifted by 270 ° (270 °) is supplied to the output Q , is caused by the fact that the clock pulse signal is used, the rising edge of which is to be detected in the middle Bit of the data signal is. This is achieved by an additional delay of half a clock pulse period (or 180 °).

Statt der in Fig. 1 dargestellten Kippschaltungen 9 vom D-Typ können auch JK-Kippschaltungen benutzt werden, und statt der in Fig. 1 dargestellten SR-Kippschaltungen 16 können auch Kippschaltungen vom D- oder JK-Typ benutzt werden.Instead of the flip-flops 9 of the D type shown in FIG. 1, JK flip-flops can also be used, and instead of the SR flip-flops 16 shown in FIG. 1, flip-flops of the D or JK type can also be used.

Die Anordnung zum Synchronisieren der Phase eines örtlich erzeugten Taktimpulssignals mit der Phase eines Eingangssignals eignet sich insbesondere dann, wenn das Eingangssignal aus Datenpaketen besteht. In diesem Fall weicht, wenn die Paketlänge nicht zu groß ist, die Phase der eintreffenden Reihe nicht wesentlich von der Phase des Taktimpulses des Empfängers ab, jedenfalls wenn sich in dem Datensender und dem Datenempfänger ein kristallgesteuer ter Oszillator befindet. Eine einmalige Synchronisation wie obenstehend beschrieben, ist dann ausreichend. Die Erfindung beschränkt sich jedoch nicht darauf. Wenn ein kontinuierlicher Datenstrom angeboten wird, kann die meistens langsame Drift der Phase des Kristalloszillators auf übrigens bekannte Weise nachgeregelt werden.The arrangement for synchronizing the phase of one locally generated clock pulse signal with the phase of a Input signal is particularly suitable if that Input signal consists of data packets. In this case if the packet length is not too long, the phase deviates the incoming row is not significantly different from the phase of the Clock pulse of the receiver, at least if in the data transmitter and the data receiver a crystal controlled ter oscillator is located. A one-time synchronization as described above is then sufficient. The However, invention is not limited to this. When a continuous data stream is offered, most of the time slow drift of the phase of the crystal oscillator Incidentally, known ways are readjusted.

Die steuerbaren einpoligen Schalter sind in der Praxis als MOSFET-Transistoren ausgebildet, die an den Tor-Elektroden gesteuert werden.The controllable single-pole switches are in the Practice designed as MOSFET transistors to the Gate electrodes can be controlled.

Claims

1. Arrangement for synchronizing the phase of a local clock pulse signal with the phase of an input signal, with a clock pulse signal generator ( 1 ) and a delay line ( 2 ) whose input is connected to the generator ( 1 ) and which a number via the delay line ( 2 ) contains distributed branches ( 3-0, 3-1, 3-2, 3-3 ), characterized in that each branch of the delay line ( 2 ) via a controllable switch ( 7-0, 7-1, 7-2, 7-3 ) is connected to an output ( 8 ) of the arrangement, that a coincidence detection circuit ( 22 ) is provided with inputs ( 23-0, 23-1, 23-1, 23-3 ), each of which has an input to one Another branch of the delay line is connected, wherein the coincidence detection circuit ( 22 ) is still connected to an input terminal ( 11 ) for the input signal and a number of bistable flip-flops ( 9-0, 9-1, 9-2, 9-3 ) with one each Trigger input, a data input, an actuating contains and reset input and an output, wherein each of the trigger inputs is connected to an input of the coincidence detection circuit (22) and the data inputs of all circuit with the Eingangsan are connected (11) so that the coincidence detection circuit (22) further comprises a combinatorial network (10 ) with inputs ( 12-0, 12-1, 12-2, 12-3 ) and outputs ( 13-0, 13-1, 13-2, 13-3 ), each with an output to a control input of one of the Switches ( 7-0, 7-1, 7-2, 7-3 ) and the inputs ( 12-0, 12-1, 12-2, 12-3 ) to the outputs of the toggle switches ( 9-0, 9 -1, 9-2, 9-3 ) are connected in order to determine the flip-flop that is triggered first, depending on the detection of a coincidence of an edge of the input signal with an edge of the signal at one of the branches of the delay line ( 2 ), to a control signal at one of the outputs ( 13-0, 13-1, 13-2, 13-3 of the coincidence detection circuit ( 22 ) for closing the Generate switch in the relevant branch.

2. Arrangement according to claim 1, characterized. that the combinatorial network ( 10 ) has a number of AND gates ( 15-0, 15-1, 15-2 , 15-3 ) and a number of further flip-flops ( 16-0, 16-1, 16-2, 16-3 ) contains that the AND gates each contain a first and a second input and an output, the first input being connected to a non-inverting output of the associated flip-flop and the second input being connected to an inverting output of the flip-flop preceding the respective flip-flop and the The output of each AND gate is connected to a control input of the assigned flip-flop and the outputs of the other flip-flops ( 16-0, 16-1, 16-2, 16-3 ) to the outputs ( 13-0, 13-1, 13 -2, 13-3 ) of the combinatorial network ( 10 ) and to the inputs of an OR gate ( 17 ), from which an output ( 18 ) with the control inputs of the flip-flops ( 9-0, 9-1, 9- 2, 9-3 ) and that reset inputs of the other flip-flops ( 16-0, 16-1, 16-2, 16-3 ) un d Reset inputs of the flip-flops ( 9-0, 9-1, 9-2, 9-3 ) are connected to each other and to a reset input ( 19 ).