DE3043651A1

DE3043651A1 - MOS read-write memory with spare cells for malfunction handling - has spare cells accessed by inbuilt ROM stages and has read differential amplifier in each column

Info

Publication number: DE3043651A1
Application number: DE19803043651
Authority: DE
Inventors: Joseph C. 77478 Sugar Land Tex. McAlexander III; Lionel S. 77035 Houston Tex. White jun.
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1979-11-19
Filing date: 1980-11-19
Publication date: 1981-08-27

Abstract

An MOS read-write memory is designed with additional cells to cater for malfunctions. The auxiliary cells are identified by addresses held in a read only memory stage. The memory matrix of the circuit (10) is based upon 256 lines and 256 columns and is split into two sections (10a,10b). In the centre of the matrix are 256 read amplifiers (11) Line and column decoders (12,19) are built into the unit. Erasable programmable read only memories (36) are built into each half matrix to identify and access the auxiliary cells.

Description

Fehlertolerante Halbleiterspeichervorrichtung und VerfahrenFault tolerant semiconductor memory device and method

zur Durchführung eines Zugriffs auf Ersatz zellen in einer solchen Vorrichtung Die Erfindung bezieht sich allgemein auf eine Halbleiterspeichervorrichtung und insbesondere auf den fehlertoleranten Betrieb eines MOS-Schreib/Lese-Speichers mit Direktzugriff.to carry out access to replacement cells in such a Apparatus The invention relates generally to a semiconductor memory device and in particular the fault-tolerant operation of a MOS read / write memory with direct access.

Mit der Zunahme der Bitdichte in dynamischen MOS/LSI-Speichervorrichtungen nimmt die Möglichkeit ab, eine annehmbare Ausbeute elektrisch einwandfreier Halbleiterplättchen in einer Halbleiterscheibe zu erhalten. Ein dynamischer 64K-Bit-Direktzugriffsspeicher mag bei vernünftigen Kosten wirksam hergestellt werden können, doch kann dies möglicherweise bei einem 256K-Bit-Speicher nicht mehr gelten. In der gesamten Herstellungszeitperigde eines Produkts nimmt die Ausbeute beispielsweise von nahezu Null am Beginn bis auf über 50% zu, wenn das Produkt ausgereift ist. Am oberen Ende dieses Bereichs kann das Produkt kostengünstig und ziemlich einträglich. sein, doch bedeutet-die geringe Ausbeute am Beginn hohe Kosten und eine große Anzahl von Abfallplättchen. Wenn ein Teil des Abfalls insbesondere am Beginn der Produktion gerettet werden könnte, würden sich beträchtliche Kosteneinsparungen und eine viel frühere Auslieferung der Bauteile ergeben. Aus diesem Grund sind verschiedene Verfahren entwickelt worden, die Bauteile fehlertolerant zu machen.With the increase in bit density in MOS / LSI dynamic memory devices decreases the possibility of an acceptable yield of electrically good semiconductor wafers in a semiconductor wafer. A 64K bit dynamic random access memory may be efficiently manufactured at a reasonable cost, but it may no longer apply to 256K-bit memory. In the entire manufacturing period of a product, for example, the yield goes from almost zero at the beginning up to over 50% to, when the product is mature. At the top of this Range, the product can be inexpensive and quite profitable. to be, but -that means low initial yield high cost and a large number of waste chips. When some of the waste can be saved especially at the start of production could result in significant cost savings and a much earlier delivery of the components. For this reason, various methods have been developed to make the components fault-tolerant.

Typischerweise werden Redundanzzellen eingesetzt, und es ist ein Mechanismus vorgesehen, mit dem die Redundanzzellen angewendet werden, wenn fehlerhafte Zellen adressiert werden.Typically, redundancy cells are used and there is a mechanism provided with which the redundancy cells are applied when faulty cells addressed.

Ein Beispiel eines Systems zur Durchführung einer solchen Substitution ist in der US-PS 4 051 354 beschrieben. Fehlertolerante Speichervorrichtungen dieser Art können von elektrisch programmierbaren Speicherzellen (EPROM-Zellen) auf dem dynamischen Speicherchip Gebrauch machen, in denen die Adressen von fehlerhaften Zellen oder von Zeilen mit fehlerhaften Zellen gespeichert sind. Die EPROM-Zellen, die derzeit am häufigsten gebaut werden, sind Zellen mit zwei Lagen aus polykristallinem Silicium und mit einer in der englischsprachigen Literatur als floating gate" bezeichneten, nicht angeschlossenen Gate-Elektrode, wie sie in der US-PS 3 984 82; beschrieben sind; diese Zellen sind so aufgebaut, daß eine Kompatibilität mit dynamischen Direktzugriffsspeichermatrizen nicht besteht. Die bisher verwendeten Substitutionsschaltungel stellten einen beträchtlichen Fortschritt dar, doch ergaben sie noch nicht die optimale Größe der Halbeiteuplttchen sowie der Arbeitsgeschwindigkeit der Speichervorrichtung.An example of a system for making such a substitution is described in U.S. Patent 4,051,354. These fault tolerant storage devices Kind can of electrically programmable memory cells (EPROM cells) on the make use of dynamic memory chips in which the addresses of faulty Cells or rows with faulty cells. The EPROM cells, the currently most commonly built cells are two-layer polycrystalline cells Silicon and with a floating gate called "floating gate" in the English-language literature, unconnected gate electrode as disclosed in U.S. Patent 3,984,82; described are; these cells are designed to be compatible with dynamic random access memory arrays does not exist. The substitution circuits used up to now represented a considerable one Progress, but they did not yet result in the optimal size of the half-slab as well as the operating speed of the storage device.

Mit Hilfe der Erfindung soll eine Speichervorrichtung geschaffen werden, die insbesondere in frühen Herstellungsstufel mit niedrigeren Kosten oder höherer Ausbeute hergestellt werden kann. Außerdem soll ein fehlertolerantes System für einen Speicher geschaffen werden, der eine sehr dichte Matrix aus l-Transistor-Direktzugriffsspeicherzellen (RAM-Zellen) enthält. Außerdem soll ein fehlertoleranter Substitutionsbetrieb für einen dicht gepackten, dynamischen MOS-Direktzugriffsspeicher geschaffen werden.With the help of the invention, a storage device is to be created, those especially in early stages of manufacture with lower cost or higher Yield can be produced. In addition, a fault-tolerant system for a Memory can be created from a very dense matrix 1 transistor random access memory (RAM) cells. In addition, a fault-tolerant substitution operation for a densely packed, dynamic MOS random access memory be created.

Es wird ein fehlertoleranter Betrieb in einer MOS-Schreib/ Lese-Speichervorrichtung mit Direktzugriff geschaffen, die eine elektrisch programmierbare Festspeichermatrix (EPROM-Matrix) zum Speichern der Adressen fehlerhafter Zellen enthält. Die Datenspeichervorrichtung besteht aus einer Matrix aus Zeilen und Spalten mit 1-Transistor-Speicherzellen mit einer redundanten Spalte aus Speicherzellen, die eingesetzt werden, wenn die eingegebene Adresse mit einer in der EPROM-Matrix gespeicherten Adresse übereinstimmt. Die Datenmatrix, die EPItOM-}latrix und die redundante Spalte machen von einer bistabilen Leseverstärkerschaltung in der Mitte einer Spalte Gebrauch. Zeilen der EPROM-Ivlatrix verlaufen mit Zeilen der Datenmatrix in einer Linie, und sie werden leichzcitig adressiert. Ausgangssignale aus Spalten der EPROM-Zellen werden mit der eingegebenen Spaltenadresse verglichen, damit eine Auswahl zwischen einer Dateneingabe und einer Datenausgabe zu normalen Spalten oder zu Ersatz spalten getroffen wird.It becomes fault tolerant operation in a MOS random access memory device created with random access, which is an electrically programmable read-only memory matrix (EPROM matrix) for storing the addresses of defective cells. The data storage device consists of a matrix of rows and columns with 1-transistor memory cells with a redundant column of memory cells that are used when the entered address matches an address stored in the EPROM matrix. The data matrix, the EPItOM-} latrix and the redundant column make of a bistable Use sense amplifier circuit in the middle of a column. Lines of the EPROM matrix line up with rows of the data matrix and become light addressed. Output signals from columns of the EPROM cells are entered with the Column address compared to allow a choice between a data entry and a Data output to normal columns or to replacement columns is made.

Die Erfindung- wird nun anhand der Zeichnung beispielshalber erläutert. Es zeigen: Fig. 1 ein als Blockschaltbild ausgeführtes elektrisches Schaltbild einer dynamischen Halbleiterspeichervorrichtung mit den zur Erzielung des fehlertoleranten Betriebs nach der Erfindung verwendeten Merkmalen, Fig. 2a - 2g zeitabhängige Diagramme zur Darstellung von Spannungen oder anderen Bedingungen an verschiedenen Abschnitten der Halbleiterspeichervorrichtung von Fig. 1, Fig. 3a und 3b ein elektrisches Schaltbild eines Teils der Speichervorrichtung von Fig. 1 mit den zur Erzielung des fehlertoleranten Betriebs nach der Erfindung angewendeten Merkmalen in einer dynamischen Speichermatrix Fig. 4 ein genaues elektrisches Schaltbild der Komparatorschaltung von Fig. 1 und Fig. 3b, Fig. 5 eine stark vergrößerte Draufsicht auf einen kleinen Abschnitt der Halbleiterspeichermatrix von Fig. 1, Fig. 6a - 6f Schnitte der Speichervorrichtung von Fig. 5 längs der Linien a-a, b-b, c-c und d-d in Fig. 5, und Fig. 7 und 8a - 8f eine weitere Ausführungsform der Erfindunc In Figur 1 ist eine fehlertolerante Speichervorrichtung nach der Erfindung in Form eines Blockschaltbildes dargestellt. Es handelt sich dabei um einen dynamischen Schreib/Lese-Speicher mit Direktzugriff, der typischerweise mit Hilfe eines unter Erzielung der Selbstjustierung ausgeführten N-Kanal-Silicium-Gat-MOS-Prozesses hergestellt wird. Die gesamte Speichervorrichtung von Fig. 1 ist in einem Siliciumplättchen mit einer Fläche von etwa 0,2 cm2 (1/30 inch2) enthalten, das typischerweise in einem üblichen Dual-in-line-Gehäuse untergebracht ist Die Speichervorrichtung enthält in diesem Beispiel eine Speichermatrix 10 aus 65 536 Zellen in einem regelmäßigen Muster aus 256 Zeilen und 256 Spalten, wobei die Matrix in zwei Hälften 10a und 10b mit jeweils 32 768 Zellen aufgeteilt ist.The invention will now be explained by way of example with reference to the drawing. 1 shows an electrical circuit diagram of a block diagram dynamic semiconductor memory device with the to achieve the fault tolerant Operating features used according to the invention, Figures 2a-2g Time-dependent diagrams to represent stresses or other conditions at different sections of the semiconductor memory device of FIG. 1, FIG. 3a and 3b show an electrical circuit diagram of part of the memory device of FIG. 1 with those used to achieve fault tolerant operation according to the invention Features in a dynamic memory matrix Fig. 4 is a detailed electrical circuit diagram the comparator circuit of Fig. 1 and Fig. 3b, Fig. 5 is a greatly enlarged plan view onto a small portion of the semiconductor memory array of Figure 1, Figures 6a-6f Sections of the memory device of Figure 5 along lines a-a, b-b, c-c and d-d in Fig. 5, and Figs. 7 and 8a-8f a further embodiment of the invention Figure 1 is a fault tolerant memory device according to the invention in form shown in a block diagram. It is a dynamic one Random access read / write memory, typically using an under Achieving the self-alignment performed N-channel silicon gate MOS process manufactured will. The entire memory device of Figure 1 is in a silicon wafer with an area of about 0.2 cm2 (1/30 inch2), which is typically in housed in a conventional dual-in-line package containing the storage device in this example a memory matrix 10 of 65,536 cells in a regular Pattern of 256 rows and 256 columns, with the matrix in half 10a and 10b is divided with 32,768 cells each.

Von den 256 Zeilenleitungen (auch X-Leitungen) liegen 128 in der Matrixhälfte 10a und 128 in der Matrixhälfte 1Ob.128 of the 256 row lines (also X lines) are located in the matrix half 10a and 128 in the matrix half 10b.

Die 256 Spaltenleitungen (auch Y-Leitungen genannt) sind jeweils halbiert, wobei jeweils eine Hälfte in einer der Matrixhälften 10a und 10b liegt. In der Mitte der Matrix befinden sich 256 Leseverstärker 11; es handelt sich dabei um bistabile Differenzschaltungen, wie sie in der US-PS 4 081 701 beschrieben sind. Jeder Leseverstärker ist an die Mitte einer Spaltenleitung angeschlossen, so daß in jeder Seite jedes Leseverstärkers über eine Spaltenleitungshälfte 128 Speicherzellen verbunden sind. Der Halbleiter-Chip erfordert nur eine einzige Versorgungsspannung Vdd von 5V zusammen mit einem Masseanschluß Vss.The 256 column lines (also called Y-lines) are halved, one half each lying in one of the matrix halves 10a and 10b. In the middle there are 256 sense amplifiers 11 in the matrix; they are bistable Differential circuits as described in U.S. Patent 4,081,701. Any sense amplifier is connected to the middle of a column line so that each Sense amplifier are connected via a column line half 128 memory cells. The semiconductor chip only requires a single supply voltage Vdd of 5V combined with a ground connection Vss.

Ein Zeilenadressendecodierer 12, der in zwei Hälften geteilt ist, ist mit Hilfe von sechzehn Leitungen 13 an acht Adressenpuffer 14 angeschlossen. An die Eingänge der Adressenpuffer 14 wird über acht Adresseneingabeleitungen 15 eine aus acht Bits bestehende X-Adresse AO-A7 angelegt. Der Zeilenadressendecodierer 12 bewirkt die Auswahl einer der 256 Zeilenleitungen, die durch eine 8-Bit-X-Adresse AO-A7 an den Adresseneingabeleitungen 15 angegeben wird. Wenn die ausgewählte Zeilenleitung in der Hälfte 10b der Zellenmatrix liegt, dann wird eine Blindzellenzeile 16 auf der anderen Seite der Leseverstärker 11 ebenfalls aktiviert, während bei Auswahl einer Zeilenleitung in der Hälfte 10a eine Blindzellenzeile 17 aktiviert wird. Die Adressensignale an den Adresseneingabeleitungen 15 werden multiplexiert; die Y-Adresse A8-A15 wird ebenfalls an diese Eingabeleitungen angelegt, und sie wird in einer Gruppe aus acht Puffern 18 festgehalten, von denen sie dann über Leitungen 22 an Spaltendecodierer 19, 20 und 21 angelegt wird. Die Spaltendecodierer 19 und 20 führen auf der Basis der Bits A8-A13 eine 4-aus-256-Auswahl durch, so daß auf der Basis von sechs Bits A8-A13 aus der aus acht Bits bestehenden Y-Adresse A8-A15 eine Gruppe aus vier Spalten mit Gruppen aus vier Leitungen 23 für nicht negierte Daten und Leitungen 24 für negierte Daten verbunden wird. Ein l-aus-4-Decodierer 21 wählt zwei der vier Leitungspaare 23 und 24 aus, was auf der Basis der zwei Bits A14 und A15 der 8-Bit-Y-Adresse durchgeführt wird, und er verbindet das ausgewählte Paar über zwei Leitungen 26 mit einer Daten-Eingabe/Ausgabe-Steuerschaltung 25. Ein einzelnes Datenbit wird über eine Eingangsklemme 27 einem Dateneingabe-Halteglied 28 zugeführt, dessen Ausgang mit der Daten-Eingabe/ Ausgabe-Steuerschaltung 25 verbunden ist. Das Halteglied 28 kann ebenso wie die Adressenpuffer 14 aufgebaut sein. Ein Ausgangsdatenbit wird von der Steuerschaltung 25 über einen Puffer 29 an eine Datenausgabeklemme 30 angelegt.A row address decoder 12 divided in half, is connected to eight address buffers 14 by means of sixteen lines 13. Eight address input lines 15 are used to connect to the inputs of the address buffer 14 an X address AO-A7 consisting of eight bits is created. The row address decoder 12 causes the selection of one of the 256 row lines, which are defined by an 8-bit X address AO-A7 is specified on the address input lines 15. When the selected row lead is in the half 10b of the cell matrix, then a dummy cell row 16 is on the other side of the sense amplifier 11 is also activated while on selection a row line in the half 10a a dummy cell row 17 is activated. the Address signals on the address input lines 15 are multiplexed; the Y address A8-A15 is also applied to these input lines, and it is stored in a Group of eight buffers 18 held, of which they are then connected via lines 22 Column decoders 19, 20 and 21 is applied. The column decoders 19 and 20 lead makes a 4-out-of-256 selection based on bits A8-A13 so that on the base of six bits A8-A13 from the eight-bit Y address A8-A15 a group of four columns with groups of four lines 23 for non-negated Data and lines 24 for negated data is connected. A 1 out of 4 decoder 21 selects two of the four line pairs 23 and 24 based on the two bits A14 and A15 of the 8-bit Y address is carried out, and it connects the selected one Pair over two lines 26 with a data input / output control circuit 25. A single data bit becomes a data input latch via an input terminal 27 28, the output of which is connected to the data input / output control circuit 25 is. The holding element 28 can be constructed in the same way as the address buffer 14. A Output data bit is sent from the control circuit 25 via a buffer 29 to a data output terminal 30 created.

Die Zeilenadresse muß an den Andresseneingabeanschlüssen 15 erscheinen, wenn an einen Eingang 31 ein Zeilenadressen-Abtastsignal RAS (Fig. 2a) angelegt wird. In der gleichen Weise muß die Spaltenadresse erscheinen, während an einen Eingang 32 ein Spaltenadressen-Abtastsignal CAS (Fig. 2b) angelegt wird. Ein Lese/Schreib-Steuersignal W an einem Eingang 33 ist ein weiteres Steuersignal für die Halbleiterspeichervorrichtung. Diese drei Eingangssignale werden einer Taktgenerator- und Steuerschaltung 34 zugeführt, die eine große Anzahl von Takt- und Steuersignalen zur Festlegung des Betriebs der verschiedenen Teile der Speichervorrichtung erzeugt. Wenn das Signal RAS einen niedrigen Wert annimmt, wie in Fig. 2a zu erkennen ist, veranlassen von diesem Signal RAS abgeleitete Signale die Puffer 14, die dann an den Adresseneingabeleitungen 15 erscheinenden acht Bits AO-A7 anzunehmen und festzuhalten. Wenn das Signal CAS nach Fig. 2b einen niedrigen Wert annimmt, veranlassen die in der Schaltung 34 erzeugten Taktsignale die Puffer 18, die Spaltenadresse A8-A15 an den Adresseneingabeleitungen 15 festzuhalten. Die Zeilenadresse AO-A7 und die Spaltenadresse A8-A15 müssen während der in Fig. 2c angegebenen Zeitperioden gültig sein. Für einen Lesezyklus muß das Signal W am Eingang 33 während der in Fig. 2d angegebenen Zeitperiode einen hohen Wert haben, und das Ausgangssignal an der Datenausgabeklemme 30 ist während der in Fig. 2e zu erkennenden Zeitperiode gültig. Für einen Schreibzyklus muß des Signal W gemäß Fig. 2f einen niedrigen Wert haben, und das Eingangsdatenbit an der Klemme 27 muß während der in Fig. 2g zu erkennenden Zeitperiode gültig sein.The line address must appear at address input connections 15, when a row address scanning signal RAS (FIG. 2a) is applied to an input 31 will. In the same way, the column address must appear while at one Input 32 a column address scanning signal CAS (Fig. 2b) is applied. A read / write control signal W at an input 33 is a further control signal for the semiconductor memory device. These three input signals are fed to a clock generator and control circuit 34, which have a large number of clock and control signals defining the operation of the different parts of the storage device generated. When the RAS signal is low Assumes value, as can be seen in Fig. 2a, caused by this signal RAS derived signals the buffers 14, which then appear on the address input lines 15 eight bits AO-A7 to be accepted and retained. When the signal CAS of Fig. 2b a assumes a low value, cause the clock signals generated in circuit 34 the buffers 18, the column address A8-A15 on the address input lines 15 to hold on. The row address AO-A7 and the column address A8-A15 must be during of the time periods indicated in FIG. 2c must be valid. For a read cycle it must Signal W at input 33 goes high during the time period indicated in FIG. 2d Have value, and the output signal at the data output terminal 30 is during the valid time period to be recognized in FIG. 2e. For a write cycle, the signal W according to FIG. 2f have a low value, and the input data bit at the terminal 27 must be valid during the time period seen in FIG. 2g.

Soweit sie bisher beschrieben wurde, ist die dynamische Speichervorrichtung allgemein ebenso aufgebaut, wie in der US-PS 4 081 701 oder auch in den unten noch näher erwähnten Aufsätzen in der Zeitschrift 'Electronics" beschrieben, mit der Ausnahme, daß der Spaltendecodierer einen 4-aus-256-Decodierer 19, 20 in der Speichermatrix und einen 1-aus-4-Decodierer 21 am Datenausgang enthält, wie in der Patentanmeldung P. 29 35 121.1oder auch in "Electronics" vom 26. September, Seiten 109-116, beschrieben ist.As far as described so far, the dynamic storage device is generally constructed in the same way as in US Pat. No. 4,081,701 or also in those below described in more detail articles in the magazine 'Electronics ", with the Exception that the column decoder has a 4-of-256 decoder 19, 20 in the memory matrix and a 1-out-of-4 decoder 21 at the data output, as in the patent application P. 29 35 121.1 or also in "Electronics" of September 26th, pages 109-116 is.

Nach der Erfindung wird ein fehlertoleranter Betrieb erhalten, in dem eine Ersatzspalte 35 mit Speicherzellen verwendet wird, die mit den Zellen in der Matrix 10 übereinstimmen, und in dem eine Matrix 34 aus elektrisch programmierbaren Zellen (EPROM-Zellen) verwendet wird, die die Adresse schlechter Zellen in der Matrix 1C speichert. Die Zeilen der EPROM-Matrix 36 liegen mit den Zeilenleitungen in der Matrix 10 in einer Linie, und sie empfangen das gleiche Zeilenauswählsignal aus den Zeilendecodierern 12 wie die Matrix 10. Die Spalten der EPROM-Matrix 36 sind mit Eingängen einer Komparatorschaltung 37 verbunden, die auch die Spaltenadressen A8-A15 empfängt.According to the invention, fault tolerant operation is obtained, in a replacement column 35 is used with memory cells that correspond to the cells in the matrix 10 match, and in which a matrix 34 of electrically programmable Cells (EPROM cells) are used that address the bad cells in the matrix 1C stores. The rows of the EPROM matrix 36 lie with the row lines in the Matrix 10 in a line, and they receive the same row selection signal the row decoders 12 as the matrix 10. The columns of the EPROM matrix 36 are connected to inputs of a comparator circuit 37 which also contains the column addresses A8-A15 is receiving.

Wenn die für eine Leseoperation oder eine Schreiboperation eingegebene Adresse mit der Adresse einer fehlerhaften Zelle übereinstimmt, wird ersatzweise ein Datenbit aus der Spalte 35 eingesetzt, in dem von den Wählschaltungen 38 die Eingabe/ Ausgabe-Leitungen 36 (anstelle mit der adressierten Spalte) mit der Ersatzspalte 35 verbunden werden.If the entered for a read operation or a write operation Address with the address of a faulty cell matches, a data bit from column 35 is used as a substitute, in that of the selection circuits 38 with the input / output lines 36 (instead of the addressed column) of the replacement column 35 are connected.

Die EPROM-Matrix 36 und die Ersatzspalte 35 weisen jeweils Blindzellenzeilen 16' und 17' auf, die mit den Zeilen 16 und 17 der Matrix 10 übereinstimmen und Fortsetzungen dieser Zeilen darstellen. Auch die Leitungen 23 für nicht negierte Daten und die Leitungen 24 für negierte Daten erstrecken sich durch diesen Teil der Matrix Für die Spalten der EPROM-Matrix und für die Ersatzspalte 35 werden Leseverstärker 11' benutzt; diese Leseverstärker sind ebenso aufgebaut wie die Leseverstärker 11 für die Matrix 10.The EPROM matrix 36 and the replacement column 35 each have dummy cell rows 16 'and 17', which correspond to lines 16 and 17 of matrix 10, and continuations these lines represent. The lines 23 for non-negated data and the Lines 24 for negated data extend through this part of the matrix For the columns of the EPROM matrix and for the replacement column 35 are sense amplifiers 11 ' used; these sense amplifiers are constructed in the same way as the sense amplifiers 11 for the matrix 10.

Es ist von großer Bedeutung, daß die für die Durchführung einer Leseoperation oder einer Schreiboperation gemäß Fig. 2 benötigte Zeit beim Betrieb des fehlertoleranten Systems nicht übermäßig verlängert wird. In der erfindungsgemäßen Speichervorrichtung werden die durch das Vergleichs- und Ersatzverfahren verursachten zusätzlichen Verzögerungen auf einem Minimum gehalten. Die Ersatzspalte 35 und die EPROM-Matrix 36 empfangen die gleichen Ausgangssignale des Zeilendecodierers 12 wie die Matrix 10 am gleichen Zeitpunkt bR.It is very important that the read operation is carried out or a write operation according to FIG. 2 required time in the operation of the fault tolerant System is not excessively extended. In the storage device according to the invention the additional delays caused by the settlement and substitute proceedings kept to a minimum. The replacement column 35 and the EPROM matrix 36 are received the same output signals of the row decoder 12 as the matrix 10 on the same Point in time bR.

Das Ausgangssignal der Ersatzspalte 35 wird am gleichen Zeitpunkt wie das Ausgangssignal der Spalten der Matrix 10 erzeugt, da die X-Adressen und die Blindzeilenadressen an beiden Stellen gleichzeitig auftreten und die Leseverstärker alle am Zeitpunkt bS betätigt werden. Die Komparatorschaltungen 37 empfangen die Spaltenadresse A8-A15 am gleichen Zeitpunkt wie die Spaltendecodierer 19, 20, 21, und sie arbeiten etwa mit der gleichen Geschwindigkeit. Die Spaltendecodierung beginnt allgemein am Zeitpunkt bc.The output of the substitute column 35 is at the same time how the output of the columns of the matrix 10 is generated, since the X addresses and the dummy line addresses occur simultaneously in both places and the sense amplifiers all are actuated at the point in time bS. The comparator circuits 37 receive the Column address A8-A15 at the same time as the column decoders 19, 20, 21, and they work about the same speed. Column decoding begins generally at time bc.

Es ist auch von Bedeutung, daß die Größe des Hableiterplättchens durch Hinzufügen der Fehlertoleranzschaltung nicht wesentlich zunimmt. Die Größe der einen Ersatz spalte 35 ist im Vergleich zu den 256 Spalten in der Speichermatrix 10 unbedeutend, und die neun Spalten der EPROM-Matrix 36 sind klein im Vergleich zu bisher angewendeten Anordnungen für die Erzielung einer vergleichbaren Funktion. Die Komparatorschaltungen 37 und die Wählschaltungen 38 haben eine unbedeutende Größe.It is also important that the size of the conductor plate is by Adding the fault tolerance circuit does not increase significantly. The size of the one Replacement column 35 is insignificant compared to the 256 columns in memory matrix 10, and the nine columns of the EPROM matrix 36 are small compared to those previously used Arrangements for achieving a comparable function. The comparator circuits 37 and the selection circuits 38 are insignificant in size.

Zum Programmieren der Zellen der EPROM-Matrix 36 nach dem Abschlußtest bei der Herstellung der Speichervorrichtung wird an einen Eingangsstift 39 eine Programmierspannung Vp von etwa +25V angelegt. Diese Spannung wird vom Zeilendecodierer 12 an die ausgewählte Zeile und von den Programmierschaltungen (bei 37) an die ausgewählte Spalte angelegt. Zum Programmieren einer speziellen Spaltenadresse in den EPROM-Zellen werden die Zeilen- und Spalten-Adressenbits für eine fehlerhafte Zelle an die Adresseneingabeleitungen 15 in der üblichen Folge (Fig. 2a-2c) angelegt, worauf dann an den Eingangsstift 39 eine Programmierspannung Vp angelegt wird. Dies bewirkt dann die Programmierung der EPROM-Zellen dieser Zeilenleitung und an dieser Spaltenadresse; dies bedeutet, daß die nicht angeschlossene Gate-Elektrode aufgrund des Tunneleffekts mit Elektronen aufgeladen wird. Im Anschluß daran weist ein -programmierter EPROM-Transistor einen hohen Schwellenwert über 5V auf, so daß er nicht einschaltet, wenn er im Verlauf normaler Lese- oder Schreiboperationen adressiert wird.For programming the cells of the EPROM matrix 36 after the final test when the memory device is manufactured, an input pin 39 is provided with a Programming voltage Vp of about + 25V applied. This voltage is used by the row decoder 12 to the selected row and from the programming circuits (at 37) to the selected one Column created. For programming a special column address in the EPROM cells become the row and column address bits for a defective cell on the address input lines 15 is applied in the usual sequence (Fig. 2a-2c), whereupon to the input pin 39 a programming voltage Vp is applied. This then effects the programming the EPROM cells of this row line and at this column address; this means, that the non-connected gate electrode due to the tunnel effect with electrons being charged. Following this, a programmed EPROM transistor has a high threshold above 5V so it doesn't turn on when it's on normal read or write operations.

In Fig. 3a ist ein Abschnitt der Speichermatrix 10 in schematischer Form dargestellt. Vier gleiche Leseverstärker 11 sind in der Mitte der Matrix angeordnet; sie sind an vier Spaltenleitungshälften 40a, 40b angeschlossen. Dreiundsechzig weitere Gruppen aus vier Leseverstärkern und Spaltenleitungen sind in der Speichermatrix 10 enthalten. Mit jeder Spaltenleitungshälfte 40a, 40b sind 128 1-Transistor-Zellen verbunden, die jeweils einen Speicherkondensator 41 und einen Transistor 42 enthalten. Die Zellen sind so aufgebaut, wie in den Patentanmeldungen P 27 01 073.7 und P 27 41 152.5 und in der US-PS 4 012 757 oder auch in den unten genannten Aufsätzen in der Zeitschrift "Electronics" beschrieben ist. Mit den Steuerelektroden aller Transistoren 42 in jeder Zeile sind Zeilenleitungen 43 verbunden. In der Matrix sind 256 gleiche Zeilenleitungen 43 enthalten, wobei jeweils 128 auf jeder Seite der Leseverstärker 11 liegen. Mit jeder Spaltenleitungshälfte 40a oder 40b ist auch eine Blindzelle 16 oder 17 verbunden, die aus einem Speicherkondensator 44, einem Zugriffstransistor und einem Vorentladetransistor 46 besteht. Die Steuerelektroden aller Blindzellen in einer Zeile sind an eine Leitung 47 oder 48 angeschlossen. Wenn die Zeilenadresse eine der Leitungen 43 auf der linken Seite beim Autreten des Taktsignals bR auswählt, werden die zugehörigen Transistoren 42 eingeschaltet, damit die Kondensatoren 41 dieser ausgewählten Zeile mit den Spaltenleitungshälften 40a verbunden werden, während gleichzeitig die Blindzellen-Auswahlleitung 48 auf der anderen Seite aktiviert wird, was dazu führt, daß die Kondensatoren 44 aller Blindzellen 17 mit der Spaltenleitungshälfte 40b verbunden werden. Die Kapazität des Blindzellenkondensators 44 beträgt etwa ein Drittel der Kapazität des Speicherzellenkondensators 41. Jede Blindzelle wird vor jedem aktiven Zyklus mittels ihres Transistors 46 auf den Signalwert "O" vorgeladen.In Fig. 3a a portion of the memory matrix 10 is in schematic form Shape shown. Four identical sense amplifiers 11 are arranged in the middle of the matrix; they are connected to four column line halves 40a, 40b. Sixty-three more groups of four sense amplifiers and column lines are included in the memory matrix 10. 128 1-transistor cells are connected to each column line half 40a, 40b, each containing a storage capacitor 41 and a transistor 42. the Cells are constructed as in patent applications P 27 01 073.7 and P 27 41 152.5 and in US Pat. No. 4,012,757 or in the articles mentioned below in US Pat Electronics magazine is described. With the control electrodes of all transistors 42 in each row, row lines 43 are connected. There are 256 equal in the matrix Row lines 43 contain, with 128 on each side of the sense amplifier 11 lie. With each column line half 40a or 40b there is also a dummy cell 16 or 17, consisting of a storage capacitor 44, an access transistor and a pre-discharge transistor 46. The control electrodes of all dummy cells in a row are connected to a line 47 or 48. If the line address selects one of the lines 43 on the left when the clock signal bR occurs, the associated transistors 42 are switched on, so that the capacitors 41 of this selected row are connected to the column line halves 40a, while at the same time the dummy cell selection line 48 is activated on the other side, which leads to the fact that the capacitors 44 of all dummy cells 17 with the column line half 40b are connected. The capacitance of the dummy cell capacitor 44 is approximately one third of the capacity of the memory cell capacitor 41. Each dummy cell becomes precharged to the signal value "O" by means of its transistor 46 before each active cycle.

Die Leseverstärker 11 und 11' sind bistabile Verstärker, wie sie in herkömmlichen dynamischen Direktzugriffsspeichern verwendet werden; verschiedene Arten solcher geeigneter Leseverstärker sind in den US-PSen 3 909 631, 4 050 061, 4 081 701 4 061 999 oder in der Zeitschrift "Electronics" vom 13. September 1973, Seiten 116-121, vom 19. Februar 1976, Seiten 116-121, vom 13. Mai 1976, Seiten 81-86, oder vom 28. September 1978, Seiten 109-116, beschrieben. Wenn ein Lesebefehl bS angelegt wird, wird eine kleine Spannungsdifferenz zwischen den zwei Spaltenleitungshälften 40a und 40b festgestellt und auf einen vollen digitalen Signalpegel verstärkt.The sense amplifiers 11 and 11 'are bistable amplifiers as shown in FIG conventional dynamic random access memories are used; different Types of such suitable sense amplifiers are disclosed in U.S. Patents 3,909,631, 4,050,061, 4,081,701 4,061,999 or in Electronics magazine dated September 13th 1973, Pages 116-121, of February 19, 1976, pages 116-121, of May 13, 1976, pages 81-86, or of September 28, 1978, pp. 109-116. If a read command bS is applied, there will be a small voltage difference between the two column line halves 40a and 40b are detected and amplified to a full digital signal level.

Eine Seite nimmt dabei den Massewert Vss an, und die andere Seite nimmt den Versorgungspannungswert Vdd an.One side assumes the mass value Vss, and the other side assumes the supply voltage value Vdd.

Die Spaltendecodierschaltungen 19 und 20 befinden sich im Raum zwischen den Leseverstärkern 11 und den Gruppen aus vier Eingabe/Ausgabe-Leitungen 23 und 24. Die Spaltenadressenbits A8-A13 und ihre Komplemente A8-A13 werden an die Eingänge der Spaltendecodierer 19 und 20 angelegt, und eine 4-aus-256-Spaltenauswahl an vierundsechzig Leitungen 49 mit dem Signal führt zum Einschalten der Transistoren 50 und 51 für vier Spalten leitungen, so daß diese mit den Eingabe/Ausgabe-Leitungen 23 und 24 verbunden werden.The column decoder circuits 19 and 20 are in the space between the sense amplifiers 11 and the groups of four input / output lines 23 and 24. The column address bits A8-A13 and their complements A8-A13 are applied to the inputs the column decoders 19 and 20 are applied, and a 4-of-256 column selection on sixty-four Lines 49 with the signal leads to the switching on of transistors 50 and 51 for four column lines, so that these with the input / output lines 23 and 24 get connected.

In Fig. 3b sind die Zeilenwählleitungen 43 und die Blindzeilenwählleitungen 47 und 48 zu erkennen, die sich durch die Ersatzspalte 35 und die neun Spalten der EPROM-Matrix 36 erstrecken. Wie in der Datenspeichermatrix 10 werden Leseverstärker 11' verwendet. Die Ersatzspalte 35 enthält 256 herkömmliche Speicherzellen mit Transistoren 42 und Kondensatoren 41, wie in der Speichermatrix 10. Der Ausgang der Ersatz spalte führt von den Spaltenleitungen 40a, 40b über Eingabe/Ausgabe-Leitungen 52 und 53 zu den Wählschaltungen 38, die auch ein Ausgangssignal aus den 1-aus-4-Decodierschaltungen 21 empfangen (oder an diese ein Signal abgeben). Die Eingabe/Ausgabe-Leitungen 26 werden auf. diese Weise entweder an die Ersatzspalte 35 über die Leitungen 52, 53 (wenn die adressierte Zelle fehlerhaft ist) oder an die ausgewählte Spalte in der Speichermatrix 10 über Leitungen 23, 24 sowie die Decodierschaltung 21 (falls die adressierte Zelle einwandfrei ist) angelegt, was vom Zustand der Wählschaltung 38 abhängt. Die Komparatorschaltung 37 steuert die Wählschaltung 38 auf der Basis von Eingangssignalen, die aus allen Spaltenleitungen in der EPROM-Matrix 36 empfangen werden, sowie auf der Basis der Spaltenadressenbits A8-A15.In Figure 3b, the row select lines are 43 and the dummy row select lines 47 and 48 can be seen, which are divided by the replacement column 35 and the nine columns of the EPROM matrix 36 extend. As in the data storage array 10, sense amplifiers are used 11 'used. The replacement column 35 contains 256 conventional memory cells with transistors 42 and capacitors 41, as in the memory matrix 10. The output of the replacement column leads from column lines 40a, 40b via input / output lines 52 and 53 to the selection circuits 38 which also receive an output from the 1-out-of-4 decoding circuits 21 received (or send a signal to them). The input / output lines 26 will be on. in this way either to the replacement column 35 via the lines 52, 53 (if the addressed cell is incorrect) or to the selected column in the Memory matrix 10 via lines 23, 24 and the Decoding circuit 21 (if the addressed cell is correct) is applied, which depends on the state of the selection circuit 38 depends. The comparator circuit 37 controls the selection circuit 38 on the basis of input signals received from all of the column lines in the EPROM matrix 36 as well as based on the column address bits A8-A15.

In der EPROM-Matrix 36 enthält jede Matrixhälfte 36a oder 36b insgesamt neun Spaltenleitungen 36-1 bis 36-9 und 9x128 (bei insgesamt 9x256 oder 2 304) EPROM-Zellen 55 mit nicht angeschlossenen Gate-Elektroden. Diese Zellen sind so aufgebaut, wie in den US-PSen 4 122 509, 4 122 544 oder 3 984 822 beschrieben ist. Jede Zelle enthält eine an eine der Zeilenleitungen 43 angeschlossene Steuerelektrode 56, eine von der Steuerelektrode und vom Kanal isolierte, nicht angeschlossene Gate-Elektrode 57, sowie Source- und Drain-Zonen 58 und 59, die an die Spaltenleitungen 36-1, usw., bzw. an die Masseleitungen 60 angeschlossen sind. Eine solche EPROM-Zelle kann dadurch programmiert werden, daß an die Steuerelektrode und die Source-Drain-Strecke eine hohe Spannung Vp von etwa +25V angelegt wird, so daß ein hoher Strom durch den Kanal fließt; dies führt dazu, daß aufgrund des Tunneleffekts Elektronen die nicht angeschlossene Gate-Elektrode negativ aufladen. Die Ladung auf der nicht angeschlossenen Gate-Elektrode hat einen hohen, über der üblichen Versorgungsspannung von +5V liegenden Schwellenwert zur Folge. Im ungeladenen Zustand liegt der Schwellenwert beim üblichen Wert von etwa +0,8V.In the EPROM matrix 36, each matrix half contains 36a or 36b as a whole nine column lines 36-1 to 36-9 and 9x128 (for a total of 9x256 or 2 304) EPROM cells 55 with gate electrodes not connected. These cells are built like in U.S. Patents 4,122,509, 4,122,544 or 3,984,822. Each cell contains a control electrode 56 connected to one of the row lines 43, one of the control electrode and the channel-insulated, disconnected gate electrode 57, as well as source and drain regions 58 and 59, which are connected to column lines 36-1, etc., or are connected to the ground lines 60. Such an EPROM cell can thereby be programmed that to the control electrode and the source-drain path a high voltage Vp of about + 25V is applied, so that a high current through the channel flows; This leads to the fact that electrons are not connected due to the tunnel effect Charge gate electrode negatively. The charge on the unconnected gate electrode has a high threshold value above the usual supply voltage of + 5V result. In the uncharged state, the threshold value is the usual value of about + 0.8V.

Die ersten acht Spalten 36-1 bis 36-8 der EPROM-Matrix 36 enthalten die Spaltenadresse fehlerhafter Zellen in jeder Zeile, falls solche Zellen vorhanden sind. Dies bedeutet, daß beim Adressieren einer gegebenen Zeilenleitung 43 und bei Vorhandensein einer fehlerhaften Zelle in dieser Zeile die aus acht Bits bestehende Spaltenadresse (A8-A15) dieser Zelle in die acht Zellen 55 der Matrix 36 für diese Zeile programmiert wird. Wenn diese Zeilenleitung 43 aktiviert wird, bewirken die Steuerelektroden dieser acht Zellen das Einschalten der Zellen, so daß diejenigen Spaltenleitungen 36-1 bis 36-8 entladen werden, deren nicht angeschlossenen Gate-Elektroden ungeladen sind, währen diejenigen nicht entladen werden, deren nicht angeschlossene Gate-Elektroden geladen sind. In der gleichen Weise wie das Signal an der ausgewählten Leitung 43 beim Signal bR für die Durchführung eines Zugriffs-R zyklus einen hohen Wert annimmt, geht auch das Signal an der Blindzellen-Zeilenleitung 7 oder 48 auf der anderen Seite auf einen hohen Wert über, worauf das Taktsignal bS auftritt und die Leseverstärker 11' aktiviert; auf diese Weise werden die Signale an den Spaltenleitungen 36-1 bis 36-8 auf einen vollen digitalen Pegel, d.h. auf Vdd oder Vss eingestellt.The first eight columns 36-1 through 36-8 of the EPROM matrix 36 contain the column address of defective cells in each row, if any are. This means that when addressing a given row line 43 and at The presence of a faulty cell in this row is the eight-bit cell Column address (A8-A15) of this cell in the eight cells 55 of the Matrix 36 is programmed for this line. When this row line 43 is activated the control electrodes of these eight cells cause the cells to be switched on, so that those column lines 36-1 to 36-8 are discharged whose unconnected Gate electrodes are uncharged, while those are not discharged, theirs are not connected gate electrodes are charged. In the same way as the signal on the selected line 43 at the signal bR for the execution of an access-R cycle assumes a high value, the signal also goes to the dummy cell row line 7 or 48 on the other hand to a high value over which the clock signal bS occurs and the sense amplifier 11 'is activated; this way the signals on column lines 36-1 through 36-8 to a full digital level, i.e., to Vdd or Vss set.

Die gerade vorhandene Spaltenadresse von den Adresseneingabeleitungen 15 wird an den Komparator 37 angelegt; wenn diese Adresse mit der Fehlerspaltenadresse übereinstimmt, die aufgrund der eben beschriebenen Operation an den Leitugen 36-1 bis 36-8 erzeugt wird, veranlaßt ein Ausgangssignal an einer Leitung 61 die Wählschaltung 38, die Leitung 26 mit der Ersatzspalte 35 über die Leitungen 52, 53 zu verbinden. Wenn keine bereinstimmung vorliegt, veranlaßt das Ausgangssignal an der Leitung 61 die Wählschaltung 38, die Eingabe/Ausgabe-Leitungen 26 über die Decodierer 21 und die Leitungen 23, 24 mit der Datenspeichermatrix 10 zu verbinden.The current column address from the address input lines 15 is applied to the comparator 37; if this address coincides with the error column address agrees, which due to the operation just described on the lines 36-1 through 36-8 is generated, an output on line 61 causes the selection circuit 38 to connect the line 26 to the replacement column 35 via the lines 52, 53. If there is no match, causes the output on the line 61 the selection circuit 38, the input / output lines 26 via the decoders 21 and to connect the lines 23, 24 to the data storage matrix 10.

Die neunte Spaltenleitung 36-9 der EPROM-Matrix 36 ist notwendig, damit der Ersatz der nullten oder ersten Spalte verhindert wird, wenn in der Speichermatrix 10 für die adressierte Zeile keine schlechten Zellen vorhanden sind. Beim Testen der fertiggestellten Speichervorrichtung wird die Betriebsfähigkeit jeder Zelle dadurch bestimmt, daß verschiedene Muster aus "1"- und "O"-Signalen in die Matrix 10 geschrieben und aus der Matrix 10 gelesen werden, worauf dann die EPROM-Matrix 36 in ausgewählter Weise mit den Spaltenadressen der einen schlechten Zelle in jeder Zeile programmiert wird; wenn keine schlechte Zelle vorhanden ist, dann werden in der EPROM-Matrix für diese Zeile keine Zellen programmiert.The ninth column line 36-9 of the EPROM matrix 36 is necessary so that the replacement of the zeroth or first column is prevented when in the memory array 10 there are no bad cells for the addressed row. When testing the completed storage device becomes the operability of each cell determined by putting different patterns of "1" and "O" signals in the matrix 10 written and off the matrix 10 can be read, whereupon EPROM array 36 selectively with the column addresses of the bad ones Cell in each line is programmed; if there is no bad cell, then no cells are programmed in the EPROM matrix for this row.

Damit dies von dem Zustand ~00000000" der Adresse A8 bis A15 unterschieden wird, ist die neunte Spalte 36-9 hinzugefügt; das Ausgangssignal dieser Spalte wird digital im Komparator 37 mit dem Zustand der Blindzellen-Zeilenleitung 47 oder 48 auf der gleichen Zeile des Leseverstärkers 11' verglichen. Wenn die adressierte Zelle an der Spalte 36-9 den Zustand "O" hat und an der Blindzellen-Zeilenleitung ebenfalls ein Signal mit dem Zustand "O" vorhanden ist, erfolgt kein Ersatz; wenn dagegen das neunte Bit mit dem Zustand 1 auftritt, kann der Ersatz immer dann vorgenommen werden, wenn die ersten acht Bits der Spalten 36-1 bis 36-8 mit ihren entsprechenden Adressenzuständen übereinstimmen. Auf diese Weise erfolgt keine fehlerhafte Substitution, jedoch kann für die ~00000000"-Spalte eine Substitution durchgeführt werden, wenn die schlechte Zelle-für diese Zeile nicht vorhanden ist.So that this is differentiated from the state ~ 00000000 "of addresses A8 to A15 is added the ninth column 36-9; the output of this column becomes digitally in the comparator 37 with the state of the dummy cell row line 47 or 48 compared on the same row of the sense amplifier 11 '. If the addressed Cell at column 36-9 has the state "O" and on the dummy cell row line If a signal with the status "O" is also present, no replacement takes place; if on the other hand, if the ninth bit occurs with the state 1, the replacement can always be carried out when the first eight bits of columns 36-1 through 36-8 match their corresponding Address states match. In this way there is no erroneous substitution, however, the ~ 00000000 "column can be substituted if the bad cell for that row does not exist.

In Fig. 4 ist ein genaues Schaltbild der Komparatorschaltung 37 sowie der Programmierschaltung dargestellt. Auf der rechten Seite wird jedes der acht Adressenbits A8 bis A15 an die Steuerelektrode eines der Transistoren 63b angelegt, während die Komplemente A8 bis A15 an die Steuerelektroden von Transistoren 63a auf der linken Seite angelegt werden.4 is a detailed circuit diagram of the comparator circuit 37 as well the programming circuit shown. On the right, there will be each of the eight Address bits A8 to A15 are applied to the control electrode of one of the transistors 63b, while the complements A8 to A15 to the control electrodes of transistors 63a on the left side.

Diese Transistoren liegen zwischen gemeinsamen Leitungen 64a oder 64b und vorgeladenen Schaltungspunkten 65a oder 65b.These transistors are between common lines 64a or 64a 64b and precharged nodes 65a or 65b.

Diese Schaltungspunkte werden beim Auftreten des Taktsignals V vor einem aktiven Zyklus durch Transistoren 66 nahezu c auf den Versorgungsspannungswert Vdd aufgeladen. Transistoren 67a oder 67b verbinden die Schaltungspunkte 65a oder 65b mit einer gemeinsamen Leitung 68, die zu allen Bits der Komparatorschaltung 37 führt. Die Steuerelektroden der Transistoren 67a oder 67b sind jeweils an eine zugehörige Spaltenleitungshälfte 36-1 bis 36-9 angeschlossen. Die Leitungen 64a und 64b werden beim Auftreten des Taktsignals V von Transistoren 69 nahezu auf den Vorspannungswert Vdd c vorgeladen. Für jede der Spaltenleitungen 36-1 bis 36-8, an der das Adressenbit tan A8 bis A15 oder A8 bis A15) verschieden vom Signalwert an der Spaltenleitung ist (wobei angenommen wird, daß letzteres in negativer Logik vorliegt) und die Spannung an der Spaltenleitung den Wert "1" hat, wird die gemeinsame Leitung 64a oder 64b über einen Transistor 70 nach Masse entladen. An der Steuerelektrode des Transistors 70 liegt das Taktsignal ##~ Dieses Taktsignal ist das gleiche Signal wie das Taktsignal bS das die Leseverstärker 11 und 11' aktiviert, jedoch ist es um einen geringen Betrag verzögert, so daß die Spaltenleitungen auf einen vollen digitalen Signalwert gesetzt werden, bevor das Signal bS' einen hohen Wert annimmt. Natürlich wird die gemeinsame Leitung 64a oder 64b über die Serientransistoren 63a, 67a (oder 63b, 6.7b) nicht entladen, wenn die Spannung an einer gegebenen Spaltenleitung 36-1 (usw.) den Massewert Vss hat, was bedeutet, daß die nicht angeschlossene Gate-Elektrode nicht geladen ist, weil der Transistor 67a (oder 67b) mit dem Massewert Vss an seiner Steuerelektrode gesperrt ist. Aufgrund der Arbeitsweise des Leseverstärkers muß an der einen Seite einer Spaltenleitung der Signalwert "O" liegen, wenn an der anderen Seite der Signalwert "1" vorhanden ist. Außerdem gilt, daß immer dann, wenn ein Transistor 63a für eine gegebene Spaltenleitung 36-1 bis 36-8 gesperrt ist, der Transistor 63b dieser Leitung eingeschaltet ist, weil an einer Steuerelektrode das Signal An und an der anderen das Signal An liegt. Die Wirkung dieser Schaltung 37 besteht darin, daß die Leitungen 64a und 64b bei jedem aktiven Zyklus bedingt entladen werden, wenn die Spaltenadresse A8-A15 nicht mit der in die EPROM-Zellen 55 der adressierten Zeile programmierten Adresse übereinstimmt.These circuit points are present when the clock signal V occurs an active cycle through transistors 66 almost c to the supply voltage value Vdd charged. Transistors 67a or 67b connect the circuit points 65a or 65b with a common line 68 leading to all bits of the comparator circuit 37 leads. The control electrodes of the transistors 67a or 67b are each connected to one associated column line half 36-1 to 36-9 connected. The lines 64a and 64b when the clock signal V occurs from transistors 69 almost to the Bias value Vdd c precharged. For each of the column lines 36-1 through 36-8, at which the address bit tan A8 to A15 or A8 to A15) different from the signal value on the column line (assuming the latter is in negative logic is present) and the voltage on the column line has the value "1", the common Discharge line 64a or 64b through a transistor 70 to ground. At the control electrode of the transistor 70 is the clock signal ## ~ This clock signal is the same signal like the clock signal bS that activates the sense amplifiers 11 and 11 ', but it is delayed by a small amount so that the column lines to a full digital signal value are set before the signal bS 'assumes a high value. Of course, the common line 64a or 64b is connected via the series transistors 63a, 67a (or 63b, 6.7b) does not discharge when the voltage is on a given column line 36-1 (etc.) has the ground value Vss, which means that the gate electrode is not charged because transistor 67a (or 67b) has the Vss ground value on its Control electrode is locked. Due to the way the sense amplifier works the signal value "O" is on one side of a column line when on the other Side the signal value "1" is present. In addition, whenever a Transistor 63a is blocked for a given column line 36-1 to 36-8, the Transistor 63b of this line is switched on because the Signal on and on the other the signal is on. The effect of this circuit 37 is that lines 64a and 64b conditionally discharge on each active cycle if the column address A8-A15 does not match that in the EPROM cells 55 of the addressed line matches the programmed address.

Die Arbeitsweise der neunten Spalte der Matrix 36 ist die gleiche wie bei den ersten acht Spalten, mit der Ausnahme, daß die Spannung an den Steuerelektroden der Trånsistoren 63a und 63b die Spannung an den Blindzellen-Zeilenleitungen 47 und 48 ist. Dies bewirkt die Entladung der Leitungen 64a, 64b bei jedem Zyklus, außer die nicht angeschlossene Gate-Elektrode der Zelle 55 der adressierten Zeile in der Spaltenleitung 36-9 ist aufgeladen, so daß diese Spaltenleitung auf dieser Seite im Zustand "1" verbleibt. Auf der mit der Zeilenadresse adressierten Seite wird der Transistor 67 nicht in den leitenden Zustand versetzt, weil die Blindzellen-Zeilenleitung den niedrigen Wert aufweist; die Blindzellen-Zeilenleitung auf der anderen Seite der adressierten Zeile hat stets einen hohen Signalwert. Dies bedeutet, daß jedesmal dann, wenn eine Spaltenadresse in eine Zeile der Matrix 36 programmiert ist, die neunte Spalte geladen wird (eine "1" in sie geschrieben wird).The operation of the ninth column of the matrix 36 is the same as for the first eight columns, with the exception that the voltage on the control electrodes of the transistors 63a and 63b, the voltage on the dummy cell row lines 47 and 48 is. This causes the lines 64a, 64b to discharge every cycle, except for the unconnected gate electrode of cell 55 of the addressed row in the column line 36-9 is charged, so that this column line is on this Page remains in the "1" state. On the side addressed with the line address the transistor 67 is not put into the conductive state because the dummy cell row line has the low value; the dummy cell row line on the other side the addressed line always has a high signal value. This means that every time when a column address is programmed into a row of the matrix 36, the ninth column is loaded (a "1" is written in it).

Es müssen zwei in Serie geschaltete Transistoren 71 eingeschaltet sein, damit eine Substitution durchgeführt werden kann. Die Steuerelektroden dieser zwei Transistoren 71 werden von Transistoren 72 beim Auftreten des Taktsignals 7 nahezu c auf den Versorgungsspannungswert Vdd vorgeladen. Wie es in Antivalenzschaltungen dieser Art üblich ist, werden Trenntransistoren 73 dazu verwendet, die Steuerelektroden der Transistoren 71 zu isolieren. Wenn die beiden Transistoren leiten, gelangt ein Taktsignal by, , das unmittelbar nach dem Übergang des Taktsignals bC auf einen hohen Wert auftritt, zur Leitung 61, so daß eine bistabile Schaltung aktiviert wird, die eine Schaltung des Typs ist, der als Eingangshalteglied oder als Zwischenausgabepuffer in einem herkömmlichen dynamischen Direktzugriffsspeicher verwendet wird. Wenn diese bistabile Schaltung den einen Zustand hat, leiten zwei Transistoren in der Wählschaltung 38, und es erfolgt keine Substitution; wenn sie den anderen Zustand hat, leiten zwei andere Transistoren, und es erfolgt eine Substitution.Two transistors 71 connected in series must be switched on so that a substitution can be made. The control electrodes of this two transistors 71 are replaced by transistors 72 when the clock signal 7 occurs almost c precharged to the supply voltage value Vdd. As it is in antivalence circuits this type is common, isolation transistors 73 are used to the control electrodes of the transistors 71 to isolate. When the two transistors conduct, one arrives Clock signal by, which immediately after the transition of the clock signal bC to a high value occurs to line 61, so that a bistable circuit is activated, which is a circuit of the type used as an input latch or as an intermediate output buffer in a conventional dynamic random access memory is used. When this bistable circuit has one state, two conduct Transistors in selector circuit 38 and no substitution is made; If you has the other state, two other transistors conduct and substitution occurs.

In Fig. 5 ist die geometrische Struktur eines Teils eines Halbleiterplättchens dargestellt, der einige EPROM-Zellen 55 sowie einige Zellen der Speichermatrix 10 mit Transistoren 42 und Kondensatoren 41 enthält. Diese Struktur läßt sich am besten unter Bezugnahme auf die Schnitte der Figuren 6a bis 6f verstehen. Die Zeilenleitungen 43 sind Metallstreifen, die an Kontaktbereichen 80 Verbindungen zu den Steuerelektroden 56 und an Kontaktbereichen 81 Verbindungen zu den Steuerelektroden 82 der Transistoren 42 in der Speichermatrix 10 herstellen. Die Steuerelektroden 56 sind durch polykristallines Silicium der zweiten Lage gebildet, während die nicht angeschlossenen Gate-Elektroden 57 von polykristallinem Silicium der ersten Lage gebildet sind. Die Spaltenleitungen 36-1, 36-2, usw. sind von N+-diffundierten Vertiefungszonen in der Siliciumfläche gebildet, die auch die Drain-Zonen 59 der Transistoren 55 bilden. In der gleichen Weise bilden N -Vertiefungszonen die Source-Zonen 58 und die Masseleitungen 60 in der Matrix 36. Die Spaltenleitungen 40a und 40b in der Datenspeichermatrix 10 sind ebenfalls von N -Vertiefungszonen gebildet, die die Drain-Zonen der Transistoren 42 bilden. Die Datenspeicherzellen in der Matrix 10 sind so aufgebaut, wie in den Patentanmeldungen P 27 01 073.7 und P 27 41 152.5 sowie in der Zeitschrift "Electronics" vom 28. September 1978, Seiten 109-116, erläutert ist. Ein Streifen 83 aus polykristallinem Silicium der ersten Lage bildet einen Belag jedes Kondensators 41; er wird auf der Versorgungsspannung Vdd gehalten, damit die Siliciumoberfläche invertiert wird, und er bildet den anderen Belag jedes Kondensators in einem Bereich 84, der auch die Source-Zone des Transistors 82 in jeder Zelle ist. Eine dünne thermische Oxidschicht 85 bildet das Dielektrikum der Kondensatoren 41 sowie den Gate-Isolator zwischen der nicht angeschlossenen Gate-Elektrode und dem Kanal jedes EPROM-Transistors 55. Eine weitere Siliciumdioxidschicht 86 isoliert das polykristalline Silicium der ersten Lage in den dynamischen Direktzugriffsspeicherzellen 41, 42 und in den EPROM-Zellen 55 vom polykristallinen Silicium der zweiten Lage. Eine dünne thermische Oxidschicht 87, die gleichzeitig mit der Oxidschicht 86 hergestellt wird, bildet den Gate-Isolator für die Transistoren 42. Alle Vertiefungsbereiche auf der Fläche des Siliciumplättchens 90 sind von dickem Feldoxid 89 umgeben, und ein bei niedrigen Temperaturen aufgebrachtes dickes Zwischenlagenoxid 91 isoliert das polykristalline Silicium der zweiten Lage von dem Metallstreifen 43. Öffnungen in diesem Zwischenlagenoxid 91 legen die Kontaktbereiche 80 und 81 zwischen dem Metall und dem polykristallinen Silicium der zweiten Lage fest. Eine P -Zone 92 in jeder EPROM-Zelle 55 hat die übliche Funktion, das Programmieren wirksamer zu gestalten.In Fig. 5 is the geometrical structure of part of a semiconductor die shown, the some EPROM cells 55 and some cells of the memory matrix 10 with transistors 42 and capacitors 41 contains. This structure is best understand with reference to the sections of Figures 6a to 6f. The row lines 43 are metal strips that connect to the control electrodes at contact areas 80 56 and at contact areas 81 connections to the control electrodes 82 of the transistors 42 in the memory matrix 10. The control electrodes 56 are polycrystalline Silicon of the second layer is formed while the gate electrodes are not connected 57 are formed by polycrystalline silicon of the first layer. The column lines 36-1, 36-2, etc. are of N + diffused dimple regions in the silicon surface which also form the drain zones 59 of the transistors 55. In the same Thus, N -well regions form the source regions 58 and ground lines 60 in FIG of matrix 36. Column lines 40a and 40b in data storage matrix 10 are also formed by N recessed areas, which are the drain areas of the transistors 42 form. The data storage cells in the matrix 10 are constructed as in FIGS Patent applications P 27 01 073.7 and P 27 41 152.5 as well as in the magazine "Electronics" dated September 28, 1978, pages 109-116. A strip 83 of polycrystalline First layer silicon forms one layer of each capacitor 41; he will be on the Supply voltage Vdd held so that the silicon surface inverted is, and it forms the other plate of each capacitor in a region 84, the is also the source region of transistor 82 in each cell. A thin thermal Oxide layer 85 forms the dielectric of the capacitors 41 and the gate insulator between the unconnected gate electrode and the channel of each EPROM transistor 55. Another silicon dioxide layer 86 isolates the polycrystalline silicon the first layer in the dynamic random access memory cells 41, 42 and in the Second layer polycrystalline silicon EPROM cells 55. A thin thermal Oxide layer 87, which is produced simultaneously with the oxide layer 86, forms the gate insulator for the transistors 42. All of the dimple areas on the face of silicon wafer 90 are surrounded by thick field oxide 89, and one at low Thick interlayer oxide 91 applied at temperatures isolates the polycrystalline Second layer silicon from metal strip 43. Openings in this interlayer oxide 91 place the contact areas 80 and 81 between the metal and the polycrystalline Second layer silicon. A P zone 92 in each EPROM cell 55 has the common function to make programming more effective.

Mit Ausnahme von zwei Merkmalen sind die Prozeß schritte zur Herstellung der EPROM-Zellen von Fig. 5 und 6a bis 6f die gleichen wie die zur Herstellung der dynamischen Direktzugriffsspeicherzellen. Erstens wird die P -Zone 92 durch eine Borimplantation nach dem Aufwachsen des Feldoxids 89 und nach Entfernen der als Oxidationsmaske verwendeten Nitridmaske gebildet. Eine Photoresistmaske begrenzt die Fläche dieser P + -Implantation auf die Bereiche der Transistoren 55.With the exception of two features, the process steps are manufacturing of the EPROM cells of FIGS. 5 and 6a to 6f are the same as those for making the dynamic random access memory cells. First, the P zone 92 is defined by a Boron implant after field oxide growth 89 and after removal of the as Oxidation mask used formed nitride mask. A photoresist mask limited the area of this P + implant on the areas of the transistors 55.

Zweitens werden N-leitende Verlängerungen 58' und 59' der Source-Zonen 58 und der Drain-Zonen 59 durch eine Arsenimplantation gebildet, die nach der Aufbringung des polykristallinen Siliciums der ersten Lage zur Bildung der nicht angeschlossenen Gate-Elektroden 57 und der Kondensatorvorspannungsleitungen 83 durchgeführt wird Diese Arsenimplantation wird mit Hilfe einer Photoresistmaske nur auf die Fläche der Matrix 36, nicht auf die Matrix 10, begrenzt. Nachdem die zweite Lage des polykristallinen Siliciums so aufgebracht ist, daß die Steuerelektroden 56 und die Steuerelektroden 82 mit den Kontaktbereichen 81 entstehen, bildet dann eine N+-Implantation oder eine N -Diffusion die Spaltenleitungen 40b und 36-1, usw., zusammen mit den Source-Zonen 58 und den Drain-Zonen 59 unter Verwendung des polykristallinen Siliciums der zweiten Lage als Maske.Second, N-type extensions 58 'and 59' of the source regions become 58 and the drain zones 59 formed by an arsenic implantation, which after the application of the polycrystalline Silicon of the first layer to form the unconnected gate electrodes 57 and the capacitor bias lines 83 This arsenic implantation is carried out with the help of a photoresist mask limited only to the area of the matrix 36, not to the matrix 10. after the second layer of polycrystalline silicon is applied so that the control electrodes 56 and the control electrodes 82 with the contact areas 81 arise, then forms an N + implant or an N diffusion the column lines 40b and 36-1, etc., together with the source regions 58 and drain regions 59 using the polycrystalline Second layer silicon as a mask.

Eine weitere Ausführungsform der Erfindung ist in Fig. 7 und in den Figuren 8a bis 8f dargestellt; diese Figuren gleichen den Figuren 5 und 6a bis 6f, mit der Ausnahme, daß für die Zellen 55 eine andere Struktur angewendet wird.Another embodiment of the invention is shown in FIGS Figures 8a to 8f are shown; these figures are similar to figures 5 and 6a to 6f, with the exception that a different structure is used for cells 55.

Wie in der Patentanmeldung P 30 40 231.4 beschrieben ist, muß die Steuerelektrode 56 nicht über dem Kanal liegen, sondern kann sich seitlich im Abstand davon befinden; auf diese Weise wird die im vorhergehenden Absatz erwähnte N -Implantation nicht benötigt, was dazu führt, daß der Herstellungsprozeß noch kompatibler mit dem herkömmlichen Prozeß zur Herstellung dynamischer Direktzugriffsspeicher ist. Außerdem hat sich gezeigt, daß eine Zelle 55 ohne Verwendung einer P -Zone programmiert werden kann. Die Zelle kann auch programmiert werden, wenn sie mit genau den gleichen Prozeß schritten hergestellt wird, die für die herkömmlichen Direktzugriffsspeicherzellen der Matrix 10 angewendet wurden, obgleich die Programmierung langsamer vor sich geht. Die zum Programmieren der Matrix 36 mit den Spaltenadressen fehlerhafter Zellen benötigte Zeit ist nicht kritisch, da sie am Herstellungsort als Teil des Herstellungsprozesses und nicht als Teil des normalen Betriebs am Anwendungsort durchgeführt wird.As described in patent application P 30 40 231.4, the Control electrode 56 does not lie above the channel, but can be laterally spaced of which are located; in this way the N implant mentioned in the previous paragraph not needed, which makes the manufacturing process even more compatible with the conventional process of making dynamic random access memories. It has also been found that a cell 55 programs without using a P zone can be. The cell can also be programmed when using exactly the same Process steps are established for the conventional random access memory cells of the Matrix 10 were applied, although the programming is slower goes. The one for programming the matrix 36 with the column addresses of defective cells Time taken is not critical as it is on site as part of the manufacturing process and is not performed as part of normal site operation.

Unabhängig davon, ob die Matrix von Fig. 5 oder die Matrix von Fig. 7 verwendet wird, wird das Programmieren in jedem Fall mittels einer Schaltung 94 durchgeführt, die in den Figuren 3b und 4 dargestellt ist. Diese Schaltung besteht aus einer Gruppe von Transistoren 95, an die auf einer Seite die Adressenbits A8-A15 an die Source-Elektroden angelegt sind, während an der anderen Seite die Komplementbits A8-A15 angelegt sind. Für die neunte Spalte liegen an den Transistoren 95 eine Source-Spannung P oder das Komplement P, die lediglich darstellt, ob in der adressierten Zeile eine Substitution durchgeführt werden soll, wobei also ein von der Anwesenheit oder der Abwesenheit der Spannung Vp abgeleiteter Spannungswert anliegt. Die Steuerelektroden der Transistoren 95 sind an eine zur Vp-Anschlußklemme 39 führende Leitung 96 angeschlossen. Die Drain-Elektroden der Transistoren 95 sind beiderseits des Leseverstärkers 11' an die Spaltenleitungen 36-1 bis 36-9 angeschlossen. Wenn als Ergebnis eines Testvorgangs festgestellt wird, daß in einer gegebenen Zeile eine fehlerhafte Zelle vorhanden ist und somit eine Spaltenadresse einprogrammiert werden soll, d.h. eine Substitution durchgeführt werden soll, dann werden diese Zeilenadresse und diese Spaltenadresse angelegt, und die Anschlußklemme 39 wird aktiviert. Zur Erzeugung der Programmierspannung an den Source/Drain-Elektroden 58, 59 und an den Steuerelektroden 56 können verschiedene Schaltungsanordnungen benutzt werden.Regardless of whether the matrix of Fig. 5 or the matrix of Fig. 7 is used, the programming is carried out in each case by means of a circuit 94 carried out, which is shown in Figures 3b and 4. This circuit exists from a group of transistors 95 to which the address bits A8-A15 are applied to the source electrodes, while the complement bits are applied to the other side A8-A15 are created. A source voltage is applied to the transistors 95 for the ninth column P or the complement P, which merely represents whether there is a Substitution should be carried out, so one of the presence or the Absence of the voltage Vp derived voltage value is present. The control electrodes of the transistors 95 are connected to a line 96 leading to the Vp connection terminal 39. The drain electrodes of the transistors 95 are on both sides of the sense amplifier 11 ' connected to column lines 36-1 through 36-9. If as a result of a testing process it is determined that there is a defective cell in a given row and therefore a column address should be programmed, i.e. a substitution is to be performed, then this row address and this column address applied, and the terminal 39 is activated. To generate the programming voltage on the source / drain electrodes 58, 59 and on the control electrodes 56 can be different Circuit arrangements are used.

Die Masseleitung 60 kann zwangsweise auf einen negativen Spannungswert gebracht werden (und die Chip-Eingangsmasse kann auf einen niedrigeren Spannungswert geführt werden), oder der Zeilendecodiererausgang kann so angeschlossen werden, daß er eine hohe Spannung erzeugt, während die zu den Source-Elektroden der Transistoren 95 führenden Eingänge an eine hohe Spannung gelegt werden.The ground line 60 can forcibly have a negative voltage value (and the chip input ground can be brought to a lower voltage value or the row decoder output can be connected that it generates a high voltage while going to the sources of the transistors 95 leading inputs are connected to a high voltage.

Die Erfindung ist hier im Zusammenhang mit speziellen Ausführungsbeispielen beschrieben worden, doch ist für den Fachmann erkennbar, daß im Rahmen der Erfindung ohne weiteres Abwandlungen und änderungen möglich sind.The invention is here in connection with specific embodiments has been described, but it will be apparent to those skilled in the art that within the scope of the invention Modifications and changes are easily possible.

Claims

Claims oil fault tolerant semiconductor memory device, characterized by a data storage matrix composed of rows and columns of first memory cells with a replacement column from the first memory cells lying in line with the rows and a plurality of columns of second memory cells which are in rows that correspond to the Rows of the data storage matrix lie in a line, a receiving device for the receipt of an address which decodes a first section of the address in such a way that that one of the rows of the data storage matrix together with one of the memory cells the replacement column and a row of the second memory cells for the implementation of an access can be activated, and a second part of the address is decoded in such a way that that one of the columns of the data storage matrix is selected for an access, comparing means for comparing the second part of the address with bits from the activated row of the second memory cells and for generating an output signal when determining the agreement and a Device for applying an output signal from the selected column to a connection terminal of the memory device, if no match occurs, or to apply an output signal the replacement column to the terminal if a match for a given address occurs.

2. Semiconductor memory device according to claim 1, characterized in that that the first memory cells are read / write memory cells.

3. Semiconductor memory device according to claim 2, characterized in that that the first memory cells are dynamic I-transistor MOS memory cells.

4. Semiconductor memory device according to claim 3, characterized in that that the second memory cells are electrically programmable cells with disconnected Gate electrode are.

5. Semiconductor memory device according to claim 4, characterized by a device for selectively applying a high voltage to the programmable Memory cells for programming addressed, faulty first memory cells.

6. Semiconductor memory device according to claim 5, characterized in that that in the middle of each column there is a differential sense amplifier and that on each Side of the sense differential amplifier is a dummy cell row.

7. Fault tolerant semiconductor memory device characterized by a data storage matrix made up of rows and columns (raster memory cells, several Spare memory cells, those with the data storage matrix in each case a line, a fault address storage device with a plurality of second Memory cells that are in line with the rows of the data storage matrix, a device for receiving an address and activating one of the lines for performing address based and simultaneous access Activation of the line in the fault address storage device, a facility for applying an output signal from the data storage matrix to an output device of the semiconductor memory device when the activated part of the fault address memory device does not indicate an error at the addressed position, or to create an output signals from the spare memory cells to the output device when the activated one Part of the error address storage device an error at the addressed location indicates.

8. Semiconductor memory device according to claim 7, characterized in that that the first memory cells are read / write memory cells and that the spare memory cells represent a column of cells that correspond to the rows of the data storage array in lie in a line.

9. Semiconductor memory device according to claim 7, characterized in that that the second memory cells form several columns with cells that correspond to the rows of the data storage matrix lie in one line.

10. Semiconductor memory device according to claim 7, characterized in that that the spare memory cells and the second memory cells are in columns that with rows of the data storage matrix in a line passing through the same Line address can be activated.

11. Semiconductor memory device according to claim 10, characterized in that that the second memory cells are electrically programmable memory cells with not connected gate electrode.

12. Method for performing access to replacement cells in a matrix of rows and columns of memory cells, if the addressed locations contain defective cells, characterized in that a) that at the same time I) one selected row line of the matrix, which is connected to a memory cell row is, II) a row line connected to a row of memory devices containing column addresses of defective cells, and III) a column from replacement cells are activated, b) that the output signals from memory cell columns in the matrix can be read while simultaneously receiving an output from the column the replacement cells and output signals of the storage devices are read, c) that one of the columns is selected to generate an output signal of the matrix becomes, d) the address of the selected column of outputs from the memory devices is compared and e) that either the matrix output signal or the output of the column of replacement cells as a function thereof to an output terminal is applied whether a match is found in the comparison step.

13. The method according to claim 12, characterized in that the memory cells and the replacement cells are dynamic read / write cells.

14) Method according to claim 12, characterized in that the storage devices programmable field effect transistor devices with the gate electrode disconnected are.

15) Method according to claim 14, characterized in that an additional Column of storage devices is programmed to indicate whether a Address of a defective cell programmed into a row of memory devices is or not.