DE3024296A1 - Transistor for radio or audio equipment - has second gate electrode connected to source electrode for improved high frequency performance - Google Patents

Transistor for radio or audio equipment - has second gate electrode connected to source electrode for improved high frequency performance

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Hirohito Tanabe
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Abstract

The semiconductor device such as a MOSFET, suitable for an FM tuner or radio receiver and stereo equipment is designed for reduced back coupling to improve its high frequency properties. The transistor has a P type substrate with a silicon dioxide layer on which the electrodes are superimposed. Between them are diffused N type region with gaps between above which are located the gating zones. The electrodes form a pattern,with the source electrode (11) joined to one of the gate electrodes. The pattern includes a square central zone (4) forming the emitter electrode. This is enclosed by the first gate electrode (13) which is joined by a straight strip (28) to the source electrode (11) which is outermost. A second gate electrode (12) partially encloses the first, in the region between the source electrode and the first gate electrode. For different threshold voltages, both gate regions of the two gate electrodes are connected directly with the source electrode.

Description

Die Erfindung bezieht sich auf ein Doppelgatter-Metalloxid-The invention relates to a double gate metal oxide

Feldeffekt-Halbleiterelement gemäß dem Oberbegriff des Anspruchs 1.Field effect semiconductor element according to the preamble of claim 1.

Feldeffekt-Metalloxid-Halbleiterelemente - in der Folge MOS FET genannt - werden als Feldeffekt-Halbleiterelemente mit isoliertem Gatter für FM Tuner für Radioempfänger und Stereoanlagen verwendet. Zur Verbesserung der Hochfrequenzeigenschaften erscheint es bei derartigen MOS FET Elementen notwendig, die Rückkopplungskapazität zwischen Abfluß und Gatter zu verringern. Für derartige Anwendungen werden sehr häufig MOS FET Elemente mit vier Anschlüssen, d.h.Field effect metal oxide semiconductor elements - hereinafter referred to as MOS FET - Are used as field effect semiconductor elements with insulated gate for FM tuners for Radio receivers and stereos used. To improve the high frequency properties With such MOS FET elements it appears necessary to increase the feedback capacitance between drain and gate to decrease. For such applications are very often four terminal MOS FET elements, i.e.

mit zwei getrennten Gattern, verwendet, bei welchen auf einem einzigen Substrat eine Quelle, ein Abfluß sowie zwei zwischen der Quelle und dem Abfluß vorgesehene Gatter vorgesehen sind.with two separate gates, used in which on a single one Substrate a source, a drain and two provided between the source and the drain Gates are provided.

Im folgenden soll nunmehr auf Figuren 1 bis 3 Bezug genommen werden, in welchen eine MOS FET Anordnung bekannter Bauweise sowie deren Anordnung innerhalb einer Schaltungsanordnung gezeigt sind. Gemäß Fig. 1 ist auf einem P-Typ-Substrat 20 eine SiO2-Schicht 10 vorgesehen, welche mit entsprechenden Elektroden versehen ist. Eine Quellenelektrode 1 ist dabei mit einem Lötkopf 1a versehen, von welchem aus ein nach außen führender Anschluß erfolgt. Innerhalb der Quellenelektrode 1 verläuft eine erste Gatterelektrode 2 eines ersten Gatterbereiches parallel zu der Quellenelektrode 1. Die erste Gatterelektrode 2 ist mit einem Lötkopf 2a versehen, der zu einem äußeren Anschluß führt. Innerhalb der ersten Gatterelektrode 2 ist ferner eine zweite Gatterelektrode 3 eines zweiten Gatterbereiches vorgesehen, die im wesentlichen parallel zu der ersten Gatterelektrode 2 verläuft. Die zweite Gatterelektrode 3 ist mit einem Lötkopf 3a versehen, der mit einem äußeren Anschluß verbunden ist.In the following, reference should now be made to Figures 1 to 3, in which a MOS FET arrangement of known design and their arrangement within a circuit arrangement are shown. 1 is on a P-type substrate 20 an SiO2 layer 10 is provided, which is provided with corresponding electrodes is. A source electrode 1 is provided with a soldering head 1 a, of which from a connection leading to the outside. Inside the source electrode 1 a first gate electrode 2 of a first gate area runs parallel to the Source electrode 1. The first gate electrode 2 is provided with a soldering head 2a, which leads to an external connection. Inside the first gate electrode 2 is a second gate electrode 3 of a second gate area is also provided, which runs essentially parallel to the first gate electrode 2. The second gate electrode 3 is with a soldering head 3a provided with an external connection connected is.

Schließlich ist innerhalb der zweiten Gatterelektrode 3 noch eine Abflußelektrode 4 vorgesehen.Finally, there is another one inside the second gate electrode 3 Drain electrode 4 is provided.

Fig. 2 zeigt eine Schnittansicht entlang der Linie 2-2 von Fig. 1. Gemäß dieser Figur sind auf der oberen Fläche des P-Typ-Substrats 20 beispielsweise durch Diffusion ein erster Halbleiterbereich 21 des N -Typs (Quellenbereich), ein zweiter Halbleiterbereich 22 des N-Typs sowie ein dritter Halbleiterbereich 23 des Ii -Typs aufeinander folgend aufgebracht. Die Quellenelektrode 1 steht über ein Loch innerhalb der SiO2-Schicht 10 direkt in Kontakt mit dem ersten Halbleiterbereich 21 des N+ -Typs. In entsprechender Weise steht die Quellenelektrode 4 über ein anderes Loch innerhalb der SiO2-Schicht 10 direkt in Kontakt mit + dem dritten Halbleiterbereich 23 des N -Typs. Die erste Gatterelektrode 2 liegt zwischen den beiden Halbleiterbereichen 21 und 22 und ergibt sich über die Dicke einer Gatterisolierschicht 24. Die zweite Gatterelektrode 3 liegt zwischen den beiden Halbleiterbereichen 22 und 23 und ergibt sich über die Dicke einer Gatterisolierschicht 25. Die Klemmenanschlüsse 1b und 4b sind mit der Quellen-und Abflußelektrode 1 bzw. 4 verbunden, während die Anschlüsse 2b und 3b mit den beiden Gatterelektroden 2 und 3 verbunden sind. Die äußeren Anschlußklemmen 2b und 3b führen dabei zu den Lötköpfen.2a bzw. 3a, wobei diese Verbindung in der Zeichnung gestrichelt dargestellt ist.FIG. 2 shows a sectional view taken along line 2-2 of FIG. 1. In this figure, on the upper surface of the P-type substrate 20, for example a first N-type semiconductor region 21 (source region) by diffusion second semiconductor region 22 of the N-type and a third semiconductor region 23 of the Ii type applied consecutively. The source electrode 1 stands over a Hole within the SiO2 layer 10 directly in contact with the first semiconductor region 21 of the N + type. In a corresponding manner, the source electrode 4 is above another Hole within the SiO2 layer 10 directly in contact with the third semiconductor region 23 of the N -type. The first gate electrode 2 lies between the two semiconductor areas 21 and 22 and results over the thickness of a gate insulating layer 24. The second Gate electrode 3 lies between the two semiconductor areas 22 and 23 and results across the thickness of a gate insulating layer 25. The terminal connections 1b and 4b are connected to the source and drain electrodes 1 and 4, respectively, while the connections 2b and 3b are connected to the two gate electrodes 2 and 3. The outer terminals 2b and 3b lead to the soldering heads.2a and 3a, respectively, this connection in the Drawing is shown in dashed lines.

Der Anschluß der bisher bekannten MOS FET Elemente mit vier Anschlüssen gemäß Fig. 1 und 2 erfolgt entsprechend Fig. 3.The connection of the previously known MOS FET elements with four connections 1 and 2 takes place in accordance with FIG. 3.

Eine Gleichstromquelle 26 ist mit der dargestellten Polarität zwischen der Anschlußklemme 3b der zweiten Gatterelektrode 3 und. der Anschlußklemme 1b der Quellenelektrode 1 angeschlossen. Eine Signalquelle 27 ist hingegen zwischen der Anschlußklemme 2b der ersten Gatterelektrode und der Anschlußklemme 1b der Quellenelektrode 1 vorgesehen. Eine nicht dargestellte Belastung ist zwischen den Außenklemmen 1b der Quellenelektrode und der Anschlußklemme 4b der Abflußelektrode 4 vorgesehen. Auf diese Weise wird die Rückkopplungskapazität zwischen der Quellenelektrode 1 und dem ersten Gatterbereich verringert, wodurch sich die Hochfrequenzeigenschaften des Elements verbessern. Bei der bekannten Anordnung muß jedoch die Gleichspannung auf irgendwelche Weise zwischen der Anschlußklemme 3b der zweiten Gatterelektrode 3 und der Anschlußklemme 1b der Quellenelektrode 1 zugeführt werden. Diese Gleichspannung wird gewöhnlich zur Erzielung der gewünschten Vorspannungen mit Hilfe von Widerständen und Spannungsteilung erzielt. Zur Erzielung vorgegebener Vorspannungswerte sind demzufolge Widerstandselemente notwendig, was zu zusätzlichen Arbeitsschritten führt und die Herstellungskosten erhöht. Derartige Widerstandselemente erfordern ferner einen zusätzlichen Raum, was die Kompaktierung von Geräten, welche mit derartigen MOS FET Elementen versehen sind, erschwert.A DC power source 26 is intermediate with the polarity shown the connection terminal 3b of the second gate electrode 3 and. the terminal 1b of the Source electrode 1 connected. A signal source 27 is on the other hand between the connection terminal 2b of the first gate electrode and the connection terminal 1b of the source electrode 1 is provided. A load, not shown, is between the external terminals 1b of the source electrode and the connection terminal 4b of the drainage electrode 4 provided. In this way, the feedback capacitance between the source electrode 1 and the first gate area is reduced, thereby reducing the high-frequency properties improve the element. In the known arrangement, however, the DC voltage in any way between the terminal 3b of the second gate electrode 3 and the terminal 1b of the source electrode 1 are supplied. This DC voltage is usually used to achieve the desired bias voltages with the help of resistors and voltage division achieved. To achieve specified preload values are consequently resistor elements are necessary, which leads to additional work steps and increases the manufacturing cost. Such resistance elements also require an additional space, what the compaction of devices, which with such MOS FET elements are provided, made more difficult.

Es ist die Aufgabe der vorliegenden Erfindung, ein MOS FET Halbleiterelement der eingangs genannten Art zu schaffen, bei welchem die Notwendigkeit des Vorsehens vorgegebener Vorspannungswerte zwischen Quellenelektrode und zweiter Gatterelektrode entfällt und bei welchem die Anzahl der äußeren Anschlüsse verringert ist.It is the object of the present invention to provide a MOS FET semiconductor element of the type mentioned above, in which the need to provide predetermined bias values between the source electrode and the second gate electrode omitted and in which the number of external connections is reduced.

Erfindungsgemäß wird dies durch Vorsehen der im Anspruch 1 aufgeführten Merkmale erreicht.According to the invention, this is achieved by providing those listed in claim 1 Features achieved.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich an-.Advantageous further developments of the invention result.

hand der Unteransprüche.hand of the subclaims.

Die Erfindung soll nunmehr anhand von Ausführungsbeispielen näher erläutert und beschrieben werden, wobei auf die beigefügte Zeichnung Bezug genommen ist. Es zeigen: Fig. 1 eine Draufsicht auf die Elektrodenanordnung eines MOS FET Elementes mit Doppelqatter bekannter Bauweise, Fig. 2 eine schematische Schnittansicht entlang Linie 2-2 von Fig. 1, Fig. 3 eine Schaltungsanordnung zum Anschluß des Elementes von Fig. 1 und 2, Fig. 4 eine Draufsicht der Elektrodenanordnung eines MOS FET Elementes gemäß der Erfindung, Fig. 5 eine schematische Schnittansicht entlang Linie 5-5 von Fig. 4, Fig 6 eine Schnittansicht ähnlich Fig. 5 einer abgewandelten Ausführungsform eines MOS FET Elementes gemäß der Erfindung und Fig. 7 und 8 Schnittansichten zur Erläuterung des Herstellungsverfahrens zur Veränderung der Schwellwertspannungen der beiden Gatterbereiche.The invention will now be described in greater detail on the basis of exemplary embodiments will be explained and described, reference being made to the accompanying drawings is. 1 shows a plan view of the electrode arrangement of a MOS FET Element with double square of known construction, Fig. 2 is a schematic sectional view along line 2-2 of Fig. 1, Fig. 3 shows a circuit arrangement for connecting the element 1 and 2, FIG. 4 shows a plan view of the electrode arrangement of a MOS FET element according to the invention, FIG. 5 is a schematic sectional view taken along line 5-5 of FIG 4, 6 show a sectional view similar to FIG. 5 of a modified embodiment of a MOS FET element according to the invention and FIGS. 7 and 8 are sectional views for Explanation of the manufacturing process for changing the threshold voltages of the two gate areas.

Gemäß Fig. 4 ist eine erste Elektrode 11 mit einem Lötkopf liga, eine erste Gatterelektrode 12, eine zweite Gatterelektrode 13 und eine Abflußelektrode 14 vorgesehen, wobei diese Elemente entsprechend wie in Fig. 1 ausgebildet sind.According to Fig. 4, a first electrode 11 with a soldering head is league, a first gate electrode 12, a second gate electrode 13 and a drain electrode 14 are provided, these elements being designed as in FIG. 1.

Andere Elemente sind mit den gleichen Bezugszeichen wie in Fig. 1 bezeichnet, wobei auf eine genaue Beschreibung dieser Elemente verzichtet ist.Other elements have the same reference numerals as in Fig. 1, a detailed description of these elements is omitted is.

Die Anordnung von Fig. 4 unterscheidet sich von der Anordnung von Fig. 1 dahingehend, daß die Quellenelektrode 11 und die zweite Gatterelektrode 13 mit Hilfe einer leitfähigen Schicht auf der SiO2-Schicht 10 in einem Stegbereich 28 miteinander verbunden sind, so daß demzufolge der in Fig. 1 gezeigte Lötkopf 3a und demzufolge auch die in Fig#. 2 gezeigte äußere Anschlußklemme 3b der zweiten Gatterelektrode 3 weggelassen sind. Der Stegbereich 28 kann beispielsweise aus demselben Material wie die Quellenelektrode 11 hergestellt sein. Die Elektrodenanordnung von Fig. 4 kann demzufolge erreicht werden, indem die Elektrodenanordnung von Fig. 1 geringfügig abgeändert wird. Da die Elektroden beispielsweise aus einer Aluminiumschicht bestehen, kann der Stegbereich 28 ebenfalls aus einer Aluminiumschicht bestehen.The arrangement of FIG. 4 differs from the arrangement of FIG 1 in that the source electrode 11 and the second gate electrode 13 with the aid of a conductive layer on the SiO2 layer 10 in a web area 28 are connected to one another, so that accordingly the soldering head shown in FIG 3a and consequently also the one shown in FIG. 2 shown outer terminal 3b of the second Gate electrode 3 are omitted. The web area 28 can, for example, consist of the same Material like the source electrode 11 can be made. The electrode arrangement of FIG. 4 can accordingly be achieved by using the electrode arrangement of FIG is slightly modified. Because the electrodes are made of an aluminum layer, for example exist, the web area 28 can also consist of an aluminum layer.

Fig. 5 zeigt eine Schnittansicht entlang der Linie 5-5 von Fig. 4. Gemäß Fig. 5 ist ein erster Gatterbereich mit einer ersten Gatterelektrode 12 oberhalb einer Gatterisolierschicht 24 aus SiO2 sowie ein zweiter Gatterbereich mit einer zweiten Gatterelektrode 13 auf einer Gatterisolierschicht 25 vorgesehen. Bei dieser Ausführungsform ist die Schwellwertspannung V2 des zweiten Gatterbereiches höher als die Schwellwertspannung V1 des ersten Gatterbereiches, und zwar um den Wert der Spannung der in Fig. 3 dargestellten Spannungsquelle 26. Im Rahmen der vorliegenden Erfindung kann eine zufriedenstellende Funktionsweise erreicht werden, in dem die Werte V1 und V2 beispielsweise auf-1 Volt bzw.FIG. 5 shows a sectional view taken along line 5-5 of FIG. 4. According to FIG. 5, there is a first gate area with a first gate electrode 12 above a gate insulating layer 24 made of SiO2 and a second gate area with a second gate electrode 13 is provided on a gate insulating layer 25. At this Embodiment, the threshold voltage V2 of the second gate area is higher than the threshold voltage V1 of the first gate area by the value the voltage of the voltage source 26 shown in FIG Invention, a satisfactory operation can be achieved in which the For example, values V1 and V2 to -1 volt or

2 Volt festgelegt werden Die äußere Anschlußklemme 11b der Quellenelektrode sowie die zweite Gatterelektrode 13 sind in Fig. 5 mit Hilfe einer gestrichelten Linie verbunden.The outer terminal 11b of the source electrode and the second gate electrode 13 are shown in FIG. 5 with the aid of a dashed line Line connected.

Diese Verbindung ergibt sich durch den in Fig. 4 dargestellten Stegbereich 28. Die Größe der Schwellwertspannung V2, die in Übereinstimmung mit der Dicke der Gatterisolierschicht 25 und der Breite und Länge des Gatters gesteuert ist, kann ebenfalls durch Ioneneinpflanzung in den Gatterbereich beeinflußt werden, um auf diese Weise die Störstellenkonzentration innerhalb des Kanalsbereiches zu verändern.This connection results from the web area shown in FIG 28. The size of the threshold voltage V2, which is in accordance with the thickness of the Gate insulating layer 25 and the width and length of the gate is controlled, can can also be influenced by ion implantation in the gate area in order to in this way to change the impurity concentration within the channel area.

Unter Bezugnahme auf die Fig. 6 und 7 wird im Rahmen eines Beispiels beschrieben, wie die Schwellwertspannungen der zwei Gatterbereiche durch Ionenimplantation beeinflußt werden können. Gemäß Fig. 7 wird nach der Herstellung der Halbleiterbereiche 21 bis 23 sowie der SiO2-Schicht 10 der erste Gatterbereich mit einer Abdeckschicht 30 bedeckt und in den Kanalbereich des zweiten Gatterbereiches p31 12 -2 implantiert, so daß eine Dosismenge Q von 1 x 1012 cm bei einer Beschleunigungsspannung von 90 keV erzielt wird.Referring to FIGS. 6 and 7, within the framework of an example described how the threshold voltages of the two gate areas by ion implantation can be influenced. According to FIG. 7, after the manufacture of the semiconductor regions 21 to 23 and the SiO2 layer 10, the first gate area with a cover layer 30 covered and implanted in the channel area of the second gate area p31 12 -2, so that a dose amount Q of 1 x 1012 cm at an accelerating voltage of 90 keV is achieved.

Daraufhin wird dann die Abdeckschicht 30 auf dem Kanalbereich des ersten Gatterbereiches entfernt und in den ersten 31 Gatterbereich p implantiert, so daß sich eine Dosismenge Q' von 2 x 1011 cm 2 bei einer Beschleunigungsspannung von ebenfalls 90 keV ergibt, so wie dies schematisch in Fig. 8 dargestellt ist. Dasselbe Ziel kann jedoch ebenfalls mit umgekehrter Reihenfolge der Ionenimplantation erreicht werden. In diesem Fall können die Ionen so implantiert wer-12 -2 den, daß sich eine Dosismenge Q von 2 x 10 cm ergibt, indem die Abdeckschicht 30 auf dem ersten Gatterbereich hergestellt wird, nachdem zuvor Ionen mit einer Dosismenge Q' von 2 x 1011 cm 2 in der Art von Fig. 8 auf dem ersten Gatterbereich implantiert worden sind.Thereupon the cover layer 30 is then on the channel area of the first gate area removed and implanted in the first 31 gate area p, so that a dose amount Q 'of 2 × 10 11 cm 2 with an accelerating voltage of also 90 keV, as shown schematically in FIG. However, the same goal can also be achieved with the reverse order of ion implantation can be achieved. In this case the ions can be implanted in such a way that a dose amount Q of 2 × 10 cm results by the cover layer 30 on the first gate area is established after previously ions with a dose amount Q 'of 2 x 1011 cm 2 in the manner of Fig. 8 implanted on the first gate area have been.

Eine abgewandelte Ausführungsform der Erfindung ist in Fig. -6 gezeigt. Bei dieser Ausführungsform ist der äußere Anschluß 12b der ersten Gatterelektrode 12 und der äußere Anschluß 14b der Abflußelektrode 14 auf einer Hauptfläche des Halbleitersubstrats 20 gebildet, während der Außenanschluß 11b der Quellenelektrode 11 auf der anderen Hauptfläche des Substrats gebildet ist. In diesem Fall ist eine p+ -Schicht 31 auf der zuletzt genannten zweiten Hauptfläche des Substrats 20 vorgesehen und wird zur Erzielung des Außenanschlusses der Quelle verwendet, ohne daß dabei eine besondere Anschlußklemme 11b vorgesehen sein muß. Bei dieser Ausführungsform sind die Quellenelektrode 11 und die zweite Gatterelektrode 13 ebenfalls mit Hilfe eines Stegbereiches 28 miteinander verbunden, so wie dies bereits in Fig. 4 gezeigt ist. Um die die Quellenelektrode 11 mit der p -Typ-Schicht 31 elektrisch zu verbinden, kann eine Schicht hoher Störstellenkonzentration zwischen den beiden Hauptflächen des Substrats 20 vorgesehen sein. Falls das Substrat 20 dünn ist, muß eine derartige Schicht hoher Störstellenkonzentration zur Verbindung der beiden Hauptflächen nicht besonders vorgesehen sein. Da die p -Typ-Schicht 31 mit dem äußeren Gehäuse verbunden ist, muß in manchen Fällen die Anschlußklemme 11b nicht vorgesehen sein.A modified embodiment of the invention is shown in Fig. -6. In this embodiment the external terminal is 12b the first Gate electrode 12 and the outer terminal 14b of the drainage electrode 14 on one Main surface of the semiconductor substrate 20 formed, while the external terminal 11b of the Source electrode 11 is formed on the other major surface of the substrate. In this The case is a p + layer 31 on the last-mentioned second main surface of the substrate 20 and is used to achieve the external connection of the source, without a special connection terminal 11b having to be provided. At this Embodiment are the source electrode 11 and the second gate electrode 13 also connected to one another with the help of a web area 28, as already shown in Fig. 4 is shown. To the source electrode 11 with the p -type layer 31 electrically To connect, there may be a high impurity layer between the two Main surfaces of the substrate 20 can be provided. If the substrate 20 is thin, it must such a layer of high impurity concentration to connect the two Major surfaces do not have to be specially provided. Since the p -type layer 31 with the outer Housing is connected, the terminal 11b need not be provided in some cases be.

So wie sich dies anhand der obigen Beschreibung ergibt, wird die Anzahl der äußeren Anschlüsse im Rahmen der vorliegenden Erfindung auf drei (11b, 12b und 14 gemäß Fig. 5) bzw. zwei (12b und 14b gemäß Fig. 6) reduziert. Ferner erweist es sich als nicht notwendig, eine Vorspannung zwischen der zweiten Gatterelektrode und der Quellenelektrode anzulegen. Ferner können mibt Hilfe bekannter Verfahren die Schwellwertspannungen der ersten und zweiten Gatterbereiche sehr leicht beeinflußt werden, während eine elektrische 'Kupplung zwischen der zweiten Gatterelektrode und der Quellenelektrode durch geringfügige Veränderung der Elektrodenanordnung erzielbar ist. Es sei verstanden, daß die vorliegende Erfindung ebenfalls bei p-Kanal-MOS-Elementen anwendbar ist. As can be seen from the description above, the Number of external connections in the context of the present invention to three (11b, 12b and 14 according to FIG. 5) or two (12b and 14b according to FIG. 6). Further If it turns out to be unnecessary, a bias voltage between the second gate electrode and to apply the source electrode. You can also use known methods affects the threshold voltages of the first and second gate areas very easily be while an electrical 'coupling between the second gate electrode and the source electrode by slightly changing the electrode arrangement is achievable. It should be understood that the present invention is also applicable to p-channel MOS elements.

L e e r s e i t eL e r s e i t e

Claims (4)

Doppelgatter-Metalloxid-Feldeffekt-Halblejterelement Patentansprüche iDoppelgatter-Metalloxid-Halbleiterelement, bestehend aus einem Halbleitersubstrat der ersten Leitungsart, drei darauf angeordneten Halbleiterbereichen der zweiten Leitungsart,mit einer Quellenelektrode auf dem ersten Halbleiterbereich und einer Abflußelektrode auf dem dritten Halbleiterbereich, wobei zusätzlich zwischen dem ersten und dem zweiten Halbleiterbereich über eine Gatterisolierschicht hinweg ein erster Gatterbereich mit einer ersten Gatterelektrode sowie zwischen dem zweiten und dritten Halbleiterbereich über eine andere Gatterisolierschicht hinweg ein zweiter Gatterbereich mit einer zweiten Gatterelektrode vorhanden sind, dadurch g e k e n n z e i c h n e t , daß bei unterschiedlichen Schwellwertspannungen (V1, V2) beider Gatterbereiche (24, 25) eine der beiden Gatterelektroden (12, 13) direkt mit der Quellenelektrode (11) verbunden ist. Double gate metal oxide field effect semiconductor element claims iDouble gate metal oxide semiconductor element consisting of a semiconductor substrate the first type of conduction, three semiconductor areas arranged thereon the second Conduction type, with a source electrode on the first semiconductor area and a Drain electrode on the third semiconductor area, additionally between the first and second semiconductor regions through a gate insulating layer first gate area with a first gate electrode and between the second and a second semiconductor region over another gate insulating layer Gate area with a second gate electrode are present, thereby g e k e n n z e i c h n e t that with different threshold voltages (V1, V2) both Gate areas (24, 25) one of the two gate electrodes (12, 13) directly with the Source electrode (11) is connected. 2. Halbleiterelement nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß bei einer höheren Schwellwertspannung (V2) des zweiten Gatterbereiches (25) als die Schwellwertspannung (V1) des ersten Gatterbereiches (24) die Gatterelektrode (13) des zweiten Gatterbereiches (25) mit der Quellenelektrode (11) verbunden ist.2. Semiconductor element according to claim 1, characterized in that g e k e n n -z e i c h n e t that with a higher threshold voltage (V2) of the second gate area (25) the gate electrode as the threshold voltage (V1) of the first gate area (24) (13) of the second gate area (25) is connected to the source electrode (11). 3. Halbleiterelement nach Anspruch 2, dadurch g e k e n n.-z e i c h n e t , daß die Quellenelektrode (11) und die zweite Gatterelektrode (13) des zweiten Gatterbereiches (25) mit Hilfe eines leitfähigen Stegbereiches (28) miteinander verbunden sind, der in der Nähe der Isolierschicht (10) auf dem Substrat der ersten Leitungsart vorhanden ist und aus demselben Material wie die Elektroden (11, 13) besteht.3. Semiconductor element according to claim 2, characterized in that g e k e n n.-z e i c h n e t that the source electrode (11) and the second gate electrode (13) of the second gate area (25) with the aid of a conductive web area (28) are connected, the near the insulating layer (10) on the substrate of the first Type of cable is available and made of the same material as the electrodes (11, 13) consists. 4. Halbleiterelement nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß alle Elektroden (11 bis 14) auf einer Hauptfläche des Halbleitersubstrats (12) der ersten Leitungsart angeordnet sind, ferner daß die äußere Anschlußklemme (12b) der Gatterelektrode (12) des ersten Gatterbereiches sowie die äußere Anschlußklemme (14b) der Abflußelektrode (14) auf derselben Seite des Halbleitersubstrats (20) angeordnet sind, und daß eine Halbleiterschicht (31) der ersten Leitungsart höhererstörstellenkonzentration als die des Halbleitersubstrats (20) der ersten Leitungsart auf der anderen Hauptfläche des Halbleitersubstrats (20) vorgesehen ist, wobei diese Halbleiterschicht (31) höherer Störstellenkonzentration als äußere Anschluß schicht für die Quellenelektrode (11) dient.4. Semiconductor element according to claim 1, characterized in that g e k e n n -z e i c h n e t that all electrodes (11 to 14) on one main surface of the semiconductor substrate (12) of the first type of line are arranged, furthermore that the outer connection terminal (12b) of the gate electrode (12) of the first gate area and the outer connection terminal (14b) of the drainage electrode (14) on the same side of the semiconductor substrate (20) are arranged, and that a semiconductor layer (31) of the first type of conduction has a higher concentration of impurities than that of the semiconductor substrate (20) of the first conductivity type on the other main surface of the semiconductor substrate (20) is provided, this semiconductor layer (31) higher impurity concentration than the outer connection layer for the source electrode (11) is used.
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