DE3016357A1

DE3016357A1 - Logic control system for data processing installation - is contained in VDU to control data insertion or removal, or transfer between peripherals and memory

Info

Publication number: DE3016357A1
Application number: DE19803016357
Authority: DE
Inventors: Joseph L Ryan; Gerald N Winfrey
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1979-04-30
Filing date: 1980-04-28
Publication date: 1980-11-13
Also published as: AU5771980A; CA1141863A; JPS6161407B2; BE883033A; AU540120B2; JPS55157034A

Abstract

Video line information is stored in a memory in a predetermined order. A logic control system controls memory allocation so that the information may be accessed withtou reconstruction of the original inforamtion. This allows lines of data to be inserted or removed. A visual display unit contains a synchronisation and control unit which generates the timing signals for a data bus address bus, and the control bus. The synchronisation is divided into an address and a data phase. Direct memory access cycles allow communication between peripherals and a memory and during CPU cycles the CPU operates. A screen controller operates during the direct memory access cycles to produce addressing signals for the memory. This allows information from the memory to be displayed which is continuously regenerated.

Description

Die vorliegende Erfindung betrifft ein Hardware/Firmwarelogik-The present invention relates to a hardware / firmware logic

Steuersystem nach dem Gattungsbegriff des Anspruches 1. Dieses Steuersystem findet insbesondere bei Video-Bildschirmsystemen Anwendung und es regelt die Speicher zuweisung beim selektiven Zugriff auf Zeilen von in einem Systemspeicher gespeicherter Video-Information. Diese Video-Information ist in beliebiger Reihenfolge in dem Systemspeicher abgespeichert.Control system according to the preamble of claim 1. This control system is used in particular in video screen systems and it regulates the memory allocation when selectively accessing rows from stored in system memory Video information. This video information is in any order System memory saved.

Bei bekannten Video-Darstellungssystemen sind im allgemeinen die Zeilen der Video-Information in einer vorbestimmten Reihenfolge in einem Darstellungspeicher abgespeichert. Jede Zeile der Video-Information besitzt eine feste Länge und wird aus der Speichereinheit der Reihe nach in der gespeicherten Reihenfolge ausgelesen. Beim Einfügen oder Entfernen von Zeilen der Video-Information muß im bekannten Fall die Video-Information in dem Speicher- neu arrangiert werden.In known video display systems, the lines are generally the video information in a predetermined order in a presentation memory saved. Each line of video information has a fixed length and will read out from the storage unit in turn in the stored order. When inserting or removing lines of the video information must in the known case the video information is rearranged in the memory.

Es ist daher die Aufgabe der vorliegenden Erfindung ein Hardware/Firmwarelogik-Steuersystem der eingangs genannten Art so auszubilden, daß beim Verändern der Video-Information eine Neuarrangierung der Video-Information im Speicher nicht erforderlich ist. Die Lösung dieser Aufgabe gelingt gemäß der in den Ansprüchen 1 bis 3 gekennzeichneten Erfindung.It is therefore the object of the present invention to provide a hardware / firmware logic control system of the type mentioned so that when changing the video information rearrangement of the video information in the memory is not necessary. the This object is achieved according to that characterized in claims 1 to 3 Invention.

Gemäß der vorliegenden Erfindung werden Zeilen der Video-Information mit variabler Länge in dem Darstellungsspeicher gespeichert, wobei jede Zeile am hinteren Ende einen Firmwarecode aufweist, der von der Hardware-Steuerlogik abgefragt und benutzt wird um eine nächste Zeile der Video-Information zu adressieren, wobei diese nächste Zeile beliebig innerhalb der Speichereinheit angeordnet sein kann. Zeilen von Video-Information können in beliebiger Weise hinzugefügt, gestrichen oder neu geordnet werden, ohne daß es erforderlich ist die in dem Speicher gespeicherte Video-Information neu zu arrangieren.According to the present invention, lines of video information of variable length stored in the presentation memory, with each line am rear end has a firmware code that is queried by the hardware control logic and is used to address a next line of video information, where this next line can be arranged anywhere within the memory unit. Lines of video information can be added, deleted in any way or reordered without the need for those stored in memory Rearrange video information.

Insbesondere werden Firmware-Steuerbytes an dem hinteren Ende einer jeden Zeile der in der Speichereinheit gespeicherten Video-Information hinzugefügt. Wenn die Video-Information von der Speichereinheit ausgelesen wird, so erfaßt die Hardwarelogik den Firmwarecode und erzeugt aus diesem eine Speicher adresse für eine nächste Zeile der aus der Speichereinheit zu lesenden Video-Information. Gemäß der Erfindung können daher Video-Informationszeilen veränderlicher Länge für die Abbildung auf dem Schirm einer Kathodenstrahlröhre gespeichert werden. Andererseits ist es möglich, die in der Speichereinheit gespeicherten Video-Informationszeilen auszulesen und auf dem Schirm einer Kathodenstrahlröhre in einer beliebigen Reihenfolge darzustellen, indem lediglich der den Tnformationszeilen zugeordnete Firmwarecode geändert wird. Schließlich kann erfindungsgemäß eine Video-Informationszeile eingefügt, gestrichen oder in dem Speicher neu eingeordnet werden, indem lediglich der Firmwarecode von drei Video-Informationszeilen modifiziert wir.In particular, firmware control bytes at the rear of a added to each line of the video information stored in the storage unit. When the video information is read out from the storage unit, the Hardware logic the firmware code and generates from this a memory address for a next line of the video information to be read from the storage unit. According to the invention can therefore video information lines of variable length for the Image can be stored on the screen of a cathode ray tube. on the other hand it is possible to use the lines of video information stored in the memory unit read out and on the screen of a cathode ray tube in any order represented by only the firmware code assigned to the information lines will be changed. Finally, according to the invention, a line of video information can be inserted, deleted or rearranged in memory by simply entering the firmware code of three lines of video information we modified.

Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei im folgenden die Erfindung näher erläutert. Es zeigen: Fig. 1 ein Blockdiagramm eines die Erfindung aufweisenden Video-Darstellungssystemes; Fig.2 eine graphische Darstellung der Buszyklen für den Adress- und Datenbus gemäß Figur 1; Fig.3 eine graphische Darstellung des Informationsformates gemäß der Erfindung für die Darstellung auf dem Schirm einer Kathodenstrahlröhre; Fig.4 eine graphische Darstellung der Verbindung wie sie durch das Hardware/Firmware-Steuersystem der Erfindung vorgegeben wird1 zum Zeilen der wahlfrei in dem Speicher angeordneten Video-Information auszuwählen; Fig. 5 und 6 graphische Darstellungen der Video-Informations-Zeileneinfügung und Zeilenunterdrückung gemäß der Erfindung; Fig.7 und 8 ein detailliertes elektrisches Schaltungsdiagramm des erfindungsgemäßen Logik-Steuersystems; und Fig.9 ein Zeittaktdiagramm der Zeittakt-Steuersignale für den Betrieb des Logik-Steuersystems gemäß den Figuren 7 und 8.Based on one shown in the figures of the accompanying drawing Exemplary embodiment is explained in more detail below, the invention. Show it: Fig. 1 is a block diagram of a video display system embodying the invention; FIG. 2 shows a graphic representation of the bus cycles for the address and data bus according to FIG Figure 1; 3 is a graphic representation of the information format according to the invention for display on the screen of a cathode ray tube; Fig. 4 a graphical representation of the connection as made by the hardware / firmware control system of the invention is given 1 for lines of the randomly arranged in the memory Select video information; Figures 5 and 6 are graphic representations of video information line insertion and line suppression according to the invention; Fig.7 and 8 a detailed electrical Circuit diagram of the logic control system according to the invention; and FIG. 9 is a timing diagram the timing control signals for the operation of the logic control system according to the figures 7 and 8.

Figur 1 zeigt ein Blockdiagramm eines Video-Darstellungs-Terminalsystems mit einem Zeittakt- und Steuersystem 10, einer Zentraleinheit CPU-11,einer Speichereinheit 12 und einem Kathodenstrahlröhren (CRT)-Steuersystem 13. Der Dialog zwischen den verschiedenen Einrichtungen wird über einen bidirektionalen Datenbus 14, einen Adressbus 15 und einen Steuerbus 16 geführt. Die vorliegende Erfindung ist in dem CRT-Steuersystem 13 enthalten.Figure 1 shows a block diagram of a video display terminal system with a timing and control system 10, a central processing unit CPU-11, a memory unit 12 and a cathode ray tube (CRT) control system 13. The dialogue between the various devices is via a bidirectional data bus 14, an address bus 15 and a control bus 16 out. The present invention is in the CRT control system 13 included.

Das Zeittakt- und Steuersystem 10 erzeugt die Systembus-Zeittaktzyklen für den Datenbus i4, den Adressbus 15 und den Steuerbus 16. Der Systembus-Zeittakt ist eine Adressen-und eine Datenphase unterteilt, die zueinander verschoben sind. Der Systembus-Zeittakt ist ferner in abwechselnde CPU-Zykluskanäle und Direktspeicherzugriffs (DMA) - Zykluskanäle unterteilt. Die DMA-Zyklen werden von peripheren Subsystemen benutzt'zum mit der Speichereinheit 12 einen Dialog durchzuführen. Die Zentraleinheit CPU-11 ist während der CPU-Zyklen wirksam, während das CRT-Steuersytem 13 während DMA-Zyklen wirksam ist.The timing and control system 10 generates the system bus timing cycles for the data bus i4, the address bus 15 and the control bus 16. The system bus clock cycle an address phase and a data phase are subdivided, which are shifted from one another. The system bus clock is also in alternating CPU cycle channels and direct memory access (DMA) - cycle channels divided. The DMA cycles are from peripheral Subsystems used to carry out a dialog with the storage unit 12. the Central processing unit CPU-11 is effective during the CPU cycles, while the CRT control system 13 is effective during DMA cycles.

Die Speichereinheit 12 umfaßt einen Speicher mit wahlfreiem Zugriff RAM und einen Festwertspeicher ROM. Mikroprogrammierte Subroutinen sind in dem Festwertspeicher ROM gespeichert um den Betrieb des Gesamtsystems zu steuern. Abschnitte des Speichers RAM sind jedoch nebenbei vorgesehenJum Register, Puffer und Wortbereiche zu bilden, die während der Systemoperation benutzt werden. Die Speichereinheit 12 wird sowohl während CPU-als auch während DIæ --Buszyklen betrieben. Wenn eine Speicheradresse durch die Speichereinheit 12 von der Zentraleinheit CPU-11 über den Adressbus 15 während eines Speicher-Lesezyklus empfangen wird, so wird ein Datenwort von der Speichereinheit 12 an den Datenbus 14 geliefert. Während eines Speicher-Schreibzyklus wird über den Datenbus 14 ein Datenwort von der Zentraleinheit CPU-11 empfangen und in den Speicherplatz eingeschrieben, der von der Zentraleinheit CPU-11 über den Adressbus 15 adressiert wird.The storage unit 12 includes a random access memory RAM and a read-only memory ROM. Microprogrammed subroutines are in read-only memory ROM stored to control the operation of the overall system. Sections of memory RAM are, however, provided by the way to form registers, buffers and word areas, used during system operation. The storage unit 12 is both operated during CPU and DIæ bus cycles. If a memory address by the storage unit 12 from the central processing unit CPU-11 via the address bus 15 is received during a memory read cycle, a data word from the Storage unit 12 is supplied to the data bus 14. During a memory write cycle a data word is received from the central processing unit CPU-11 via the data bus 14 and written into the memory space provided by the central processing unit CPU-11 the address bus 15 is addressed.

Die Zentraleinheit CPU-11 wirkt somit sowohl mit dem Datenbus 14 als auch mit dem Adressbus 15 während CPU-Zyklen zusammen.The central unit CPU-11 thus acts both with the data bus 14 as also with the address bus 15 during CPU cycles.

Während des Systembetriebs kann die Zentraleinheit CPU-11 in den Speicher RAM der Speichereinheit 12 einschreiben oder aus diesem auslesen um den erforderlichen Systembetrieb zu gewährleisten. Die Zentraleinheit CPU-11 steuert ferner den Betrieb des Gesamtsystems über einen Zugriff auf die mikroprogrammierte Subroutine,welche in dem Speicher ROM der Speichereinheit 12 gespeichert ist.During system operation, the central processing unit CPU-11 can store in memory Write the RAM of the memory unit 12 or read it from it to the required Ensure system operation. The central processing unit CPU-11 also controls the operation of the entire system via access to the micro-programmed subroutine, which is stored in the memory ROM of the storage unit 12.

Das CRT-Steuersystem 13 ist während DMA-Zyklen wirksam, während denen das Steuersystem Speicher-Adresssignale an die Speichereinheit 12 über den Adressbus i5 liefert. Steuerinformation und Datenzeichen werden hierdurch für jede Informationszeile adressiert ,die über die Speichereinheit 12 zu dem Steuersystem 13 über den Datenbus 14 geliefert wird.The CRT control system 13 operates during DMA cycles, during those the control system sends memory address signals to the memory unit 12 via the address bus i5 delivers. Control information and data characters are thereby created for each line of information addressed via the memory unit 12 to the control system 13 via the data bus 14 is delivered.

Eine kurze Beschreibung der von dem.Zeittakt- und Steuersystem 10 über den Steuerbus 16 erzeugten und empfangenen Steuersignale sei nachstehendgegeben: CPUADR-OO CPU-Adressensteuerung Dieses Signal definiert den DMA- und CPU-Buszeittaktzyklus des Adressbus 15. Wenn das Signal den niedrigen Pegel besitzt, so werden die CPU-Adresszeilen auf den Adressbus15 geschaltet.A brief description of the timing and control system 10 Control signals generated and received via the control bus 16 are given below: CPUADR-OO CPU address control This signal defines the DMA and CPU bus clock cycle of the address bus 15. When the signal is low, the CPU address lines switched to the address bus15.

Wenn das Signal den hohen Pegel besitzt, so werden die DMA-Adresszeilen auf den Adressbus 15 geschaltet.When the signal is high, the DMA address lines become switched to the address bus 15.

CPUDAT-OO CPU-Datensteuerung Dieses Signal definiert die DMA- und CPU-Buszeittaktzyklen.CPUDAT-OO CPU data control This signal defines the DMA and CPU bus clock cycles.

Wenn das Signal den niedrigen Pegel aufweist, so steuert die Zentraleinheit CPU den Datenbus 14. Wenn das Signal den hohen Pegel besitzt, so steuert die DMA-Einrichtung den Datenbus 14.When the signal is low, the CPU controls CPU controls data bus 14. When the signal is high, the DMA device controls the data bus 14.

BU Srj;:c+oc Bus-Lese-Schreibsteuerung Dieses Signal definiert die Art der Datenübertragung auf dem Datenbus 14. Es ist während des CPUR -Zeittaktes für diese Phase des Buszyklus gültig.BU Srj;: c + oc bus read-write control This signal defines the Type of data transfer on data bus 14. It is during the CPUR time cycle valid for this phase of the bus cycle.

Wenn das Signal den t - Pegel während eines CPU-Zyklus aufweist, so werden Daten von einem Gerätwie beispielsweise dem Speicher 12, zu der Zentraleinheit CPU-11 über den Datenbus 14 gelesen. Wenn das Signal den "O"-Pegel aufweist, so werden Daten von der Zentraleinheit CPU-11 in den Speicher 12 über den Datenbus 14 geschrieben. Wenn das Signal während eines DMA-Zyklus den "1"-Pegel aufweist, wo werden Daten von dem Speicher 12 zu dem CRT-Steuersystem 13 über den Datenbus 14 gelesen. Wenn das Signal den "O"-Pegel aufweist, so werden Daten von dem Steuersystem 13 zu dem Speicher 12 über den Datenbus 14 gesendet.If the signal has the t level during one CPU cycle, then so data from a device such as memory 12 to the central processing unit CPU-11 read via data bus 14. When the signal is "O" level, so data is transferred from the central processing unit CPU-11 to the memory 12 above the data bus 14 is written. When the signal is "1" level during a DMA cycle where is data from the memory 12 to the CRT control system 13 via the Data bus 14 read. When the signal is "O" level, data from The control system 13 is sent to the memory 12 via the data bus 14.

DMAREQ DMA-Anforderung Das DMA-Anforderungssignal DMAREQ+01 ist dem CRT-Steuersystem 13 zugeordnet. In dem hier beschriebenen bevorzugten Ausführungsbeispiel gibt es vier DMA-Buszeittaktlücken: DMA1, D4A2, DMA3 und DMA4. Ein Subsystem fordert einen zugeordneten DMA-Buszyklus an, indem es das Signal DMAREQ auf den Logikpegel "O" setzt.DMAREQ DMA request The DMA request signal DMAREQ + 01 is dem CRT control system 13 assigned. In the preferred embodiment described here there are four DMA bus timing gaps: DMA1, D4A2, DMA3, and DMA4. A subsystem demands an associated DMA bus cycle by setting the DMAREQ signal to logic level "O" sets.

DMAKXO- DMA-Bestätigung Die vier DMA-Bestätigungssignale DMAK1O-, DMAK20-, DMAK30-und DMAK40- definieren entsprechende Zeittaktlücken auf dem Steuerbus 16, wenn diese Signale auf den Logikpegel "O" gesetzt sind.DMAKXO- DMA confirmation The four DMA confirmation signals DMAK1O-, DMAK20-, DMAK30- and DMAK40- define corresponding time cycle gaps on the control bus 16 when these signals are set to logic "O".

BRESET-OO Bus-Rückstellung Dieses Signal wird von der Zentraleinheit CPU-11 Register zu löschen und Flip-Flops in dem Video-Darstellungs-Terminalsystem zurückzustellen. Die Systemrückstellung tritt auf, wenn das Signal auf den Logikpegel "O" umschaltet.BRESET-OO bus reset This signal is provided by the central unit Clear CPU-11 registers and flip-flops in the video display terminal system postpone. The system reset occurs when the signal has reached the logic level "O" toggles.

Figur 2 veranschaulicht die Aufspaltung der Systembus-Zeittaktperioden in abwechselnde CPU-Zyklen und DMA-Zyklen.Figure 2 illustrates the splitting of the system bus timing periods in alternating CPU cycles and DMA cycles.

Gemäß Figur 2 sind die Adressbus- und Datenbus-Zeittaktzyklen in DMA- und CPU-Zykluskanäle unterteilt. Die DMA-Zyklen treten in der Reihenfolge DMA1, DMA2, DMA3 und DMA4 auf. Jeder der DMA-Zyklen wird ungefähr alle vier Microsekunden in dem bevorzugten Ausführungsbeispiel wiederholt. Die Zentraleinheit CPU ist während jedes CPUrZyklus wirksam, der auf dem Datenbus 14 oder auf dem Adressbus 15 auftritt. Das CRT-Steuersystem 13 gemäß Figur 1 ist nur während DMA1-Zyklen wirksamlum eine CRT-Video-Darstellung mit kontinuierlicher Auffrischinformation von dem Speicher 12 zu erzeugen.According to Figure 2, the address bus and data bus clock cycles in DMA and CPU cycle channels. The DMA cycles step in the order DMA1, DMA2, DMA3 and DMA4. Each of the DMA cycles runs approximately every four microseconds repeated in the preferred embodiment. The central processing unit CPU is during every CPU cycle that occurs on the data bus 14 or on the address bus 15 takes effect. The CRT control system 13 according to FIG. 1 is only effective during DMA1 cycles CRT video display with continuous refresh information from memory 12 to generate.

zeigt Figur 3+das Format einer Zeile der Video-Informationwie sie in dem Speicher RAM der Speichereinheit 12 gespeichert ist. Figure 3+ shows the format of a line of video information as it does is stored in the memory RAM of the storage unit 12.

Gemäß Figur 3 kann eine Zeile der Video-Information eine variable Anzahl von Datenzeichen und visueller Zusatz zeichen in einem Video-Informationsfeld 20 von varialbler Länge enthalten. Die visuellen Zusatzzeichen sind Steuerbytest die einem CRT-Steuersystem die Darstellung einer Unterstreichung, eines Rahmens, einer Leerstelle, eines umgekehrten Videokontrastes, einer geringen Intensität oder eines anderen Zeichensatzes auf einem CRT-Bildschirm befehlen. Auf das Video-Informationsfeld folgt ein angrenzendes Verbindungsfeld 21, bestehend aus einem Verbindungszeichenbyte 22, einem Byte 23 für die signifikanteste Adresse und einem Byte 24 für die am wenigsten signifikante Adresse.According to Figure 3, a line of video information can be a variable Number of data characters and additional visual characters in a video information field 20 of variable length included. The additional visual characters are tax byte tests which allows a CRT control system to display an underline, a frame, a blank space, an inverted video contrast, a low intensity or another character set on a CRT screen. On the video information field an adjacent connection field 21 follows, consisting of a connection character byte 22, one byte 23 for the most significant address, and one byte 24 for the least significant significant address.

Im bevorzugten Ausführungsbeispiel ist das Verbindungszeichen 22 ein Hexadezimalcode mit dem Wert F1<der dem Hardware-Steuersystem gemäß der Erfindung anzeigt, daß die folgenden Bytes 23 und 24 eine 16-Bitadresse vorgeben, die auf eine nächste Zeile der Video-Information in dem Speicher RAM der Speichereinheit 12 verweist.In the preferred embodiment, the connecting symbol 22 is a Hexadecimal code with the value F1 <that of the hardware control system according to the invention indicates that the following bytes 23 and 24 specify a 16-bit address which ends on a next line of video information in the memory RAM of the storage unit 12 refers.

In Figur 4 ist die vertikale Reihenfolge der Video-Informationszeilen innerhalb des Speichers RAM der Speichereinheit 12 veranschaulicht. Gemäß Figur 4 werden Video-Informationszeilen mit variabler Länge der Reihe nach in dem Speicher RAM gespeichert. Das hintere Ende einer jeden Informationszeile ist durch ein Verbindungsfeld vorgegeben, das ein Verbindungsbyte und zwei Adressbytes aufweist.In Figure 4 is the vertical order of the video information lines illustrated within the memory RAM of the storage unit 12. According to Figure 4 shows video information lines of variable length in sequence in the Memory RAM saved. The rear end of each line of information is through a connection field is specified, which has a connection byte and two address bytes.

Bei einer normalen Bildschirmdarstellung, bei der keine Video-Informationszeilen in der Speichereinheit 12 eingefügt oder entfernt werden müssen, lädt die Zentraleinheit CPU-12 aufgrund von in dem Festwertspeicher ROM der Speichereinheit 12 gespeicherter Firmware eine erste Adresse eines Speicherplatzes in dem Speicher RAM der Speichereinheit 12 in einen Adresszähler des Hardware-Steuersystems gemäß der Erfindung.For a normal screen display with no lines of video information must be inserted or removed in the memory unit 12, the central unit charges CPU-12 based on Firmware a first address of a memory location in the memory RAM of the memory unit 12 into an address counter of the hardware control system according to the invention.

Die Adresse soll auf ein erstes Datenzeichen 30 in einer Video-Informationszeile verweisen1 die in dem Speicher RAM gespeichert ist. Die Datenzeichen in der adressierten Video-Informationszeile werden von links nach rechts durch das Video-Informationsfeld 31 abgetastet, wobei auf das Informationsfeld 31 das Verbindungsfeld 32 folgt. Innerhalb des Verbindungsfeldes dient ein Verbindungszeichen 33 zur Anzeige, daß ein MSB-Adresszeichen 34 und ein LSB-Adresszeichen 35 unmittelbar folgen, um auf ein erstes Datenzeichen 36 in einer nächsten Zeile der Video-Information zu verweisen.The address should be based on a first data character 30 in a video information line reference1 which is stored in the memory RAM. The data characters in the addressed Video information lines are drawn from left to right through the video information field 31 scanned, the information field 31 being followed by the connection field 32. Within In the connection field, a connection character 33 is used to indicate that an MSB address character is used 34 and an LSB address character 35 immediately follow in order to a first data character 36 in the next line of the video information.

Die horizontale Abtastung der Informationszeile wird in der zuvor beschrieben Weise fortgeführt, bis das Verbindungszeichen 37 durch die Hardware-Steuerlogik festgestellt wird.The horizontal scanning of the information line is carried out in the previous described manner continued until the connection character 37 by the hardware control logic is detected.

Die Steuerlogik erfaßt die Adresszeichen 38 und 39 und adressiert mit diesen ein erstes Zeichen 40 einer nächsten auftretenden Zeile der Video-Information. Wenn das Verbindungszeichen 41 einer letzten Zeile der die Bildseite vervollständigendenVideoinformationfestgestellt wird, sö verweisen die Adresszeichen 42 und 43 zu dem ersten Zeichen 30 der ersten Zeile der Video-Information in der Bildseite.The control logic detects the address characters 38 and 39 and addresses with these a first character 40 of a next occurring line of the video information. When the connection character 41 is detected on a last line of the video information completing the picture page the address characters 42 and 43 refer to the first character 30 of the first Line of video information in the image page.

Figur 5 veranschaulicht die Wirkungsweise des Hardware/Firmwarelogik-Steuersystems gemäß der Erfindung bei der Entfernung einer Zeile der Video-Information aus einer Bildseite.Figure 5 illustrates the operation of the hardware / firmware logic control system according to the invention in removing a line of video information from a Image side.

Bei bekannten Systemen werden alle Darstellungszeilen, die auf eine Zeile von zu unterdrückenden Zeichen folgen in dem Darstellungsspeicher vertikal nach oben geschoben. Bei der vorliegenden Erfindung kann eine Zeile von Zeichen entfernt werden, indem lediglich die Adresscodes verändert werden, die auf den Verbindungscode in der Zeile der Video-Information folgen, die der zu entfernenden Zeile vorangehtlund indem die Adresscodes der letzten Zeile der vorangegangenen Bildseite und die Adresscodes einer neuen letzten Zeile die eine neue Bildseite vervollständigtdverändert werden. Es ist somit nur erforderlich, sechs Bytes der Adresscodes in der Speichereinheit 12 zu verändern, um die Entfernung einer Video-Informationszeile zu ermöglichen. Die sonstige Video-Information in der Speichereinheit verbleibt ungeändert.In known systems, all display lines that point to a Line of characters to be suppressed vertically in the display memory pushed up. In the present invention, a line of characters can be removed by only changing the address codes that correspond to the connection code in the line of video information that precedes the line to be removed by adding the address codes of the last line of the previous image page and the address codes a new last line that completes a new image page. It is therefore only necessary to have six bytes of the address code in the memory unit 12 to enable the removal of a line of video information. The other video information in the storage unit remains unchanged.

Wenn gemäß Figur 5 eine Zeile 50 der Video-Information aus einer Bildseite zu entfernen ist, die 25 Zeilen Video-Information mit einer ersten Zeile 51 und einer letzten Zeile 52 aufweist, so ist es erforderlich, die Adresszei-nen 53 und 54 der Zeile 51 zu verändern1 um ein erstes Zeichen 55 einer nächsten Zeile 56 anstelleseines ersten Zeichens der Reihe 50 zu adressieren. Zudem müssen die Adresszeichen 57 und 58 der letzten Zeile 52 der vorhergehenden Bildseite so geändert werden, daß sie auf ein erstes Zeichen 59 einer letzten Zeile 60 einer neuen Bildseite Bezug nehmen. Zusätzlich müssen die Adresszeichen 61 und 62 der Zeile 60 so geändert werden, daß sie auf das erste Zeichen der eile 51 Bezug nehmen. Somit kann jede einzelne Zeile innerhalb einer Bildseite entfernt werden, indem lediglich 6 Adresscodes innerhalb der Speichereinheit 12 geändert werden. Die Video- Information in den Video-Informationsfeldern einer jeden Zeile bleibt an den Speicherplätzen wo sie ursprünglich gespeichert sind unverändert.If, according to FIG. 5, a line 50 of the video information from an image page is to be removed, the 25 lines of video information with a first line 51 and a last line 52, it is necessary to add the address lines 53 and 54 of line 51 to be changed1 by a first character 55 of a next line 56 instead of one to address the first character of the series 50. In addition, the address characters 57 and 58 of the last line 52 of the previous image page can be changed so that they refer to a first character 59 of a last line 60 of a new image page. In addition, the address characters 61 and 62 of line 60 must be changed so that refer to the first character of hurry 51. Thus every single line can be removed within a picture page by adding only 6 address codes within of the storage unit 12 can be changed. The video information in the video information fields of each line remains in the memory locations where they are originally stored unchanged.

Figur 6 zeigt das Hardware/Firmware--Steuersystem gemäß der Erfindung beim Einfügen einer neuen Zeile der Video-Information innerhalb einer in der Speichereinheit 12 gespeicherten Bildseite.FIG. 6 shows the hardware / firmware control system according to the invention when inserting a new line of video information within one in the storage unit 12 saved image page.

Wenn gemäß Figur 6 eine neue Zeile 70 zwischen eine erste Zeile 70 und eine zweite Zeile 72 der Bildseite einzufügen ist, so müssen nur sechs Adresscodes innerhalb der Speichereinheit 12 geändert werden. Beispielsweise werden die Adresszeichen 73 und 74 der Zeile 71 geändert, so daß sie auf ein erstes Zeichen 75 der neuen Reihe 70 verweisenund die Adresszeichen 76 unf 77 der Zeile 70 werden geändert'um auf ein erstes Zeichen 78 der zweiten Zeile 72 der vorhergehenden Bildseite zu verweisen. Die Adresszeichen 79 und 80 der vorletzten Zeile 81 der vorhergehenden Bildseite müssen ferner geändert werden um auf ein erstes Zeichen 82 der ersten Zeile 71 der neuen Bildseite zu verweisen Die Zeile 81 wird daraufhin zur letzten Zeile der neuen Bildseite.If, according to FIG. 6, a new line 70 is between a first line 70 and a second line 72 of the image page is to be inserted, only six address codes are required can be changed within the memory unit 12. For example, the address characters are 73 and 74 of line 71 changed so that they are based on a first character 75 of the new Reference row 70 and the address characters 76 and 77 of row 70 are changed to to refer to a first character 78 of the second line 72 of the previous image page. The address characters 79 and 80 of the penultimate line 81 of the previous image page must also be changed to a first character 82 of the first line 71 of the to reference new image page Line 81 then becomes the last line of the new one Image side.

Wie zuvor erwähnt, erforderte die Zeileneinfügung in bekannten Systemen eine Abwärtsbewegung aller Daten nach der Einfügungsstelle in der Speichereinheit um Platz für die neue einzufügende Video-Informationszeile zu schaffen. Die Information in der letzten Bildzeile der Bildseite wurde daraufhin überschrieben und ging verloren. Bei der vorliegenden Erfindung verbleibt die letzte Zeile der vorhergehenden Bildseite deh. die Zeile 83 in Figur 6in der Speichereinheit 12 und der Informationsinhalt dieser Zeile kann für eine zukünftige Benutzung aufbewahrt werden.As mentioned earlier, line insertion was required in known systems a downward movement of all data after the insertion point in the storage unit to create space for the new video information line to be inserted. The information the last line of the image was then overwritten and lost. In the present invention, the last line of the previous image page remains deh. line 83 in FIG. 6 in memory unit 12 and the information content this line can be kept for future use.

In den Figuren 7 und 8 ist schematisch der Schaitkreis des erfindungsgemäßen Logik-Steuersystems dargestellt. Bezüglich der Schaltung ist darauf zu verweisen, daß ein kleiner Kreis am Eingang eines Logikelementes anzeigt, daß dieser Eingang durch ein "O"-Pegel freigegeben wird. Ferner zeigt ein kleiner Kreis am Ausgang eines Logikelementes an, dass für den Fall, wo die logischen Bedingungen für dieses Element erfüllt sind das Ausgangssignal den Logikpegel "O" einnimmt.In FIGS. 7 and 8, the circuit of the according to the invention Logic control system shown. With regard to the circuit, reference should be made to that a small circle at the input of a logic element indicates that this input is enabled by an "O" level. There is also a small circle at the exit of a logic element that for the case where the logical conditions for this Element are fulfilled, the output signal assumes the logic level "O".

Gemäß Figur 7 ist der System-Datenbus 14 an den Dateneingang (DIN) einer programmierbarenCRT-Steuereinheit 90 angeschlossen und der Ausgang BO dieser Einheit 90 ist auf einen Eingang eines ODER-Gatters 91 geführt. Der Ausgang BO ist ferner mit einem Eingang eines ODER-Gatters 92 verbunden1 dessen Ausgangsleitung 93 zu dem System-Steuerbus 16 gemäß Figur 1 führt. Der Ausgang Br der Steuereinheit 90 umfaßt Video-Daten, die einem Bildschirm-Steuersystem zugeführt werden, das nicht zu der vorliegenden Erfindung gehört. Der Ladeeingang LD der Steuereinheit 90 ist mit dem Ausgang eines NAND-Gatters 94 verbunden. Der Steuerpuffer/Datenpuffer-Eingang C/D der Steuereinheit 90 ist an eine Steuer leitung 90a angeschlossen und der Startanweisungs-Eingang ST der Steuerinheit 90 ist mit einer von dem Steuerbus 16 kommenden Leitung 90b verbunden.According to FIG. 7, the system data bus 14 is connected to the data input (DIN) a programmable CRT control unit 90 and the output BO of this Unit 90 is led to an input of an OR gate 91. The output BO is also connected to an input of an OR gate 92, its output line 93 leads to the system control bus 16 according to FIG. The output Br of the control unit 90 includes video data that is supplied to a screen control system that is not belongs to the present invention. The load input LD of the control unit 90 is connected to the output of a NAND gate 94. The control buffer / data buffer input C / D of the control unit 90 is connected to a control line 90a and the start instruction input ST of the control unit 90 is connected to a line 90b coming from the control bus 16 tied together.

Die CRT-Steuereinheit 90 wird von der Fa. Intel Corporation, Santa Clara, Californien unter der Typ-Nummer 82 75 hergestellt und vertrieben.The CRT control unit 90 is made by Intel Corporation, Santa Clara, California under type number 8275.

Ein zweiter Eingang des Gatters 91 ist mit dem Ausgang Q eines Flip-Flops 95 vom D-Typ verbunden und ein zweiter Eingang des Gatters 92 ist ebenfalls an dieses Flip-Flop 95 angeschlossen. Der Ausgang e%tt.Sist auf den Eingang eines NAND-Gatters 96 geführt. Ein zweiter Eingang des Gatters 96 ist an eine Steuer leitung 97 angeschlossen und ferner mit den Rückstelleingängen des Flip-Flops 95 und eines weiteren Flip-98 Flops vom D-Typ verbunden. Der Ausgang des Gatters 96 wird dem Eingang D eines Flip-Flops 99 vom D-Typ zugeführt.A second input of the gate 91 is connected to the output Q of a flip-flop 95 is connected to the D-type and a second input of gate 92 is also connected to this Flip-flop 95 connected. The output e% tt.Sis to the input of a NAND gate 96 led. A second input of the gate 96 is connected to a control line 97 and also with the Reset inputs of the flip-flop 95 and one other D-type flip-flops connected. The output of gate 96 is the Input D of a D-type flip-flop 99 supplied.

Der Takteingang des Flip-Flops 99 ist an eine Steuerleitung 100 angeschlossen vom Steuerbus 16 gemäß Figur 1 kommt. Der Rückstelleingang R des Flip-Flops 99 ist an die Steuerleitung 97 angeschlossen und der Ausgang Q des Flip-Flops 99 ist auf einen Eingang eines UND-Gatters 101 geschaltet. Der Ausgang Q des Flip-Flops 99 ist mit dem Eingang D des Flip-Flops 98 und mit einem Eingang eines NAND-Gatters 102 verbunden. Der Setzeingang des Flip-Flops 99 ist an eine Steuerleitung 103 angeschlossen.The clock input of the flip-flop 99 is connected to a control line 100 comes from the control bus 16 according to FIG. The reset input R of the flip-flop 99 is connected to the control line 97 and the output Q of the flip-flop 99 is on an input of an AND gate 101 is switched. The output Q of the flip-flop 99 is connected to input D of flip-flop 98 and to one input of a NAND gate 102 connected. The set input of the flip-flop 99 is connected to a control line 103.

Der Takteingang des Flip-Flops 98 ist eine von dem Steuerbus 16 in Figur 1 kommende Steuerleitung 104 angeschlossen und der Ausgang Q dieses Flip-Flops ist mit einem zweiten Eingang des Gatters 101 verbunden. Der Ausgang des Gatters 101 ist an den Eingang D des Flip-Flops 95 angeschlossen. Der Takteingang des Flip-Flops 95 ist an die Steuerleitung 104 angeschlossen und der Ausgang Q dieses Flip-Flops ist mit einem ersten Eingang des Gatters 94 verbunden.The clock input of flip-flop 98 is one from control bus 16 in FIG Figure 1 incoming control line 104 connected and the output Q of this flip-flop is connected to a second input of the gate 101. The exit of the gate 101 is connected to input D of flip-flop 95. The clock input of the flip-flop 95 is connected to the control line 104 and the output Q of this flip-flop is connected to a first input of the gate 94.

Ein zweiter Eingang des Gatters 94 ist an eine Steuerleitung 105 angeschlossen, die zu dem System-Steuerbus 16 in Figur 1 führt. Ein dritter Eingang des Gatters 94 ist mit einem Eingang eines NAND-Gatters 106 und mit dem Ausgang des Gatters 102 verbunden. Ein zweiter Eingang des Gatters 106 ist an eine Steuerleitung 107 angeschlossentdie zu dem System-Adressbus 15 in Figur 1 führt. Der Ausgang des Gatters 106 wird über einen Inverter 108 an eine Steuerleitung 109 angelegt. Ein zweiter Eingang des Gatters 102 ist mit einer Steuerleitung 110 verbunden.A second input of the gate 94 is connected to a control line 105, which leads to the system control bus 16 in FIG. A third entrance to the gate 94 is with one input of a NAND gate 106 and with the output of the gate 102 connected. A second input of the gate 106 is connected to a control line 107 connected which leads to the system address bus 15 in FIG. The exit of the gate 106 is applied to a control line 109 via an inverter 108. A second The input of the gate 102 is connected to a control line 110.

Gemäß Figur 8 wird der Datenbus 14 dem Dateneingang eines Verbindungszeichen-Decodieres 111 zugeführt1 um einen Verbindungszeichencode festzustellen, der in dem bevorzugten Ausführungsbeispiel ein hexadezimaler Code mit dem Wert F1 ist.According to FIG. 8, the data bus 14 is the data input of a connection character decoder 111 is supplied to determine a connection character code that is used in the preferred Embodiment is a hexadecimal code with the value F1.

Der Takteingang des Decodieres 111 ist mit der Steuerleitung 105 in Figur 7 verbunden und der Freigabeeingang des Decodierers ist an eine Steuerleitung 112 angeschlossen, die zu dem Ausgang des Gatters 102 in Figur 7 führt. Der Ausgang BO des Decodierers 111 wird dem Eingang D eines Flip-Flops 113 vom D-I9p zugeführt.The clock input of the decoder 111 is connected to the control line 105 in Figure 7 connected and the release input of the decoder is connected to a control line 112 connected, which leads to the output of the gate 102 in FIG. The exit BO of the decoder 111 is fed to the input D of a flip-flop 113 of the D-I9p.

Der Takteingang des Flip-Flops 113 ist an eine Steuerleitung 114 angeschlossen, die zu dem System-Steuerbus 16 in Figur 1 führt,und der Rückstelleingang dieses Flip-Flops ist mit dem Ausgang eines NAND-Gatters 115 verbunden. Der Ausgang Q des Flip-Flops 113 wird einem Eingang eines UND-Gatters 116 zugeführt dessen Ausgang auf den Eingang D eines Flip-Flops 117 vom D-Typ geführt ist. Ein zweiter Eingang des Gatters 116 ist an den Ausgang Q des Flip-Flops 117 angeschlossen und ferner auf den Takteingang eines Flip-Flops 118 vom D-Typ geführt.The clock input of the flip-flop 113 is connected to a control line 114, which leads to the system control bus 16 in Figure 1, and the reset input of this Flip-flops are connected to the output of a NAND gate 115. The output Q of the Flip-flops 113 is fed to an input of an AND gate 116 whose output is fed to the input D of a flip-flop 117 of the D-type. A second entrance of the gate 116 is connected to the output Q of the flip-flop 117 and further to the clock input of a D-type flip-flop 118.

Der Takteingang des Flip-Flops 117 ist an die Steuerleitung 109 in Figur 7 angeschlossen und mit einem Eingang eines NAND-Gatters 119 verbunden. Der Rückstelleingang des Flip-Flops 117 ist mit dem Rückstelleingang des Flip-Flops 118 und dem Ausgang des Gatters 115 verbunden. Der Ausgang des Gatters 115 ist ferner an die Steuerleitung 97 in Figur 7 angeschlossen. Der Ausgang Q des Flip-Flops 117 ist mit einem ersten Eingang eines UND-Gatters 121 verbunden. DerAusgang Q des Flip-Flops 118 ist mit dem Eingang D des gleichen Flip-Flops verbunden und der Ausgang Q dieses Flip-Flops ist an einen ersten Eingang eines UND-Gatters 122 und an einen ersten Eingang eines NAND-Gatters 120 geführt.The clock input of the flip-flop 117 is connected to the control line 109 in 7 and connected to an input of a NAND gate 119. Of the The reset input of the flip-flop 117 is connected to the reset input of the flip-flop 118 and the output of gate 115 are connected. The output of gate 115 is also connected to the control line 97 in FIG. The Q output of flip-flop 117 is connected to a first input of an AND gate 121. The output Q of the flip-flop 118 is connected to the input D of the same flip-flop and the output Q of this Flip-flops is connected to a first input of an AND gate 122 and a first Input of a NAND gate 120 performed.

Ein zweiter Eingang des Gatters 120 ist an die Steuerleitung 123 angeschlossen, die von dem System-Steuerbus 16 kommt und ein dritter Eingang des Gatters 120 ist an eine Steuerleitung 124 angeschlossen, die zu dem System-Steuerbus 16 in Figur 1 führt. Ein zweiter Eingang des Gatters 121 ist mit der Steuerleitung 114 verbunden, die zu dem System-Steuerbus 16 in Figur 1 führt und dieser Eingang ist ferner an einen zweiten Eingang des Gatters 122 angeschlossen. Der Ausgang des Gatters 121 wird einem Eingang eines ODER-Gatters 125 zugeführt. Ein dritter Eingang des Gatters 122 ist an eine Steuerleitung 126 angeschlossen, die zu dem System-Steuerbus 16 führt'und der Ausgang des Gatters 122 wird an einen Eingang eines NOR-Gatters 127 angelegt. Ein zweiter Eingang des Gatters 119 ist nit einer Steuerleitung 128 verbunden, die zu dem System-Steuerbus 16 führt, und ein dritter Eingang des Gatters 199 ist mit der Steuerleitung 124 verbunden. Der Ausgang des Gatters 119 ist auf den Erhöhungseingang INC eines 4-Bit-Aufwärtszählers 129 geführt.A second input of the gate 120 is connected to the control line 123, which comes from the system control bus 16 and is a third input of the gate 120 connected to a control line 124, which leads to the system control bus 16 in FIG 1 leads. A second input of the gate 121 is connected to the control line 114, which leads to the system control bus 16 in Figure 1 and this input is also on a second input of the gate 122 is connected. The output of gate 121 is fed to an input of an OR gate 125. A third entrance to the gate 122 is connected to a control line 126 which leads to the system control bus 16 leads' and the output of the gate 122 is connected to an input of a NOR gate 127 created. A second input of the gate 119 is connected to a control line 128, which leads to the system control bus 16 and is a third input of the gate 199 connected to the control line 124. The output of gate 119 is on the increase input INC of a 4-bit up counter 129.

Das 4-Bit-Ausgangssignal des Zählers129 wird an die Bitleitungen 0-3 des System-Adressbus 15 angelegt. Der Dateneingang des Zählers ist mit den Bitleitungen 0-3 des System-Datenbus 14 in Figur 1 und mit dem Dateneingang eines 4-Bit-Aufwärtszählers 130 verbunden. Der Ladeeingang des Zählers 129 ist an den Ausgang des Gatters 127, den Ladeeingang des Zählers 130 und den Ladeeingang von 4-Bit-Aufwärtszählern 131 und 132 angeschlossen. Der Übertrags-Ausgang CO des Zählers 129 ist an den Erhöhungseingang INC des Zählers 130 angeschlossen und der Ausgang des Zählers 130 ist mit den Bitleitungen 4-7 des System-Adressbus 15 verbunden. Ebenso ist der Ubertragsausgang des Zählers 130 mit dem Erhöhungseingang des Zählers 131 verbunden und der Ausgang des Zählers 131 ist an die Bitleitungen 8-11 des System-Adressbus 15 angeschlossen. Der Dateneingang des Zählers 131 ist an die Bitausgänge 0-3 eines 8-Bit-Registers 133 angeschlossen, und der Übertragsausgang des Zählers 131 ist mit dem Erhöhungseingang des Zählers 132 verbunden. Der Dateneingang des Zählers 132 ist an die Ausgangsbits 4-7 des Registers 133 angeschlossen und derAusgang des Zählers 132 ist mit den Bitleitungen 12-15 des Adressbus 15 verbunden.The 4-bit output of counter 129 is presented on bit lines 0-3 of the system address bus 15 is created. The data input of the counter is with the bit lines 0-3 of the system data bus 14 in Figure 1 and with the data input of a 4-bit up counter 130 connected. The loading input of the counter 129 is connected to the output of the gate 127, the load input of the counter 130 and the load input of 4-bit up-counters 131 and 132 connected. The carry output CO of the counter 129 is connected to the increment input INC of counter 130 is connected and the output of counter 130 is connected to the bit lines 4-7 of the system address bus 15 are connected. Likewise is the carry output of the counter 130 is connected to the increment input of the counter 131 and the output of the counter 131 is connected to the bit lines 8-11 of the system address bus 15. The data input of the counter 131 is connected to the bit outputs 0-3 of an 8-bit register 133, and the The carry output of the counter 131 is with the increment input of the counter 132 connected. The data input of counter 132 is on the output bits 4-7 of register 133 and the output of counter 132 is connected to the bit lines 12-15 of the address bus 15.

Der Dateneingang des Registers 133 ist an die Bitleitungen 0-7 des System-Datenbus 14 in Figur 1 angeschlossen und der Ladeeingang des Registers 133 ist mit dem Ausgang des Gatters 125 verbunden. Ein zweiter Eingang des Gatters 225 ist an eine Steuerleitung 134 angeschlossen, die zu dem System-Datenbus in Figur 1 führt, und mit einem zweiten Eingang des Gatters 127 verbunden. Ein zweiter Eingang des Gatters 115 ist an eine Steuerleitung 103 in Figur 7 angeschlossen.The data input of register 133 is on bit lines 0-7 of the System data bus 14 connected in FIG. 1 and the load input of register 133 is connected to the output of gate 125. A second input of gate 225 is connected to a control line 134 which leads to the system data bus in FIG 1 leads, and connected to a second input of the gate 127. A second entrance of gate 115 is connected to a control line 103 in FIG.

Bevor das Logik-Steuersystem gemäß den Figuren 7 und 8 in Betrieb geht, tritt es in einem Einschaltungs-Auslösezyklus ein.Before the logic control system according to Figures 7 and 8 in operation goes it enters a closing trip cycle.

Während des Auslösezyklus wird das Zeittakt- und Steuersystem 10 aktiviert um 1 MHz-Zeittaktsignale zu liefern, die die Signale DMAK10, T 05T12 und SRBIT 2, 3, 4,6, 7 und 9 einschließen. Diese Signale sind in Figur 9 dargestellt. Zusätzlich schaltet die Zentraleinheit CPU11 die Steuerleitung 103 auf den Logikpegel "O",um das Flip-Flop 99 in Figur 7 zu setzen und die Flip-Flops 95 und 98 in Figur 7 sowie die Flip-Flops 113, 117 und 118 in Figur 8 zurückzustellen.During the trip cycle, the timing and control system 10 is activated to provide 1 MHz clock signals that contain the signals DMAK10, T 05T12 and SRBIT 2, 3, 4, 6, 7 and 9 include. These signals are shown in FIG. Additionally the central processing unit CPU11 switches the control line 103 to the logic level "O" to set flip-flop 99 in Figure 7 and flip-flops 95 and 98 in Figure 7 as well reset flip-flops 113, 117 and 118 in FIG.

DasSignal des Zeittakt- und Steuersystems auf der Leitung 110 weist den Logikpegel "O" auf und das Signal auf der Leitung 105 besitzt den Logikpegel tillt. Das Ausgangssignal des Gatters 102 besitzt somit den Pegel. Da sich das Flip-Flop 95 in einem zurückgestellten Zustand befindet, besitzt der Ausgang Q dieses Flip-Flops den "1"Pegel und der Ausgang des Gatters 94 befindet sich auf einem "O"-Pegel,um den Ladeeingang der Steuereinheit 90 freizugeben. Bei der Ausgabe eines "1"-Signales durch die Zentraleinheit CPU-11 an die SteUerleitung 90a wird der Anweisungspuffer innerhalb der Steuereinheit ausgewählt. Die Zentraleinheit CPU-11 lädt daraufhin die Steuereinheit mit vier Anweisungsbytes von dem Festwertspeicher ROM der Speichereinheit 12. Solche Anweisungsbytes geben die maximale Anzahl von Datenzeichen pro Zeile der Video-Information vor, sowie die maximale Anzahl der visuellen Zusatzzeichen per Zeile, die maximale Anzahl der Zeilen pro Bildseite und andere Steuerinformation.The timing and control system signal on line 110 shows the logic level "O" and the signal on the line 105 has the logic level tillt. The output signal of the gate 102 thus has the level. Since the flip-flop 95 is in a reset state, the Q output has this flip-flop the "1" level and the output of the gate 94 is at an "O" level to enable the charging input of the control unit 90. When outputting a "1" signal through the central processing unit CPU-11 to the control line 90a becomes the instruction buffer selected within the control unit. The central processing unit CPU-11 The control unit then loads four instruction bytes from the read-only memory ROM of storage unit 12. Such instruction bytes give the maximum number of Data characters per line of video information, as well as the maximum number of additional visual characters per line, the maximum number of lines per image page and other tax information.

Danach schaltet die Zentraleinheit CPU-11 die Steuerleitung 134 auf einen "1"-Pegel um, um das Register mit Adressdaten auf dem Datenbus 14 zu laden. Die Adressdaten werden durch die signifikantesten 8-Bit der Speicheradresse eines ersten Zeichens in einer darzustellenden Video-Informationszeile vorgegeben. Die Zentraleinheit CPU-11 steuert sodann die Übertragung der am wenigsten signifikanten 8-Bit der Speicheradresse von dem Speicher RAM der Speichereinheit 12 zu dem Datenbus 14. Wenn die Zentraleinheit CPU-11 die Steuerleitung 134 auf den Logikpegel "0" umschaltet, so sind die am wenigsten signifikanten Bits von dem Datenbus 14 in die Zähler 129 und 130 geladen und die signifikantesten Bits sind vom dem Register 133 in die Zähler 131 und 132 geladen. Die Zähler 129 bis 132 weisen zu diesem Zeitpuntk die Speicheradresse des ersten Datenzeichens der ersten Video-Informationszeile auf, die auf dem CRT-Bildschirm darzustellen ist.Then the central processing unit CPU-11 connects the control line 134 to a "1" level in order to load the register with address data on the data bus 14. The address data is determined by the most significant 8-bits of the memory address of a first character specified in a video information line to be displayed. the Central processing unit CPU-11 then controls the transmission of the least significant ones 8-bit of the memory address from the memory RAM of the memory unit 12 to the data bus 14. If the central processing unit CPU-11 sets the control line 134 to the logic level "0" toggles, the least significant bits from the data bus 14 are in the Counters 129 and 130 are loaded and the most significant bits are from register 133 loaded into counters 131 and 132. The counters 129 to 132 indicate this time point the memory address of the first data character of the first line of video information to be displayed on the CRT screen.

Im Betrieb gibt die Zentraleinheit CPU-11 eine Startanweisung auf der Steuerleitung 90b an die CRT-Steuereinheit 90 aus.During operation, the central processing unit CPU-11 issues a start instruction the control line 90b to the CRT control unit 90.

Die Steuereinheit gibt daraufhin eine DMA-Anforderung mit dem Logikpegel 1 an dem Ausgang B0 über das Gatter 92 an die Steuerleitung 93 aus, die zu dem Zeittakt- und Steuersystem 10 über den Steuerbus 16 führt. Das Zeittakt- und Steuersystem 10 erfaßt die DMA-Anforderung von dem Steuersystem 13 und gibt die Information in den Zählern 129 bis 132 während eines dem Steuersystem zugeordneten DMA-Zyklus auf den Adressbus 15.The control unit then issues a DMA request with the logic level 1 at the output B0 via the gate 92 to the control line 93, which at the time clock and control system 10 via control bus 16. The timing and control system 10 detects the DMA request from the control system 13 and puts the information in counters 129-132 during a DMA cycle associated with the control system the address bus 15.

Im hier beschriebenen bevorzugten Ausführungsbeispiel ist das CRT-Steuersystem 13 dem DMA1-Zyklus gemäß Figur 2 zugeordnet, der in ungefähr 4,0/us - Intervallen auftritt. Der Speicher RAM der Speichereinheit 12 wird hierdurch adressiert'um das erste darzustellende Datenzeichen an den Datenbus 14 zu liefern.In the preferred embodiment described herein, this is the CRT control system 13 assigned to the DMA1 cycle according to FIG. 2, which occurs in approximately 4.0 / us intervals occurs. The memory RAM of the memory unit 12 is addressed by this to supply the first data characters to be displayed to the data bus 14.

Das Zeittakt- und Steuersystem 10 liefert daraufhin ein "0"-Signal an die Leitung 110, die normalerweise den Logikpegel "1" aufweist, um die DMAKnforderung zu bestätigen. Beim Auftritt eines "1"-Taktsignales auf der Leitung 105 von dem Zeittakt- und Steuersystem 10 schaltet der Ausgang des Gatters 94 auf einen "O"-Pegel um, um das Datenzeichenbyte auf dem Datenbus 14 in den Datenpuf-fer der Steuereinheit 90 zu laden.The timing and control system 10 then supplies a "0" signal to line 110, which is normally a logic "1", to the DMA request to confirm. When a "1" clock signal occurs on line 105 from the Timing and control system 10 switches the output of gate 94 to an "O" level in order to transfer the data character byte on the data bus 14 into the data buffer of the control unit 90 to load.

Wenn die Steuereinheit nicht die maximale Anzahl von Datenzeichen für eine Video-Informationszeile empfangen hat, so verbleibt der Ausgang BO der Steuereinheit auf-einem "1"-Pegel, was erneut durch das Zeittakt- und Steuersystem 10 beim Auftritt des nächsten DMA1-Zyklus erfaßt wird.If the control unit does not have the maximum number of data characters has received for a video information line, the output BO remains the Control unit at a "1" level, which again is controlled by the timing and control system 10 is detected when the next DMA1 cycle occurs.

Datenzeichen und visuelle Zusatz zeichen, die in dem Speicher RAM der Speichereinheit 12 gespeichert sind, unterscheiden sich durch ihre signifikantesten Bits MSB. Durch ein MSB mit Logikpegel "O" wird ein Datenzeichen gekennzeichnet. Ein MSB mit dem Logikpegel "1" zeigt ein visuelles Zusatzzeichen an. Wenn die Steuereinheit 90 die maximale Anzahl der Datenzeichen in einer Video-Informationszeile empfangen hat, so schaltet der Ausgang BO der Steuereinheit auf den Logikpegel "O" um. Der Ausgang des Gatters 92 schaltet daraufhin auf einen Logikpegel "O" um, um die DMA-Anforderungen zu beenden.Data characters and additional visual characters stored in the memory RAM stored in the storage unit 12 differ in their most significant Bits MSB. A data character is identified by an MSB with logic level "O". An MSB with the logic level "1" indicates an additional visual sign. When the control unit 90 receive the maximum number of data characters in a video information line has, the output BO of the control unit switches to the logic level "O". Of the The output of the gate 92 then switches to a logic "O" level in order to satisfy the DMA requirements to end.

Da die Flip-Flops 95 und 98 sich im zurückgestellten Zustand befinden, schaltet der Ausgang des Gatters 91 auf einen Logikpegel "O" um, und der Ausgang des Gatters 96 wird auf den Logikpegel "1" geschaltet. Beim nächsten Auftritt eines Impulses SRBIT3 mit dem Logikpegel "1" n auf der Leitung 100 schaltet: der Ausgang Q des Fl-ip-Flops -99 und der Ausgang des Gatters 101 auf einen Logikpegel 3 um. Der Ausgang Q des Flip-Flops 99 schaltet auf einen Logikpegel O" um und veranlaßt die Umschaltung des Ausganges des Gatters 102 auf einen Logikpegel "1".Since the flip-flops 95 and 98 are in the reset state, the output of the gate 91 switches to a logic "O" level, and the output of the gate 96 is switched to the logic "1" level. At the next gig one Pulse SRBIT3 with logic level "1" n on line 100 switches: the output Q of the Fl-ip-Flop -99 and the output of the Gatters 101 on one Logic level 3 um. The output Q of the flip-flop 99 switches to a logic level O " and causes the output of gate 102 to be switched to a logic level "1".

Beim Auftritt eines Impulses SRBIT6 mit dem Logikpegel 1 auf der Leitung 104 schaltet der Ausgang Q des Flip-Flops 95 auf den Logikpegel "1" um. Der Ausgang des Gatters 92 schaltet somit auf einen Logikpegel "1" um, um eine DMA-Anforderung an die Leitung 93 auszugeben. Zusätzlich schaltet der Ausgang des Gatters 91 auf einen Logikpegel 3 um, während der Ausgang des Gatters 96 auf den Logikpegel "O" umschaltet.When a pulse SRBIT6 with logic level 1 occurs on the line 104 switches the output Q of the flip-flop 95 to the logic level "1". The exit of gate 92 thus switches to a logic "1" level in response to a DMA request to output to line 93. In addition, the output of the gate 91 switches on a logic level 3 to, while the output of the gate 96 to the logic level "O" switches.

Da sich der Ausgang Q des Flip-Flops 95 auf einem Logikpegel "0" befindet, befindet sich der Ausgang des Gatters 94 auf einem Logikpegel "1",um den Ladeeingang der Steuereinheit 90 zu sperren. Wenn das Zeittakt- und Steuersystem 10 die DMA-Anforderung bestätigt, indem sie ein Signal mit dem Logikpegel "O" an die Leitung 110 anlegt, so schaltet der Ausgang des Gatters 102 auf den Logikpegel 1 um. Wenn das Zeichenbyte auf dem Datenbus kein Verbindungszeichen ist, so verbleibt die Leitung 97 auf dem Logikpegel "1". In diesem Fall setzt sich die Betätigung der Flip-Flops 95, 98 und 99 in der zuvor beschriebenen Weise fort, um DMA-Anforderungen zu erzeugen, bis ein Verbindungszeichen festgestellt wird, was weiter unten noch beschrieben wird.Since the output Q of the flip-flop 95 is at a logic level "0", the output of the gate 94 is at a logic level "1" to the load input the control unit 90 to lock. When the timing and control system 10 receives the DMA request confirmed by applying a signal with the logic level "O" to the line 110, so the output of gate 102 switches to logic level 1. If the character byte If there is no connection sign on the data bus, line 97 remains on the Logic level "1". In this case, the operation of the flip-flops 95, 98 and 99 continues in the manner previously described to generate DMA requests until a connection sign is detected, which will be described below.

Nach der Erzeugung von zwei DMA-Anforderungen nach der Feststellung eines Verbindungszeichens schaltet die Leitung 97 auf den Logikpegel "O" um, um die Flip-Flops 95 und 98 zurückzustellen. Die Erzeugung von DMA-Anforderungen am Ausgang des Gatters 92 ist hierdurch beendet.After generating two DMA requests after the discovery of a connection character switches the line 97 to the logic level "O" reset flip-flops 95 and 98. The generation of DMA requests on the This terminates the output of gate 92.

Gemäß Figur 8 wird ein Zeichenbyte dem Decodierer 111 über den Datenbus 14 jedesmal zugeführt, wenn das Zeichenbyte der CRT-Steuereinheit 90 zugeführt wird. Ferner wird der Decodierer 111 durch den Ausgang des Gatters 102 auf der Leitung 112 jedesmal freigegeben, wenn das Zeittakt- und Steuersystem 10 ein DMA-Bestätigungssignal auf der Leitung 110 in Figur 7 ausgibt. Beim Auftritt eines Impulses T05T12 mit dem Logikpegel "1" auf der Leitung 112 während einer Freigabeperi.ode wird das Zeichenbyte auf dem Datenbus 14 durch den Decodierer 111 decodiert. Wenn ein Verbindungszeichencode festgestellt wird, so schaltet der Ausgang Bo des Decodierers 111 auf den Logikpegel "1" um. Im bevorzugten hier beschriebenen Ausführungsbeispiel is-t der Decodierer 111 logisch so ausgelegt, daß er einen Hexadezimalcode F1 feststellt. Beim Auftritt eines Impulses -SRBIT9 mit dem Logikpegel "1" auf der Leitung 114 schaltet der Ausgang Q des Flip-Flops 113 auf einen Logikpegel 1 um, um das Gatter 116 freizugeben.According to FIG. 8, a character byte is sent to the decoder 111 via the Data bus 14 is supplied each time the character byte is supplied to the CRT controller 90. Further, the output of gate 102 puts decoder 111 on the line 112 enabled whenever the timing and control system 10 receives a DMA acknowledge signal outputs on line 110 in FIG. When a pulse T05T12 occurs with the logic level "1" on line 112 during an enable period becomes the character byte decoded on the data bus 14 by the decoder 111. When a connection character code is determined, the output Bo of the decoder 111 switches to the logic level "1" around. In the preferred embodiment described here, it is the decoder 111 logically designed so that it detects a hexadecimal code F1. When performing a pulse -SRBIT9 with the logic level "1" on the line 114 switches the output Q of flip-flop 113 to a logic level 1 to enable gate 116.

Die Logik gemäß Figur 7 erzeugt fortgesetzt DMA-Anforderungen in der zuvor beschriebenen Weise. Ein Bestätigungssignal mit dem Logikpegel "0" " wird von dem Zeittakt- und Steuersystem 10 an die Leitung 110 in Figur 7 jedesmal dann angelegt, wenn eine DMA-Anforderung erzeugt wird und ein neues Zeichenbyte auf den Datenbus 14 gegeben wird. Während eines DMA-Zyklus schaltet das Zeittakt- und Steuersystem 10 die zu dem Gatter 106 führende Leitung 107 auf einen Logikpegel "1" um. Der Ausgang des Gatters 106 schaltet somit auf einen Logikpegel "O" um, um ein "1" -Signal an die Leitung 109 anzulegen. Das Flip-Flop 117,das während der Auslösung zurückgestellt wurde, wird hierdurch getriggert. Das "1"-Ausgangssignal des Gatters 116 wird somit über den Ausgang Q des Flip-Flops 117 an das Gatter 121 angelegt. DerAusgang Q dieses Flip-Flops schaltet auf einen Logikpegel '"O" um, um das Gatter 116 zu sperren.The logic of Figure 7 continues to generate DMA requests in the previously described way. A confirmation signal with the logic level "0" "becomes from the timing and control system 10 to line 110 in Figure 7 each time is applied when a DMA request is generated and a new character byte is placed on the Data bus 14 is given. During a DMA cycle, the timing and control system switches 10 converts the line 107 leading to the gate 106 to a logic level "1". The exit of the gate 106 thus switches to a logic level "O" to a "1" signal the line 109 to apply. The flip-flop 117, which is reset during tripping is triggered by this. The "1" output of gate 116 thus becomes is applied to gate 121 via output Q of flip-flop 117. The output Q of this Flip-flops toggle to a logic level '"O" to disable gate 116.

Das Flip-Flop 117 wird somit in einen Setzzustand versetzt, um den Auftritt eines ersten Zeichenbytes nach der Feststellung des Verbindungszeichens anzuzeigen. Das Zeichenbyte wird durch die signifikantesten 8-Bit einer Speicheradresse in der Speichereinheit 12 vorgegeben, wobei die Adresse ein erstes Datenzeichen einer nächsten Video-Informationszeile speichert, die auf dem CRT-Bildschirm darzustellen ist.The flip-flop 117 is thus placed in a set state to the A first character byte appears after the connection character has been determined to display. The character byte becomes by the most significant 8-bit a memory address in the memory unit 12, the address being a stores the first data character of a next line of video information which is on the CRT screen is to be displayed.

Beim nächsten Auftritt eines Impulses SRBIT9 mit dem Logikpegel "1" schaltet der Ausgang des Gatters 121 auf einen Logikpegel "1" um, um das Laden des Registers 133 mit den signifikantesten 8-Bit der Speicheradresse hervorzurufen.At the next occurrence of a pulse SRBIT9 with the logic level "1" switches the output of the gate 121 to a logic level "1" to enable the loading of the Register 133 with the most significant 8 bits of the memory address.

Wenn die Leitung 109 erneut auf den Logikpegel 1" umschaltet, um ein zweites Zeichenbyte nach der Feststellung des Verbindungszeichens anzuzeigen, so wird das Flip-Flop 117 zurückgestellt. Das Flip-Flop 118, das während des Auslösezyklus zurückgestellt war, wird gesetzt, um an dem Ausgang Q einen Logikpegel "1" zu liefern.If the line 109 switches to the logic level 1 "again, to on to display the second character byte after the connection character has been determined, see above the flip-flop 117 is reset. The flip-flop 118, which during the trip cycle was reset, is set in order to provide a logic level "1" at the output Q.

Beim gleichzeitigen Auftritt von "1"-Impulsen auf den Leitungen 114 und 126 schaltet der Ausgang des Gatters 122 auf den Logikpegel "1" um, um das Laden der Zähler 129 und 130 mit den am wenigsten signifikanten8-Bit einer Speicheradresse hervorzurufen. Zusätzlich werden die Zähler 131 und 132 von dem Register 133 mit den signifikantesten 8-Bit der Speicheradresse geladen.When "1" pulses occur simultaneously on lines 114 and 126 toggles the output of gate 122 to logic "1" to initiate loading the counters 129 and 130 with the least significant 8-bit memory address to evoke. In addition, the counters 131 and 132 from the register 133 with loaded the most significant 8-bit of the memory address.

Beim Auftritt eines Impulses SRBIT4 mit dem Logikpegel 1 auf der Leitung 124 gleichzeitig mit einem Impuls SRBIT3-mit dem Logikpegel 1 auf der Leitung 123 schaltet der Ausgang des Gatters 120 auf einen Logikpegel "O" um. Der Ausgang des Gatters 115 schaltet somit auf einen Logikpegel "O" um, um die.Flip-Flops 113, 117 und 118 in Figur 8 zurückzustellen und um die Flip-Flops 95 und 98 über die Leitung 97 zurückzustellen. Zusätzlich wird das Flip-Flop 99 gesetzt.When a pulse SRBIT4 with logic level 1 occurs on the line 124 simultaneously with an SRBIT3-pulse with logic level 1 on line 123 switches the output of gate 120 to a logic "O" level. The outcome of the Gate 115 thus switches to a logic level "O" in order to activate the flip-flops 113, 117 and 118 in Figure 8 and to reset flip-flops 95 and 98 over the line 97 reset. In addition, the flip-flop 99 is set.

Während der Zeitpeiode,wo DMA-Anforderungen erzeugt werden, schaltet der Ausgang des Gatters 119 jedesmal auf einen "1"-Pegel um, wenn die Leitung 109 gleichzeitig mit den Signalen SRBIT2 und SRBIT4 auf den Leitungen 128 und 124 auf den Logikpegel "1" umschaltet. Aufgrund dessen werden die Zählstände der Zähler 129-132 erhöht, um ein nächstes Zeichen in der Video-Informationszeile der Speichereinheit 12 für die Darstellung auf dem CRT-Bildschirm zu adressieren.Switches during the time period where DMA requests are generated the output of the gate 119 changes to a "1" level each time the line 109 simultaneously with the signals SRBIT2 and SRBIT4 on lines 128 and 124 switches the logic level "1". Because of this, the counts become the counters 129-132 increased to the next character in the video information line of the storage unit 12 for display on the CRT screen.

Figur 9 veranschaulicht in einem Zeittaktdiagramm -die durch das Zeittakt- und Steuersystem 10 erzeugten Zeittaktsignale, die bei dem Betrieb des Logik-S-teuersystems gemäß den Figuren 7 und 8 verwendet werden.Figure 9 illustrates in a timing diagram - the by the timing- and control system 10 generate timing signals that are used in the operation of the logic S control system according to Figures 7 and 8 can be used.

Der Impulszug 140 veranschaulichtdas Ausgangssignal eines 20,3 MHz-Oszillators, das einem 10-Bit-Schieberegister innerhalb des Zeittakt- und Steuersystems 10 in Figur 1 zugeführt wird, um die Zeittaktsignale SRBITO - SRBIT9 mit einer Frequenz von 1,0 MHz zu erzeugen, die durch die Impulszüge 141 bis 150 veranschaulicht sind. Die Signale SRBITO-9 werden ihrerseits durch das Zeittakt- und Steuersystem 10 benutzt, um die Zeittakt- und Steuersignale T05T12, CPUADR- und DMAK10 zu erzeugen, die durch die Impulszüge 151 bis 153 entsprechend veranschaulicht sind.Pulse train 140 illustrates the output of a 20.3 MHz oscillator, that of a 10-bit shift register within the timing and control system 10 in FIG Figure 1 is fed to the timing signals SRBITO - SRBIT9 with a frequency of 1.0 MHz, illustrated by pulse trains 141-150. The SRBITO-9 signals are in turn used by the timing and control system 10, to generate the timing and control signals T05T12, CPUADR- and DMAK10, which are carried out by the pulse trains 151 to 153 are illustrated accordingly.

Die Signale SRBIT werden um 49,23 ns verzögert. Die Erzeugung von Zeittaktsignalen verschiedener Länge zwischen 49,23 ns bis 986,4 ns wird somit ermöglicht. Die Signale SRBITO-9 dienen zusätzlich der Synchronisierung der Zentraleinheit CPU-11, der Speichereinheit 12 und des CRT-Steuersystems 13 und sie erzeugen den Zeittakt.für die Steuerung des Tastverhältnisses auf dem Datenbus 17, dem Adressbus 15 und dem Steuerbus 16.The SRBIT signals are delayed by 49.23 ns. The generation of This enables timing signals of different lengths between 49.23 ns to 986.4 ns. The SRBITO-9 signals are also used to synchronize the central processing unit CPU-11, of the memory unit 12 and the CRT control system 13 and they generate the timing for the control of the duty cycle on the data bus 17, the address bus 15 and the Control bus 16.

Das Signal CPUADR des Impulszuges 152 zeigt dem Logik-Steuersystem in den Figuren 7 und 8 an, daß der System-Adressbus 15 verfügbar ist und daß weder die Zentraleinheit CPU noch eine DMA-Einrichtung aktiv ist. Wenn beispielsweise das Signal den Logikpegel "0" aufweist, so besitzt die Zentraleinheit CPU-11 Zugriff zu dem System-Datenbus. Wenn jedoch das Signal den Logikpegel '1" aufweist, so besitzt eine DMA-Einrichtung Zugriff zu dem System-Datenbus. Zusätzlich werden während des DMA-Zyklus die 16-Adressbits,die in den Zählern 129-132 in Figur 8 gespeichert sind, auf den System-Adressbus 15 geschaltet.Signal CPUADR of pulse train 152 indicates to the logic control system in Figures 7 and 8 that the system address bus 15 available and that neither the central processing unit CPU nor a DMA device is active. if For example, if the signal has the logic level "0", then the central unit has CPU-11 access to the system data bus. However, if the signal has the logic level '1 " a DMA device has access to the system data bus. Additionally During the DMA cycle, the 16 address bits contained in counters 129-132 in FIG 8 are stored, switched to the system address bus 15.

Claims

Hardware / firmware interconnection system for a screen display Claims: Hardware / firmware logic control system in a data processing system to allow lines of variable length to be transmitted one in one Memory for display information stored in any order Cathode ray tube (CRT) control system, where the DV system is a timing control system, the mentioned memory, a central processing unit CPU and the mentioned via an address bus, has a control bus and a data bus connected CRT control system, g e not indicated by a) one controlled by the CPU via the control bus Device in the CRT control system which represents information bytes via the data bus receives from the storage device to direct memory access (DMA) requests output to the timing control system via the control bus; b) a connection character decoder, which is controlled by the timing control system and which the display information bytes is supplied to a connection character firmware code in one line of the presentation information determine; c) one on the CRT control system and the timing control system responsive DMA request logic for issuing DMA requests to the facility of the CRT control system upon receipt of a line of display information bytes by the CRT control system to the connection character decoder the determination enable the connection character firmware code; d) one with the rU and the Timing control system cooperating memory address logic in electrical connection with the memory via the address bus and the data bus to successive addresses of representation information bytes in a single line of stored in memory To provide display conformation; e) an address logic for the most significant ByteMSB associated with the connection character decoder and timing control system cooperates to the memory addressing logic the occurrence of the most significant byte a memory location address with a first representation information byte in a Signal line of presentation information and the loading of this most significant Effecting bytes into the memory address logic; and f) an address logic for the Least Significant Byte LSB used with the timing control system and MSB address logic works together to make the memory addressing logic the occurrence of the least significant Bytes of the memory address to signal, thus loading the least significant bytes into the memory address logic.

2. Hardware / firmware control system to add, delete or rearrange of lines of one in a memory of a display system saved Presentation information, the presentation system being a timing control system, a central processing unit CPU, said memory and one via an address bus, one Control bus and a data bus connected CRT control system, g e k e n n is characterized by a) a device cooperating with the CPU via the control bus in the CRT control system, the character bytes supplied from the memory via the data bus to an end-of-line signal when the last character byte of a display line is received to spend; b) a responsive to the end-of-line signal and the timing control system DMA request logic for issuing DMA requests to the timing control system over the control bus to supply a firmware connection code which is a part the display line on the data bus; c) one with the timing control system cooperative connection character decoding device which outputs an enable signal supplied by the DMA request logic to the occurrence of the firmware link code to be determined on the data bus; d) one with the CPU and the timing control system cooperating memory address counter that communicates with the memory via the address bus and the data bus is electrically connected to first and subsequent character bytes address from display lines stored in memory; and e) a cooperating with the connection character decoder and the timing control system Address logic, which is connected to the memory address counter, to detect the occurrence of address information bytes on the data bus, the to a first character byte of any display line stored in memory and to load these bytes of address information into the memory address counter causing the reordering of display lines stored in the memory facilitates and the display of a page without storing reconstruction information is enabled in the memory.

3. Procedures for adding, deleting, or rearranging at will of lines of video presentation information randomly stored in memory variable length to dynamically changeable display pages without reconstruction of the video presentation information stored in the memory, g e k e n n z e i c h -net by a) formation of lines of the display information for the Store in memory the character bytes for display by the video display system and further have a firmware code at the end; b) Addressing a first and consecutive character bytes of one of the lines that make up a first line of information has a display page; c) Determination of the appearance of a firmware code in this one line and 'decoding the firmware code to a memory address referencing a first character byte of any other line to to form a next line of information of the display page; d) Create the memory addresses in repeated steps (b) to (d) up to a display page is formed for transmission to the video display system; and e) replacing no more than three firmware codes in the lines to any stored in memory Insert or delete display line and add a new display page form.