DE2951767C2

DE2951767C2 -

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Publication number: DE2951767C2
Application number: DE19792951767
Authority: DE
Inventors: Stanley I. Friedman; Charles P. Phoenix Ariz. Us Cobeen; Herbert K. Scottsdale Ariz. Us Jacobsthal
Original assignee: Honeywell Bull Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1978-12-26
Filing date: 1979-12-21
Publication date: 1990-04-26
Also published as: CA1159143A; FR2450496B1; GB2038519B; GB2038519A; AU5347879A; DE2951767A1; FR2450496A1; JPH0135424B2; JPS5589912A; AU537672B2

Abstract

A magnetic tape recorder includes control means for controlling the writing of digital data in NRZI, PE and GCR formats. A PROM 86 contains a set of mini-programs each of which controls the writing of a different portion (e.g. beginning of tape marker, record, check characters, end of field) of one of the formats at a certain bit density. PROM instruction register is pre- loaded with a mini-program start address, and counter 84 then sequences through the program. The counter 84 also addresses a PROM 92, containing repeat numbers which are fed to a down register 94, holding the current instruction for corresponding times to determine e.g. the length of a gap or the number of 1's in an identification burst. <IMAGE>

Description

Die Erfindung betrifft eine Aufzeichnungssteueranordnung für das Schreiben von Daten in unterschiedlichen Aufzeich nungsformaten aus einer Vielzahl von bekannten Aufzeichnungs formaten auf ein Magnetband oder einen anderen geeigneten Aufzeichnungsträger.The invention relates to a recording control arrangement for writing data in different records formats from a variety of known recording formats on a magnetic tape or another suitable Record carrier.

Bei Datenverarbeitungsanlagen kommt es vor, daß Informationen (Daten) auf ein Magnetband in einem oder auch in verschiedenen Aufzeichnungsformaten aufzuschreiben sind, beispielsweise im NRZI-Format (non-return-to-zero mit Änderung bei Einsen), im phasencodierten Format oder im gruppencodierten Aufzeich nungsformat (GCR). Diese Aufzeichnungsformate sind an sich bekannt; sie liegen auch als Normen vor (z. B. US Normen ANSI×3.24-1973, ANSI×3.39-1973 und ANSI×3.54-1976).In data processing systems it happens that information (Data) on a magnetic tape in one or in different Recording formats are to be written down, for example in NRZI format (non-return-to-zero with change in ones), in phase-coded format or in group-coded recording format (GCR). These recording formats are in themselves known; they are also available as standards (e.g. US standards ANSI × 3.24-1973, ANSI × 3.39-1973 and ANSI × 3.54-1976).

Da jedes dieser Aufzeichnungsformate Spezialmarkierungen, Zeichen und Datensymbole umfaßt, die in einer vorgeschriebenen Reihenfolge aufgezeichnet sind, war es bisher erforderlich, aufwendige Verknüpfungsschaltungen vorzusehen, um die erfor derliche Formatbildung vornehmen zu können. Dies bedeutet einerseits einen hohen Schaltungsaufwand und trägt anderer seits auch zu einer erheblichen Systemkomplexität bei.Because each of these recording formats has special marks, Characters and data symbols included in a prescribed Order are recorded, it was previously necessary to provide complex logic circuits to the requ to be able to make such format formation. this means on the one hand, a lot of circuitry and other on the one hand also contributes to considerable system complexity.

In der deutschen Offenlegungsschrift 21 48 847 ist bereits eine Aufzeichnungssteueranordnung offenbart, die aus mehre ren unabhängig voneinander zu betreibenden mikroprogrammier baren arithmetisch-logischen Einheiten besteht, wovon jede einen eigenen Mikroprogrammspeicher mit eigenem Mikroprogramm und daran angeschlossenen Austauschregistern aufweist. Um die Steueranordnung flexibel zu gestalten, sind die Mikropro gramme der arithmetisch-logischen Einheiten austauschbar, so daß die Steueranordnung an verschiedene Ein- und Ausgabe geräte ohne Hardwareänderung angepaßt werden kann. In einem ersten adressierbaren Speicher sind eine Vielzahl von Befehls sequenzen zur Steuerung der Operationsschritte für ein Auf zeichnungsformat gespeichert. Ein Adressiermittel für diesen Speicher stellt Adressen zur sukzessiven Ausgabe von Befehlen bestimmter Befehlssequenzen aus diesem Speicher bereit.In German Offenlegungsschrift 21 48 847 is already discloses a recording control arrangement consisting of several microprocessors to be operated independently of one another arithmetic and logical units, each of which its own micro program memory with its own micro program and has connected exchange registers. To the The Mikropro are flexible in designing the control arrangement Interchangeable arithmetic and logic units, so that the control arrangement to different input and output devices can be adapted without changing the hardware. In one First addressable memories are a variety of instructions sequences for controlling the operational steps for an opening drawing format saved. An addressing device for this Memory provides addresses for the successive issuance of commands certain command sequences from this memory.

Die Aufgabe der vorliegenden Erfindung besteht in der Schaf fung einer Aufzeichnungssteueranordnung für das Schreiben von Daten in unterschiedlichen Aufzeichnungsformaten, die gegen über der bekannten Anordnung eine größere Flexibilität bei den Darstellungen verschiedener Aufzeichnungsformate mit einem geringeren Hardwareaufwand erreicht.The object of the present invention is the sheep a recording control arrangement for writing Data in different recording formats that are against greater flexibility with the known arrangement the representations of different recording formats with achieved less hardware.

Gelöst wird die vorstehend genannte Aufgabe durch eine Steuer ladeschaltung für das Laden der Startadresse einer der ge nannten Befehlssequenzen in das Adressiermittel, durch einen zweiten adressierbaren Speicher, der Intervallzählsignale be reithält in denjenigen Speicherplätzen, deren Adressen denje nigen Adressen des ersten Speichers für die entsprechenden Be fehle entsprechen, wobei diese Intervallzählsignale für die Dauer der Ausführung bestimmter Befehle bestimmend sind, und wobei dieser zweite adressierbare Speicher mit dem genannten Adressiermittel derart verbunden ist, daß er ebenfalls die von diesem Adressiermittel bereitgestellten Adressen empfängt, durch einen Zähler, der die vom zweiten adressierbaren Speicher ausgesandten Intervallzählsignale empfängt, wobei die in die sem Zähler stehende Zahl in periodischen Abständen um einen vorbestimmten Betrag modifiziert wird und bei Erreichen eines vorbestimmten Zählerstandes ein Ausgangssignal ausgesendet wird, und durch Schaltmittel, über die das genannte Ausgangs signal zum Zwecke der Steuerung der Bereitstellung einer neuen Adresse dem genannten Adressiermittel zugeführt wird.The above-mentioned task is solved by a tax charging circuit for loading the start address of one of the ge called command sequences in the addressing means, by a second addressable memory, the interval count signals be rides in those memory locations whose addresses addresses of the first memory for the corresponding Be failures correspond, these interval count signals for the Duration of execution of certain commands are determining, and this second addressable memory with said Addressing means is connected so that it also the receives addresses provided by this addressing means, by a counter that stores the second addressable memory sent interval count signals received, which in the number in periodic intervals by one predetermined amount is modified and when a predetermined counter reading an output signal is, and by switching means via which said output signal for the purpose of controlling the delivery of a new one Address is supplied to the addressing means mentioned.

Anhand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.The invention is illustrated below with the aid of drawings for example explained in more detail.

Fig. 1A, 1B und 1C veranschaulichen Datenaufzeichnungen im NRZI-Format, im Phasencodierungs-Format und im Grup pencodeaufzeichnungs-Format (GCR). Fig. 1A, 1B and 1C illustrate data records in the NRZI format, the phase-encoding format and in Grup pencodeaufzeichnungs format (GCR).

Fig. 1D und 1E veranschaulichen eine Datenaufzeichnung im Phasencodierungs-Format und im NRZI-Format. Fig. 1D and 1E illustrate a recording data in the phase-encoding format and in the NRZI format.

Fig. 2 zeigt in einem Blockdiagramm eine die erfindungs gemäße Aufzeichnungssteueranordnung verwendende Bandbe dienungs-Steueranordnung. Fig. 2 shows a block diagram of a tape control control arrangement using the recording control arrangement according to the invention.

Fig. 3 zeigt ein Datenflußdiagramm. Fig. 3 shows a data flow diagram.

Fig. 4 zeigt in einem Blockdiagramm eine Aufzeichnungs steueranordnung gemäß der vorliegenden Erfindung. Fig. 4 shows in a block diagram a recording control arrangement according to the present invention.

Fig. 5 zeigt ein Verknüpfungsdiagramm der in Fig. 4 dargestellten PROM-Steuerlogik. FIG. 5 shows a logic diagram of the PROM control logic shown in FIG. 4.

In Fig. 1A, 1B und 1C sind Datenaufzeichnungen im NRZI- Format, im Phasencodierungs-(PE)-Format und im Gruppen codeaufzeichnungs-(GCR)-Format veranschaulicht. Gemäß Fig. 1A beginnt das NRZI-Format mit einer Bandanfangs markierung (BOT). Auf diese Markierung folgt eine Viel zahl von Datenaufzeichnungen, die bei einem 9-Spur-Band jeweils um ca. 15,2 mm (entsprechend 0,6 Zoll) und bei einem 7-Spur-Band um ca. 19 mm (entsprechend 0,75 Zoll) voneinander getrennt sind. Nach der letzten NRZI-Daten aufzeichnung zeigt ein Spezialzeichen, das Dateiende- Zeichen (EOF), das Aufzeichnungsende an. Bei einem 7-Spur-Band ist das EOF-Zeichen von der letzten Datenaufzeichnung um ca. 95,3 mm (entsprechend 3,75 Zoll) getrennt; das Zeichen selbst ist oktal ausgedrückt 17. Bei einem 9-Spur-Band ist das EOF-Zeichen von der letzten Datenauf zeichnung um ca. 15,2 mm (entsprechend 0,6 Zoll) getrennt; das betreffende Zeichen ist oktal ausgedrückt 23. Sieben Leer bits nach dem EOF-Zeichen wird ein Längsprüfzeichen (LCC) aufgezeichnet.In Figures 1A, 1B and 1C are data recordings in NRZI -. Format, illustrated in the phase encode (PE) format and in the groups codeaufzeichnungs- (GCR) format. Referring to FIG. 1A, the NRZI format begins with a sliver-beginning marker (BOT). This marking is followed by a large number of data records, which are approx. 15.2 mm (corresponding to 0.6 inches) for a 9-track tape and approx. 19 mm for a 7-track tape (corresponding to 0, 75 inches) are separated. After the last NRZI data recording, a special character, the file end character (EOF) , indicates the end of the recording. In the case of a 7-track tape, the EOF character is separated by approximately 95.3 mm (corresponding to 3.75 inches) from the last data recording; the sign itself is expressed in octal 17 . In the case of a 9-track tape, the EOF character is separated from the last data recording by approx. 15.2 mm (corresponding to 0.6 inches); the character in question is expressed in octal 23 . A longitudinal test mark (LCC) is recorded seven empty bits after the EOF mark.

Wie in Fig. 1B veranschaulicht, beginnt das phasencodierte Format mit einer BOT-Markierung und einem PE-Identifizie rungs-Burstsignal in der Spur 4, bestehend insgesamt lediglich aus Einsen. Die folgenden Datenaufzeichnungen sind um ca. 15,2 mm (entsprechend 0,6 Zoll) getrennt. Nach der letzten Datenaufzeichnung tritt ein Dateiende zeichen EOF auf, welches aus 250 Einsen in den Spuren 1, 2, 4, 5, 7 und 8 besteht.As illustrated in FIG. 1B, the phase-encoded format begins with a BOT mark and a PE identification burst signal in track 4, consisting of only ones in total. The following data records are separated by approximately 15.2 mm (corresponding to 0.6 inches). After the last data recording, an end-of-file character EOF occurs, which consists of 250 ones in tracks 1, 2, 4, 5, 7 and 8.

Das in Fig. 1C dargestellte GCR-Format beginnt mit einer BOT-Markierung, und das GCR-Identifizierungs- Burstsignal in der Spur 6 besteht lediglich aus Einsen. Diesem Signal folgt unmittelbar ein eine automatische Leseverstärkung bewirkendes Burstsignal ARA, welches ins gesamt aus Einsen in sämtlichen Spuren besteht. Dem ARA- Burstsignal folgt dann unverzüglich ein ARA-Identifizie rungszeichen in den Spuren 2, 3, 5, 6, 8 und 9. Nach einer Lücke von ca. 7,6 mm (entsprechend 0,3 Zoll) tritt eine Vielzahl von Datenaufzeichnungen auf, die durch ein EOF- Zeichen abgeschlossen werden, welches aus 250 Einsen in den Spuren 1, 2, 4, 5, 7 und 8 besteht.The GCR format shown in FIG. 1C begins with a BOT mark, and the GCR identification burst signal in track 6 consists of only ones. This signal is immediately followed by a burst signal ARA which effects an automatic read amplification and which consists of ones in all tracks. The ARA burst signal is then immediately followed by an ARA identification mark in tracks 2, 3, 5, 6, 8 and 9. After a gap of approximately 7.6 mm (corresponding to 0.3 inches), a large number of data recordings occur , which are terminated by an EOF symbol, which consists of 250 ones in tracks 1, 2, 4, 5, 7 and 8.

In Fig. 1D und 1E ist das Datenaufzeichnungsformat für eine PE-Aufzeichnung bzw. für eine NRZI-Aufzeichnung veranschaulicht. Gemäß Fig. 1D geht den Daten eine Präambel (Vorwort) voran, welche aus 40 Nullen und einer Eins besteht. Den betreffenden Daten folgt eine Postambel (Nachwort), welche aus einer Eins und 40 Nullen besteht.In Fig. 1D and 1E, the data recording format illustrates a PE Recording or an NRZI Recording. According to FIG. 1D, the data is preceded by a preamble, which consists of 40 zeros and a one. The relevant data is followed by a postamble (afterword), which consists of a one and 40 zeros.

Gemäß Fig. 1E, die das NRZI-Datenaufzeichnungsformat veranschaulicht, wird die Datenaufzeichnung von einem Längsprüfzeichen LCC gefolgt, wenn 560 Bits auf 25,4 mm auf dem 7- oder 9-Spur-Band aufgezeichnet werden oder wenn 800 Zeichen pro 25,4 mm auf dem 7-Spur-Band aufge zeichnet werden. Werden 800 Bits pro 25,4 mm auf einem 9-Spur-Band aufgezeichnet, dann folgt der Datenauf zeichnung ein zyklisches Redundanzzeichen CRC, dem ein LCC-Zeichen folgt.Referring to FIG. 1E, illustrating the NRZI -Datenaufzeichnungsformat, the data recording is followed by a Längsprüfzeichen LCC if 560 bits to 25.4 mm is recorded on the 7- or 9-track tape, or when 800 characters per 25.4 mm be recorded on the 7-track tape. If 800 bits per 25.4 mm are recorded on a 9-track tape, the data recording is followed by a cyclic redundancy character CRC , which is followed by an LCC character.

Weitere Einzelheiten bezüglich der verschiedenen Auf zeichnungsformate finden sich in den oben angegebenen US-Normen. Verwiesen sei ferner auch auf eine Veröffentlichung in der Zeitschrift "Angewandte Informatik" Nr. 2, 1976, S. 60-64, von E. Rasek "Über das GCR-Aufzeichnungsverfahren auf Magnetband".More details regarding the different up Find drawing formats themselves in the above-mentioned US standards. Please also refer to a publication in the journal "Applied Computer Science" No. 2, 1976, pp 60-64, by E. Rasek "About the GCR recording method on magnetic tape".

Fig. 2 veranschaulicht in einem Blockdiagramm die allge meine Ausführungsform einer Bandbedienungs-Steueran ordnung. Die Blockdarstellung zeigt die erfindungsgemäße Aufzeichnungssteueranordnung in dem mit Allgemeine Schreib-Logik bezeichneten Block 14. Eine mikropro grammierbare Steuerlogik 2 erhält ein Eingangssignal von dem Puffer 4 und dem Puffer 6. Der Puffer 6 ist seinerseits mit einer peripheren System schnittstelle verbunden. Der Puffer 4 erhält eine GCR-In formation, also eine gruppencodierte Aufzeichnungsinforma tion von der GCR-Zusatzanordnung 8, die mit einem Eingang am Ausgang der Schräglauf-Beseitigungseinrichtung 10 angeschlossen ist. Ein Multi plexer 18 wählt diejenige Einheit aus den Bandbedienungseinrichtungen 20, 22, 24 und 26 aus, die mit dem übrigen Teil des Systems für Lese- und Schreib zwecke zu verbinden ist. Im Lesebetrieb wird ein Aus gangssignal des Multiplexers 18 dem Eingang der Schräg laufbeseitigungseinrichtung 10 zugeführt. Fig. 2 illustrates in a block diagram the general my embodiment of a tape operator control arrangement. The block diagram shows the recording control arrangement according to the invention in the block 14 labeled general write logic. A micropro grammable control logic 2 receives an input signal from the buffer 4 and the buffer 6 . The buffer 6 is in turn connected to a peripheral system interface. The buffer 4 receives GCR information, that is to say a group-coded recording information from the additional GCR arrangement 8 , which is connected to an input at the output of the skew elimination device 10 . A multi plexer 18 selects that unit from the tape controls 20 , 22 , 24 and 26 which is to be connected to the rest of the system for reading and writing purposes. In the read mode, an output signal from the multiplexer 18 is fed to the input of the oblique removal device 10 .

Im Schreibbetrieb wird ein Ausgangssignal des Puffers 6 der allgemeinen Schreiblogik 14 zugeführt, die ausgangs seitig mit dem Multiplexer 18 verbunden ist. Die Schreib logik 14 ist mit der GCR-Logik 16 verbunden, die die geforderte GCR-Codierung bereitstellt. Einzelheiten bezüg lich der GCR-Logik 16 werden an anderer Stelle näher beschrieben.In the write mode, an output signal of the buffer 6 is fed to the general write logic 14 , which is connected on the output side to the multiplexer 18 . The write logic 14 is connected to the GCR logic 16 , which provides the required GCR coding. Details regarding the GCR logic 16 are described in more detail elsewhere.

In dem in Fig. 3 dargestellten Datenflußdiagramm ist veranschaulicht, wie die oben beschriebenen verschiedenen Datenformate gebildet werden. Die in Form von neun Bit umfassenden Bytes vorliegenden Daten werden zunächst einem Schalter 28 zugeführt. Wenn das System im Schreib betrieb betrieben ist, wird der Schalter 28 freigegeben, und die Daten gelangen zu einer Paketiereinrichtung 30. Wenn beispielsweise eine 7-Spur-Bandbedienungsan ordnung verwendet wird, setzt die Paketiereinrichtung die 9-Bit-Bytes in 7-Bit-Bytes um. Im allgemeinen wird jedoch eine 9-Spur-Bedienungsanordnung verwendet, und die 9-Bit-Bytes werden durch die Paketiereinrichtung 30 unverändert hindurchgeführt.The data flow diagram shown in FIG. 3 illustrates how the various data formats described above are formed. The data in the form of nine-bit bytes are first fed to a switch 28 . If the system is in the write mode, the switch 28 is released and the data are sent to a packaging device 30 . For example, if a 7-track tape operator is used, the packetizer converts the 9-bit bytes into 7-bit bytes. In general, however, a 9-track operating arrangement is used, and the 9-bit bytes are passed through the packetizer 30 unchanged.

Der Ausgang der Paketiereinrichtung 30 ist mit einem ersten Puffer 32 (R₀) verbunden, der seinerseits mit dem Puffer 34 (R₁) verbunden ist. Dieser Puffer 34 ist seinerseits in entsprechender Weise mit einem dritten Puffer 36 (R₂) verbunden. Die Verwendung der drei Puf fer stellt eine gewisse Speichergröße bereit, da die auf das Band aufzuschreibenden Daten zufällig bzw. beliebig aufgenommen werden können. Das Verschieben der Daten von R₀ zu R₁ zu R₂ stellt sicher, daß Daten in dem R 2-Puffer 36 zu dem Zeitpunkt enthalten sind, wenn Daten dem in Frage kommenden Bandbedienungsgerät zuzuleiten sind.The output of the packetizing device 30 is connected to a first buffer 32 (R ₀), which in turn is connected to the buffer 34 (R ₁). This buffer 34 is in turn connected in a corresponding manner to a third buffer 36 (R ₂). The use of the three buffers provides a certain memory size, since the data to be written on the tape can be recorded randomly or arbitrarily. Moving the data from R ₀ to R ₁ to R ₂ ensures that data is contained in the R 2 buffer 36 at the time when data is to be supplied to the tape operator in question.

Wie aus Fig. 3 hervorgeht, ist der Ausgang des Puffers 36 mit dem Schalter 42 gekoppelt. Wenn das NRZI-Format ge bildet wird, erzeugen der CRC-Generator 44 und der LCC- Generator 46 die oben beschriebenen Zeichen CRC bzw. LCC. Diese Zeichen werden dem Schalter 42 zugeführt und ver binden sich in diesem mit den Daten vom R 2-Puffer 36.As is apparent from Fig. 3, the output of the buffer is coupled to the switch 42 36. When the NRZI format is formed, the CRC generator 44 and the LCC generator 46 generate the characters CRC and LCC described above. These characters are fed to the switch 42 and bind in it with the data from the R 2 buffer 36 .

Eine Vorgriffeinrichtung 40 ist eingangsseitig mit dem Eingang des R 2-Puffers 36 und ausgangsseitig mit dem Schalter 42 verbunden. Diese Einrichtung 40 ist für den Fall vorgesehen, daß das PE-Format gebildet wird; sie legt fest, ob das letzte Bit eine 1 oder eine 0 ist. Wenn das Eingangssignal und das Ausgangssignal des R 2-Puf fers 36 verschieden sind, ist ein Phasenbit in dem Format nicht enthalten. Wenn jedoch die betreffenden Signale gleich sind, ist ein Phasenbit eingeschlossen.A look-ahead device 40 is connected on the input side to the input of the R 2 buffer 36 and on the output side to the switch 42 . This device 40 is provided in the event that the PE format is formed; it determines whether the last bit is a 1 or a 0. If the input signal and the output signal of the R 2 buffer 36 are different, a phase bit is not included in the format. However, if the signals in question are equal, a phase bit is included.

Das Ausgangssignal des Schalters 42 wird einem Eingang eines Verknüpfungsgliedes 48 zugeführt, welches die Daten an ein in Frage kommendes Bandbedienungsgerät abgibt. Verschiedene weitere Steuersignale führende Steuersignalleitungen sind ebenfalls mit den Eingängen des Ver knüpfungsgliedes 48 verbunden. Diese Steuer signalleitungen bzw. die darauf auftretenden Steuersignale werden weiter unten noch im einzelnen beschrieben.The output signal of the switch 42 is fed to an input of a logic element 48 , which outputs the data to a tape operating device in question. Various other control signals leading control signal lines are also connected to the inputs of the Ver link 48 . These control signal lines and the control signals that occur on them are described in detail below.

Wenn das GCR-Format gebildet wird, wird das Ausgangssignal des R 0-Puffers 32 dem Eingang der GCR-Datenaufzeichnungs- Schreiblogik 50 zugeführt, die im einzelnen an anderer Stelle näher erläutert wird. Es sei an dieser Stelle darauf hingewiesen, daß Fig. 3 zwar den Datenfluß veran schaulicht, der erforderlich ist, um die erforderliche Formatbildung zu erreichen. Dabei ist es jedoch der pro grammierbare Festwertspeicher, der den Datenfluß steuert, um die erforderlichen Zeichen und Bits für die benötigten Zeitspannen zu erzeugen, wie dies weiter unten noch be schrieben wird.When the GCR format is formed, the output of the R 0 buffer 32 is applied to the input of the GCR data record write logic 50 which will be discussed in more detail elsewhere. It should be pointed out at this point that FIG. 3 illustrates the data flow that is required to achieve the required format formation. However, it is the programmable read-only memory that controls the data flow in order to generate the necessary characters and bits for the required time periods, as will be described below.

Fig. 4 zeigt in einem Blockdiagramm die in Fig. 2 ange deutete allgemeine Schreiblogik 14. Ein als Adressiermittel wirkender PROM- Adressenzähler 84 ist mit einem Eingang an eine Instruktions-Befehls adressenleitung und mit einem zweiten Eingang an eine PROM-Kommando-Befehlssignalleitung gekoppelt. Wenn ein PROM- Kommando-Befehlssignal auftritt, wird die Befehlsadresse in dem als Steuerladeschaltung wirkenden PROM-Befehls-Adreßregister 82 gespeichert. Das Ausgangssignal des Registers 82 wird dem PROM-Adressenzähler 84 zugeführt, dessen Ausgangssignal die Befehlsadresse kenn zeichnet, zu der im ersten adressierbaren Speicher, einem Befehls-PROM-Speicher 86 ein Befehl gespeichert ist. Die Ausgangsadresse des Zählers 84 wird außerdem einem zweiten adressierbaren Speicher, einem Wiederholungsadressen-PROM-Speicher 92 zugeführt, dessen Ausgangssignal einem Wiederholungs zähler 94 zugeführt wird. Der Wiederholungszähler 94 ist ein binärer Abwärtszähler, der dann ein Ausgangssignal FREPT erzeugt, wenn der Inhalt des Zählers Null erreicht. Dieses Ausgangssignal wird dem einen Eingang eines Verknüpfungsgliedes 96 zugeführt. An einem weiteren Eingang nimmt das Verknüpfungsglied 96 ein Abschlußsignal FWTRM vom übrigen Teil des Systems auf; dieses Signal zeigt an, daß das letzte Informationsbyte von dem System her aufgenommen worden ist. Das Ausgangssignal (RSTDLISEQ) des Verknüpfungsgliedes 96 wird den PROM-Steuerlogik-Schaltmitteln 90 zugeführt. FIG. 4 shows the general write logic 14 indicated in FIG. 2 in a block diagram. A PROM address counter 84 , which acts as an addressing means, is coupled with one input to an instruction command address line and with a second input to a PROM command command signal line. When a PROM command command signal occurs, the command address is stored in the PROM command address register 82 which acts as a control load circuit. The output signal of the register 82 is fed to the PROM address counter 84 , the output signal of which identifies the command address for which a command is stored in the first addressable memory, a command PROM memory 86 . The output address of the counter 84 is also fed to a second addressable memory, a repeat address PROM memory 92 , the output signal of which is fed to a repeat counter 94 . The retry counter 94 is a binary down counter that generates an output signal FREPT when the content of the counter reaches zero. This output signal is fed to the one input of a logic element 96 . At another input, logic element 96 receives a termination signal FWTRM from the rest of the system; this signal indicates that the last byte of information has been picked up by the system. The output signal (RSTDLISEQ) of the gate 96 is supplied to the PROM control logic switching means 90 .

Zwei Signale FWTC und DTACH werden zwei Eingängen eines Verknüpfungs gliedes 98 zugeführt. Das Signal DTACH kennzeichnet Tachometerimpulse, von denen eine bestimmte Anzahl auf 25,4 mm der Bandbewegung erzeugt wird. Das Signal FWTC ist ein Taktsignal. Die Frequenz des Taktsignals und der Tachometerimpulse ist abhängig von den verwendeten Bandbedienungsgeräten. Das Ausgangs signal (DECREPT) des Verknüpfungsgliedes 98 kennzeichnet ein Taktsignal, durch welches die richtige Zeitsteuerung in dem Wiederholungszähler 94 erzielt wird.Two signals FWTC and DTACH are fed to two inputs of a logic element 98 . The DTACH signal identifies tachometer pulses , of which a certain number is generated on 25.4 mm of the belt movement. The FWTC signal is a clock signal. The frequency of the clock signal and the tachometer pulses depends on the tape control devices used. The output signal (DECREPT) of logic element 98 identifies a clock signal by which the correct timing in the repetition counter 94 is achieved.

Der erste adressierbare Befehls-PROM-Speicher 86 enthält eine Vielzahl von gespeicherten Befehlen in Form von Miniprogrammen, die so ausgelegt sind, daß verschiedene Funktionen im Zuge der Erzeugung der Formate NRZI, PE und GCR ausgeführt werden. Diese Miniprogramme sind folgende:The first addressable instruction PROM memory 86 contains a plurality of stored instructions in the form of mini-programs which are designed to carry out various functions in the course of generating the NRZI , PE and GCR formats. These mini programs are as follows:

Das Programm A löscht sowohl das 7-Spur-Band als auch das 9-Spur-Band an der BOT-Markierung, wie dies in Fig. 1A veranschaulicht ist, wenn das System mit 556 Bits auf 25,4 mm arbeitet. Das Programm B führt dieselbe Funktion während des Betriebs bei 800 Bits auf 25,4 mm aus. Das Programm C gibt die Aufzeichnung von Daten und des Längs prüfzeichens auf dem 7- und 9-Spur-Band frei, wenn mit 556 Bits auf 25,4 mm und auf einem 7-Spur-Band mit 800 Zeichen pro 25,4 mm gearbeitet wird, solange keine BOT- Markierung auftritt. Das Programm D gibt die Aufzeichnung von Daten, des zyklischen Redundanzzeichens und des Längsprüfzeichens auf dem 9-Spur-Band frei, wenn mit 800 Bits pro 25,4 m gearbeitet wird, und zwar solange nicht eine BOT-Markierung auftritt. Die Ergebnisse der Programme C und D sind in Fig. 1E veranschaulicht. Das Programm E gibt das Schreiben des Dateiende-Zeichens frei, worauf sieben Leerstellen folgen, denen ein Längsprüf zeichen folgt, wie dies im rechten Teil der Fig. 1A ver anschaulicht ist.Program A erases both the 7-track band and the 9-track band at the BOT mark, as illustrated in Figure 1A, when the system is operating at 556 bits at 25.4 mm. Program B performs the same function while operating at 800 bits at 25.4 mm. Program C enables the recording of data and the longitudinal check mark on the 7- and 9-track tape when working with 556 bits on 25.4 mm and on a 7-track tape with 800 characters per 25.4 mm as long as there is no BOT mark. Program D enables the recording of data, the cyclic redundancy symbol and the longitudinal test symbol on the 9-track tape when working with 800 bits per 25.4 m as long as there is no BOT marking. The results of programs C and D are illustrated in Fig. 1E. The program E releases the writing of the end-of-file character, followed by seven spaces followed by a longitudinal test character, as is shown in the right part of FIG. 1A.

Das Programm F erzeugt das PE-Identifizierungs-Burst signal, wie es im rechten Teil der Fig. 1B angedeutet ist. Das Programm G löscht das Band über eine Strecke von ca. 15,2 mm (entsprechend 0,6 Zoll) zwischen den Datenaufzeichnungen, wie dies ebenfalls in Fig. 1B veran schaulicht ist. Das Programm H gibt die Aufzeichnung von Daten frei, denen ein Vorwort (Präambel) vorangeht und denen ein Nachwort (Postambel) folgt, wie dies in Fig. 1D veranschaulicht ist. Das Programm I erzeugt ein Dateiende-Zeichen, wie dies im rechten Teil der Fig. 1B veranschaulicht ist.The program F generates the PE identification burst signal, as indicated in the right part of FIG. 1B. The program G erases the tape over a distance of approximately 15.2 mm (corresponding to 0.6 inches) between the data records, as is also illustrated in FIG. 1B. Program H enables the recording of data which is preceded by a foreword (preamble) and followed by an afterword (postamble), as illustrated in FIG. 1D. Program I generates an end-of-file character, as illustrated in the right part of FIG. 1B.

Das Programm J ruft ein GCR-Identifizierungs-Burstsignal hervor, wie dies im weitesten links stehenden Teil der Fig. 1B veranschaulicht ist. Das Programm K erzeugt das erste ARA-Burstsignal, und das Programm L erzeugt das ARA-Identifizierungszeichen, und außerdem löst es die Aufzeichnung der ersten GCR-Datenaufzeichnung aus. Das Programm M löst die Aufzeichnung von zusätzlichen Daten aufzeichnungen aus, und das Programm N erzeugt das Datei ende-Zeichen.Program J generates a GCR identification burst signal, as illustrated in the leftmost portion of FIG. 1B. Program K generates the first ARA burst signal, program L generates the ARA identifier, and also triggers the recording of the first GCR data record. The program M triggers the recording of additional data records, and the program N generates the end-of-file character.

Insgesamt sind 14 Befehle erforderlich, um die oben be schriebenen Miniprogramme zu bilden. Dabei handelt es sich um folgende Befehle:A total of 14 commands are required to complete the above to write written mini programs. This is what it is about the following commands:

1) LDRPRSTP - Load retry counter and step by step operation.
2) ALZROS - writing a total of zeros
3) INTPT & JMP - interrupt and jump
4) WRTDTA - writing data
5) WRTNLCC - Write from NRZI - LCC
6) WRTCRC - Write CRC
7) PEIDBRST - Write a PE identification burst signal
8) ALONES - writing ones only
9) GCRIDBRST - Write a GCR identification burst signal
10) WRTGCRIDCHAR - Write a GCR identification signal
11) WRTGDTA - Write GCR data
12) PE / GCREOF - Writing PE and GCR file end characters
13) BLNK - blank space
14) STALL - Set the PROM.

Jeder dieser in dem Befehlsspeicher 86 gespeicherten Be fehle wird in der Befehls-PROM-Decodierlogik 88 decodiert. Ferner werden die Befehle 1 und 3 den Eingängen der PROM- Steuerlogik-Schaltmittel 90 zusammen mit dem PROM-Kommando-Befehlssignal und dem Signal RSTDLISEQ zugeführt.Each of these instructions stored in instruction memory 86 is decoded in instruction PROM decoding logic 88 . Furthermore, commands 1 and 3 are fed to the inputs of the PROM control logic switching means 90 together with the PROM command command signal and the signal RSTDLISEQ .

Auf die Aufnahme des Befehls 1 hin erzeugen die PROM- Steuerlogik-Schaltmittel 90 ein Inkrementierungssignal (INCROMCT), welches an den PROM-Adressenzähler 84 abgegeben wird und welches die Inkrementierung seiner Zählerstellung bewirkt. Ein Signal LDREPTCT wird in entsprechen der Weise erzeugt und dem Wiederholungszähler 94 zugeführt; dieses Signal dient als Freigabesignal, welches es diesem Zähler 94 ermöglicht, abwärts bzw. rückwärts zu zählen. Wenn der Unterbrechungs-Befehl bzw. der Sprung-Befehl des Signals RSTDLISEQ von den PROM-Steuerlogik-Schaltmitteln 90 aufgenommen ist, wird ein Ladeadressenzählersignal LDRADCNT an den PROM- Adressenzähler 84 abgegeben, wodurch dieser mit dem Inhalt des PROM-Befehlsadressenregisters 82 geladen wird.Upon receipt of command 1, the PROM control logic switching means 90 generate an increment signal (INCROMCT) which is output to the PROM address counter 84 and which causes its counter position to be incremented. A signal LDREPTCT is generated in such a manner and fed to the repetition counter 94 ; this signal serves as an enable signal which enables this counter 94 to count down or down. When the interrupt command or the jump command of the signal RSTDLISEQ is received by the PROM control logic switching means 90 , a load address counter signal LDRADCNT is output to the PROM address counter 84 , whereby it is loaded with the content of the PROM command address register 82 .

Um den Betrieb der in Fig. 4 dargestellten Anordnung am besten zu veranschaulichen, sei auf die Programme C und J beispielsweise Bezug genommen. Nach dem Programm C - welches dazu benutzt wird, eine Datenauf zeichnung zu schreiben, der ein LCC-Zeichen folgt, wie dies im linken Teil der Fig. 1E veranschaulicht ist - beginnt die Operation damit, daß ein PROM-Befehlssignal an das PROM-Befehlsadressenregister 82 und an die PROM- Steuerlogik-Schaltmittel 90 abgegeben wird, während der Befehl "Schreiben von Daten" an den zweiten Eingang des PROM-Befehlsadressenregisters 82 abgegeben wird. Die PROM-Steuerlogik-Schaltmittel 90 erzeugen das Ladeadressen zählersignal, welches die nunmehr in dem PROM-Adressen register 82 gespeicherte Befehlsadresse in den PROM- Adressenzähler 84 lädt. Zu dem Befehls-PROM-Speicher 86 erfolgt ein Zugriff, und ferner erfolgt eine Decodierung in der Decodierlogik 88. Damit wird der decodierte Befehl zu der Schreiblogik hin geleitet, wodurch die betreffende Datenaufzeichnung auf dem Band aufgeschrieben wird. Der PROM-Adressenzähler wird dann durch ein FWTAM-Signal über das Verknüpfungsglied 96 und die PROM-Steuerlogik 90 inkrementiert; eine Lade-Wiederholungszähler- und Schritt befehlsadresse wird dem Befehls-PROM-Speicher 86 bzw. dem Wiederholungsadressen-PROM-Speicher 92 zugeführt. Diese Adresse führt zu einem Zugriff zu einer Speicher stelle in dem PROM-Speicher 92, wodurch der Inhalt der betreffenden Speicherstelle - in diesem Falle "3" - in den Wiederholungszähler 94 geladen wird. Der Ladewieder holungszähler- und Schrittschalt-Befehl wird nach der Deco dierung in der Decodierlogik 88 an die PROM-Steuerlogik abgegeben, die die Erzeugung eines Signals LDREPTCT be wirkt, welches den Wiederholungszähler 94 freigibt, um in Übereinstimmung mit den vom Ausgang des Verknüpfungs gliedes 98 abgegebenen Taktsignalen eine Abwärtszählung vorzunehmen. Der PROM-Adressenzähler 84 wird durch die PROM-Steuerlogik 90 wieder auf eine Adresse 09 inkremen tiert, die einem Befehl entspricht, gemäß dem insgesamt Nullen geschrieben werden. Zu diesem Befehl erfolgt ein Zugriff in dem PROM-Speicher 86 und eine Decodierung in der Decodierlogik 88. Während die Zählerstellung des Wiederholungszählers 94 vermindert wird, werden somit Nullen in die Lücke zwischen der Datenaufzeichnung und dem LCC-Zeichen aufgezeichnet, wie dies in Fig. 1E veran schaulicht ist. Wenn der Wiederholungszähler Null erreicht, wird ein FREPT-Signal erzeugt, durch dessen Auftreten ein Ausgangssignal von dem Verknüpfungsglied 96 an die PROM- Steuerlogik 90 abgegeben wird, die ihrerseits die Zähler stellung des PROM-Adressenzählers auf die Adresse 10 er höht. Diese Speicherstelle in dem PROM-Speicher 86 ent spricht einem zweiten Ladewiederholungszähler- und Schrittschalt-Befehl. Der Inhalt dieser Adresse in dem Wiederholungs-Adressen-PROM-Speicher 93 entspricht einer "1", die wie zuvor in den Wiederholungszähler 94 geladen wird. Zu dem betreffenden Befehl erfolgt ein entsprechender Zugriff in dem PROM-Speicher 86, und ferner erfolgt eine Decodierung in der Decodierlogik 88 und die Abgabe eines entsprechenden Signals an die PROM- Steuerlogik. Die Abgabe des decodierten Befehls an die Steuerlogik 90 bewirkt wiederum eine Inkrementierung der Zählerstellung des PROM-Adressenzählers auf die Adresse 11, die einem Schreib-NRZI-LCC-Zeichen ent spricht. Außerdem wird das auf der Freigabeleitung auftretende Freigabesignal LDREPTCT an den Wieder holungszähler 94 abgegeben. Wenn der Wiederholungszähler 94 wieder die Nullstellung erreicht, wird ein Ausgangs signal von dem Verknüpfungsglied 96 her an die Steuer logik 90 abgegeben, die ihrerseits die Zählerstellung des PROM-Adressenzählers auf die Adresse 12 erhöht. Diese Adresse entspricht einem Unterbrechungs- und Sprungbefehl, der die betreffende Anordnung in einen Zustand bringt, in welchem sie bereit ist, eine neue Information aus dem PROM-Adressenregister 82 aufzunehmen. Es dürfte ersichtlich sein, daß die Kombination des Wiederholungsadressen-PROM-Speichers 92 und des Wie derholungszählers 94 als Zwischenraum- oder Distanz- Generator wirkt und daß dadurch die Zeitspanne gesteuert wird, während der ein bestimmter Befehl ausgeführt wird.To best illustrate the operation of the arrangement shown in FIG. 4, reference is made to programs C and J, for example. After program C - which is used to write a data record followed by an LCC character, as illustrated in the left portion of Figure 1E - the operation begins with a PROM command signal to the PROM command address register 82 and to the PROM control logic switch 90 while the "write data" command is given to the second input of the PROM command address register 82 . The PROM control logic switching means 90 generate the load address counter signal, which loads the command address now stored in the PROM address register 82 into the PROM address counter 84 . Command PROM memory 86 is accessed and decoded in decode logic 88 . This directs the decoded command to the write logic, thereby writing the data record in question to the tape. The PROM address counter is then incremented by an FWTAM signal via logic element 96 and PROM control logic 90 ; a load retry counter and step command address are provided to the command PROM memory 86 and the repeat address PROM memory 92, respectively. This address leads to access to a memory location in the PROM memory 92 , whereby the content of the relevant memory location - in this case "3" - is loaded into the retry counter 94 . The load repeat and step command is issued after decoding in the decode logic 88 to the PROM control logic, which causes the generation of a signal LDREPTCT , which enables the repeat counter 94 to operate in accordance with that of the output of the gate 98 output clock signals to perform a countdown. The PROM address counter 84 is incremented again by the PROM control logic 90 to an address 09 which corresponds to a command according to which all zeros are written. This command is accessed in the PROM memory 86 and decoded in the decoding logic 88 . Thus, while the count of the retry counter 94 is decremented, zeros are recorded in the gap between the data record and the LCC character, as illustrated in FIG. 1E. When the repetition counter reaches zero, a FREPT signal is generated, the occurrence of which outputs an output signal from the logic element 96 to the PROM control logic 90 , which in turn increases the position of the PROM address counter to the address 10. This location in PROM memory 86 corresponds to a second retry count and step command. The content of this address in the repeat address PROM memory 93 corresponds to a "1" which is loaded into the repeat counter 94 as before. A corresponding access to the relevant command takes place in the PROM memory 86 , and furthermore a decoding takes place in the decoding logic 88 and a corresponding signal is sent to the PROM control logic. The delivery of the decoded command to the control logic 90 in turn causes an incrementation of the counter position of the PROM address counter to the address 11, which corresponds to a write NRZI - LCC character. In addition, the enable signal LDREPTCT occurring on the enable line is output to the repeat counter 94 . When the repetition counter 94 reaches the zero position again, an output signal is output from the logic element 96 to the control logic 90 , which in turn increases the counter position of the PROM address counter to the address 12. This address corresponds to an interrupt and jump instruction which brings the relevant arrangement into a state in which it is ready to receive new information from the PROM address register 82 . It should be appreciated that the combination of the repeat address PROM memory 92 and the repeat counter 94 act as a gap or distance generator and thereby control the amount of time that a particular command is executed.

Nunmehr sei auf das Programm J Bezug genommen, welches das GCR-Identifizierungs-Burstsignal erzeugt. Die Start adresse, z. B. 55, wird an den Befehlsadresseneingang des PROM- Befehlsadressenregisters 82 abgegeben. Diese Adresse wird in das Register 82 mit Auftreten eines PROM-Befehlssignals eingeschrieben, welches an das Register 82 und an die PROM- Steuerlogik-Schaltmittel 90 abgegeben wird. Die PROM-Steuerlogik-Schaltmittel 90 erzeugen dann ein Ladeadressenzählersignal, welches den Inhalt des Adressenregisters 82, der einem Lade- Wiederholungszähler- und Schrittschalt-Befehl ent spricht, in den PROM-Adressenzähler 84 zu laden ge stattet. Zu dem betreffenden Befehl erfolgt ein Zu griff in dem PROM-Speicher 86, und ferner erfolgt eine Decodierung durch die Decodierlogik 88. Zum sel ben Zeitpunkt wird die Lade-Wiederholungszähler- und Schrittschaltadresse an den Wiederholungsadressen-PROM- Speicher 92 abgegeben. Der Inhalt der betreffenden Adresse in dem PROM-Speicher 92 entspricht einer Zahl "319". Diese Zahl wird an den Wiederholungszähler 94 weitergeleitet. Nach Decodierung des Befehls in der Befehls-PROM-Decodierlogik 88 wird der Befehl an die PROM-Steuerlogik 90 abgegeben, die die Zählerstellung des PROM-Adressenzählers 84 auf die nächste Adresse 56 inkremen tiert. Dieser Befehl entspricht dem Schreiben des GCR-Identifizierungs-Burstsignals. Wie zuvor gibt der Lade-Wiederholungs- und Schrittschalt befehl den Wiederholungszähler 94 frei, in Übereinstimmung mit den von dem Verknüpfungsglied 98 her zugeführten Taktsignalen abwärts bzw. rückwärts zu zählen. Die Zeitspanne, die der Wiederholungszähler 94 benötigt, um auf Null herunterzuzählen, entspricht dem Spalt von etwa 76 mm (entsprechend 3 Zoll), der im linken Teil der Fig. 1C vorhanden ist. Wenn die Nullstellung erreicht ist, wird ein FREPT-Signal an das Verknüpfungsglied 96 ab gegeben, welches ein Signal RSTDLISEQ an die PROM-Steuer logik 90 abgibt. Dies führt dazu, daß ein Inkrementie rungssignal an den PROM-Adressenzähler 84 abgegeben wird. Der PROM-Adressenzähler befindet sich jetzt auf der Adresse 57; diese entspricht einem Unterbrechungs- und Sprungbefehl, der die Anordnung in einen Zustand zur Aufnahme des nächsten Befehls von dem PROM-Befehls adressenregister 82 her versetzt. Es dürfte einzusehen sein, daß die nächste in das PROM-Befehlsadressenre gister 82 zu ladende Adresse jene Adresse sein könnte, die erforderlich ist, um das automatische Lesever stärkungs-(ARA)-Burstsignal zu erzeugen, welches in sämtlichen Spuren aus Einsen besteht. Dies wird durch Verwendung des Miniprogramms K bewirkt.Reference is now made to program J, which generates the GCR identification burst signal. The start address, e.g. B. 55 , is given to the command address input of the PROM command address register 82 . This address is written into the register 82 when a PROM command signal occurs, which is output to the register 82 and to the PROM control logic switching means 90 . The PROM control logic switching means 90 then generate a load address counter signal which enables the contents of the address register 82 , which corresponds to a load, repeat counter and step switching command, to be loaded into the PROM address counter 84 . The relevant instruction is accessed in the PROM memory 86 , and decoding is also carried out by the decoding logic 88 . At the same time, the load retry counter and step address are provided to the repeat address PROM memory 92 . The content of the relevant address in the PROM memory 92 corresponds to a number "319". This number is forwarded to the retry counter 94 . After decoding the command in the command PROM decoding logic 88 , the command is given to the PROM control logic 90 which increments the count of the PROM address counter 84 to the next address 56 . This command corresponds to the writing of the GCR identification burst signal. As before, the load repeat and step switch command enables the repeat counter 94 to count down and backward in accordance with the clock signals supplied from the gate 98 . The amount of time it takes for the retry counter 94 to count down to zero corresponds to the gap of approximately 76 mm (corresponding to 3 inches) that is present in the left part of FIG. 1C. When the zero position is reached, a FREPT signal is given to the logic element 96 , which outputs a signal RSTDLISEQ to the PROM control logic 90 . As a result, an increment signal is output to the PROM address counter 84 . The PROM address counter is now at address 57 ; this corresponds to an interrupt and jump instruction which puts the arrangement into a state for receiving the next instruction from the PROM instruction address register 82 . It should be appreciated that the next address to be loaded into the PROM command address register 82 could be the address required to generate the auto read gain (ARA) burst signal, which is ones in all tracks. This is accomplished using the K mini program.

Sämtliche in Fig. 4 dargestellten Blöcke mit Ausnahme der PROM-Steuerlogik-Schaltmittel 90 sind kommerziell erhältliche Einheiten. So kann beispielsweise das PROM-Befehls adressenregister 82 ein Hex-D-Flipflop des Typs SN 74174 sein, wie es von der Firma Texas Instruments hergestellt wird. Der PROM-Adressenzähler 84 und der Wiederholungs zähler 94 können aus 4-Bit-Vorwärts/Rückwärts-Zählern des Typs SN 74193 der Firma Texas Instruments aufgebaut sein. Der Befehls-PROM-Speicher 86 und der Wieder holungsadressen-PROM-Speicher 92 können 256×4-PROM- Speicher des Typs 6300 der Firma Monolithic Memories sein. Schließlich kann die Befehls-PROM-Decodierlogik 88 ein binärer 1-aus-10-Decoder des Typs SN 7442 der Firma Texas Instruments sein.All of the blocks shown in FIG. 4, with the exception of the PROM control logic switching means 90, are commercially available units. For example, the PROM command address register 82 can be a hex-D flip-flop of the SN 74174 type, as manufactured by Texas Instruments. The PROM address counter 84 and the repeat counter 94 can be constructed from 4-bit up / down counters of the type SN 74193 from Texas Instruments. Instruction PROM memory 86 and repeat address PROM memory 92 may be 256x4 PROM type 6300 from Monolithic Memories. Finally, instruction PROM decoding logic 88 may be a Texas Instruments SN 7442 binary 1-out-of-10 decoder.

In Fig. 5 ist ein Verknüpfungsdiagramm der in Fig. 4 dargestellten PROM-Steuerlogik-Schaltmittel 90 gezeigt. Das PROM- Befehlssignal wird dem J-Eingang eines Flipflops 100 zugeführt. Nach dem nächsten Taktsignal führt der Q-Ausgang des Flipflops 100 einen hohen Signalpegel, wodurch ein Verknüpfungssignal 1 am Eingang des NAND- Gliedes 110 auftritt. Da das Flipflop 104 sich im Rück setzzustand befindet, tritt ein Verknüpfungssignal 1 am Eingang des Inverters auf. Infolgedessen gibt der Ausgang des NAND-Gliedes 114 ein Verknüpfungssignal 1 ab. Dieses Ausgangssignal wird dem zweiten Eingang des NAND-Gliedes 110 zugeführt. Die beiden Eingänge des NAND-Gliedes 110 führen jeweils ein Verknüpfungssignal 1, und das am Aus gang dieses Verknüpfungsgliedes auftretende Verknüpfungs signal 0 wird dem Inverter 106 und danach dem J-Eingang des Flipflops 102 zugeführt. Der nächste Taktimpuls bewirkt, daß das Flipflop 102 gesetzt wird, wodurch ein Verknüpfungssignal 1 an den einen Eingang des NAND-Gliedes 108 abgegeben wird. Während des Auftre tens des nächsten Taktimpulses führen die beiden Eingänge des NAND-Gliedes 108 jeweils ein Verknüpfungs signal 1, und zwar während der Dauer einer Taktperiode, wodurch ein Null-Ausgangssignal von dem NAND-Glied 108 abgegeben wird. Dies entspricht dem zuvor beschriebenen Ladeadressenzählersignal. FIG. 5 shows a logic diagram of the PROM control logic switching means 90 shown in FIG. 4. The PROM command signal is fed to the J input of a flip-flop 100 . After the next clock signal, the Q output of the flip-flop 100 is at a high signal level, as a result of which a logic signal 1 occurs at the input of the NAND gate 110 . Since the flip-flop 104 is in the reset state, a logic signal 1 occurs at the input of the inverter. As a result, the output of the NAND gate 114 outputs a logic signal 1. This output signal is fed to the second input of the NAND gate 110 . The two inputs of the NAND gate 110 each carry a logic signal 1, and the logic signal 0 occurring at the output of this logic gate is fed to the inverter 106 and then to the J input of the flip-flop 102 . The next clock pulse causes the flip-flop 102 to be set, whereby a logic signal 1 is output to one input of the NAND gate 108 . During the occurrence of the next clock pulse, the two inputs of the NAND gate 108 each carry a logic signal 1, namely for the duration of a clock period, whereby a zero output signal is emitted from the NAND gate 108 . This corresponds to the load address counter signal described above.

Das am Q-Ausgang des Flipflops 102 auftretende Signal wird dem K-Eingang des Flipflops 100, dem K-Eingang des Flipflops 102 und dem J-Eingang des Flipflops 104 wieder zugeführt. Damit werden auf den nächsten Taktimpuls hin die Flipflops 100 und 102 zurückgesetzt, und das Flip flop 104 wird gesetzt. Infolgedessen tritt das Ausgangs signal des Inverters 112 nunmehr als Verknüpfungssignal 1 auf.The signal occurring at the Q output of flip-flop 102 is fed back to the K input of flip-flop 100 , the K input of flip-flop 102 and the J input of flip-flop 104 . The flip-flops 100 and 102 are thus reset on the next clock pulse and the flip-flop 104 is set. As a result, the output signal of inverter 112 now occurs as link signal 1.

Wenn das Flipflop 102 gesetzt ist, wird ein Verknüpfungs signal 0 dem einen Eingang des NAND-Gliedes 126 zuge führt, wodurch dem J-Eingang des Flipflops 134 und dem K-Eingang des Flipflops 136 ein Verknüpfungssignal 1 zugeführt werden. Während des Auftretens des nächsten Taktimpulses wird das Flipflop 134 gesetzt, und das Flipflop 136 wird zurückgesetzt. Das am Q-Ausgang des Flipflops 134 auftretende Signal wird an den K-Eingang dieses Flipflops zurückgeführt und dem J-Eingang des Flipflops 136 zugeführt. Damit werden eine Taktperiode später das Flipflop 134 zurückgesetzt und das Flipflop 136 gesetzt. Das am Q-Ausgang des Flipflops 136 auftretende Signal wird dem einen Eingang des NAND-Gliedes 120 und dem einen Eingang des NAND-Gliedes 116 zugeführt. Mit Auftreten eines Verknüpfungssignals 1 an diesem Eingang des NAND-Gliedes 116 bewirkt das Auftreten eines Unter brechungs- und Sprungsignals an dem zweiten Eingang des NAND-Gliedes 116 die Abgabe eines Binärsignals 0 an den zweiten Eingang des NAND-Gliedes 114 und damit die Abgabe eines Binärsignals 1 an den zweiten Eingang des NAND-Gliedes 110. Damit bewirkt das Auftreten eines weiteren PROM-Befehlssignals die Erzeugung eines wei teren Signals LDRADCNT.When the flip-flop 102 is set, a logic signal 0 is supplied to one input of the NAND gate 126 , whereby a logic signal 1 is supplied to the J input of the flip-flop 134 and the K input of the flip-flop 136 . During the occurrence of the next clock pulse, flip-flop 134 is set and flip-flop 136 is reset. The signal occurring at the Q output of flip-flop 134 is fed back to the K input of this flip-flop and is fed to the J input of flip-flop 136 . One clock period later, flip-flop 134 is reset and flip-flop 136 is set. The signal occurring at the Q output of the flip-flop 136 is fed to one input of the NAND gate 120 and the one input of the NAND gate 116 . With occurrence of a logic signal 1 at this input of the NAND gate 116 causes the occurrence of a refractive and jump signal at the second input of the NAND gate 116, the output of a binary signal 0 to the second input of the NAND gate 114 and hence the delivery of a Binary signal 1 to the second input of the NAND gate 110 . The occurrence of a further PROM command signal thus causes the generation of a further signal LDRADCNT .

Wenn ein Lade-Unterbrechungs- und ein Schrittschalt signal (LDREPT/STP) auftreten sollte, wird ein Binär signal 0 am Ausgang des NAND-Gliedes 120 auftreten. Nach Invertierung in dem Inverter 130 wird ein Verknüpfungs signal 1 an einen ersten Eingang des NAND-Gliedes 132 abgegeben. Damit wird während der nächsten Taktperiode ein Lade-Wiederholungszähler-Signal (LDREPTCT) mit einer Dauer von einem Taktsignal erzeugt.If a load interrupt and a step switching signal (LDREPT / STP) should occur, a binary signal 0 will occur at the output of the NAND gate 120 . After inverting in the inverter 130 , a link signal 1 is given to a first input of the NAND gate 132 . A charge retry counter signal (LDREPTCT) with a duration of one clock signal is thus generated during the next clock period.

Bei Fehlen eines Lade-Wiederholungszähler- und Schritt schaltsignals tritt am Ausgang des NAND-Gliedes 120 und an einem ersten Eingang des NAND-Gliedes 122 ein Ver knüpfungssignal 1 auf. Das Auftreten eines RSTDLISEQ- Signals nach Invertierung in dem Inverter 118 führt je doch zur Abgabe eines Verknüpfungssignals 0 an den zwei ten Eingang des NAND-Gliedes 122, was zur Abgabe eines Verknüpfungssignals 1 an den Eingang des Inverters 124 und zum zweiten Eingang des NAND-Gliedes 128 führt. Während des Auftretens des nächsten Taktsignals wird somit ein Inkrementierungssignal (INCROMCT) erzeugt, welches eine Dauer aufweist, die gleich einem Taktimpuls ist. Das sich ergebende Verknüpfungssignal 0 am Ausgang des Inverters 124 bewirkt wiederum das Setzen des Flipflops 134 auf das Auftreten des nächsten Takt signals hin.In the absence of a charge repetition counter and step switching signal occurs at the output of the NAND gate 120 and at a first input of the NAND gate 122, a link signal 1. However, the occurrence of an RSTDLISEQ signal after inverting in inverter 118 leads to the output of a logic signal 0 at the second input of the NAND gate 122 , which results in the output of a logic signal 1 at the input of the inverter 124 and to the second input of the NAND Link 128 leads. During the occurrence of the next clock signal, an increment signal (INCROMCT) is thus generated, which has a duration that is equal to a clock pulse. The resulting logic signal 0 at the output of inverter 124 in turn causes flip-flop 134 to be set to the occurrence of the next clock signal.

Claims

1. A recording control arrangement for writing data in different recording formats from a multiplicity of known recording formats onto a magnetic tape, in which a multiplicity of command sequences for controlling the operational steps for a recording format are stored in a first addressable memory ( 86 ) and an addressing means ( 84 ) for said first memory ( 86 ) addresses are provided for the successive output of commands from certain command sequences from this first memory ( 86 ), characterized by
a control loading circuit ( 82 ) for loading the start address of one of said command sequences into said addressing means ( 84 ),
a second addressable memory ( 92 ) which holds interval count signals in those memory locations whose addresses correspond to those addresses of the first memory ( 86 ) for the corresponding commands, these interval count signals determining the duration of the execution of certain commands, and this second addressable memory ( 92 ) is connected to said addressing means ( 84 ) in such a way that it also receives the addresses provided by this addressing means ( 84 ),
a counter ( 94 ) which receives the interval counting signals sent from the second addressable memory ( 92 ), the number in this counter ( 94 ) being periodically modified by a predetermined amount and an output signal (FREPT ) is sent out
and by switching means ( 90 , 96 ) via which said output signal (FREPT ) is supplied to said addressing means ( 84 ) for the purpose of controlling the provision of a new address.

2. Recording control arrangement according to claim 1, characterized in that the counter ( 94 ) is formed from a binary down counter.