DE2948467A1

DE2948467A1 - FREQUENCY DETECTION

Info

Publication number: DE2948467A1
Application number: DE19792948467
Authority: DE
Inventors: Richard Faist Challen
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1978-12-04
Filing date: 1979-12-01
Publication date: 1980-06-12
Also published as: FR2443767A1; HK38388A; JPS6318707B2; MY8600575A; JPS5598366A; GB2037523A; GB2037523B

Description

FrequenzabfühlschaltungFrequency sensing circuit

Die Erfindung bezieht sich auf eine Frequenzabfühlschaltung und betrifft insbesondere eine digitale Frequenzabfühlschaltung, in der eine relativ einfache Digitalanordnung von bekannten Schaltungen benutzt wird.The invention relates to a frequency sensing circuit, and more particularly relates to a digital frequency sensing circuit, in which a relatively simple digital arrangement of known circuits is used.

Digitale Frequenzabfühlschaltungen oder Filter werden mehr und mehr benutzt, und zwar wegen ihrer relativ geringen Größe, ihrer hohen Temperaturstabilität und ähnlicher guter Eigenschaften unter Massenfertigungsbedingungen. Diese Eigenschaften werden besonders benötigt und sind besonders erwünscht, wenn relativ niedrige Frequenzen, beispielsweise Tonfrequenzen, abgefühlt oder gefiltert werden müssen. Für die Tonfrequenzen benötigen die analogen Schaltungen relativ grosse Bauelemente, nämlich Spulen und Kondensatoren. Weiter reagieren diese relativ großen analogen Bauelemente empfindlich auf Temperaturänderungen und typischerweise ist es erforderlich, daß ihre Herstellungstoleranzen ziemlich groß sind, so-Digital frequency sensing circuits or filters are becoming more common and more because of their relatively small size, high temperature stability and similar good properties under mass production conditions. These properties are particularly needed and are particularly desirable when relatively low frequencies, e.g. audio frequencies, need to be sensed or filtered. For the The analog circuits require sound frequencies of relatively large components, namely coils and capacitors. Continue to react these relatively large analog components are sensitive to temperature changes and typically it is necessary to that their manufacturing tolerances are quite large, so-

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fern sie nicht einzeln getestet und eingestellt werden. Dieses Testen und Einstellen ist teuer.far as they are not individually tested and adjusted. This testing and adjustment is expensive.

Das Problem, mit dem sich die Erfindung befaßt, besteht darin, eine frequenzempfindliche Schaltung zu schaffen, die kompakt ist und deren Selektivität bequem eingestellt werden kann. Das Problem wird durch die Verwendung von Abtast- und Digitalisierungsverfahren gelöst, die sich für die Verwendung von integrierten Schaltungen und die Organisation solcher Schaltungen in einer besonders günstigen Anordnung eignen.The problem with which the invention is concerned is to provide a frequency sensitive circuit which is compact and its selectivity can be easily adjusted. The problem is compounded by the use of scanning and digitization processes resolved that favor the use of integrated circuits and the organization such circuits are suitable in a particularly favorable arrangement.

Die Erfindung beinhaltet, kurz gesagt, die Amplitudenabtastung eines Eingangssignals mit einer Frequenz, die N-mal der abzufühlenden Frequenz ist, wobei N irgendeine ganze Zahl ist, die gleich oder größer als zwei ist. Die Amplitudenabtastproben werden durch Quantisieren oder Codieren in Digitalform gebracht oder in Digitalworte verwandelt, die die gewünschte Auflösung haben. Diese Digitalworte werden einem Eingang eines Digitaladdierers zugeführt und Digitalrückkopplungsworte werden einem zweiten Eingang des Addierers zugeführt. Das Addiererausgangssignal wird an eine Verzögerungsschaltung angelegt, die das Digitalausgangssignal um ein ganzzahliges Vielfaches der Hälfte der Periode der abzufühlenden Frequenz verzögert. Die verzögerten Digitalworte werden mit einer Zahl multipliziert, dere Größe kleiner als eins ist und die den Gütefaktor Q der Schaltung bestimmt. Die verzögerten und multiplizierten Ausgangsworte werden als Rückkopplungsworte dem zweiten Addierereingang zugeführt. Ausgangsdigitalsignale werden der Schaltung an dem Addiererausgang oder an dem Verzögerungsschaltungsausgang entnommen und haben eine Größe, die ein Maximum ist, wenn die Einganges
tastfrequenz.Briefly, the invention involves amplitude sampling an input signal at a frequency N times the frequency to be sensed, where N is any integer equal to or greater than two. The amplitude samples are quantized or encoded into digital form or converted into digital words having the desired resolution. These digital words are fed to one input of a digital adder and digital feedback words are fed to a second input of the adder. The adder output signal is applied to a delay circuit which delays the digital output signal by an integral multiple of half the period of the frequency to be sensed. The delayed digital words are multiplied by a number whose size is less than one and which determines the quality factor Q of the circuit. The delayed and multiplied output words are fed to the second adder input as feedback words. Output digital signals are taken from the circuit at the adder output or at the delay circuit output and have a magnitude which is a maximum when the input
sampling frequency.

die Eingangssignale —jr- - mal so groß sind wie die Ab-the input signals -jr- - are times as large as the output

Ein Ausführungsbeispiel der Erfindung wird im folgenden unter Bezugnahme auf die beigefügten Zeichnungen näher be-An embodiment of the invention is described below Referring to the accompanying drawings in more detail

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schrieben. Es zeigenwrote. Show it

Fig. 1 ein Blockschaltbild einer bevorzugtenFig. 1 is a block diagram of a preferred one

Ausführungsform einer Frequenzabfühlschaltung nach der Erfindung undEmbodiment of a frequency sensing circuit according to the invention and

die Fig. 2 bis 4 Kurven zur Erläuterung der ArbeitsweiseFIGS. 2 to 4 curves to explain the mode of operation

der Schaltung von Fig. 1.the circuit of FIG. 1.

Als ein Anwendungsbeispiel der hier beschriebenen Frequenzabfühlschaltung wird angenommen, daß ein oder mehrere Niederfrequenztöne oder Sinusschwingungssignale empfangen werden können und daß es erwünscht ist, eine besondere Tonfrequenz F_n abzufühlen oder zu erkennen. Diese Töne oder Signale werden an eine Eingangsklemme 10 angelegt, die mit einem Verstärker und Begrenzer 12 verbunden ist. Der Verstärker und Begrenzer 12 wandelt die analogen Eingangsignale in im wesentlichen rechteckförmige Signale derselben Frequenz um. Diese verstärkten und begrenzten Signale werden an einen Amplitudenabtaster 14 angelegt, der Amplitudenabtastproben der verstärkten und begrenzten Signale liefert. Die Zeitdauer dieser Abtastproben und das Intervall zwischen ihnen werden durch einen Taktgenerator 16 gesteuert, dessen Frequenz F durch ein an eine Klemme 18 angelegtes Steuersignal eingestellt wird. Der Taktgenerator 16 erzeugt Taktsignale oder Steuerimpulse mit der Frequenz F oder Impulsfrequenz, die N-mal der Frequenz F_Q ist, welche abzufühlen ist. N kann irgendeine ganze Zahl sein, die gleich oder größer als zwei ist. Wenn beispielsweise die abzufühlende Frequenz F 300 Hz ist, erzeugt der Taktgenerator Steuerimpulse mit einer Frequenz F oder einer Impulsfrequenz von wenigstens 600 Hz. Für ein einwandfreies Arbeiten ist N vorzugsweise wenigstens gleich 4, so daß für eine Frequenz F von 300 Hz die Steuerimpulse eine Frequenz F_c von 1200 Hz haben würden. Der Abtaster 14 würde somit Amplitudenabtastproben mit einer Impulsfrequenz von 1200 Hz liefern. Der Taktgenerator 16 ist mit anderen Teilen der Schaltung verbunden, um die digitalen Operationen zu synchro-As an example of application of the frequency sensing circuit described herein, it is assumed that one or more low frequency tones or sinusoidal wave _{signals can be received and that it is desirable to sense or recognize a particular tone frequency F n.} These tones or signals are applied to an input terminal 10 which is connected to an amplifier and limiter 12. The amplifier and limiter 12 converts the analog input signals into substantially square-wave signals of the same frequency. These amplified and clipped signals are applied to an amplitude sampler 14 which provides amplitude samples of the amplified and clipped signals. The duration of these samples and the interval between them are controlled by a clock generator 16, the frequency F of which is set by a control signal applied to a terminal 18. The clock generator 16 generates clock signals or control pulses with the frequency F or pulse frequency which is N times the frequency F _{Q which} is to be sensed. N can be any integer equal to or greater than two. If, for example, the frequency to be sensed F is 300 Hz, the clock generator generates control pulses with a frequency F or a pulse frequency of at least 600 Hz. For proper operation, N is preferably at least equal to 4, so that for a frequency F of 300 Hz the control pulses have a frequency F _c of 1200 Hz. The sampler 14 would thus provide amplitude samples with a pulse frequency of 1200 Hz. The clock generator 16 is connected to other parts of the circuit in order to synchronize the digital operations.

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nisieren und zu steuern.nize and control.

Diese Amplitudenabtastproben werden an einen Digitalcodierer 20 angelegt, der die Amplitude jeder Abtastprobe in ein digitalcodiertes Wort EW umwandelt. Wegen des Verstärkers und Begrenzers 12 haben die Ampltiudenabtastproben nur zwei. Werte, so daß nur eine digitale signifikante Zahl benötigt wird. Wenn kein Verstärker und Begrenzer benutzt werden,können die Codiererworte EW mehr signifikante Ziffern (beispielsweise 1, 2, 4, 8, 16 usw. in binärer Form) enthalten, je nach der Auflösung, die in dem übrigen Teil der Frequenzabfühlschaltung erwünscht ist. Wenn beispielsweise ein Digitalwort 16 binäre Ziffern hat, können 2 oder 65 536 verschiedene Werte oder Zahlen in binärer Form dargestellt werden. Die Bits, die jedes derartige Wort bilden, können seriell oder parallel vorliegen. Eines dieser jedes Wort bildenden Bits stellt das Vorzeichen der Zahl dar. Zu Erläuterungszwecken wird angenommen, daß die Bits parallel sind, so daß keine seriellen Hochgeschwindigkeitstaktsignale für den Digitalcodierer und gewisse andere Teile der Frequenzabfühlschaltung benötigt werden. Die Digitalworte aus dem Codierer 20 werden an einen Eingang eines Digitaladdierers 22 angelegt. Das Ausgangssignal des Digitaladdierers 22 wird an eine Rückführ- oder Rückkopplungsschaltung angelegt, die nur aus einer Verzögerungsschaltung 24 und einer Multiplizierschaltung 26 besteht, welche in der einen oder anderen Reihenfolge zwischen dem Ausgang der Addierschaltung 22 und dem zweiten Eingang der Addierschaltung 22 in Reihe geschaltet sind. Die Verzögerungsschaltung 24 verzögert die addierten Worte AW um ein ganzzahliges Vielfaches der Hälfte der Zeitperiode T₀ der abzufühlenden Frequenz F-. Bekanntlich ist T_n gleich =— oder, mathematisch ausgedrückt, die Verzöge-These amplitude samples are applied to a digital encoder 20 which converts the amplitude of each sample into a digitally encoded word EW. Because of the amplifier and limiter 12, the amplitude samples only have two. Values so that only a digital significant number is needed. If no amplifier and limiter are used, the encoder words EW may contain more significant digits (e.g. 1, 2, 4, 8, 16 etc. in binary form) depending on the resolution desired in the remainder of the frequency sensing circuit. For example, if a digital word has 16 binary digits, 2 or 65,536 different values or numbers can be represented in binary form. The bits making up each such word can be in series or in parallel. One of the bits making up each word represents the sign of the number. For purposes of illustration, it will be assumed that the bits are parallel so that high speed serial clock signals are not needed for the digital encoder and certain other parts of the frequency sensing circuitry. The digital words from the encoder 20 are applied to an input of a digital adder 22. The output signal of the digital adder 22 is applied to a feedback circuit, which consists only of a delay circuit 24 and a multiplier circuit 26 which are connected in series in one order or another between the output of the adder circuit 22 and the second input of the adder circuit 22 . The delay circuit 24 delays the added words AW by an integral multiple of half the time period T _{0 of} the frequency F- to be sensed. As is well known, T _{n is} equal to - or, expressed mathematically, the delay

O MT
rung ist gleich O , wobei M irgendeine ganze Zahl ist.O MT
tion is equal to O , where M is any integer.

Wenn, was bevorzugt wird, die Verzögerungsschaltung 24 mit irgendeiner Art von digitalem Schieberegister arbeitet, wird dieses mit Taktsignalen aus dem Taktgenerator 16 versorgt. Wenn ein digitales Schieberegister zum Erzeugen der Verzö-If, as is preferred, the delay circuit 24 operates with some type of digital shift register, will this is supplied with clock signals from the clock generator 16. If a digital shift register to generate the delay

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gerung benutzt wird, beträgt die erzeugte Verzögerung —=—is used, the generated delay is - = -

Digitalworte, wobei M und N die oben definierte Bedeutung haben. Wenn jedoch die Verzögerungsschaltung von irgendeinem anderen Typ ist, brauchen Taktsignale nicht erforderlich zu sein. Die Ausgangsworte DW aus der Verzögerungsschaltung 24 werden über die digitale Multiplizierschaltung 26 zu einem zweiten Eingang des binären Addierers 22 rückgeführt oder rückgekoppelt. Die Multiplizierschaltung 26 multipliziert die verzögerten Digitalworte DW mit einer Zahl K (die kleiner als eins, aber größer als null ist), deren Wert von dem gewünschten Q-Wert der Schaltung abhängig ist. Die Zahl K der Multiplizierschaltung bestimmt den Q-Wert der Abfühl-Digital words, where M and N have the meaning defined above. However, if the delay circuit of any is another type, clock signals need not be required. The output words DW from the delay circuit 24 are fed back to a second input of the binary adder 22 via the digital multiplier circuit 26 or fed back. The multiplier circuit 26 multiplies the delayed digital words DW by a number K (the less than one but greater than zero), the value of which depends on the desired Q value of the circuit. The number K of the multiplier circuit determines the Q value of the sensing

90°90 °

schaltung nach der Beziehung :—=τ , so daß sich dercircuit according to the relationship: - = τ, so that the

arc tan ι—κarc tan ι - κ

Τ+κ Q-Wert in derselben Richtung verändert, wenn K verändert wird. In dem Rückkopplungskreis wird das Vorzeichen der Worte, die an den zweiten Eingang der Addierschaltung 22 angelegt werden, durch die in der Verzögerungsschaltung 24 benutzte ganze Zahl M bestimmt. Wenn M eine ungerade ganze Zahl ist, muß das Vorzeichen der rückgekoppelten Worte negativ sein; wenn M eine gerade ganze Zahl ist, muß das Vorzeichen der rückgekoppelten Worte positiv sein. Anders ausgedrückt, die Phase jedes verzögerten und multiplizierten Wortes, das an die Addierschaltung 22 angelegt wird, muß gleich der Phase des Codiererwortes sein, das an die Addierschaltung 22 gleichzeitig angelegt wird. Die Addierschaltung 22 addiert die Codiererworte EW und die Rückkopplungsworte MW aus der Multiplizierschaltung 26 und liefert die Summe dieser Worte als Addiererworte AW. Die Addierschaltung 22, die Verzögerungsschaltung 24 und die Multiplizierschaltung 26 sollten in der Lage sein, die Anzahl der signifikanten Ziffern zu handhaben, die für die gewünschte Schaltungsgenauigkeit benötigt wird. Ausgangssignale können dieser Frequenzabfühlschaltung an dem Ausgang der Addierschaltung 22 oder an dem Ausgang der Verzögerungsschaltung 24 entnommen werden.Τ + κ Q value changes in the same direction when K changes will. The sign of the words that are applied to the second input of the adder circuit 22 is applied in the feedback circuit are determined by the integer M used in the delay circuit 24. If M is an odd integer is, the sign of the fed back words must be negative; if M is an even integer, the sign must of the fed back words be positive. In other words, the phase of each delayed and multiplied word that is applied to the adder circuit 22 must be equal to the phase of the encoder word that is applied to the adder circuit 22 is created at the same time. The adding circuit 22 adds the encoder words EW and the feedback words MW from the Multiplier circuit 26 and supplies the sum of these words as adder words AW. The adder circuit 22, the delay circuit 24 and the multiplier circuit 26 should be able to calculate the number of significant digits handle that is required for the desired circuit accuracy. Output signals can be from this frequency sensing circuit at the output of the adding circuit 22 or at the output of the delay circuit 24.

Ein Beispiel der Arbeitsweise der Schaltung von Fig. 1 wirdAn example of the operation of the circuit of FIG. 1 is given

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in Verbindung mit Fig. 2 erläutert, die über einer gemeinsamen Zeitachse aufgetragene Kurven und Information zeigt. In diesem besonderen Beispiel ist angenommen, daß der Taktgenerator 16 Taktsignale oder Taktimpulse mit einer Frequenz F_, erzeugt, die viermal so groß wie die abzufühlende Frequenz F_n ist. N hat damit den Wert 4. Die Signale der abzufühlenden Frequenz F sind in Fig. 2(A) gezeigt, nachdem sie verstärkt und begrenzt worden sind, und das Taktfrequenzsignal F ist in Fig. 2(B) gezeigt. Für jede Periode des Signals der abgefühlten Frequenz F₀ werden daher vier Amplitudenabtastproben genommen. Es wird angenommen, daß jede Abtastprobe an der abfallenden Flanke jedes Taktsignals genommen wird, was durch die Bezeichnung S gefolgt von einer Abtastprobennummer an jedem passenden Punkt in Fig. 2(A) angegeben ist. Für eine Taktfrequenz F-,, bei der der Wert von N gleich dem Vierfachen der abzufühlenden Frequenz F_Q ist, werden im allgemeinen zwei Abtastproben in einer positiven Halbperiode und zwei Abtastproben in einer negativen Halbperiode der Frequenz F_Q genommen. Diese Abtastproben sind in Fig. 2(C) gezeigt. Wegen der Verstärkung und Begrenzung würden diese Amplitudenabtastproben nur zwei Werte haben, die mit +1,00 oder -1,00 angenommen werden können. Diese Amplituden werden durch den Codierer 20 in Digitalworte EW umgewandelt, die in Fig. (D) angegeben sind. Die Nummer und das Vorzeichen der Abtastproben und Worte sind ebenfalls angegeben. In Fig. 2(D) ist zu erkennen, daß vier Codiererworte EW für jede Periode T_Q der abzufühlenden Frequenz F_ß geliefert werden. Mit anderen Worten, N bestimmt die Anzahl der in einer Periode T_Q erzeugten Codiererworte EW. Diese Worte EW werden an einen Eingang der Addierschaltung 22 angelegt. Die Addiererausgangsworte AW sind in Fig. 2 (G) gezeigt. Diese Worte AW werden der Verzögerungsschaltung 24 zugeführt, für die angenommen wird, daß der Wert M gleich eins ist, so daß die Verzögerung T /2 ist. Die Verzögerungsschaltungsausgangsworte DW sind in Fig. 2 (E) gezeigt und es ist zu erkennen, daß sie um die Zeit T_Q/2 verzögert sind. Es wird beispielsweise die erste Abtastprobe S1 zur Zeit T1 genommen, zur Zeit T1 in das Wort EW1 codiert undin connection with FIG. 2, which shows curves and information plotted over a common time axis. In this particular example it is assumed that the clock generator 16 generates clock signals or clock pulses with a frequency F_, which is four times as great as the frequency F _{n to be} sensed. N is thus 4. The signals of the frequency to be sensed F are shown in FIG. 2 (A) after they have been amplified and limited, and the clock frequency signal F is shown in FIG. 2 (B). Four amplitude samples are therefore taken for each period of the signal of the sensed frequency F _0. It is assumed that each sample is taken on the falling edge of each clock signal, which is indicated by the notation S followed by a sample number at each appropriate point in Figure 2 (A). For a clock frequency F- ,, at which the value of N is equal to four times the frequency to be sensed F _Q , two samples are generally taken in a positive half cycle and two samples in a negative half cycle of the frequency F _Q. These samples are shown in Fig. 2 (C). Because of the gain and limitation, these amplitude samples would only have two values, which can be taken as +1.00 or -1.00. These amplitudes are converted by the encoder 20 into digital words EW which are indicated in FIG. (D). The number and sign of the samples and words are also given. It can be seen in FIG. 2 (D) that four encoder words EW are supplied _{for each period T Q of} the frequency F _{β to be sensed.} In other words, N determines the number of encoder words EW generated _{in a period T Q.} These words EW are applied to an input of the adding circuit 22. The adder output words AW are shown in Fig. 2 (G). These words AW are fed to the delay circuit 24, for which it is assumed that the value M is equal to one, so that the delay is T / 2. The delay circuit output words DW are shown in FIG. 2 (E) and it can be seen that they _{are delayed by the time T Q} / 2. For example, the first sample S1 is taken at time T1, encoded in the word EW1 at time T1 and

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zur Zeit T1 addiert. Das codierte Wort EW1 erscheint jedoch erst zur Zeit T3 als Verzögerungsschaltungsausgangswort DW1, da T1 + T_o/2 gleich T3 ist. Dieselbe Verzögerung (von T /2 oder der Zeitdauer von zwei Worten) ist für jede Wortnummer gezeigt, wenn die Fig. 2(D) und 2(E) miteinander verglichen werden. Die Verzögerungsschaltungsausgangsworte DW werden an die Multiplizierschaltung 26 angelegt, die Multiplizierschaltungsworte MW erzeugt, welche in Fig. 2(F) gezeigt sind. Es wird angenommen, daß die Multiplizierschaltung 26 die notwendige Vorzeichenumkehr für M gleich 1 liefert. Somit wird das Verzögerungsschaltungsausgangswort DW1 + zu dem Multiplizierschaltungsausgangswort MW1 -; das Verzögerungsschaltungsausgangswort DW3 - wird zu dem Multiplizierschaltungsausgangswort MW3 +. Die Multiplizierschaltungsausgangsworte MW und die Codiererausgangsworte EW werden in Echtzeit addiert, wie durch die Addierschaltungsausgangsworte AW in Fig. 2(G) gezeigt. Es ist zu erkennen, daß die Vorzeichen oder Phasen der addierten Worte immer dieselben sind, weil die Frequenz F₀, die abgefühlt wird, für die Taktfrequenz F_p des Taktgenerators 16 korrekt ist. Somit haben die Worte EW und MW, die an die Addierschaltung 22 angelegt werden, eine additive oder Inphasebeziehung, was zur Folge hat, daß die Addierschaltung 22 ein Ausgangssignal erzeugt, das mit einem relativ niedrigen Wert beginnt und sich maximalen positiven und negaciven Werten nähert, wenn mehr und mehr Worte addiert werden. Die Maximalwerte werden durch die Beziehung -z—=— bestimmt, wobeiadded to time T1. However, the coded word EW1 does not appear as the delay circuit output word DW1 until time T3, since T1 + T _o / 2 is equal to T3. The same delay (of T / 2 or two word duration) is shown for each word number when comparing Figures 2 (D) and 2 (E). The delay circuit output words DW are applied to the multiplier circuit 26 which generates multiplier circuit words MW shown in Fig. 2 (F). It is assumed that the multiplier circuit 26 provides the necessary sign inversion for M equal to one. The delay circuit output word DW1 + thus becomes the multiplier circuit output word MW1 -; the delay circuit output word DW3 - becomes the multiplier circuit output word MW3 +. The multiplier circuit output words MW and the encoder output words EW are added in real time as shown by the adder circuit output words AW in FIG. 2 (G). It can be seen that the signs or phases of the words added are always the same because the frequency F ₀ that is sensed is correct for the clock frequency F _{p of} the clock generator 16. Thus, the words EW and MW which are applied to the adder circuit 22 have an additive or in-phase relationship, with the result that the adder circuit 22 generates an output signal which starts with a relatively low value and approaches maximum positive and negative values, when more and more words are added. The maximum values are determined by the relationship -z - = - , where

\ —κ \ —Κ

K der Multiplikationsfaktor der Multiplizierschaltung 26 ist. Wenn sich der Multiplikationsfaktor K eins nähert, steigt der Maximalwert an. Das ist in Fig. 3 dargestellt, die ein Diagramm zeigt, in welchem die numerischen Werte des Ausgangssignals der Addierschaltung 22 über der Zeit aufgetragen sind, wo die ankommende Frequenz gleich der abzufühlenden gewünschten Frequenz ist und wo der Multiplikationsfaktor K der Multiplizierschaltung gleich 0,95 ist. Der Maximalwert oder das Maximum des Ausgangssignals nähert sich -.— oder 20. Da nur 20 Perioden gezeigt sind, hat das Ausgangssignal nur den numerischen Wert von etwa 17 erreicht. Für alle praktischenK is the multiplication factor of the multiplier circuit 26. As the multiplication factor K approaches one, the maximum value increases. This is shown in Fig. 3, which shows a diagram in which the numerical values of the output signal of the adder circuit 22 are plotted against time, where the incoming frequency is equal to the desired frequency to be sensed and where the multiplication factor K of the multiplier circuit is equal to 0.95 is. The maximum value or the maximum of the output signal approaches -. - or 20. Since only 20 periods are shown, the output signal has only reached the numerical value of about 17. For all practical ones

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Zwecke würde das Ausgangssignal auf 50 Perioden den numerischen Wert 20 erreichen. Wenn der Schaltungsschwellenwert auf etwa 15 eingestellt wird, wird so eine genaue Anzeige der gewünschten Frequenz erzielt. Für einen Multiplikationsfaktor von 0,95 ist der Q-Wert der Schaltung gleich Purposes, the output signal would reach the numerical value 20 over 50 periods. If the switching threshold is set to about 15, an accurate indication of the desired frequency is obtained. For a multiplication factor of 0.95, the Q value of the circuit is the same

90°
ö~~Ö5— oder ungefähr 61. Die Kurve von Fig. 3 stellt90 °
ö ~~ Ö5- or about 61. The curve of Fig. 3 represents

T795T795

die Schwingung dar, die am Ausgang eines Digital/Analog-Wandlers beobachtet würde, der mit dem Ausgangssignal der Addierschaltung 22 angesteuert wird. Wenn jedoch die Frequenz der abgefühlten Signale nicht gleich der gewünschten Frequenz ist, die durch das an den Taktgenerator 16 angelegte Steuersignal bestimmt wird, wird sich das Ausgangssignal der Addierschaltung 22 nicht den Maximalwerten nähern, sondern in einer Weise nach oben und unten schwanken, die von der Beziehung zwischen der Eingangssignalfrequenz und der Taktgeneratorfrequenz abhängig ist. Das Ausgangssignal der Addierschaltung 22 wird sich daher nie dem Maximalwert nähern, der das Abfühlen der gewünschten Frequenz anzeigen würde. Das ist in Fig. 4 dargestellt, in der sich die ankommende Frequenz von der abzufühlenden Frequenz um etwa 5% unterscheidet und der Multiplikationsfaktor K gleich 0,95 ist. Das Ausgangssignal ändert sich willkürlich und erreicht gelegentlich gerade einen Wert von 10, so daß ein Schwellenwert von 15 (der oben erwähnt worden ist) verhindern würde, daß eine Anzeige geliefert wird. Das Ausgangssignal aus der Addierschaltung 22 und für diese Abfühlschaltung kann an irgendeine Art von Schwellenwertschaltung angelegt oder in ein analoges Signal umgewandelt und dann an eine Schwellenwertschaltung angelegt werden. Beide Anordnungen würden die Maximalanzeige für die gewünschte Frequenz, die abgefühlt wird, liefern.represents the oscillation at the output of a digital / analog converter would be observed, which is driven with the output signal of the adder circuit 22. However, if the frequency of the sensed signals does not equal the desired frequency applied by the clock generator 16 Control signal is determined, the output signal of the adding circuit 22 will not approach the maximum values, but fluctuate up and down in a manner dependent on the relationship between the input signal frequency and the clock generator frequency is dependent. The output of the adder circuit 22 will therefore never approach the maximum value that would indicate sensing the desired frequency. This is shown in Fig. 4, which shows the incoming frequency differs from the frequency to be sensed by about 5% and the multiplication factor K is equal to 0.95. The output signal changes randomly, occasionally just reaching a value of 10, so a threshold of 15 (the one above mentioned) would prevent an advertisement from being delivered. The output from the adder circuit 22 and for this sensing circuit it can be applied to some type of threshold circuit or into an analog signal and then applied to a threshold circuit. Both arrangements would be the maximum display for the provide desired frequency that is sensed.

Es ist somit zu erkennen, daß diese neue und verbesserte digitale Frequenzabfühlschaltung relativ einfach ist und daß in ihr bekannte Bauelemente oder Schaltungselemente in besonderer und verbesserter Anordnung benutzt werden. Bekannte digitale Frequenzabfühlschaltungen erfordern zwei oder mehr Rück-It can thus be seen that this new and improved digital frequency sensing circuit is relatively simple and that in her known components or circuit elements are used in a special and improved arrangement. Known digital Frequency sensing circuits require two or more feedback

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führungs- oder Rückkopplungsanordnungen, die die Frequenzabfühlschaltung komplizieren und es relativ schwierig machen, den Taktgenerator 16 und die Bruchzahlmultiplizierschaltungen, die benötigt werden, zu steuern oder zu programmieren. Es ist zwar nur ein Beispiel der neuen Frequenzabfühlschaltung beschrieben worden, dem einschlägigen Fachmann ist jedoch ohne weiteres klar, daß sie als Frequenzabfühl- oder Bandpaßfilterschaltung für fast jede Frequenz benutzt werden kann. Die Digitalworte können aus seriellen Bits oder parallelen Bits gebildet werden, je nach den Schaltungserfordernissen und Präferenzen. Verschiedene Digitalcodes können benutzt werden. Die Anzahl der signifikanten Ziffern, die jedes Wort bilden, kann je nach der gewünschten Genauigkeit geändert werden. Der Taktgenerator 16 kann mit jedem ganzzahligen Vielfachen von zwei oder mehr als zwei der abzufühlenden Frequenz F betrieben werden. Die Verzögerungsschaltung 24 kann mit jedem ganzzahligen Vielfachen der Hälfte der Periode T_ der abzufühlenden Frequenz betrieben werden. Die Multiplizierschaltung 26 kann mit jeder Bruchzahl- oder Dezimalmultiplikation arbeiten, was von dem Q-Wert der Schaltung und von dem gewünschten oder benötigten Maximalwert des Ausgangssignals abhängig ist. Im Rahmen der Erfindung bietet sich somit über das beschriebene Ausführungsbeispiel hinaus eine Vielzahl von Abwandlungsmöglichkeiten.guidance or feedback arrangements that the frequency sensing circuit complicate and make it relatively difficult to use the clock generator 16 and the fractional number multiplier circuits, that are needed to control or program. While only one example of the new frequency sensing circuit is described but it will be readily apparent to those skilled in the art that it can be used as a frequency sensing or band pass filter circuit can be used for almost any frequency. The digital words can be made up of serial bits or parallel bits may be formed, depending on the circuit requirements and preferences. Different digital codes can be used. The number of significant digits that make up each word can be changed depending on the precision desired. The clock generator 16 can be operated with any integer multiple of two or more than two of the frequency F to be sensed will. The delay circuit 24 can with any integer multiple of the half of the period T_ to be sensed Frequency operated. The multiplier circuit 26 can perform any fractional or decimal multiplication work, which depends on the Q value of the circuit and on the desired or required maximum value of the output signal is. In the context of the invention, there is thus a large number of options beyond the exemplary embodiment described Modification options.

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Claims

Patent claims:

1.] Frequency sensing circuit with devices for sensing a Input signal, characterized by a device (16) for generating clock signals with a frequency which is equal to N times the desired frequency F to be sensed, where N is an integer greater than one an analog / digital converter (20) which generates a sampled digital output signal in response to the input signal and the clock signals generated by an adder circuit (22) having a first and a second input and an output a device (EW) which connects the first input of the adding circuit to the analog / digital converter, by a Delay circuit (24) which has an input connected to the adder output and an output and is designed so that signals applied to them are delayed by an amount which is an integral multiple of the Half of the time period of the frequency to be sensed is, by a multiplier circuit (26) with one having the delay circuit output connected input and an output connected to the second input of the adding circuit and through

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means (AW) connected to the frequency sensing circuit for picking up an output signal the magnitude of which is the sensed Indicating frequency.

2. Circuit according to claim 1, characterized in that N is equal to four.

3. Circuit according to claim 1 or 2, characterized in that the delay circuit (24) has a digital circuit, which is connected to the device (16) for generating clock signals.

4. A circuit according to claim 1 or 2, characterized in that the delay circuit (24) sends signals to the second Input of the adder circuit (22) emits the signals in phase with the first input of the adder circuit are.

5. A circuit according to claim 3, characterized in that the delay circuit (24) signals to the second input of the Adding circuit (22) is applied in phase with signals applied to the first input of the adding circuit.

6. A circuit according to claim 1 for sensing the presence a frequency F in an applied signal, characterized by a sampling circuit (14) which receives the input signal and with a frequency of LF-. samples, where N is any is an integer equal to or greater than two, through a feedback circuit (24, 26) connected between the output and the second input of the adder circuit (22) is connected and from a series circuit of a delay circuit (24) and a multiplier circuit (26), the delay circuit producing a time delay which is equal to is an integral multiple of the period, and where-

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when the multiplier circuit multiplies signals in the feedback circuit by a number that is less than one

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and is greater than zero, and by one with the frequency sensing circuit associated means for picking up an output signal the magnitude of which is indicative of the frequency sensed.

7. A circuit according to claim 6, characterized in that N is at least equal to four that multiple of the delay is one and that the feedback circuit (24, 26) changes the sign of the signals in it.

8. A circuit according to claim 6, characterized in that

N equals at least four and that the multiple of the delay is equal to two.

9. Circuit according to one of claims 6 to 8, characterized in that that the adding circuit (22) and the feedback circuit (24, 26) contain digital circuits.

10. Circuit according to one of claims 6 to 8, characterized in that that the feedback circuit (24, 26) outputs signals to the second input of the adding circuit (22), which are in phase with signals applied to the first input of the adder.

11. A circuit according to claim 9, characterized in that the feedback circuit (24, 26) signals to the second The input of the adder circuit (22) outputs which are in phase with signals applied to the first input of the adder circuit,

12. A circuit according to claim 1, characterized by a sampling circuit (14) with an input receiving the input signal, an output and a control input that is connected to the Means (16) for generating clock signals is connected, the sampling circuit at the output an amplitude sample of the input signal in response to each clock signal, through a circuit (20) which has the first input of the Adder circuit (22) connects to the sampling circuit output, through a feedback circuit (24, 26) which the

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Adding circuit output to the second input of the adding circuit connects and a delay circuit (24) for producing a delay equal to half of the Time period T of the desired frequency F_ is, a multiplier circuit (26) to multiply the signal values by a selected quantity that is smaller than one and larger is zero, and there is a device connecting the delay circuit and the multiplier circuit in series, and by means connected to the frequency sensing circuit for extracting an output signal from the same, which has a magnitude indicative of the sensed frequency.

13. Circuit according to claim 12, characterized in that the feedback circuit (24, 26) includes means for changing the sign of the signals therein.

14. A circuit according to claim 13, characterized by a Digital encoder (20) connected between the sampling circuit output and the first input of the adding circuit (22) is.

15. Circuit according to claim 14, characterized in that the adder circuit (22), the delay circuit (24) and the multiplier circuit (26) comprise binary digital circuits.

16. Circuit according to one of claims 12 to 15, characterized in that that the feedback circuit (24, 26) outputs signals to the second input of the adding circuit (22), which are in phase with signals applied to the first input of the adder.

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