DE2922816C2

DE2922816C2 - Circuit arrangement for regulating the speed of an electric motor

Info

Publication number: DE2922816C2
Application number: DE2922816A
Authority: DE
Inventors: Hiroshi Kadoma Osaka Minakuchi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1979-06-05
Filing date: 1979-06-05
Publication date: 1988-09-29
Also published as: DE2922816A1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Regeln der Drehzahl eines Elektromotors gemäß dem Oberbegriff des Patentanspruchs I.The invention relates to a circuit arrangement for regulating the speed of an electric motor according to the preamble of claim I.

Bei einer aus der |P-PS 39 30 207 F i g. 3 auf S. 8 bekannten Schaltungsanordnung dieser Art hat dieIn one of the | P-PS 39 30 207 F i g. 3 on page 8 known circuit arrangement of this type has the

Phasenregelschleife einen Oszillator, einen mit dem Oszillator verbundenen Frequenzteiler, der ein Ausgangssignal abgibt, dessen Frequenz ein durch ganzzahlige Teilung erzielter Bruchteil der Oszillatorfrequenz ist, und einen Phasenvergleicher für den Phasenvergleich zwischen dem Ausgangssignal des Frequenzteilers und einem Signal aus einem als Meßwertwandler dienenden Tachogenerator, der mechanisch mit dem Motor verbunden ist, welcher seinerseits entsprechend dem über das Tiefpaßfilter geführten Ausgangssignal des Phasenvergleichers angetrieben wird. Das Ausgangssignal des Tachogenerators hat eine zur Motordrehzahl in Beziehung stehende Frequenz, so daß Lei Übereinstimmung der Generatorfrequenz mit der Bezugsfrequenz des Ausgangssignals des Frequenzteilers der Motor phasenstarr zur Bezugsfrequenz betrieben wird. Die Schaltungsanordnung weist ferner eine Mitnahme-Steuerschaltung auf, die eine Abweichung der Generatorfrequenz von der Bezugsfrequenz erfaßt und Signale zum Beschleunigen oder Verlangsamen des Motors bildet, wenn dieser außerhalb des Phasenkopplungszustands läuft Wenn die Abweichung einen bestimmten Wert übersteigt, übernimmt die Mitnahme-Steuerschaltung bei fehlender Phasenkopplung die Steuerung der Motordrehzahl. Dadurch wird das Einschwingverhalten bei der Regelung verbessert, wenn die Motordrehzahl stark von der Solldrehzahl abweichtPhase-locked loop an oscillator, a frequency divider connected to the oscillator, which generates an output signal outputs, the frequency of which is a fraction of the oscillator frequency achieved by whole-number division and a phase comparator for phase comparison between the output signal of the frequency divider and a signal from a transducer serving tachometer generator, which is mechanically connected to the motor, which in turn corresponds accordingly driven by the phase comparator output signal passed through the low-pass filter. The output signal of the tachometer generator has a frequency related to the engine speed, so that Lei Correspondence of the generator frequency with the reference frequency of the output signal of the frequency divider the motor is operated phase-locked at the reference frequency. The circuit arrangement also has an entrainment control circuit that a deviation of the generator frequency from the reference frequency detected and signals to accelerate or decelerate the engine forms when it is outside the Phase coupling status is running If the deviation exceeds a certain value, the takes over Drive control circuit in the absence of phase coupling, the control of the motor speed. This will the transient response in the control improves when the engine speed is significantly different from the target speed deviates

Diese bekannte Schaltungsanordnung weist als Mitnahme-Steuerschaltung eine monostabile Kippstufe auf, die aus dem Signa! des Tachogenerators Impulse mit der Generatorfrequenz erzeugt Die Kurvenform des Ausgangssignals der monostabilen Kippstufe muß mittels eines Tiefpaßfilters geglättet werden, so daß dessen Zeitkonstante für niedrige Generatorfrequenz einen beträchtlichen Wert haben muß. Dadurch ergibt sich ein langsames Ansprechen der Schaltungsanordnung. Ferner muß bei einer derartigen monostabilen Kippstufe ein Kondensator verwendet werden, der nur außerhalb eines integrierten Schaltungsbausteins realisierbar ist. Insbesondere bei Verwendung der Schaltungsanordnung zur Regelung zweier oder mehrerer Soll-Drehzahlen entsprechend geänderten Oszillatorfrequenzen, wie es beispielsweise bei Plattenspieler-Motoren notwendig ist, muß der Zeitkonstantenwert der monostabilen Kippstufe -ntsprechend der geänderten Motordrehzahl geändert werden, wodurch sich ein komplizierter Aufbau zur Umschaltung ergibt.This known circuit arrangement has a monostable multivibrator as the entrainment control circuit on that from the Signa! the tachometer generator generates pulses with the generator frequency The waveform of the output signal of the monostable multivibrator must be smoothed by means of a low-pass filter so that whose time constant for low generator frequency must have a considerable value. This results in slow response of the circuit arrangement. Furthermore, in such a monostable A capacitor can be used, which can only be implemented outside of an integrated circuit module is. In particular when using the circuit arrangement to control two or more Target speeds according to changed oscillator frequencies, as is the case with turntable motors, for example is necessary, the time constant value of the monostable multivibrator must correspond to the changed Motor speed can be changed, resulting in a complicated structure for switching.

Aus der DS-OS 28 18 628 ist eine Schaltungsanordnung zur Drehzahlregelung eines Motors bekannt, bei der die Motordrehzahl durch die Frequenz des Ausgangssi"nals ein^s spannungsgesteuerten Oszillators geregelt wird. Die Ausgangsfrequenz des Oszillators wird über einen programmierba' an Spannungsteiler geführt und in einem Phasenvergleicher mit einer Bezugsfrequenz verglichen, wobei das Ausgangssignal des Phasenvergleichers den Oszillator steuert. Mit dem Ausgangssignal des Oszillators wird über einen weiteren Frequenzteiler der Motor angesteuert Bei dieser Frequenzsteuerungs-Schaltungsanordnung ist keinerlei Mitnahme-Steuerschaltung für den Fall vorgesehen, daß die Motordrehzahl stark von der Solldrehzahl abweicht.From DS-OS 28 18 628 is a circuit arrangement known for speed control of a motor, in which the motor speed is determined by the frequency of the Output signal as a voltage controlled oscillator is regulated. The output frequency of the oscillator is programmed via a voltage divider out and compared in a phase comparator with a reference frequency, the output signal the phase comparator controls the oscillator. With the output signal of the oscillator a further frequency divider the motor is controlled In this frequency control circuit arrangement No drive control circuit is provided in the event that the engine speed is far from the target speed deviates.

Aus der DE-OS 19 03 061 ist es bekannt, einen hinsichtlich der Drehzahl zu regelnden Motor außerhalb des Proportionalitätsbereichs eines Proportionalreglers über eine zusätzliche Anlaufsteuervorrichtung mittels einer drehzahlabhängigen Steuerspannung im Anlaufoder Oberlast-Drehbereich zu speisen. Bei dieser Drehzahlregelschaltung ist keinerlei Phasenregelschleife vorgesehen.From DE-OS 19 03 061 it is known to have a speed-controlled motor outside the proportionality range of a proportional controller via an additional start-up control device by means of to feed a speed-dependent control voltage in the starting or overload rotation range. At this No phase-locked loop is provided for a speed control circuit.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung gemäß dem Oberbegriff des Patentanspruchs 1 zu schaffen, die bei schnellem Arsprechvermögen eine weitgehende Integration des Schaltungsaufbaus erlaubtThe invention is based on the object of providing a circuit arrangement according to the preamble of To create claim 1, the extensive integration of the fast Arsprechmacht Circuit construction allowed

Diese Aufjabe wird erfindungsgemäß mit den im kennzeichnenden Teil des Patentanspruchs 1 angeführten Mitteln gelöstAccording to the invention, this task is carried out with the im characterizing part of claim 1 cited means solved

Demnach wird bei der erfindungsgemäßen Schaltungsanordnung die Mitnahme-Steuerschaltung aus dem Zähler und der Grenzwertschaltung aufgebaut, bei denen keinerlei kapazitive Elemente notwendig sind. Damit kann die Mitnahme-Steuerschaltung voll integriert aufgebaut werden. Wenn der Zählwert des programmierbaren Zählers innerhalb des durch den oberen und den unteren Grenzwert bestimmten Synchronisations- bzw. Phasenkopplungs-Fangbereichs liegt hat das Ausgangssignal der Mitnahme-Steuerschaltung die Form von Rechteckimpulsen mit einer höheren Frequenz als ihr Eingangssignal, wodurch die Zeitkonstante des Tiefpaßfilters verringert werden kann, so daß die Integration des Schaltungsaufbaus erleichtert ist oder die ganze Schaltungsanordnung als integrierte Schaltung aufgebaut werden kann. Da durch die Prog-ammsteuerung des Frequenzteilers automatisch der Mitnahmebereich mittels des Zählers verändert wird, stellt sich die ganze Schaltungsanordnung ohne besondere Maßnahmen auch bei einer Änderung auf den jeweiligen Sollwert ein. Ein zusätzlicher Vorteil der erfindungsgemäßer. Schaltungsanordnung besteht darin, daß die Mitnahme-Stc uerschaltung in Abhängigkeit vom Zählwert der Taktimpulse in bezug auf die in dem Zähler eingestellten Grenzwerte ein Ausgangssignal mit drei Signalzuständen abgibt, das somit von der Motordrehzahl abhängt Dadurch erübrigt sich ein gesonderter Schaltungsaufbau zur Gewinnung eines Signals zur Anzeige der Motordrehzahl.Accordingly, in the circuit arrangement according to the invention, the entrainment control circuit is switched off the counter and the limit value circuit, which do not require any capacitive elements. The driver control circuit can thus be constructed fully integrated. When the count of the programmable counter within the range determined by the upper and lower limit values The output signal of the drive control circuit has the synchronization or phase coupling capture range the shape of square-wave pulses at a higher frequency than their input signal, causing the Time constant of the low-pass filter can be reduced, so that the integration of the circuit structure is facilitated or the entire circuit arrangement can be constructed as an integrated circuit. Through this the programmer control of the frequency divider automatically If the driving range is changed by means of the counter, the whole circuit arrangement arises without any special measures, even if there is a change to the respective setpoint. An added benefit the inventive. The circuit arrangement consists in the fact that the take-away control circuit is dependent on an output signal from the count value of the clock pulses in relation to the limit values set in the counter with three signal states, which thus depends on the engine speed separate circuit structure for obtaining a signal to display the engine speed.

Vorteilhafte Ausgestaltungen der erfindungsgemäßen Schaltungsanordnung sind in den Unteransprüchen angeführt.Advantageous refinements of the circuit arrangement according to the invention are set out in the subclaims cited.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.The invention is explained below on the basis of exemplary embodiments with reference to FIG Drawing explained in more detail.

F i g. 1 ist ein schematisches Blockschaltbild eines ersten Ausführungsbeispiels der Schaltungsanordnung; Fig. 2 zeigt Einzelheiten einer Mitnahme-Steuerschaltung in F ig. 1;F i g. 1 is a schematic block diagram of a first embodiment of the circuit arrangement; Fig. 2 shows details of an entrainment control circuit in Fig. 1;

F i g. 3 ist eine Darstellung von Kurvenformen bei der Schaltung nach F i g. 2;F i g. 3 is an illustration of waveforms in the circuit of FIG. 2;

F . g. 4 ist e'.n schematisches Blockschaltbild eines zweiten Ausführungsbeispiels der Schaltungsanordnung; F. G. 4 is a schematic block diagram of a second exemplary embodiment of the circuit arrangement;

F i g. 5 zeigt Kurvenformen von Steuersignalen für den Motor;F i g. Fig. 5 shows waveforms of control signals for the motor;

F i g. 6 zeigt abgewandelte Kurvenformen von Motorsteuersignalen; F i g. 6 shows modified waveforms of motor control signals;

F i g. 7 ist ein schematisches Schaltbild einer dritten Ausführungsform der Schaltungsanordnung.F i g. 7 is a schematic circuit diagram of a third embodiment of the circuit arrangement.

Die in F i g. 1 gezeigte Schaltungsanordnung zur Drehzahlregelung eines Elektromotors hat einen quarzgesteuerten Taktimpuls-Oszillator 1, einen programmierbaren Frequenzteiler 2, einen Phasenvergleicher 3, ein Tiefpaßfilter 4 als Signal-Mischeinrichtung, einen Verstärker 5, einen Elektromotor 6, einen Frequenzgeber bzw. Meßwerter in Form eines Tacho-The in F i g. 1 shown circuit arrangement for speed control of an electric motor has a quartz-controlled clock pulse oscillator 1, a programmable frequency divider 2, a phase comparator 3, a low-pass filter 4 as a signal mixer, an amplifier 5, an electric motor 6, a Frequency transmitter or measured value in the form of a tachometer

generators 7 und eine Frequenz-Mitnahme-Steuerschaltung 8. Der Oszillator 1 gibt Taktimpulse an den programmierbaren Frequenzteiler 2 ab, dessen Ausgangsfrequenz ein von außen her veränderbarer ganzzahliger Bruchteil der Oszillatorfrequenz ist. Der ganzzahlige Teilungsfaktor ist durch digitale Signale veränderbar, die an mit P bezeichneten Programmeingangsanschlüsse angelegt werden. Das Ausgangssignal des Frequenzteilers 2 wird an den ersten Eingangsanschluß des Phasenvergleichers 3 als Phasen-Bezugssignal zum Vergleich mit einem Signal angelegt, das an den zweiten Eingangsanschluß des Phasenvergleichers aus dem Generator 7 angelegt wird, der mechanisch mit dem Motor 6 zu gemeinsamer Drehung mit diesem verbunden ist. Das Ausgangssignal des Phasenvergleichers 3 ergibt eine Anzeige über die Phasendifferenz zwischen den beiden Eingangssignalen und ist dann nutzvoll, wenn die Frequenz des Generators 7 auf der Frequenz des Phasen-Bezugssignals oder nahe an derselben liegt Das Differenzsignal wird an das Tiefpaßfilter 4 angelegt, um über den Verstärker 5 den Motor 6 anzusteuern.generator 7 and a frequency drive control circuit 8. The oscillator 1 emits clock pulses to the programmable frequency divider 2, the output frequency of which is an externally variable whole-number fraction of the oscillator frequency. The integer division factor can be changed using digital signals that are applied to the program input connections marked P. The output signal of the frequency divider 2 is applied to the first input terminal of the phase comparator 3 as a phase reference signal for comparison with a signal which is applied to the second input terminal of the phase comparator from the generator 7, which is mechanically connected to the motor 6 for common rotation therewith is. The output signal of the phase comparator 3 gives an indication of the phase difference between the two input signals and is useful when the frequency of the generator 7 is at or close to the frequency of the phase reference signal Amplifier 5 to control the motor 6.

Die Mitnahme-Steuerschaltung 8 bildet eine obere und eine untere Frequenzgrenze, um zu bestimmen, ob das Signal aus dem Tachogenerator 7 in dem Bereich zwischen diesen Frequenzgrenzen liegt. Die Steuerschaltung hat einen ersten Eingangsanschluß a, der an den Generator 7 angeschlossen ist, einen zweiten Eingangsanschluß b, der an den Oszillator 1 angeschlossen ist, und einen Ausgangsanschluß e, der an den Eingang des Tiefpaßfilters 4 angeschlossen ist. Ferner ist ein Ausgangsanschluß d vorgesehen, der bei diesem Ausführungsbeispiel nicht angeschlossen wird. Die Mitnahme-Steuerschaltung nimmt ferner an dem Anschluß P angelegte Programm-Eingangssignale auf, mit denen ihr Steuerbereich in Verbindung mit dem Frequenzteilungsverhältnis des Frequenzteilers 2 verändert wird. Diese Mitnahme-Steuerschaltung hat eine niedrige und eine hohe Grenzfrequenz, die durch das Programm-Eingangssignal eingestellt werden, und vergleicht die Frequenz des Signals an dem Eingangsanschluß a mit den Grenzfrequenzen, um zu ermitteln, ob das Signal zwischen den beiden Grenzfrequenzen liegt, so daß das Ausgangssignal des Phasenvergleichers 3 eine phasenstarre Kopplung erlaubt, oder ob das Signal unterhalb bzw. oberhalb der unteren bzw. oberen Grenzfrequenz liegt Wenn das Signal in der Frequenz niedriger als die untere Grenzfrequenz liegt, gibt die Steuerschaltung 8 ein Steuersignal hohen Pegels an den Motor 6 zu dessen Beschleunigung ab, während sie bei einer Signalfrequenz über der hohen Grenzfrequenz zu einer Verlangsamung das Steuersignal auf Null verringert The entrainment control circuit 8 forms an upper and a lower frequency limit in order to determine whether the signal from the tachometer generator 7 lies in the range between these frequency limits. The control circuit has a first input connection a which is connected to the generator 7, a second input connection b which is connected to the oscillator 1, and an output connection e which is connected to the input of the low-pass filter 4. Furthermore, an output connection d is provided, which is not connected in this exemplary embodiment. The entrainment control circuit also receives program input signals applied to the connection P , with which its control range is changed in connection with the frequency division ratio of the frequency divider 2. This entrainment control circuit has a low and a high cutoff frequency, which are set by the program input signal, and compares the frequency of the signal at the input terminal a with the cutoff frequencies to determine whether the signal is between the two cutoff frequencies, so that the output signal of the phase comparator 3 allows a phase-locked coupling, or whether the signal is below or above the lower or upper limit frequency to its acceleration, while at a signal frequency above the high cut-off frequency it reduces the control signal to zero for a deceleration

Die F i g. 2 zeigt Einzelheiten der Mitnahme-Steuerschaltung 8 in Fig. 1. Diese Schaltung weist einen programmierbaren 12-Bit-Abwärts-Zähler 100 aus zwölf J-K-FIipflops 9 bis 20 auf, die aufeinanderfolgend so verbunden sind, daß ein jeweiliger Takteingang mit dem Q-Ausgang der Bit-Stufe mit dem niedrigeren Stellenwert verbunden ist und die Bit-Stufe 9 mit dem eo kleinsten Stellenwert an den Takteingang b angeschlossen ist Die Komplementär-Ausgangsanschlüsse der Flipflops 9 bis 13 (die in Zählung von dem niedrigsten Stellenwert erste bis fünfte Stufe) sind mit jeweiligen Eingangsanschlüssen eines NAND-Glieds 57 verbun- _b5 den, während die Direkt-Ausgangsanschlüsse der übrigen Stufen mit jeweiligen Anschlüssen des NAND-Glieds 57 sowie auch mit jeweiligen Eingangsanschlüssen eines ODER-Glieds 59 verbunden sind. Daher nimmt das Ausgangssignal des ODER-Glieds 59 niedrigen Pegel an, wenn die Flipflops 15 bis 20 alle den Zustand mit dem (J-Ausgangssignal »0« haben, was dann auftritt, wenn der Abwärts-Zähler einen Zählstand »000000011111« (was dem Dezimalzahlensystem »31« entspricht) von dem vorhergehenden hohen binären Zählstand aus erreicht. Das NAND-Glied 57 nimmt den logischen Pegel »0« an, wenn alle seine Eingangsanschlüsse den logischen Pegel »1« im Ansprechen auf einen Zählstand annehmen, der »111111100000« erreicht, was der Dezimalzahl 4064 entspricht.The F i g. 2 shows details of the entrainment control circuit 8 in FIG. 1. This circuit has a programmable 12-bit down counter 100 composed of twelve JK flip-flops 9 to 20, which are successively connected in such a way that a respective clock input is connected to the Q- The output of the bit level with the lower significant value is connected and the bit level 9 with the lowest significant value is connected to the clock input b The complementary output connections of the flip-flops 9 to 13 (the first to fifth level in counting from the lowest significant value) connectedness are connected to respective input terminals of a NAND gate 57 _b 5, while the direct output terminals of the other stages having respective terminals of the NAND gate 57 and also to respective input terminals of an OR gate 59 are connected to. Therefore, the output signal of the OR gate 59 goes low when the flip-flops 15 to 20 all have the state with the (J output signal "0", which occurs when the down counter has a count "000000011111" (which corresponds to the The decimal number system "31" corresponds to) from the previous high binary count. The NAND gate 57 assumes the logic level "0" if all of its input connections assume the logic level "1" in response to a count that is "111111100000" reached, which corresponds to the decimal number 4064.

Das Ausgangssignal des NAND-Glieds 57 wird an die J-K-Eingänge des Flipflops 9 mit dem niedrigsten Stellenwert sowie von dort an den Dateneingang eines D-Flipflops 58 angelegt. Das Ausgangssignal des ODER-Glieds 59 iiegt an einem Eingang eines NAND-Glieds 60 an, das zusammen mit einem weiteren NAND-Glied 73 ein S-R-Flipflop 60a bildet. Im Ansprechen auf ein logisches Signal »1« am Ausgang des NAND-Glieds 57 schaltet das Flipflop 60a auf den logischen Zustand »1«, der aus dem Ausgang des NAND-Glieds 60 ausgegeben wird und an den Dateneingang eines D-Flipflops 74 angelegt wird.The output of the NAND gate 57 is to the J-K inputs of the flip-flop 9 with the lowest Place value and from there to the data input of a D flip-flop 58. The output signal of the OR gate 59 iiegt at one input of a NAND gate 60, which together with another NAND gate 73 forms an S-R flip-flop 60a. in the In response to a logic signal "1" at the output of the NAND gate 57, the flip-flop 60a switches to the logical state "1", which is output from the output of the NAND gate 60 and to the Data input of a D flip-flop 74 is applied.

Der Abwärts-Zähler 100 wird auf einen vorbestimmten Wert mittels binärer Programm-Eingabesignale rückgesetzt bzw. voreingestellt, die an die Anschlüsse A bis L angelegt werden, welche auch mit entsprechenden Eingängen des programmierbaren Frequenzteilers 2 verbunden sind, und zwar über logische Setz-Rücksetz-Schaltglieder in Form von UND-Gliedern 21 bis 44 und Invertern 45 bis 56. Der Rücksetz-Triggerimpuls wird unmittelbar nach der positiven Flanke des an den Anschluß a angelegten Generatorausgangssignals erzeugt, die mittels eines Flankendetektors 110 aus NAND-Gliedern 61 bis 72 und einem Inverter 78 erfaßt wird. Gemäß der nachstehenden Beschreibung wird der Triggerimpuls vom Ausgang des NAND-Glieds 67 abgegeben und dafür verwendet die UND-Glieder 21 bis 44 durchzuschalten, um binäre Programm-Signale aus den Anschlüssen A bis L über die logischen Setz-Rücksetz-Schaltglieder zu den Setz- bzw. Rücksetz-Anschlüssen der jeweiligen Flipflop-Stufen des Abwärts-Zählers 100 durchzulassen. Daher wird der Abwärtszählvorgang unmittelbar nach der positiven Flanke des Signals an dem Eingangsanschluß a beginnend von dem Rücksetz-Zählwert eingeleitet und endet unmittelbar nach der positiven Flanke eines nachfolgenden Generator-Ausgangsimpulses.The down counter 100 is reset or preset to a predetermined value by means of binary program input signals, which are applied to the connections A to L , which are also connected to the corresponding inputs of the programmable frequency divider 2, via logical set-reset Switching elements in the form of AND elements 21 to 44 and inverters 45 to 56. The reset trigger pulse is generated immediately after the positive edge of the generator output signal applied to terminal a, which is generated by means of an edge detector 110 made up of NAND elements 61 to 72 and an inverter 78 is detected. According to the description below, the trigger pulse is emitted from the output of the NAND gate 67 and used to switch the AND gates 21 to 44 through to transfer binary program signals from the connections A to L via the logic set / reset switching elements to the setting or reset terminals of the respective flip-flop stages of the down counter 100 to pass. The downward counting process is therefore initiated immediately after the positive edge of the signal at the input terminal a, beginning with the reset count value and ends immediately after the positive edge of a subsequent generator output pulse.

Zur näheren Erläuterung des Flanken-Detektors UO nach Fig.2 wird auf Fig.3 Bezug genommen, die unterschiedliche Kurvenformen an den Anschlüssen und Einrichtungen zeigt die durch entsprechende Sezugszeichen an der linken Seite der Figur angegeben sind. Zu einem Zeitpunkt fi wechselt das NAND-Glied 69 im Ansprechen auf die positive Flanke eines an dem Eingangsanschluß a unter Vorliegen eines logischen Signals »1« an dem Anschluß b auftretenden Rechteckimpulses auf den logischen Pegel »0«, was bewirkt, daß das NAND-Glied 63 vom logischen Pegel »0« auf den logischen Pegel »1« wechselt wobei zugleich das NAND-Glied 64 von dem logischen Pegel »1« auf den logischen Pegel »0« schaltet Dieses Signal ergibt ein Signal »1« an dem Ausgang des NAND-Glieds 62, weiches an dem Eingang des NAND-Glieds 61 bewirkt, daß dieses auf den logischen Pegel »1« zurückkehrt Zu einem Zeitpunkt t₂ wechselt das NAND-Glied 70 im Ansprechen auf den logischen Zustand »0« an demFor a more detailed explanation of the edge detector UO according to FIG. 2, reference is made to FIG. 3, which shows different curve shapes at the connections and devices which are indicated by corresponding reference symbols on the left-hand side of the figure. At a point in time fi, the NAND element 69 changes to the logic level "0" in response to the positive edge of a square-wave pulse occurring at the input connection a with the presence of a logic signal "1" at the connection b, which causes the NAND- Element 63 changes from logic level "0" to logic level "1" while at the same time NAND element 64 switches from logic level "1" to logic level "0". This signal results in a signal "1" at the output of the NAND gate 62, which at the input of the NAND gate 61 causes it to return to the logic level "1". At a time t ₂ , the NAND gate 70 changes in response to the logic state "0" at the

Takteingangsanschluß b auf den logischen Pegel »0«, wodurch das NAND-Glied 65 ein logisches Signal »1« erzeugt, das ein logisches Signal »1« aus dem Ausgang des NAND-Glieds 66 herbeiführt.Clock input terminal b to the logic level "0", whereby the NAND gate 65 generates a logic signal "1", which brings about a logic signal "1" from the output of the NAND gate 66.

Zu einem Zeitpunkt f3 kehrt im Ansprechen auf einen nachfolgenden Taktimpuls das NAND-Glied 70 auf den logischen Pegel »1« zurück, wobei zugleich das NAND-Glied 71 auf den logischen Pegel »0« wechselt, wodurch der Ausgangszustand des NAND-Glieds 67 auf den logischen Pegel »1« wechselt, so daß das NAND-Glied 68 auf den logischen Pegel »0« gelangt. Dabei nimmt das NAND-Glied 70 den logischen Pegel »l«an.At a point in time f3 returns in response to a subsequent clock pulse the NAND gate 70 back to the logic level "1", and at the same time the NAND gate 71 changes to the logic level “0”, whereby the output state of the NAND gate 67 changes to the logic level "1" so that the NAND gate 68 goes to the logic level "0". The NAND gate 70 assumes the logic level "1".

Zu einem Zeitpunkt u, wechselt durch die negative Flanke des Taktimpulses das NAND-Glied 70 auf den logischen Pegel »0«, so daß das NAND-Glied 71 auf den 'logischen Pegel »i«, und danach das NAND-Glied 72 auf den logischen Pegel »0« wechseln. Das Ausgangssignal »0« aus dem NAND-Glied 72 setzt die NAND-Glieder 64, 66 und 68 auf den logischen Zustand »1« zurück, was an den Ausgängen der NAND-Glieder 63, 65 und 67 die logischen Zustände »0« ergibt. Daher tritt unter Synchronisierung mit einem Taktimpuls ein von dem NAND-Glied 67 abgegebener Zähler-Rücksetzimpuls auf, der den Abwärts-Zähler 100 für die Aufnahme nachfolgender Taktimpulse während des Abwärtszähl-Vorgangs bereitstellt, welcher von dem Rücksetz- bzw. Voreinstellungs-Zählstand »2000« in dezimaler Zahl beginntAt a point in time u, the negative edge of the clock pulse changes the NAND element 70 to the logic level "0", so that the NAND element 71 changes to the logic level "i", and then the NAND element 72 to the change logic level »0«. The output signal "0" from the NAND element 72 resets the NAND elements 64, 66 and 68 to the logic state "1", which results in the logic states "0" at the outputs of the NAND elements 63, 65 and 67 . Therefore, a counter reset pulse emitted by the NAND gate 67 occurs under synchronization with a clock pulse, which the down counter 100 provides for the reception of subsequent clock pulses during the down counting process, which from the reset or preset count »2000 «Begins in a decimal number

Zu einem Zeitpunkt /5 wechselt im Ansprechen auf die negative Flanke des Impulses an dem Anschluß a das N AN D-Glied 61 auf den logischen Pegel»1«, so daß das NAND-Glied 62 auf den logischen Pegel »0« in Bereitschaf' für die Erfassung der positiven Flanke eines nachfolgenden Impulses an den Anschluß a zurückkehrtAt a point in time / 5 changes in response to the negative edge of the pulse at the terminal a the N AN D element 61 to the logic level "1", so that the NAND gate 62 to the logic level "0" in readiness for the detection of the positive edge of a subsequent pulse returns to terminal a

Wenn die positive Flanke des nachfolgenden Impulses zu einem Zeitpunkt u, auftritt bei welchem der logische Zustand an dem Anschluß b »0« ist, wechselt das NAND-Glied 69 seinen logischen Zustand nicht bis zu einem Zeitpunkt ti der Anschluß b auf den logischen Zustand »1« wechselt. Die darauffolgend zu den Zeitpunkten fe h und i₎₀ erfolgenden Schaltvorgänge entsprechen jeweils denjenigen zu den Zeitpunkten f2, f3 und U, wobei der Zähler 100 dementsprechend zu dem Zeitpunkt r₉ rückgesetzt wird.If the positive edge of the following pulse occurs at a point in time u, at which the logic state at connection b is "0", the NAND element 69 does not change its logic state until a point in time ti of connection b to the logic state " 1 «changes. The subsequent switching operations at times fe h and i _{) 0} each correspond to those at times f2, f3 and U, the counter 100 being correspondingly reset _{at time r 9.}

Daher kann das Intervall zwischen aufeinanderfolgenden Generator-Ausgangsimpulsen und somit deren Frequenz durch die Anzahl der in dem Abwärts-Zähler 1OO gezählten Taktimpulse dargestellt werden. Nimmt man an, daß der binäre Programmeingabe-Zustand einer Dezimalzahl 2000 entspricht so wird der Abwärts-Zähler 100 auf den Zählstand »011111010000« rückgcscUi bzw. vöfeingesielli, wobei von diesem Zählstand aus die Stufung im Ansprechen auf jeden Taktimpuls erfolgt bis der nächste Rücksetz- bzw. Voreinstellungs-Impuls erzeugt wird. Wenn der Zählwert kleiner als 1969 ist, wird der durch die Dezimalzahl 31 dargestellte erste Grenzwert nicht erreicht so daß daher die Generatorfrequenz und dementsprechend die Motordrehzahl höher als eine der oberen Grenze des Mitnahme-Bereichs entsprechende höhere Grenzfrequenz Fh ist Wenn der Zählwert größer als 2031 ist wird der durch die Dezimalzahl 4064 dargestellte zweite Grenzwert überschritten, so daß die Generatorfrequenz niedriger als eine der unteren Grenze des Mitnahme-Bereichs entsprechende unterer Grenzfrequenz Fl ist Wenn andererseits der Zählwert zwischen 1969 und 2031 liegt läuft der Motor mit einer Drehzahl innerhalb des Mitnahme-Bereichs.Therefore, the interval between successive generator output pulses and thus their frequency can be represented by the number of clock pulses counted in the down counter 100. Assuming that the binary program input state corresponds to a decimal number 2000, the down counter 100 is reset to the count "011111010000" or vöfeingesielli. or preset pulse is generated. If the count value is less than 1969, the first limit value represented by the decimal number 31 is not reached, so that therefore the generator frequency and accordingly the engine speed is higher than a higher limit frequency Fh corresponding to the upper limit of the driving range If the count value is greater than 2031 the second limit value represented by the decimal number 4064 is exceeded, so that the generator frequency is lower than a lower limit frequency Fl corresponding to the lower limit of the driving range.If, on the other hand, the count is between 1969 and 2031, the motor runs at a speed within the driving range .

Der Stand der Motordrehzahl wird durch die logischen Zustände der D-Flipflops 58 und 74 gespeichert und über eine logische Schaltung mit UND-Gliedern 75 und 76 und einem ODER-Glied 77 an die Ausgangsanschlüsse d und e angelegt. Wenn die Generatorfrequenz höher als der höhere Grenzwert ist, stehen die Ausgangsanschlüsse d und e beide auf dem logischen Pegel »0«, um den Motor abzubremsen, während dann, wenn die Generatorfrequenz niedriger als der untere Grenzwert ist, die Ausgänge d und e die logischen Pegel »0« bzw. »1« annehmen, um damit den Motor zu beschleunigen. Wenn die Generatorfrequenz zwischen der höheren und der niedrigeren Grenzfrequenz liegt, wird durch das logische Ausgangssignal »1« aus dem D-Flipflop 74 das UND-Glied 76 durchgeschaltet, wodurch die Taktsignale zu dem Anschluß e durchgelassen und an das Tiefpaßfilter 4 angelegt werden, um damit ein Spannungssignal zu erzeugen, das zwischen den Signalpegeln für die Verlangsamung bzw. die Beschleunigung liegt. Dieses Signal mittlerer Spannung wird dem Ausgangssignal des Phasenvergleichers 3 überlagert und steuert den Motor 6 an. Sobald das Generatorsignal in den Mitnahme-Bereich fällt, übernimmt das Phasenvergleicher-Ausgangssignal die Steuerung der Motordrehzahl, so daß der Motor genau auf die Mittelfrequenz des Mitnahme-Bereichs gesteuert wird.
Im einzelnen sind bei einer Generatorfrequenz über der höheren Grenzfrequenz Fh die logischen Zustände des ODER-Glieds 59 und des NAND-Glieds 57 »1«, so daß die Flipflops 60a und 74 auf dem logischen Zustand »0« stehen, während das Flipflop 58 den logischen Zustand »1« einnimmt. Das logische Signal »0« an dem Ausgang Q des Flipflops 74 bewirkt daß das UND-Glied 75 ein logisches Signal »0« an den Anschluß d abgibt, sowie ferner, daß ein logisches Signal »0« an dem Anschluß e abgegeben wird. Daher ist das Motorantriebssignal auf niedrigem Spannungspegel, so daß der Motorstrom auf »0« verringert wird. Wenn sich die Motordrehzahl und folglich die Generatorfrequenz verringert, so daß der Zählstand des Zählers 100 »000000011111« (Dezimalzahl 31) übersteigt wechselt das ODER-Glied 59 auf den logischen Pegel »0«, so daß die Zufuhr der Eingangs-Taktimpulse an das Flipflop 9 gesperrt wird, während das NAND-Glied 57 im logischen Zustand »1« verbleibt, so daß das Flipflop 60a getriggert wird und ein logisches Signal »1« abgibt das an das D-Flipflop 74 angelegt wird. Die D-Flipflops 58 und 74 werden gleichzeitig im Ansprechen auf ein von dem NAND-Glied 65 zu dem Zeitpunkt i₂ (Fig.3) abgegebenes logisches Signal »1« getriggert und schalten das UND-Glied 75 sowie das UND-Glied 76 durch, um damit an dem Anschluß c/das logische Signal »1« zu liefern bzw. zu dem Anschluß e die Taktimpulse durchzulassen.The state of the engine speed is stored by the logic states of the D flip-flops 58 and 74 and applied to the output terminals d and e via a logic circuit with AND gates 75 and 76 and an OR element 77. If the generator frequency is higher than the higher limit value, the output connections d and e are both at the logic level "0" in order to brake the motor, while if the generator frequency is lower than the lower limit value, the outputs d and e the logic level Accept level »0« or »1« in order to accelerate the motor. If the generator frequency is between the higher and the lower limit frequency, the AND gate 76 is switched through by the logical output signal "1" from the D flip-flop 74, whereby the clock signals are passed to the terminal e and applied to the low-pass filter 4 to to generate a voltage signal that lies between the signal levels for deceleration and acceleration. This medium voltage signal is superimposed on the output signal of the phase comparator 3 and controls the motor 6. As soon as the generator signal falls into the driving range, the phase comparator output signal takes over the control of the motor speed, so that the motor is controlled exactly to the center frequency of the driving range.
In detail, at a generator frequency above the higher limit frequency Fh, the logic states of the OR gate 59 and the NAND gate 57 are "1", so that the flip-flops 60a and 74 are at the logic state "0", while the flip-flop 58 denotes assumes logical state »1«. The logical signal "0" at the output Q of the flip-flop 74 causes the AND gate 75 to deliver a logical signal "0" to the terminal d , and also that a logical signal "0" is delivered to the terminal e. Therefore, the motor drive signal is at a low voltage level, so that the motor current is reduced to "0". If the engine speed and consequently the generator frequency decreases, so that the count of the counter 100 exceeds "000000011111" (decimal number 31), the OR gate 59 changes to the logic level "0", so that the supply of the input clock pulses to the flip-flop 9 is blocked, while the NAND gate 57 remains in the logic state "1", so that the flip-flop 60a is triggered and a logic signal "1" emits which is applied to the D flip-flop 74. The D flip-flops 58 and 74 are _{triggered simultaneously in response to a logic signal "1" emitted by the NAND element 65 at the time i 2} (FIG. 3) and switch the AND element 75 and the AND element 76 through in order to deliver the logic signal "1" to the connection c / or to allow the clock pulses to pass to the connection e.

Wenn sich die Generatorfrequenz weiter verringert so daß der Zähler 100 den Zählstand »111111100000« (Dezimalzahl 4064) erreicht wechselt das NAND-Glied 57 auf den logischen Pegel »0«, während das ODER-Glied 59 schon auf den logischen Pegel »1« geschaltet wurde, bevor der Zählstand den Grenzwert erreicht hat Dadurch ist das Flipflop 60a in dem Rücksetzzustand, bei dem an das Flipflop 74 ein logisches Signal »0« abgegeben wird. Im Ansprechen auf ein Signal aus dem NAND-Glied 65 werden die D-Flipflops 58 und 74 getriggert so daß sie logische Signale »0« bzw. »1« an das UND-Glied 75 bzw. dasIf the generator frequency decreases further so that the counter 100 reads "111111100000" (Decimal number 4064) reached the NAND gate 57 changes to the logic level "0", while the OR gate 59 was already switched to logic level "1" before the count reached the limit value As a result, the flip-flop 60a is in the reset state in which the flip-flop 74 is switched on logical signal »0« is emitted. In response to a signal from the NAND gate 65, the D flip-flops 58 and 74 triggered so that they send logic signals "0" and "1" to the AND gate 75 and the

ODER-Glied 77 abgeben, wodurch die logischen Zustände an den Ausgangsanschlüssen d bzw. e zu »0« bzw. »1« werden. Der Motor wird mittels des Stroms hohen Pegels betrieben, um seine Drehzahl zu steigern, bis diese über die untere Grenzfrequenz Fl steigt.Output OR gate 77, as a result of which the logical states at the output connections d and e are "0" and "1", respectively. The motor is operated by means of the high-level current in order to increase its speed until it rises above the lower limit frequency Fl.

Es ist ersichtlich, daß dann, wenn die Ausgangsfrequenz des Tachogenerators 7 auf die Ausgangsfrequenz Fs des programmierbaren Frequenzteilers 2 gebracht wird, die auf der Mitte des Mitnahme-Bereichs liegt, der Zähler 100 durchgehend den Zählstand »0« erreicht, d. h., während eines jeden Intervalls zwischen aufeinanderfolgenden Generator-Ausgangsimpulsen 2000 Taktimpulse zählt. Wenn der Programm-Eingabewert von Hand umgestellt wird, um die Motordrehzahl zu ändern, erfaßt die Mitnahme-Steuerschaltung 8 sofort, daß das System aus dem Mitnahme-Bereich geraten ist, und gibt eine hohe bzw. eine niedrige Steuerspannung an den Motor 6 jeweils in Abhängigkeit davon ab, ob das Impulsintervall des Generatorsignals länger als die Gesamtdauer von 2031 Taktimpulsen ist oder ob das Impulsintervall kürzer als die Gesamtdauer von 1969 Taktimpulsen ist.It can be seen that when the output frequency of the tachometer generator 7 is brought to the output frequency Fs of the programmable frequency divider 2, which is in the middle of the entrainment range, the counter 100 continuously reaches the count "0", that is, during each Interval between successive generator output pulses counts 2000 clock pulses. When the program input value is changed manually to change the engine speed, the drive control circuit 8 immediately detects that the system has gone out of the drive range, and outputs a high and a low control voltage to the motor 6, respectively Depending on whether the pulse interval of the generator signal is longer than the total duration of 2031 clock pulses or whether the pulse interval is shorter than the total duration of 1969 clock pulses.

Aus der vorstehenden Beschreibung ist ersichtlich, daß die an dem Ausgang des Tiefpaßfilters 4 auftretende Spannung Vo als Funktion der Wiederkehrfrequenz /) des dem Anschluß a zugeführten Eingangssignals gemäß der Darstellung in Fig.5 einen von drei Spannungspegeln annimmt Eine höhere Spannungs-Auflösung kann durch Aufnahme einer Mehrzahl von NAND- und ODER-Gliedern erzielt werden, die Funktionen ausführen, die denjenigen des NAND-Glieds 57 und des ODER-Glieds 59 gleichartig sind, und zwar in der Weise, daß mit der Annäherung der Generatorfrequenz an die Mittelfrequenz Fs gemäß der Darstellung in Fig.6 Signale mit unterschiedlichen Spannungspegeln erzeugt werden.From the above description it can be seen that the voltage Vo occurring at the output of the low-pass filter 4 assumes one of three voltage levels as a function of the return frequency /) of the input signal fed to the terminal a, as shown in FIG a plurality of NAND and OR gates are obtained, which perform functions which are similar to those of the NAND gate 57 and the OR gate 59, in such a way that with the approach of the generator frequency to the center frequency Fs according to the Representation in Fig. 6 signals with different voltage levels can be generated.

Zur Analyse der Frequenz-Mitnahme-Fähigkeit der Steuerschaltung soll P den ganzzahligen Teilungsfaktor des Frequenzteilers 2 bezeichnen, der durch die binären Signale an den Anschlüssen A bis L gegeben ist, während fc die Frequenz des Oszillators 1 bezeichnen soll; damit ergibt sich die Mittelfrequenz F₅zu:To analyze the frequency drive capability of the control circuit, P should denote the integer division factor of the frequency divider 2, which is given by the binary signals at the connections A to L , while fc should denote the frequency of the oscillator 1; the mean frequency F _{5 is} thus:

Da Pweitaus größer als α ist, kann die Gleichung (4) umgeschrieben werden zu:Since Pweitaus is larger than α , equation (4) can be rewritten as:

lala

fcfc

Das Verhältnis der Bandbreite F_B zur Mittelfrequenz F_s ergibt sich folgendermaßen:The ratio of the bandwidth F _B to the mean frequency F _s results as follows:

1010

IL· F_s IL · F _s

la P la P

Fs = fc/P Fs = fc / P

wodurch sich die obere und die untere Grenzfrequenz F₁₁ bzw. F_L des Mitnahme-Bereichs durch folgende Beziehungen ergeben:whereby the upper and lower limit frequency F ₁₁ and F _{L of} the entrainment area result from the following relationships:

F₁ =F ₁ =

_ fc _ fc

P+aP + a

wobei α das Ausmaß der Abweichung der Frequenzen Fh und F_L von der Mittelfrequenz F_s ist. Damit kann die Bandbreite F_B des Mitnahme-Bereichs folgendermaßen ausgedrückt werden:where α is the extent to which the frequencies Fh and F _L deviate from the center frequency F _s . The bandwidth F _{B of} the take-away area can thus be expressed as follows:

Fb = F_H-F_L Fb = F _H -F _L

P-a P+P-a P +

1\
+a) 1\
+ a)

fcfc

Da bei dem Ausführungsbeispiel P und a 2000 bzw. 31 sind, ist das Verhältnis FbIFs gleich 3,1 χ ΙΟ-². Daher werden die Signale zur Beschleunigung oder Verlangsamung des Motors dann erzeugt, wenn die Generatorfrequenz um ungefähr 1,6% niedriger bzw. höher als die Mittelfrequenz Fsist.Since in the embodiment P and A 2000 and 31, respectively, the ratio is equal to 3.1 FbIFs χ ΙΟ-. ² Therefore, the signals for accelerating or decelerating the motor are generated when the generator frequency is approximately 1.6% lower or higher than the center frequency Fs.

Um die Signale voll zu nutzen, die an dem Ausgangsanschluß d der Mitnahme-Steuerschaltung 8 gemäß Fi g. 2 auftreten, wird die Schaltungsanordnung gemäß dem Ausführungsbeispiel nach Fig. 1 auf die gemäß der Darstellung in Fig.4 abgeändert. Die Schaltung nach Fig.4 unterscheidet sich von derjenigen nach Fig. 1 dadurch, daß ein UND-Glied 80 und eine Mitnahme-Anzeigeschaltung mit einem Verstärker 81 und einer Leuchtdiode 82 vorgesehen sind. Das Tiefpaßfilter 4 weist Widerstände 83 und 84 sowie einen Kondensator 85 auf, der zwischen den Verbindungspunkt der Widerstände 83 und 84 und Masse geschaltet ist. Das Ausgangssignal des Phasenvergleichers 3 ist an einen Eingang des UND-Glieds 80 angelegt, das an seinem zweiten Eingang ein Signal aus dem Anschluß d der Mitnahme-Steuerschaltung 8 aufnimmt. Gemäß der vorangehenden Beschreibung liegt der Anschluß d auf dem logischen Pegel »1«. wenn die Generatorfrequenz innerhalb des Mitnahme-Bereichs liegt, so daß während dieser Mitnahme-Zeitdauer bzw. Phasenkopplungszeitdauer das UND-Glied 80 durchgeschaltet wird, damit das Ausgangssignal des Phasenvergleichers 3 über den Widerstand 83 in das Tiefpaßfilter 4 gelangt, um an dem Kondensator 85 eine Analog-Spannung zu bilden, die über den Verstärker 5 an den Motor 6 angelegt wird. (1) 45 Das logische Signal »1« aus dem Anschluß d wird ferner an den Anzeige-Verstärker 81 angelegt, um damit sichtbar anzuzeigen, daß der Phasenkopplungszustand bestehtIn order to fully utilize the signals which are present at the output terminal d of the entrainment control circuit 8 according to FIG. 2 occur, the circuit arrangement according to the exemplary embodiment according to FIG. 1 is modified to that according to the illustration in FIG. The circuit according to FIG. 4 differs from that according to FIG. 1 in that an AND element 80 and an entrainment display circuit with an amplifier 81 and a light-emitting diode 82 are provided. The low-pass filter 4 has resistors 83 and 84 and a capacitor 85 which is connected between the connection point of the resistors 83 and 84 and ground. The output signal of the phase comparator 3 is applied to an input of the AND element 80, which receives a signal from the terminal d of the entrainment control circuit 8 at its second input. According to the description above, the connection d is at the logic level "1". when the generator frequency is within the entrainment range, so that during this entrainment period or phase coupling period, the AND gate 80 is switched through so that the output signal of the phase comparator 3 passes through the resistor 83 in the low-pass filter 4 to at the capacitor 85 a To form analog voltage that is applied to the motor 6 via the amplifier 5. (1) 45 The logical signal "1" from the terminal d is also applied to the display amplifier 81 in order to visibly indicate that the phase-locked condition exists

Wenn die Schallungsanordnung außerhalb desIf the formwork arrangement is outside the

so Mitnahme-Bereichs der Steuerschaltung 8 ist, wird das UND-Glied 80 gesperrt, wobei anstelle des Signals aus dem Phasenvergleicher 3 über den Widerstand 84 Signale aus dem Anschluß e an den Verstärker 5 angelegt werden.so the take-away range of the control circuit 8 is, this is AND gate 80 blocked, and instead of the signal from phase comparator 3 via resistor 84 Signals from the connection e to the amplifier 5 are applied.

Es ist bekannt, daß aufgrund des Vorliegens des Signals aus dem Phasenvergleicher 3 dann, wenn die Schaltungsanordnung gerade am Erreichen des Mitnahme-Frequenzbereichs ist, der Motor 6 »überzuschwingen« bzw. »überzudrehen« oder wieder aus demIt is known that due to the presence of the signal from the phase comparator 3 when the Circuit arrangement is just about to reach the driving frequency range, the motor 6 "overshoots" or »overturn« or again from the

Mitnahme-Bereich zu fallen pflegt Dieses »Überdrehungs«-Problem kann im wesentlichen bei dem Ausführungsbeispiel gemäß Fig.4 dadurch gelöst werden, daß das Motorsteuersignal ausschließlich von der Mitnahme-Steuerschaltung 8 her angelegt wird, bis die Generatorfrequenz die untere Grenze des Mitnahme-Bereichs erreicht, und daß das Phasenvergleicher-(4) Signal ausschließlich dann angelegt wird, wenn dieTake-away range tends to drop This "overspeed" problem can essentially be solved in the embodiment according to FIG be that the motor control signal is applied exclusively from the drive control circuit 8 ago until the generator frequency reaches the lower limit of the driving range, and that the phase comparator (4) Signal is only applied when the

Schaltungsanordnung in den Mitnahme-Bereich gelangtCircuit arrangement arrives in the take-away area

ist. Dies ist besonders dann vorteilhaft, wenn der Programmeingabebefehl zu einer Steigerung der Motordrehzahl auf einen höheren Sollwert verändert wird.is. This is particularly advantageous if the program input command leads to an increase in the Engine speed is changed to a higher setpoint.

Eine weitere Abwandlung des Ausführungsbeispiels nach Fig. 1 ist in Fig.7 dargestellt, in welcher das Ausgangssignal des Phasenvergleichers 3 an einen Eingang eines Differenzverstärkers 90 angelegt ist, wo es mit Ausgangssignalen aus der Mitnahme-Steuerschallung 8 kombiniert wird. Die Mitnahme-Steuerschaltung 8 ist insoweit verändert, als sie ein Durchschalt-Glied 91 enthält, mit welchem eine hohe Spannung von einem Spannungszufuhranschluß 92 an dem zweiten Eingang des Differenzverstärkers 90 im Ansprechen auf ein logisches Signal »1« aus dem Komplementär-Ausgang des D-Flipflops 58 anliegt, was dann auftritt, wenn die Generatorfrequenz niedriger als die untere Grenzfrequenz F_L ist Ein zweites Durchschalt-Glied 93 ist dafür vorgesehen, daß es im Ansprechen auf ein logisches Signal »1« aus dem UND-Glied 75,das auftritt, wenn der Phasenkopplungszustand besteht, an den Differenzverstärker eine Spannung mittleren Pegels anlegt, die von einem Spannungsteiler aus Widerständen 94 und 95 zugeführt wird. Wenn die Generatorfrequenz höher als die höhere Grenzfrequenz Fh ist, sind beide Durchschaltglieder gesperrt, so daß über einen Widerstand 96 dem Differenzverstärker 90 eine niedrige Spannung zugeführt wird. Damit erübrigt sich die Notwendigkeit, an dem Ausgang der Mitnahme-Steuerschaltung 8 ein anderes Tiefpaßfilter anzubringen.
Mit der Erfindung ist eine Schaltungsanordnung zur Steuerung der Drehzahl eines Motors geschaffen, die einen Oszillator zur Erzeugung von Taktimpulsen und einen programmierbaren Frequenzteiler zur Aufnahme der Taktimpulse und Abg?be von Ausgangsimpulsen mit einer Frequenz aufweist, die ein unter ganzzahligerAnother modification of the embodiment according to FIG. 1 is shown in FIG. The entrainment control circuit 8 is modified to the extent that it contains a through-connection element 91, with which a high voltage from a voltage supply connection 92 at the second input of the differential amplifier 90 in response to a logic signal "1" from the complementary output of the D -Flipflops 58 is applied, which occurs when the generator frequency is lower than the lower limit frequency F _L. A second switching element 93 is provided so that it occurs in response to a logic signal "1" from the AND element 75 When the phase-locked condition exists, a medium-level voltage is applied to the differential amplifier, which voltage is supplied from a voltage divider composed of resistors 94 and 95. If the generator frequency is higher than the higher cut-off frequency Fh , both gates are blocked, so that a low voltage is fed to the differential amplifier 90 via a resistor 96. This eliminates the need to attach another low-pass filter to the output of the drive control circuit 8.
With the invention, a circuit arrangement for controlling the speed of a motor is created, which has an oscillator for generating clock pulses and a programmable frequency divider for receiving the clock pulses and outputting output pulses with a frequency that is a lower than an integer

ίο Teilung erzielter Teil der Taktfrequenz ist, wobei der ganzzahlige Teiler als Funktion von von außen her zugeführten digitalen Signalen veränderbar ist. Mittels eines Phasenvergleichers werden drehzahlbezogene Impulse verglichen. Ein Wandler erzeugt Impulse mit einer der Drehzahl des Motors entsprechenden Wiederkehrfrequenz, die in dem Phasenvergleicher mit den Ausgangsimpulsen aus dem Frequenzteiler verglichen werden, um damit den Motor anzusteuern. Ferner ist ein programmierbarer Binär-Zähler vorgesehen, der im Ansprechen auf den Anfang einer jeden Periode der drehzahlbezogenen Impulse rückgesetzt wird, um die Taktimpulse zu zählen. An die Zählstufen des programmierbaren Zählers ist eine logische Schaltung angeschlossen, um einen Bereich von Impulszählungen zu bilden, wobei Motorsteuerungs-Spannungssignale erzeugt werden, wenn der Zählstand aus dem definierten Bereich herausgerät.ίο division is the achieved part of the clock frequency, where the integer divisors as a function of externally supplied digital signals can be changed. Means a phase comparator, speed-related pulses are compared. A converter generates pulses with a return frequency corresponding to the speed of the motor, which in the phase comparator with the output pulses from the frequency divider are compared in order to control the motor. Further a programmable binary counter is provided which, in response to the beginning of each period of the speed-related pulses are reset to count the clock pulses. To the counting levels of the programmable Counter is a logic circuit connected to a range of pulse counts form, wherein motor control voltage signals are generated when the count is out of the defined Area out device.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

Claims

Patent claims:

1. Circuit arrangement for regulating the speed of an electric motor, with a phase-locked loop consisting of a transducer for generating a speed signal indicating the motor speed, a clock pulse oscillator, a programmable frequency divider and a phase comparator for phase comparison between the speed signal and the clock pulses, with an entrainment -Control circuit for generating a signal which indicates the deviation of the motor speed from a value set by means of a program control input signal on the programmable frequency divider, and with a low-pass filter for smoothing the signal of the entrainment control circuit and the output signal of the phase comparator, characterized in that the entrainment Control circuit (8) has a programmable counter (100) which also counts the clock pulses fed to the programmable frequency divider (2) and whose program control input (P) connects to the program control input (P) of the programmable Freq uenzteilers (2) is connected, and a limit value circuit (21 to 57, 59), which forms an upper and a lower limit value in the programmable counter (100) in accordance with its program control input signal (P) in order to obtain from the programmable counter to generate an output signal with three signal states in connection with the upper and lower limit value as a function of the count value of the clock pulses, and that the counter can be reset in response to an edge of the speed signal.

2. Circuit arrangement according to claim I, characterized in that by one connected to the counting circuits of the programmable counter (100) Logical sound device (57 to 60, 73 to 77) which generates a first signal when the count value of the Clock pulses smaller than the lower limit value isl, which is smaller than the programmed divisor of the Frequency divider (2) is, and a second signal is generated when the counter of the clock pulses is greater than the upper limit value, which is greater than the programmed divisor (Fig. 2).

3. Shuttering arrangement according to claim 2, characterized by one connected to the counter (100) via the switching device (57 to 60, 73 to 77) Device (75) which generates a third signal for application to the low-pass filter (4) when the counter the clock pulse is between the lower and the upper limit value (Fig. 2.7).

4. Circuit arrangement according to claim 3, characterized in that the first signal is a signal high level and the second signal is a low level signal.

5. Sound arrangement according to claim 4, characterized in that the third signal is a signal with t> o is a minimum level between the high and low levels.

6. Circuit arrangement according to claim 4, characterized in that the entrainment Stcucrschallung (8) has a feed device (76) which feeds the clock pulses to the low-pass filter (9) when the Count of the clock pulses between the upper and the lower limit value (Fig. 2).

7. Circuit arrangement according to one of the preceding claims, characterized by a Visual display device (81, 82) which can be switched on, when the count of the clock pulses is between the upper and the lower limit value (Fig. 4).

8. Circuit arrangement according to one of the preceding claims, characterized by a Switching element (80) which only sends the output signal of the phase comparator (3) to the low-pass filter (4) applies when the count of the clock pulses is between the upper and lower limit lies (Fig. 4).

9. Circuit arrangement according to claim 8, characterized in that the low-pass filter (4) has a first and second resistors (83, 84) and a filter capacitor (85) and one Voltage from the output signal of the phase comparator supplied via the first resistor (3) and the output signal of the entrainment control circuit supplied via the second resistor (8) forms (Fig. 4).

10. Circuit arrangement according to one of the claims 1 to 8, characterized in that the low-pass filter (4) has a differential amplifier (90) has, the first input terminal of which is connected to the output of the phase comparator (3) and its second input terminal for receiving the output signals of the entrainment control circuit (8) is switchable, the output signals of the differential amplifier being applied to the motor (6) (Fig. 7).

11. Circuit arrangement according to one of the preceding Claims, characterized in that the programmable counter (100) is a programmable one Binary waste counter is.

12. Circuit arrangement according to one of the preceding claims, characterized in that the green noise (21 to 57,59) a first and a second switching element (57 or 59), which on the counter stages of the counter (100) are connected so that they have a first and a second logical Generate signal when the counter of the Taklimpulsc reaches the upper or lower limit value, and that the entrainment sleucr circuit (8) a Detection device (110) for detecting an edge of the speed signal and a first and a second memory device (58 or 74) which corresponds to the logical values of the first and second logic signals their logic states in response to the detected Change the edge of the speed signal (Fig. 2).

13. Circuit arrangement according to claim 12, characterized by a switching device (91 to 96), which are sent to the low-pass filter (4) in response to a logical state of the first memory device (58) a high voltage and in response to a logic state of the second memory device (74) applies a low voltage (Fig. 7).