DE2922816A1

DE2922816A1 - Tape or video recorder motor control circuit - uses tachogenerator to supply motor speed pulses for phase-coupled control loop

Info

Publication number: DE2922816A1
Application number: DE19792922816
Authority: DE
Inventors: Hiroshi Minakuchi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1979-06-05
Filing date: 1979-06-05
Publication date: 1980-12-11
Also published as: DE2922816C2

Abstract

The motor control system suitable for equipment such as tape recorders, video recorders etc., uses a phase coupled control loop and a frequency shifting system for changing the frequency of the drive. The circuit includes a device such as a tachogenerator for obtaining pulse signals corresp. to the motor speed and a quartz controlled oscillator to provide control pulses. This is connected to a frequency divider with an input for a programmer. The output is passed to a phase equaliser which also receives the pulses from the tachogenerator. This is interconnected with a control unit with a pulse counter which receives two digital control values above and below the oscillator frequency. Control signals thus obtained are passed to a mixer which controls the motor speed.

Description

Phasenkopplungsschleifen-Steuersystem Phase lock loop control system

Die Erfindung bezieht sich auf Systeme zur Steuerung der Drehzahl eines Motors oder dgl. mit einer phasengekoppelten Regelschleife und insbesondere auf eine Steuerschaltung zur Verschiebung einer drehzahlbezogenen Frequenz in dem System in einen vorbestimmten Frequenzbereich. The invention relates to speed control systems a motor or the like. With a phase-locked loop and in particular to a control circuit for shifting a speed-related frequency in the System in a predetermined frequency range.

Bei Motorantriebssystemen mit Steuerung über einen phasenstarren bzw. phasengekoppelten Regelkreis gemäß der US-PS 2 809 339 werden als Schaltungsbauelemente Vakuumröhren verwendet. Diese Systeme konnten jedoch nur unter Verwendung einer großen Anzahl von Vakuumröhren aufgebaut werden, wodurch sie in der Praxis nicht brauchbar waren, bis durch die Halbleitertechnik mit hoher Integration die Kosten stark verringert wurden. In der Folge davon hat das Konzept der phasenstarren bzw. phasengekoppelten Regelschleife eine verbreitete Verwendung bei vielerlei Anwendungsgebieten einschließlich Bandaufzeichnungsgeräten, Plattenspielern usw. gefunden. For motor drive systems controlled by a phase lock or phase-locked loop according to US Pat. No. 2,809,339 are used as circuit components Vacuum tubes used. However, these systems could only use a large number of vacuum tubes can be built, which means they are not in practice were useful until the semiconductor technology with high integration the costs have been greatly reduced. As a result, the concept of phase-locked or phase-locked loop is widely used in a wide variety of applications including tape recorders, turntables, etc. found.

Eine Phasenkopplungsschleife zur Steuerung der Drehzahl eines Motors oder dgl. hat typisch einen Oszillator, einen mit dem Oszillator verbundenen Frequenzteiler, der ein Ausgangssignal abgibt, dessen Frequenz ein durch ganzzahlige Teilung erzielter Bruchteil bzw. eine Subharmonische der Oszillatorfrequenz ist, und einen Phasenvergleicher für einen Phasenvergleich zwischen dem Ausgangssignal des Frequenzteilers und einem Signal aus einem Tachogenerator, der mechanisch mit dem Motor verbunden ist, welcher mittels eines Stroms entsprechend dem über ein Tiefpaßfilter geführten Ausgangssignal des Phasenvergleichers angetrieben wird. A phase lock loop for controlling the speed of a motor or the like typically has an oscillator, a frequency divider connected to the oscillator, which emits an output signal, the frequency of which is achieved by whole-number division Is a fraction or a subharmonic of the oscillator frequency, and a phase comparator for a phase comparison between the output signal of the frequency divider and a Signal from a tachometer generator, which is mechanically connected to the motor, which by means of a current corresponding to the output signal passed through a low-pass filter of the phase comparator is driven.

Das Ausgangs signal des Tachogenerators ist ein Signal mit einer Frequenz, die zur Drehzahl des Motors in Beziehung steht, so daß dann, wenn die Generatorfrequenz mit dem Bezugsphasensignal aus dem Frequenzteiler in Übereinstimmung ist, der Motor phasenstarr zur Bezugsfrequenz betrieben wird. Das System enthält ferner eine Frequenz-Mitnahme-Steuerschaltung, die das Signal aus dem Generator aufnimmt, um eine Abweichung der Generatorfrequenz von der Bezugsfrequenz zu erfassen und Signale für die Beschleunigung oder Verlangsamung des Motors zu bilden, wenn dieser außerhalb des Phasenkopplungszustands läuft. Wenn die Abweichung der Motordrehzahl so ist, daß das System nicht phasengekoppelt ist, übernimmt anstelle des Phasenvergleichers die Mitnahme-Steuerschaltung die Steuerung der Motordrehzahl im Ansprechen auf die einen vorbestimmten.Wert übersteigende Abweichung. Die Mitnahme-Steuerschaltung ist besonders dafür vorteilhaft, das Einschwingverhalten des Systems zu verbessern, wenn die Motordrehzahl stark von dem Bezugswert abweicht oder aufgrund der Motorträgheitskraft den gewünschten Drehzahlwert übersteigt.The output signal of the tachometer generator is a signal with a frequency which is related to the speed of the motor, so that if the generator frequency is in agreement with the reference phase signal from the frequency divider, the motor is operated phase-locked to the reference frequency. The system also includes a frequency entrainment control circuit, which receives the signal from the generator to a deviation of the generator frequency from the reference frequency to detect and signals for acceleration or deceleration of the motor when it is running outside of the phase-locked state. if the deviation in engine speed is such that the system is not phase-locked, Instead of the phase comparator, the driver control circuit takes over the control the engine speed in response to the deviation exceeding a predetermined value. The entrainment control circuit is particularly advantageous for the transient response of the system when the engine speed deviates significantly from the reference value or exceeds the desired speed value due to the motor inertia.

Einebekannte Mitnahme-Steuerschaltung weist ( monostabile Kippstufen auf, die auf das Signal aus dem Tachogenerator so ansprechen, daß sie Impulse mit der gleichen Frequenz wie die Generatorfrequenz erzeugen. A known entrainment control circuit has (monostable multivibrators on, which respond to the signal from the tachometer generator in such a way that they use pulses the same frequency as the generator frequency.

Wenn die Generatorfrequenz niedrig ist, ist es notwendig, die Kurvenform des Ausgangssignals der monostabilen Kippstufen mittels eines Tiefpaßfilters so zu glätten, daß dessen Zeitkonstante einen beträchtlichen Wert haben muß. Dies ergibt ein langsames Ansprechen des Phasenkopplungs-Systems.When the generator frequency is low it is necessary to shape the waveform of the output signal of the monostable multivibrators by means of a low-pass filter so to even out that its time constant must have a considerable value. This gives a slow response of the phase coupling system.

Eine Lösung dieses Problems würde die Verwendung einer Abfrage-Halte-Schaltung einschließen. Eine derartige Schaltung macht jedoch eine Schaltung mit hoher Impedanz erforderlich, die bei der Schaltungs-Integrierung schwer ausführbar ist. D. h., der Oszillator, das Tiefpaßfilter und der Verstärker des Systems bilden ein Analogschaltungselement, während der Frequenzteiler und der Phasenvergleicher als ein digitales Element wirken, wobei diese unterschiedlichen Arten von Schaltungselementen auf ein und demselben Integrationsschaltungs-Substrat nur dann angebracht werden können, wenn die letztgenannten Elemente als bipolare integrierte Schaltung wie beispielsweise IIL-Schaltung aufgebaut sind. Die Verwendung eines Elements mit hoher Impedanz wie eines Feldeffekttransistors zur Ausbildung der Abfrage-Halte-Schaltung bildet jedoch ein Hindernis bei der Herstellung der bipolaren integrierten Schaltung. One solution to this problem would be to use a sample and hold circuit lock in. However, such a circuit makes a high impedance circuit required, which is difficult to implement in the circuit integration. That is, the oscillator, the low-pass filter and the amplifier of the system form an analog circuit element, while the frequency divider and the phase comparator act as a digital element, these different types of circuit elements on one and the same Integrated circuit substrate can only be attached if the latter Elements constructed as a bipolar integrated circuit such as an IIL circuit are. The use of a high impedance element such as a field effect transistor however, to form the interrogation-hold circuit constitutes an obstacle to manufacture the bipolar integrated circuit.

Darüber hinaus schließen die monostabile Kippstufe und die Abfrage-Halte-Schaltung die Verwendung eines Kondensators zur Bildung einer Zeitkonstante mit einem Widerstand zusammen ein, wobei derartige Kondensatoren außerhalb eines integrierten Schaltungssubstrats bzw. -chips angebracht werden müssen, da es nach dem gegenwärtigen Stand der Technik bei der Technologie gedruckter Schaltungen schwierig ist, diese zugleich auf dem Chip anzubringen; dies ergibt eine beträchtliche Anzahl von Verbindungsleitungen und Anschlüssen zwischen dem Inneren und Äußeren des integrierten Schaltungschips. In addition, the monostable multivibrator and the interrogation-hold circuit close the use of a capacitor to form a time constant with a resistor together, with such capacitors external to an integrated circuit substrate or chips must be attached, as it is after present Prior art in printed circuit technology is difficult to achieve this to be attached to the chip at the same time; this results in a considerable number of connection lines and connections between the inside and outside of the integrated circuit chip.

Da es ferner wünschenswert ist, die Motordrehzahl zwischen zwei oder mehreren eingestellten Drehzahlwerten im Ansprechen auf Änderungen der Oszillatorfrequenz zu wechseln, wie es bei Plattenspielern geschieht, ist es zusätzlich zu den vorstehend genannten Problemen notwendig, den Zeitkonstantenwert bei der monostabilen Kippstufe oder der Abfrage-Halte-Schaltung bei Verwendung in der Mitnahme-Steuerschaltung im Verhältnis zur wechselnden Motordrehzahl so zu ändern, daß der Mitnahme-Schwellwert des Systems dementsprechend geändert wird, um einen glatten Übergang beim Umschalten des Systems zwischen der Phasensteuerungs-Betriebsart und der Frequenzsteuerungs-Betriebsart zu gewährleisten. Dies kann nur auf Kosten eines komplizierteren Aufbaus der Mitnahme-Steuerschaltung erzielt werden Der Erfindung liegt die Aufgabe zugrunde, ein Phasenkopplungsschleifen-Motordrehzahl-Steuersystem zu schaffen, bei dem die vorstehend aufgeführten Nachteile vermieden sind. Furthermore, since it is desirable to keep the engine speed between two or multiple set speed values in response to changes in the oscillator frequency to switch, as happens with turntables, it is in addition to the above problems mentioned, the time constant value in the monostable multivibrator or the interrogation hold circuit when used in the drive control circuit to change in relation to the changing engine speed so that the entrainment threshold the system is changed accordingly to provide a smooth transition when switching of the system between the phase control mode and the frequency control mode to ensure. This can only be done at the expense of a more complicated structure of the entrainment control circuit It is an object of the invention to provide a phase locked loop motor speed control system to create in which the disadvantages listed above are avoided.

Erfindungsgemäß hat das Phasenkopplungs-System einen programmierbaren Frequenzteiler, der durch Aufnahme von Taktimpulsen aus einem Oszillator ein Ausgangssignal abgibt, dessen Frequenz eine ganzzahlige Subharmonische der Wiederholungsfrequenz der Taktimpulse bzw. eine durch ganzzahlige Teilung der Frequenz der Taktimpulse erzielte Frequenz ist, die als Funktion eines von außen zugeführten Digitalsignals für die Programmsteuerung veränderbar ist. Das Ausgangs signal des Fre- quenzteilers wird einem Phasenvergleicher zugeführt, an dem es als Bezugsphaseninformation für den Antrieb des Motors mit dem Phasen-Differenz-Signal dient. Die Motordrehzahl wird in eine Folge von Impulsen umgesetzt, die zum Vergleich mit der Bezugs-Phase dem Phasenvergleicher zugeführt wird. According to the invention, the phase coupling system has a programmable one Frequency divider that generates an output signal by receiving clock pulses from an oscillator outputs, the frequency of which is an integer subharmonic of the repetition frequency of the clock pulses or an integral division of the frequency of the clock pulses achieved frequency is that as a function of an externally supplied digital signal can be changed for program control. The output signal of the sequence divider is fed to a phase comparator, where it is used as reference phase information for is used to drive the motor with the phase difference signal. The engine speed is converted into a sequence of pulses for comparison with the reference phase is fed to the phase comparator.

Zur Zählung der Taktimpulse aus dem Oszillator während eines jeweiligen Intervalls zwischen aufeinanderfolgenden, der Motordrehzahl entsprechenden Impulsen ist ein programmierbarer Binär-Zähler vorgesehen. Dieser Zähler wird zu Beginn eines jedes Wiederholungszyklus der drehzahlbezogenen Impulse auf einen Digitalwert rückgesetzt bzw. voreingestellt, der dem veränderbaren ganzzahligen Teiler bzw. Teilungsfaktor des Frequenzteilers entspricht. An die Zählstufen des Binär-Zählers wird eine logische Schaltung so angeschlossen, daß sie ein erstes Signal erzeugt, wenn die Anzahl der gezählten Taktimpulse kleiner als ein erster digitaler Schwellwert ist, der kleiner als der ganzzahlige Teiler ist, und ein zweites Signal erzeugt, wenn die Anzahl der gezählten Taktimpulse größer als ein zweiter digitaler Schwellwert ist, der größer als der ganzzahlige Teiler bzw. Teilungsfaktor ist. Der erste und der zweite digitale Schwellwert entsprechen der oberen bzw. To count the clock pulses from the oscillator during a respective Interval between successive pulses corresponding to the engine speed a programmable binary counter is provided. This counter is at the beginning of a each repetition cycle of the speed-related pulses is reset to a digital value or preset, the variable integer divisor or division factor of the frequency divider. A logical Circuit connected so that it generates a first signal when the number of counted clock pulses is smaller than a first digital threshold value, which is smaller than the integer divisor, and generates a second signal when the number of the counted clock pulses is greater than a second digital threshold value, the is greater than the integer divisor or division factor. The first and the second digital threshold values correspond to the upper resp.

der unteren Grenze des Mitnahme- bzw. Zieh-Bereichs der Phasenkopplungsschleife. Wenn die Motordrehzahl und damit die Generatorfrequenz höher als die obere Grenze des Mitnahme-Frequenzbereichs ist, wird zur Verlangsamung des Motors das erste Signal erzeugt. Wenn die Generatorfrequenz niedriger als die untere Grenze des Mitnahme-Bereichs ist, wird zur Beschleunigung des Motors das zweite Signal erzeugt. Sobald die Generatorfrequenz in den Mitnahme-Bereich fällt, übernimmt der Phasenvergleicher die Steuerung des Phasenkopplungs- Betriebsvorgangs.the lower limit of the dragging or pulling range of the phase coupling loop. If the engine speed and therefore the generator frequency are higher than the upper limit of the driving frequency range, the first signal is used to slow down the motor generated. When the generator frequency is lower than the lower limit of the entrainment range is, the second signal is generated to accelerate the motor. As soon as the generator frequency falls into the take-away range, the phase comparator takes over the control of the Phase coupling Operation.

Da der programmierbare Binär-Zähler im Zusammen hang mit der Veränderung des Phasen-Bezugssignals auf den veränderbaren ganzzahligen Teiler voreingestellt wird, werden auch die obere und die untere Grenze des Mitnahme-bzw. Zieh-Bereiohs als Funktion der Frequenz des Phasen-Bezugssignals verändert, wodurch irgendeine Neueinstellung der Programm-Steuersignale an den programmierbaren Frequenzteiler und den programmierbaren Binär-Zähler eine automatische Verschiebung der oberen und der unteren Grenze des Zieh-Bereichs ergibt und folglich das System einen sanften Übergang beim Durchlaufen der kritischen Punkte ergibt. Because the programmable binary counter in connection with the change of the phase reference signal is preset to the variable integer divisor is, the upper and the lower limit of the entrainment or. Pull-Bereiohs changed as a function of the frequency of the phase reference signal, whereby any Readjustment of the program control signals to the programmable frequency divider and the programmable binary counter automatically shifts the upper one and the lower limit of the drag range and consequently the system a smooth one Transition when passing through the critical points results.

In weiterer Ausgestaltung der Erfindung sind das erste und das zweite Signal, die während des Zustands außerhalb der starren Phasenkopplung erzeugt werden, vorteilhaft Gleichspannungen mit niedrigem bzw. hohem Pegel. Dadurch wird die Notwendigkeit eines weiteren Filterelements vermieden, das bei den bekannten Systemen sonst notwendig wäre; damit wird der Zeitkonstantenwert des Phasenkopplungssystems auf ein Mindestmaß herabgesetzt, was zum Ergebnis hat, daß das System schnell auf Drehzahländerungen des Motors anspricht. In a further embodiment of the invention, the first and the second Signals generated during the state outside of the rigid phase coupling, advantageous DC voltages with a low or high level. This creates the need Another filter element avoided, which is otherwise necessary in the known systems were; this minimizes the time constant value of the phase coupling system with the result that the system reacts quickly to speed changes of the motor responds.

In vorteilhafter Ausgestaltung des Systems hat dieses eine Einrichtung zur Erzeugung eines dritten Signals während des Phasenkopplungszustand, das zur Sichtanzeige dieses Phasenkopplungszustands verwendet wird, sobald die Generatorfrequenz in den Mitnahme-Bereich gelangt. In an advantageous embodiment of the system, it has one device for generating a third signal during the phase-locked state that is used for Visual indication of this phase lock condition is used as soon as the generator frequency is set reaches the take away area.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert. The invention is described below using exemplary embodiments Referring to the drawing explained in more detail.

Fig. 1 ist ein schematisches Blockschaltbild eines ersten Ausführungsbeispiels des Systems. Fig. 1 is a schematic block diagram of a first embodiment of the system.

Fig. 2 zeigt Einzelheiten einer Mitnahme-Steuerschaltung in Fig. 1. Fig. 2 shows details of an entrainment control circuit in Fig. 1.

Fig. 3 ist eine Darstellung von Kurvenformen bei der Schaltung nach Fig. 2. Fig. 3 is an illustration of waveforms in the circuit of FIG Fig. 2.

Fig. 4 ist ein schematisches Blockschaltbild eines zweiten Ausführungsbeispiels des Systems. Fig. 4 is a schematic block diagram of a second embodiment of the system.

Fig. 5 zeigt Kurvenformen von Steuersignalen für den Motor. Fig. 5 shows waveforms of control signals for the engine.

Fig. 6 zeigt abgewandelte Kurvenformen von Motorsteuersignalen. 6 shows modified waveforms of motor control signals.

Fig. 7 ist ein schematisches Schaltbild einer dritten Ausführungsform des Systems. Fig. 7 is a schematic circuit diagram of a third embodiment of the system.

Das in Fig. 1 gezeigte Phasenkopplungsschleifen-Drehzahlsteuerungs-System hat einen quarzgesteuerten Oszillator 1, einen programmierbaren Frequenzteiler 2, einen Phasenvergleicher 3, ein Tiefpaßfilter bzw. eine Signal-Mischeinrichtung 4, einen Verstärker 5, einen Elektromotor 6 oder dgl., einen Frequenzgeber bzw. The phase locked loop speed control system shown in FIG has a crystal controlled oscillator 1, a programmable frequency divider 2, a phase comparator 3, a low-pass filter or a signal mixer 4, an amplifier 5, an electric motor 6 or the like., a frequency generator or

Tachogenerator 7 und eine Frequenz-Mitnahme-Steuerschal- tung 8, die für das Phasenkopplungsschleifen-System ausgebildet ist. Der Oszillator 1 gibt Taktimpulse an den programmierbaren Frequenzteiler 2 ab, dessen Ausgangsfrequenz eine von außen her veränderbare ganzzahlige Subharmonische bzw. ein ganzzahliger Bruchteil der Eingangs- bzw. Oszillatorfrequenz ist. Der ganzzahlige Teilungsfaktor ist durch digitale Signale veränderbar, die an mit P bezeichneten Programmeingangsanschlüsse angelegt werden. Das Ausgangssignal des Frequenzteilern 2 wird an den ersten Eingangs anschluß des Phasenvergleichers 3 als Phasen-Bezugssignal zum Vergleich mit einem Signal angelegt, das an den zweiten Eingangsanschluß des Phasenvergleichers aus dem Tachogenerator 7 angelegt wird, der mechanisch mit dem Motor 6 zu einer gemeinsamen Drehung mit diesem verbunden ist.Tachometer generator 7 and a frequency drive control switch tion 8, which is designed for the phase-locked loop system. The oscillator 1 sends clock pulses to the programmable frequency divider 2, its output frequency an externally changeable integer subharmonic or an integer Is a fraction of the input or oscillator frequency. The integer division factor can be changed by digital signals at the program input connections marked P. be created. The output signal of the frequency divider 2 is at the first input connection of the phase comparator 3 as a phase reference signal for comparison with a Signal applied to the second input terminal of the phase comparator the tachometer generator 7 is applied, which is mechanically shared with the motor 6 Rotation is associated with this.

Das Ausgangssignal des Phasenvergleichers 3 ergibt eine Anzeige über die Phasendifferenz zwischen den beiden Eingangssignalen und ist dann nutzvoll, wenn die Frequenz des Generators 7 auf der Frequenz des Phasen-Bezugssignals oder nahe an derselben liegt; das Differenzsignal wird an das Tiefpaßfilter 4 angelegt, um über den Verstärker 5 den Motor 6 anzusteuern.The output signal of the phase comparator 3 gives an indication of the phase difference between the two input signals and is then useful when the frequency of the generator 7 is at the frequency of the phase reference signal or is close to it; the difference signal is applied to the low-pass filter 4, to control the motor 6 via the amplifier 5.

Die Mitnahme-Steuerschaltung 8 bildet eine obere und eine untere Frequenzgrenze, um zu bestimmen, ob das Signal aus dem Tachogenerator 7 in dem Bereich zwischen diesen Frequenzgrenzen liegt. Die Steuerschaltung hat einen ersten Eingangsanschluß a, der an den Generator 7 angeschlossen ist, einen zweiten Eingangsanschluß b, der an den Oszillator 1 angeschlossen ist, und einen Ausgangsanschluß e, der an den Eingang des Tiefpaßfilters 4 angeschlossen ist. Ferner ist ein Ausgangsanschluß d vorgesehen, der bei diesem Ausführungsbeispiel nicht angeschlossen wird. Die Mitnahme-Steuerschaltung nimmt ferner an dem Anschluß P angelegte Programm-Eingangssignale auf, mit denen ihr Steuerbereich in Verbindung mit dem Frequenzteilungsverhältnis des Frequenzteilers 2 verändert wird. Diese Mitnahme-Steuerschaltung hat eine niedrige und eine hohe Bezugsfrequenz, die durch das Programm-Eingangssignal eingestellt werden, und vergleicht die Frequenz des Signals an dem Eingangsanschluß a mit den Bezugs frequenzen, um zu ermitteln, ob das Signal zwischen den beiden Bezugs frequenzen liegt, so daß das Ausgangs signal des Phasenvergleichers 3 eine phasenstarre Kopplung des Systems erlaubt, oder ob das Signal unterhalb bzw. oberhalb der unteren bzw. oberen Bezugs frequenz liegt. Wenn das Signal in der Frequenz niedriger als die untere Bezugsfrequenz liegt, gibt die Steuerschaltung 8 ein Steuersignal hohen Pegels an den Motor 6 zur dessen Beschleunigung ab, während sie bei einer Signalfrequenz über der hohen Bezugs frequenz zu einer Verlangsamung das Steuersignal auf Null verringert. The entrainment control circuit 8 forms an upper and a lower one Frequency limit to determine whether the signal from the tachometer generator 7 is in the range lies between these frequency limits. The control circuit has a first input terminal a, which is connected to the generator 7, a second input terminal b, the is connected to the oscillator 1, and an output terminal e connected to the Input of the low-pass filter 4 is connected. There is also an output terminal d provided, which is not connected in this embodiment. The entrainment control circuit also takes applied to the terminal P. Program input signals on which their control range is related to the frequency division ratio of the frequency divider 2 is changed. This entrainment control circuit has a low one and a high reference frequency set by the program input signal and compares the frequency of the signal at the input terminal a with the Reference frequencies to determine whether the signal is between the two reference frequencies is so that the output signal of the phase comparator 3 is a phase-locked coupling of the system, or whether the signal is below or above the lower or upper reference frequency is. If the signal is lower in frequency than that is the lower reference frequency, the control circuit 8 outputs a high-level control signal to the motor 6 to accelerate it while at a signal frequency above the high reference frequency to slow down the control signal to zero decreased.

Die Fig. 2 zeigt Einzelheiten der Steuer- bzw. Fig. 2 shows details of the control or

Zählerschaltung 8 in Fig. 1. Diese Schaltung weist einen programmierbaren 12-Bit-Abwärts-Zähler 100 aus zwölf J-K-Flipflops 9 bis 20 auf, die aufeinanderfolgend so verbunden sind, daß ein jeweiliger Takteingang mit dem Q-Ausgang der Bit-Stufe mit dem niedrigeren Stellenwert verbunden ist und die Bit-Stufe 9 mit dem kleinsten Stellenwert an den Takteingang b angeschlossen ist.Counter circuit 8 in Fig. 1. This circuit has a programmable 12-bit down counter 100 made up of twelve J-K flip-flops 9 to 20, consecutively are connected in such a way that a respective clock input is connected to the Q output of the bit stage is associated with the lower value and bit level 9 with the lowest Significance is connected to the clock input b.

Die Komplementär-Ausgangsanschlüsse der Flipflops 9 bis 13 (die in Zählung von dem niedrigsten Stellenwert erste bis fünfte Stufe) sind mit jeweiligen Eingangsanschlüssen eines NAND-Glieds 57 verbunden, während die Direkt-Ausgangsanschlüsse der übrigen Stufen mit jeweiligen Anschlüssen des NAND-Glieds 57 sowie auch mit jeweiligen Eingangsanschlüssen eines ODER-Glieds 59 verbunden sind.The complementary output terminals of flip-flops 9 through 13 (those shown in Counting from the lowest value first to fifth level) are with respective Input terminals of a NAND gate 57, while the direct output terminals the other stages with respective connections of the NAND gate 57 as well as with respective input terminals of an OR gate 59 are connected.

Daher nimmt das Ausgangssignal des ODER-Glieds 59 niedrigen Pegel an, wenn die Flipflops 15 bis 20 alle den Zustand mit dem Q-Ausgangssignal 11011 haben, was dann auftritt, wenn der Abwärts-Zähler einen Zählstand "000000011111" (was im Dezimalzahlensystemen "31" entspricht) von dem vorhergehenden hohen binären Zählstand aus erreicht.Therefore, the output of the OR gate 59 goes low on when the flip-flops 15 to 20 all have the state with the Q output signal 11011, which occurs when the down counter has a count "000000011111" (which corresponds to "31" in the decimal system) from the preceding high binary Count reached out.

Das NAND-Glied 57 nimmt den logischen Pegel "O" an, wenn alle seine Eingangsanschlüsse den logischen Pegel i im Ansprechen auf einen Zählstand annehmen, der "111111100000" erreicht, was der Dezimalzahl 4064 entspricht.The NAND gate 57 assumes the logic level "O" if all of its Input connections assume the logic level i in response to a count, which reaches "111111100000", which corresponds to the decimal number 4064.

Das Ausgangssignal des NAND-Glieds 57 wird an die J-K-Eingänge des Flipflops 9 mit dem geringsten Stellenwert sowie von dort an den Dateneingang eines D-Flipflops 58 angelegt. Das Ausgangssignal des ODER-Glieds 59 liegt an einem Eingang eines NAND-Glieds 60 an, das zusammen mit einem weiteren NAND-Glied 73 ein S-R-Flipflop 60a bildet. Im Ansprechen auf ein logisches Signal "1" am Ausgang des NAND-Glieds 57 schaltet das Flipflop 60a auf den logischen Zustand "1", der aus dem Ausgang des NAND-Glieds 60 ausgegeben wird und an den Dateneingang eines D-Flipflops 74 angelegt wird. The output signal of the NAND gate 57 is applied to the J-K inputs of the Flip-flops 9 with the lowest priority and from there to the data input of one D flip-flops 58 applied. The output signal of the OR gate 59 is at an input a NAND gate 60, which together with a further NAND gate 73 is an S-R flip-flop 60a forms. In response to a logic signal "1" at the output of the NAND gate 57 switches the flip-flop 60a to the logic state "1", which comes from the output of the NAND gate 60 is output and to the data input of a D flip-flop 74 is created.

Der Abwärts-Zähler 100 wird auf einen vorbestimmten Wert mittels binärer Progamm-Eingabesignale rückgesetzt bzw. voreingestellt, die an die Anschlüsse A bis L angelegt werden, welche auch mit entsprechenden Eingängen des programmierbaren Frequenzzählers 2 verbunden sind, und zwar über logische Setz-Rücksetz-Schaltglieder in Form von UND-Gliedern 21 bis 44 und - Invertern 45 bis 56. Der Rücksetz-Triggerimpuls wird unmittelbar nach der positiven Flanke des an den Anschluß a angelegten Generatorausgangssignals erzeugt, die mittels eines Flankendetektors 110 aus NAND-Gliedern 61 bis 72 und einem Inverter 78 erfaßt wird. Gemäß der nachstehenden Beschreibung wird der Triggerimpuls vom Ausgang des NAND-Glieds 67 abgegeben und dafür verwendet, die UND-Glieder 21 bis 44 durchzuschalten, um binäre Programm-Signale aus den Anschlüssen A bis L über die logischen Setz-Rücksetz-Schaltglieder zu den Setz- bzw. The down counter 100 is set to a predetermined value by means of binary program input signals are reset or preset that are sent to the connections A to L can be created, which also with the corresponding inputs of the programmable Frequency counter 2 are connected, via logic set-reset switching elements in the form of AND gates 21 to 44 and inverters 45 to 56. The reset trigger pulse becomes immediately after the positive edge of the generator output signal applied to terminal a generated by means of an edge detector 110 from NAND gates 61 to 72 and an inverter 78 is detected. According to the description below, the trigger pulse becomes issued by the output of the NAND gate 67 and used for the AND gates 21 to 44 switch through to binary program signals from the connections A to L via the logical set-reset switching elements to the set or

Rücksetz-Anschlüssen der jeweiligen Flipflop-Stufen des Abwärts-Zählers 100 durchzulassen. Daher wird der Abwärtszählvorgang unmittelbar nach der positiven Flanke des Signals an dem Eingangsanschluß a beginnend von dem Rücksetz-Zählwert eingeleitet und endet unmittelbar nach der positiven Flanke eines nachfolgenden Generator-Ausgangs impulses.Reset connections of the respective flip-flop stages of the down counter 100 to let through. Therefore, the countdown will be immediately after the positive one Edge of the signal at the input terminal a starting from the reset count value initiated and ends immediately after the positive edge of a subsequent one Generator output pulse.

Zur näheren Erläuterung des Flanken-Detektors 110 nach Fig. 2 wird auf Fig. 3 Bezug genommen, die unterschiedliche Kurvenformen an den Anschlüssen und Einrichtungen zeigt, die durch entsprechende Bezugszeichen an der linken Seite der Figur angegeben sind. For a more detailed explanation of the edge detector 110 according to FIG Referring to Fig. 3, the different waveforms at the terminals and shows facilities identified by corresponding reference numerals on the left are indicated in the figure.

Zu einem Zeitpunkt t1 wechselt das NAND-Glied 69 im Ansprechen auf die positive Flanke eines an dem Eingangsanschluß a unter Vorliegen eines logischen Signals "1" an dem Anschluß b auftretenden Rechteckimpulses auf den logischen Pegel "O", was bewirkt, daß das NAND-Glied 63 vom logischen Pegel "0" auf den logischen Pegel "1" wechselt, wobei zugleich das NAND-Glied 64 von dem logischen Pegel "1" auf den logischen Pegel "O" schaltet.At a point in time t1, the NAND gate 69 changes in response the positive edge of a at the input terminal a with the presence of a logical Signal "1" at the terminal b occurring square pulse to the logic level "O", which causes the NAND gate 63 from the logic level "0" to the logic level Level "1" changes, at the same time the NAND gate 64 from the logic level "1" switches to the logic level "O".

Dieses Signal ergibt ein Signal "1" an dem Ausgang des NAND-Glieds 62, welches an dem Eingang des NAND-Glieds 61 bewirkt, daß dieses auf den logischen Pegel "1" zurückkehrt. Zu einem Zeitpunkt t2 wechselt das NAND-Glied 70 im Ansprechen auf den logischen Zustand "o" an dem Takteingangsanschluß b auf den logischen Pegel "O", wodurch das NAND-Glied 65 ein logisches Signal 1 erzeugt, das ein logisches Signal "1" aus dem Ausgang des NAND-Glieds 66 herbeiführt.This signal results in a signal "1" at the output of the NAND gate 62, which at the input of the NAND gate 61 causes this to the logical Level "1" returns. At a point in time t2, the NAND element 70 changes in response to the logic state "o" at the clock input terminal b to the logic level "O", whereby the NAND gate 65 generates a logic signal 1 which is a logic Signal "1" from the output of the NAND gate 66 brings about.

Zu einem Zeitpunkt t3 kehrt im Ansprechen auf einen nachfolgenden Taktimpuls das NAND-Glied 70 auf den logischen Pegel "1 zurück, wobei zugleich das NAND-Glied 71 auf den logischen Pegel "O" wechselt, wodurch der Ausgangszustand des NAND-Glieds 67 auf den logischen Pegel "1" wechselt, so daß das NAND-Glied 68 auf den logischen Pegel "0" gelangt. Dabei nimmt das NAND-Glied 70 den logischen Pegel "1" an. At a point in time t3 it returns in response to a subsequent Clock pulse the NAND gate 70 back to the logic level "1, and at the same time the NAND gate 71 changes to the logic level "O", whereby the initial state of the NAND gate 67 changes to the logic level "1", so that the NAND gate 68 reaches the logic level "0". The NAND gate 70 takes the logical one Level "1" on.

Zu einem Zeitpunkt t4 wechselt durch die negative Flanke des Taktimpulses das NAND-Glied 70 auf den logischen Pegel "O", so daß das NAND-Glied 71 auf den logischen Pegel "1" und danach das NAND-Glied 72 auf den logischen Pegel "0" wechseln. Das Ausgangssignal "0" aus dem NAND-Glied 72 setzt die NAND-Glieder 64, 66 und 68 auf den logischen Zustand "1" zurück, was an den Ausgängen der NAND-Glieder 63, 65 und 67 die logischen Zustände "O" ergibt. Daher tritt unter Synchronisierung mit einem Taktimpuls ein von dem NAND-Glied 67 abgegebener Zähler-Rücksetzimpuls auf, der den Abwärts-Zähler 100 für die Aufnahme nachfolgender Taktimpulse während des Abwärtszähl-Vorgangs bereitstellt, welcher von dem Rücksetz-bzw. Voreinstellungs-Zählstand "2000" in dezimaler Zahl beginnt. At a point in time t4, the negative edge of the clock pulse changes the NAND gate 70 to the logic level "O", so that the NAND gate 71 to the logic level "1" and then the NAND gate 72 change to logic level "0". The output signal "0" from the NAND gate 72 sets the NAND gates 64, 66 and 68 to the logic state "1" back, which is at the outputs of the NAND gates 63, 65 and 67 result in the logical states "O". Therefore, under synchronization occurs with a clock pulse a counter reset pulse emitted by the NAND gate 67 on which the down counter 100 for recording subsequent clock pulses during of the down counting process provides which of the reset or. Preset count "2000" begins as a decimal number.

Zu einem Zeitpunkt t5 wechselt im Ansprechen auf die negative Flanke des Impulses an dem Anschluß a das NAND-Glied 61 auf den logischen Pegel "1", so daß das NAND-Glied 62 auf den logischen Pegel "O" in Bereitschaft für die Erfassung der positiven Flanke eines nachfolgenden Impulses an den Anschluß a zurückkehrt. At a point in time t5, the response changes to the negative edge of the pulse at the terminal a, the NAND gate 61 to the logic level "1", so that the NAND gate 62 to the logic level "O" in readiness for the detection the positive edge of a subsequent pulse returns to terminal a.

Wenn die positive Flanke des nachfolgenden Impulses zu einem Zeitpunkt t6 auftritt, bei welchem der logische Zustand an dem Anschluß b "0" ist, wechselt das NAND-Glied 69 seinen logischen Zustand nicht, bis zu einem Zeitpunkt t7 der Anschluß b auf den logischen Zustand "1" wechselt. Die darauffolgend zu den Zeitpunkten t8, tg und t10 erfolgenden Schaltvorgänge entsprechen jeweils denjenigen zu den Zeitpunkten t2, t3 und t4, wobei der Zähler 100 dementsprechend zu dem Zeitpunkt tg rückgesetzt wird. If the rising edge of the following pulse at a time t6 occurs, in which the logic state at the terminal b is "0", changes the NAND gate 69 does not have its logical state until a point in time t7 the connection b changes to the logical state "1". The following at times t8, Switching operations taking place tg and t10 each correspond to those at the points in time t2, t3 and t4, the counter 100 being reset accordingly at time tg will.

Daher kann das Intervall zwischen aufeinanderfolgenden Generator-Ausgangsimpulsen und somit deren Frequenz durch die Anzahl der in dem Abwärts-Zähler 100 gezählten Taktimpulse dargestellt werden. Nimmt man an, daß der binäre Programmeingabe-Zustand einer Dezimalzahl 2000 entspricht, so wird der Abwärts-Zähler 1CO auf den Zählstand "011111010000" rückgesetzt bzw. voreingestellt, wobei von diesem Zählstand aus die Stufung im Ansprechen auf jeden Taktimpuls erfolgt, bis der nächste Rücksetz- bzw. Voreinstellungs-Impuls erzeugt wird. Wenn der Zählwert kleiner als 1969 ist, wird der durch die Dezimalzahl 31 dargestellte erste Schwellwert nicht erreicht, so daß daher die Generatorfrequenz (und dementsprechend die Motordrehzahl) höher als eine der oberen Grenze des Mitnahme-Bereichs entsprechende höhere Bezugs frequenz F H ist. Wenn der Zählwert größer als 2031 ist, wird der durch die Dezimalzahl 4064 dargestellte zweite Schwellwert überschritten, so daß die Generatorfrequenz niedriger als ein der unteren Grenze des Mitnahme-Bereichs entsprechender unterer Bezugswert FL ist. Wenn andererseits der Zählwert zwischen 1969 und 2031 liegt, läuft der Motor mit einer Drehzahl innerhalb des Mitnahme- bzw. Zieh-Bereichs. Therefore, the interval between successive generator output pulses and thus its frequency by the number of counts in the down counter 100 Clock pulses are represented. Assume that the binary program entry state corresponds to a decimal number 2000, the down counter is 1CO on the count "011111010000" is reset or preset, with the Stepping takes place in response to each clock pulse until the next reset or Preset pulse is generated. If the count is less than 1969, will the first threshold value represented by the decimal number 31 is not reached, so that hence the generator frequency (and accordingly the engine speed) higher than one the upper limit of the entrainment area corresponding higher reference frequency F H is. If the count is greater than 2031, the decimal number becomes 4064 second threshold shown exceeded, so that the generator frequency is lower as a lower reference value corresponding to the lower limit of the entrainment range FL is. On the other hand, if the count is between 1969 and 2031, the engine is running with a speed within the driving or pulling range.

Der'Stand der Motordrehzahl wird durch die logischen Zustände der D-Flipflops 58 und 74 gespeichert und über eine logische Schaltung mit UND-Gliedern 75 und 76 und einem ODER-Glied 77 an die Ausgangsanschlüsse d und e angelegt. Wenn die Generatorfrequenz höher als der höhere Bezugswert ist, stehen die Ausgangsanschlüsse d und e beide auf dem logischen Pegel "O", um den Motor abzubremsen, während dann, wenn die Generatorfrequenz niedriger als der untere Bezugswert ist, die Ausgänge d und e die logischen Pegel "O" bzw. "2" annehmen, um damit den Motor zu beschleunigen. Wenn die Generatorfrequenz zwischen dem höheren und dem niedrigeren Bezugswert liegt, wird durch das logische Ausgangssignal 11111 aus dem Flipflop 74 das UND-Glied 76 durchgeschaltet, wodurch die Taktsignale zu dem Anschluß e durchgelassen und an das Tiefpaßfilter 4 angelegt werden, um damit ein Spannungssignal zu erzeugen, das zwischen den Signalpegeln für die Verlangsamung bzw. der Beschleunigung liegt. Dieses Signal mittlerer Spannung wird dem Ausgangssignal des Phasenvergleichers 3 überlagert und steuert den Motor 6 an. Sobald das Generatorsignal in den Mitnahme- bzw. Zieh-Bereich fällt, übernimmt das Phasenvergleicher-Ausgangssignal die Steuerung der Motordrehzahl, so daß der Motor genau auf die Mittelfrequenz des Mitnahme-Bereichs gesteuert wird. The state of the engine speed is determined by the logic states of the D flip-flops 58 and 74 and stored via a logic circuit with AND gates 75 and 76 and an OR gate 77 to the output terminals d and e created. If the generator frequency is higher than the higher reference value, stand the output terminals d and e both at the logic level "O" in order to brake the motor, while if the generator frequency is lower than the lower reference value, the outputs d and e assume the logic level "O" or "2", in order to control the motor to accelerate. When the generator frequency is between the higher and the lower Reference value is determined by the logical output signal 11111 from the flip-flop 74 the AND gate 76 is switched through, whereby the clock signals are passed to the terminal e and applied to the low-pass filter 4 in order to generate a voltage signal, that lies between the signal levels for deceleration and acceleration. This medium voltage signal becomes the output of the phase comparator 3 superimposes and controls the motor 6. As soon as the generator signal enters the or pull range falls, the phase comparator output signal takes over the control the engine speed, so that the engine is precisely at the center frequency of the driving range is controlled.

Im einzelnen sind bei einer Generatorfrequenz über der höheren Bezugsfrequenz FH die logischen Zustände des ODER-Glieds 59 und des NAND-Glieds 57 "1", so daß die Flipflops 60a und 74 auf dem logischen Zustand "O stehen, während das Flipflop 58 den logischen Zustand 1 einnimmt. Das logische Signal 11011 an dem Ausgang Q des Flipflops 74 bewirkt, daß das UND-Glied 75 ein logisches Signal "O" an den Anschluß d abgibt, sowie ferner, daß ein logisches Signal "O" an dem Anschluß e abgegeben wird. Daher ist das Motorantriebssignal auf niedrigem Spannungspegel, so daß der Motorstrom auf "O" verringert wird. Wenn sich die Motordrehzahl und folglich die Generatorfrequenz verringert, so daß der Zählstand des Zählers 100 "000000011111" (Dezimalzahl 31) übersteigt, wechselt das ODER-Glied 59 auf den logischen Pegel "O", so daß die Zufuhr der Eingangs-Taktimpulse an das Flipflop 9 gesperrt wird, während das NAND-Glied 57 im logischen Zustand "1" verbleibt, so daß das Flipflop 60a getriggert wird und ein logisches Signal "1" abgibt, das an das D-Flipflop 74 angelegt wird. Die D-Flipflops 58 und 74 werden gleichzeitig im Ansprechen auf ein von dem NAND-Glied 65 zu dem Zeitpunkt t2 (Fig. 3) abgegebenes logisches Signal 1 getriggert und schalten das UND-Glied 75 sowie das UND-Glied 76 durch, um damit an dem Anschluß d das logische Signal "1" zu liefern bzw. zu dem Anschluß e die Taktimpulse durchzulassen. Specifically, at a generator frequency above the higher reference frequency FH the logic states of the OR gate 59 and the NAND gate 57 "1", so that the flip-flops 60a and 74 are at the logic state "O, while the flip-flop 58 assumes the logic state 1. The logic signal 11011 at the output Q of the flip-flop 74 causes the AND gate 75 to send a logic "O" signal to the terminal d emits, and also that a logic signal "O" is emitted at the terminal e will. Therefore, the motor drive signal is at a low voltage level, so that the Motor current is reduced to "O". When the engine speed and consequently the generator frequency is reduced so that the count of the counter 100 is "000000011111" (Decimal number 31), the OR gate 59 changes to the logic level "O", so that the supply of the input clock pulses to the flip-flop 9 is blocked, while the NAND gate 57 remains in the logic state "1", so that the flip-flop 60a is triggered and emits a logic signal "1" which is sent to the D flip-flop 74 is created. The D flip-flops 58 and 74 are activated simultaneously in response to a logic signal emitted by the NAND gate 65 at the time t2 (FIG. 3) 1 triggered and switch the AND gate 75 and the AND gate 76 through to thereby to supply the logic signal "1" to the connection d or to the connection e the To let clock pulses through.

Wenn sich die Generatorfrequenz weiter verringert, so daß der Zähler 100 den Zählstand "111111100000" (Dezimalzahl 4064) erreicht, wechselt das NAND-Glied 57 auf den logischen Pegel "0, während das ODER-Glied 59 schon auf den logischen Pegel "1" geschaltet wurde, bevor der Zählstand den Schwellwert bzw. Schaltwert erreicht hat; dadurch ist das Flipflop 60a in dem Rücksetzzustand, bei dem an das Flipflop 74 ein logisches Signal "o't abgegeben wird. Im Ansprechen auf ein Signal aus dem NAND-Glied 65 weden die D-Flipflops 58 und 74 getriggert, so daß sie logische Signale "O" bzw. "1" an das UND-Glied 75 bzw. das ODER-Glied 77 abgeben, wodurch die logischen Zustände an den Ausgangsanschlüssen d bzw. e zu "O" bzw. "1" werden. Der Motor wird mittels des Stroms hohen Pegels betrieben, um seine Drehzahl zu steigern, bis diese über die untere Bezugsfrequenz FL steigt. If the generator frequency decreases further, so that the counter 100 reaches the count "111111100000" (decimal number 4064), the NAND element changes 57 to the logic level "0, while the OR gate 59 is already at the logic level Level "1" was switched before the count reached the threshold or switching value has reached; thereby the flip-flop 60a is in the reset state in which the Flip-flop 74 outputs a logic signal "o't. In response to a signal from the NAND gate 65 the D flip-flops 58 and 74 are triggered so that they are logical Output signals "O" or "1" to the AND gate 75 and the OR gate 77, as a result of which the logic states at the output connections d and e become "O" and "1", respectively. The motor is operated by means of the high level current to increase its speed, until this rises above the lower reference frequency FL.

Es ist ersichtlich, daß dann, wenn die Ausgangsfrequenz des Tachogenerators 7 auf die Ausgangsfrequenz F5 des programmierbaren Frequenzteilers 2 gebracht wird, die auf der Mitte des Mitnahme-Bereichs liegt, der Zähler 100 durchgehend den Zählstand "0" erreicht, d. h., während eines jeden Intervalls zwischen aufeinanderfolgenden Generator-Ausgangsimpulsen 2000 Taktimpulse zählt. It can be seen that if the output frequency of the tachometer generator 7 is brought to the output frequency F5 of the programmable frequency divider 2, which lies in the middle of the entrainment area, the counter 100 continuously the count "0" reached, i.e. i.e., during each interval between successive ones Generator output pulses counts 2000 clock pulses.

Wenn der Programm-Eingabewert von Hand umgestellt wird, um die Motordrehzahl zu ändern, erfaßt die Mitnahme-Steuerschaltung 8 sofort, daß das System aus den Mitnahme-Bereich geraten ist, und gibt eine hohe bzw. eine niedrige Steuerspannung an den Motor 6 jeweils in Abhängigkeit davon ab, ob das Impulsintervall des Generatorsignals länger als die Gesamtdauer von 2031 Taktimpulsen ist oder ob das Impulsintervall kürzer als die Gesamtdauer von 1969 Taktimpulsen ist.If the program input value is changed manually to the engine speed to change, the entrainment control circuit 8 immediately detects that the system is out of the Take-away area is advised and gives a high or a low control voltage to the motor 6 depending on whether the pulse interval of the generator signal is longer than the total duration of 2031 clock pulses or whether the pulse interval is shorter than the total duration of 1969 clock pulses.

Aus der vorstehenden Beschreibung ist ersichtlich, daß die an dem Ausgang des Tiefpaßfilters 4 auftretende Spannung Vo als Funktion der Wiederkehrfrequenz fi des dem Anschluß a zugeführten Eingangssignals gemäß der Darstellung in Fig. 5 einen von drei Spannungspegeln annimmt. Eine höhere Spannungs-Auflösung kann durch Aufnahme einer Mehrzahl von NAND- und ODER-Gliedern erzielt werden, die Funktionen ausführen, die denjenigen des NAND-Glieds 57 und des ODER-Glieds 59 gleichartig sind, und zwar in der Weise, daß mit der Annäherung der Generatorfrequenz an die Mittelfrequenz F5 gemäß der Darstellung in Fig. 6 Signale mit unterschiedlichen Spannungspegeln erzeugt werden. From the above description it can be seen that the Output of the low-pass filter 4 occurring voltage Vo as a function of the return frequency fi of the input signal fed to terminal a as shown in FIG. 5 assumes one of three voltage levels. A higher voltage resolution can be achieved by Including a plurality of NAND and OR gates can be achieved, the functions perform which are similar to those of the NAND gate 57 and the OR gate 59 are, in such a way that as the generator frequency approaches the Center frequency F5 as shown in Fig. 6 signals with different Voltage levels are generated.

Zur Analyse der Frequenz-Mitnahme-Fähigkeit der Steuerschaltung soll P den ganzzahligen Teilungsfaktor des Frequenzteilers 2 bezeichnen, der durch die binären Signale an den Anschlüssen A bis L gegeben ist, während fc die Frequenz des Oszillatcrs 1 bezeichnen soll; damit ergibt sich die Mittelfrequenz FS zu: FS = fc/P.....................(1) wodurch sich die obere und die untere Frequenzgrenze FH bzw. FL des Mitnahme-Bereichs durch folgende Beziehungen ergeben: fc FH =...............(2) p - a fc FL =...............(3) p + a wobei a das Ausmaß der Abweichung der Frequenzen FH und FL von der Mittelfrequenz FS ist. Damit kann die Bandbreite FB des Mitnahme-Bereichs folgendermaßen ausgedrückt werden: F B FH FL L - fc..............(4) p - a p + a Da P weitaus größer als a ist, kann die Gleichung (4) umgeschrieben werden zu: 2a FB = fc.................(5) p² Das Verhältnis der Bandbreite FB zur Mittelfrequenz F5 ergibt sich folgendermaßen: FB 2a (6) F5 P ................... (6) Da bei dem Ausführungsbeispiel P und a 2000 bzw. 31 sind, ist das Verhältnis FB/FS gleich 3,1 x 10 2. Daher werden die Signale zur Beschleunigung oder Verlangsamung des Motors dann erzeugt, wenn die Generatorfrequenz um ungefähr 1,6 % niedriger bzw. höher als die Mittels frequenz F5 ist. To analyze the frequency entrainment capability of the control circuit P denote the integer division factor of the frequency divider 2, which is determined by the binary signals are given at connections A to L, while fc shall denote the frequency of the oscillator 1; this results in the mean frequency FS zu: FS = fc / P ..................... (1) whereby the upper and lower frequency limits are different FH or FL of the take-away area result from the following relationships: fc FH = ............... (2) p - a fc FL = ............... (3) p + a where a is the extent of the frequency deviation FH and FL are from the center frequency FS. This allows the bandwidth FB of the take-away area can be expressed as follows: F B FH FL L - fc .............. (4) p - a p + a Since P is much larger than a, equation (4) can be rewritten as: 2a FB = fc ................. (5) p² The ratio of the bandwidth FB for the center frequency F5 results as follows: FB 2a (6) F5 P ................... (6) In the embodiment, since P and a are 2000 and 31, respectively, the ratio is FB / FS equals 3.1 x 10 2. Therefore, the signals are used to accelerate or decelerate of the engine is generated when the generator frequency is about 1.6% lower or higher than the mean frequency F5.

Um die Signale voll zu nutzen, die an dem Ausgangsanschluß d der Mitnahme-Steuerschaltung 8 gemäß Fig. 2 auftreten, wird das System gemäß dem Ausführungsbeispiel nach Fig. 1 auf das gemäß der Darstellung in Fig. 4 abgeändert. Die Schaltung nach Fig. 4 unterscheidet sich von derjenigen nach Fig. 1 dadurch, daß ein UND-Glied 80 und eine Mitnahme-Anzeigeschaltung mit einem Verstärker 81 und einer Leuchtdiode 82 vorgesehen sind. In order to take full advantage of the signals at the output terminal d of the Take-away control circuit 8 according to FIG. 2 occur, the system according to the exemplary embodiment according to FIG. 1 modified to that shown in FIG. The circuit after Fig. 4 differs from that of Fig. 1 in that an AND gate 80 and a take-away display circuit with an amplifier 81 and a light-emitting diode 82 are provided.

Das Tiefpaßfilter 4 weist Widerstände 83 und 84 sowie einen Kondensator 85 auf, der zwischen den Verbindungspunkt der Widerstände 83 und 84 und Masse geschaltet ist. Das Ausgangssignal des Phasenvergleichers 3 ist an einen Eingang des UND-Glieds 80 angelegt, das an seinem zweiten Eingang ein Signal aus dem Anschluß d der Mitnahme-Steuerschaltung 8 aufnimmt. Gemäß der vorangehenden Beschreibung liegt der Anschluß d auf dem logischen Pegel "1", wenn die Generatorfrequenz innerhalb des Mitnahme-Bereichs liegt, so daß während dieser Mitnahme-Zeitdauer bzw. Phasenkopplungszeitdauer das UND-Glied 80 durchgeschaltet wird, damit das Ausgangssignal des Phasenvergleichers 3 über den Widerstand 83 in das Tiefpaßfilter 4 gelangt, um an dem Kondensator 85 eine Analog- Spannung zu bilden, die über den Verstärker 5 an den Motor 6 angelegt wird. Das logische Signal "1" aus dem Anschluß d wird ferner an den Anzeige-Verstärker 81 angelegt, um damit sichtbar anzuzeigen, daß das System im Phasenkopplungszustand ist.The low-pass filter 4 has resistors 83 and 84 and a capacitor 85 connected between the connection point of the resistors 83 and 84 and ground is. The output signal of the phase comparator 3 is at an input of the AND gate 80 applied, which at its second input a signal from the terminal d of the entrainment control circuit 8 records. According to the description above, the connection d is on the logical one Level "1" if the generator frequency is within the drive range, see above that during this entrainment period or phase coupling period the AND gate 80 is switched through so that the output signal of the phase comparator 3 over the resistor 83 in the low-pass filter 4 passes to the capacitor 85 a Analogue- Form voltage that is sent through the amplifier 5 to the motor 6 is created. The logic signal "1" from the terminal d is also sent to the display amplifier 81 is applied to visibly indicate that the system is in the phase locked state is.

Wenn das System außerhalb des Mitnahme-Bereichs der Steuerschaltung 8 ist, wird das UND-Glied 80 gesperrt, wobei anstelle des Signals aus dem Phasenvergleicher 3 über den Widerstand 84 Signale aus dem Anschluß e an den Verstärker 5 angelegt werden. When the system is out of the driving range of the control circuit 8, the AND gate 80 is blocked, instead of the signal from the phase comparator 3, signals from terminal e are applied to amplifier 5 via resistor 84 will.

Es ist bekannt, daß aufgrund des Vorliegens des signals aus dem Phasenvergleicher 3 dann, wenn das System gerade am Erreichen des Mitnahme-Frequenzbereichs ist, der Motor 6 "überzuschwingen" bzw. überzudrehen oder wieder aus dem Mitnahme-Bereich zu fallen pflegt. It is known that due to the presence of the signal from the phase comparator 3 when the system is about to reach the take-away frequency range that Motor 6 "overshoots" or overspeeds or again out of the driving range tends to fall.

Dieses "Uberdrehungs"-Problem kann im wesentlichen bei dem Ausführungsbeispiel gemäß Fig. 4 dadurch gelöst werden, daß das Motorsteuersignal ausschließlich von der Mitnahme-Steuerschaltung 8 her angelegt wird, bis die Generatorfrequenz die untere Grenze des Mitnahme-Bereichs erreicht, und daß das Phasenvergleicher-Signal ausschließlich dann angelegt wird, wenn das System in den Mitnahme-Bereich gelangt ist. Dies ist besonders dann vorteilhaft, wenn der Programmeingabebefehl zu einer Steigerung der Motordrehzahl auf einen höheren Einstellwert verändert wird.This "overturning" problem can essentially be found in the exemplary embodiment 4 can be achieved in that the engine control signal is exclusively from the entrainment control circuit 8 is applied her until the generator frequency the reached the lower limit of the entrainment range, and that the phase comparator signal is only created when the system enters the take away area is. This is particularly advantageous when the program input command leads to a Increasing the engine speed is changed to a higher setting value.

Eine weitere Abwandlung des Ausführungsbeispiels nach Fig. 1 ist in Fig. 7 dargestellt, in welcher das Ausgangssignal des Phasenvergleichers 3 an einen Eingang eines Differenzverstärkers 90 angelegt ist, wo es mit Ausgangssignalen aus der Mitnahme-Steuerschaltung 8 kombiniert bzw. gemischt wird. Die Mitnahme-Steuerschaltung 8 ist insoweit verändert, daß sie ein Durchschalt-Glied 91 enthält, mit welchem eine hohe Spannung von einem Spannungszufuhranschluß 92 an dem zweiten Eingang des Differenzverstärkers 90 im Ansprechen auf ein logisches Signal "1" aus dem Komplementär-Ausgang des D-Flipflops 58 liegt, das dann auftritt, wenn die Generatorfrequenz niedriger als die untere Frequenzgrenze F L ist. Ein zweites Durchschalt-Glied 93 ist dafür vorgesehen, daß es im Ansprechen auf ein logisches Signal "1" aus dem UND-Glied 75, das auftritt, wenn das System im Phasenkopplungszustand ist, an den Differenzverstärker eine Spannung mittleren Pegels anlegt, die von einem Spannungsteiler aus Widerständen 94 und 95 zugeführt wird. Wenn die Generatorfrequenz höher als die höhere Frequenzgrenze FH ist, sind beide Durchschaltglieder gesperrt, so daß über einen Widerstand 96 dem Differenzverstärker 90 eine niedrige Spannung zugeführt wird. Damit erübrigt sich die Notwendigkeit, an dem Ausgang der Mitnahme-Steuerschaltung 8 ein Tiefpaßfilter anzubringen. Another modification of the embodiment of FIG shown in Fig. 7, in which the output signal of the phase comparator 3 to an input of a differential amplifier 90 is applied where it is connected to output signals from the entrainment control circuit 8 is combined or mixed. The entrainment control circuit 8th is changed to the extent that it contains a through gate 91, with which a high voltage from a voltage supply terminal 92 at the second input of the differential amplifier 90 in response to a logic signal "1" from the complementary output of the D flip-flop 58, which occurs when the generator frequency is lower than the lower Frequency limit F L is. A second through-gate 93 is provided that it in response to a logic "1" signal from AND gate 75 occurring, when the system is in phase-locked condition, a voltage is applied to the differential amplifier middle level applied by a voltage divider consisting of resistors 94 and 95 is fed. If the generator frequency is higher than the higher frequency limit FH is, both gates are blocked, so that through a resistor 96 the Differential amplifier 90 is supplied with a low voltage. This is unnecessary the need for a low-pass filter at the output of the take-away control circuit 8 to attach.

Mit der Erfindung ist ein Phasenkopplungsschleifen-System zur Steuerung der Drehzahl eines Motors oder dgl. geschaffen, das einen Oszillator zur Erzeugung von Taktimpulsen und einen programmierbaren Frequenzteiler zur Aufnahme der Taktimpulse und Abgabe von Ausgangsimpulsen mit einer Frequenz aufweist, die ein unter ganzzahliger Teilung erzielter Teil der Taktfrequenz ist, wobei der ganzzahlige Teiler als Funktion von von außen her zugeführten digitalen Signalen veränderbar ist. Mittels eines Phasenvergleichers werden drehzahlbezogene Impulse verglichen. Ein Wandler erzeugt Impulse mit einer der Drehzahl des Motors entsprechenden Wiederkehrfrequenz, die in dem Phasenvergleicher mit den Ausgangsimpulsen aus dem Frequenzteiler verglichen werden, um damit den Motor anzusteuern. Ferner ist ein programmier- barer Binär-Zähler vorgesehen, der im Ansprechen auf den Anfang einer jeden Periode der drehzahlbezogenen Impulse rückgesetzt wird, um die Taktimpulse zu zählen. With the invention is a phase lock loop system for control the speed of a motor or the like. Created that an oscillator for generating of clock pulses and a programmable frequency divider to record the clock pulses and delivering output pulses having a frequency that is a sub-integer Division is the part of the clock frequency achieved, with the integer divisor as a function externally supplied digital signals can be changed. By means of a Phase comparator, speed-related pulses are compared. A converter generates Pulses with a return frequency corresponding to the speed of the motor, the compared in the phase comparator with the output pulses from the frequency divider to control the motor. Furthermore, a programming barer Binary counter is provided which is responsive to the beginning of each period of the speed-related pulses are reset to count the clock pulses.

An die Zählstufen des programmierbaren Zählers ist eine logische Schaltung angeschlossen, um einen Bereich von Impulszählungen zu bilden, wobei Motorsteuerungs-Spannungssignale erzeugt werden, wenn der Zählstand aus dem definierten Bereich herausgerät.A logic circuit is attached to the counting stages of the programmable counter connected to form a range of pulse counts, taking motor control voltage signals generated when the count goes out of the defined range.

Claims

Claims (19 phase coupling loop system for control the Drhl hl of a motor, characterized by a transmitter device (7) for generating a sequence of pulses, the frequency of which changes with the speed of the motor (6) are related, an oscillator (1) for generating clock pulses, a Programmable frequency divider (2) connected to the oscillator, its output frequency is a fraction obtained by an externally variable whole-number division the oscillator frequency, a phase comparator (3) whose first input with the output of the frequency divider is connected and its second input the speed-related Receives pulses, a counter device (8) for counting the clock pulses, which for Setting of a first and a second programmable digital value can be reset is, wherein the first digital value is smaller and the second digital value is greater than the Is a divider in the oscillator frequency division and the counter is a first Signal generated when the number of counted clock pulses is less than the first digital value and a second signal is generated if the number is greater than the second digital value and mixing means (4; 90) for combining the first and second Signal with the output signal of the phase comparator and for applying a combined grasped Output signal to the motor.

2. System according to claim 1, characterized in that the counter device (8) a programmable binary counter (100) that records the clock pulses and in response to the speed-related pulses on one of the divisors at the Oscillator frequency division corresponding digital value is resettable, and a logical one Switching device (57-60, 73-77), which is connected to the counter stages of the programmable Counter is connected and generates a first signal when the number of from Counter received clock pulses smaller than a first preset count value which is smaller than the divisor, and generates a second signal if the Number of received clock pulses greater than a second preset count which is greater than the divisor.

3. System according to claim 1, characterized in that the counter device (8) has a device (75) which, for application to the mixing device (4) a third signal is generated when the number of clock pulses counted between the first and second digital value.

4. System according to claim 3, characterized in that the first Signal is a high level signal and the second signal is a low level signal is.

5. System according to claim 4, characterized in that the third Signal a signal with an intermediate level between the high and the lower level Level is.

6. System according to claim 4, characterized in that the mixing device (4) has a low-pass filter and the counter device (8) has a feed device (76), which feeds the clock pulses to the low-pass filter when the number of counted clock pulses is between the first and the second digital value.

7. System according to one of the preceding claims, characterized by a visual display device (81, 82) which can be switched on when the number of the counted clock pulses is between the first and the second digital value.

8. System according to claim 5, characterized in that the mixing device (4) has a low-pass filter and that a switching element (80) is provided which only applies the output signal of the phase comparator (3) to the low-pass filter, if the number of clock pulses counted is between the first and the second digital value lies.

9. System according to claim 8, characterized in that the low-pass filter (4) a first and a second resistor (83, 84) and a filter capacitor (85) to develop a voltage in response to that from the phase comparator (3) output signal supplied via the first resistor and in response to the first, second or third signal supplied via the second resistor.

10. System according to claim 3, characterized in that the mixing device (4) has a differential amplifier (90), the first input terminal of which with is connected to the output of the phase comparator (3) and its second input terminal to acquisition of the first, the second and the third signal switched with signals from the output terminal of the differential amplifier to the motor (6) can be created.

11. System according to claim 2, characterized by a reset device (110) to reset the programmable binary counter (100) to the value of the divider under synchronization with the speed-related pulses.

12. System according to claim 2, characterized in that the programmable Binary Counter (100) is a programmable binary down counter.

13. System according to claim 2, characterized in that the logical Switching device (57 to 60, 73 to 77) a first and a second switching element (57 or 59), which are connected to the counting levels of the programmable binary counter (100) so are connected so that they respond to a first or a second logic signal generate that the binary counter has the first or the second preset Count reached, a detection device (101) for detecting an edge of the speed-related pulses, as well as a first and a second storage device (58 or 74), which correspond to the logical values of the first or the second logic signal for changing their logic states in response to the detected edge of the speed-related pulses can be switched.

14. System according to claim 13, characterized by a switching device (91 to 96) for applying a high voltage to the mixer (4) in response to a logical state of the first memory furnishings (58) and a low voltage to the mixer in response to a logical State of the second storage device (74).