DE2919994C2

DE2919994C2 - Digital frequency synthesizer

Info

Publication number: DE2919994C2
Application number: DE19792919994
Authority: DE
Inventors: Hiroshi Kadoma Osaka Minakuchi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1979-05-17
Filing date: 1979-05-17
Publication date: 1986-12-18
Also published as: DE2919994A1

Description

Beschreibungdescription

Die Erfindung betrifft einen digitalen Frequenz-Synthetisierer gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a digital frequency synthesizer according to the preamble of the patent claim 1.

In Fig. 1 ist ein derartiger Frequenz-Synthetisierer dargestellt, dessen programmierbarer Frequenzteiler die Frequenz eines Normalfrequenzsignals in Abhängigkeit von einem seinen Eingängen A bis D zugeführten und zum Beispiel von einem nicht dargestellten Analog-Digital-Umsetzer gebildeten digitalen Programmsteuersignal teilt. Ein ähnlicher Frequenz-Synthetisierer ist aus der US-PS 31 30 376 bekannt, der einen ohne Rückkopplungsschleife arbeitenden einstellbaren Frequenzteiler in Form eines fünfziffrigen Einstellzählers aufweist. Der Frequenzteiler empfängt seine Eingangssignale von einer Bezugssignalquelle über einen Vier-Dekadenzähler, einen Phasendetektor, ein Verzögerungskompensationsnetzwerk und einen spannungsgesteuerten Oszillator und umfaßt mehrere Programmsteuereingänge bzw. Einstelleingänge. Über diese Eingänge lassen sich Einstellungen von binärkodierten Digitalsignalen ("1" oder "0") zur Änderung des Frequenzteilverhältnisses des Einstellzählers vornehmen. Dies begründet allerdings relativ hohen Aufwand und erlaubt nur eine verhältnismäßig grobstufige Einstellung des Teilungsverhältnisses. Andererseits tritt bei einem ana-1 shows such a frequency synthesizer, the programmable frequency divider of which divides the frequency of a standard frequency signal as a function of a digital program control signal supplied to its inputs A to D and formed, for example, by an analog-to-digital converter (not shown). A similar frequency synthesizer is known from US Pat. No. 3,130,376, which has an adjustable frequency divider in the form of a five-digit setting counter which operates without a feedback loop. The frequency divider receives its input signals from a reference signal source via a four-decade counter, a phase detector, a delay compensation network and a voltage controlled oscillator and comprises several program control inputs or setting inputs. These inputs can be used to make settings for binary-coded digital signals ("1" or "0") to change the frequency division ratio of the setting counter. However, this causes a relatively high level of effort and only allows a relatively coarse setting of the division ratio. On the other hand, with an ana-

logen Steuersignal zur Einstellung des Teilungsverhältnisses der Nachteil auf, daß sich die synthetisierte Ausgangsfrequenz schon bei geringfügigen unerwünschten Schwankungen des eingegebenen analogen Steuersignals ändertlied control signal for setting the division ratio has the disadvantage that the synthesized output frequency even with minor undesirable fluctuations in the input analog control signal changes

Weiterhin ist aus "IEEE Transactions on Consumer Electronics", Vol. CE-23, No. 4, Nov. 1977, S. 440 bis 446, ein Frequenz-Synthetisierer mit geschlossener Rückkopplungsschleife bekannt, der einen spannungsgesieuerten Oszillator, einen Frequenzzähler zur Zählung der Schwingungen des Oszillatorausgangssignals und eine frequenzangebende Verknüpfungsschaltung aufweist, die mit der ZiffernsteOe geringster Wertigkeit des Frequenzzählers verbunden ist und das dort abgegebene Signal in eine einem Analog-Integrator zugeführte Impulsfolge umsetzt Das Ausgangssignal des Analog-Integrators wird dem negativen Eingang einer Summierschaltung zugeführt, an deren positivem Eingang eine Abstimmspannung anliegt Der Analog-Integrator wird hierbei in Abhängigkeit von der Berührung bzw. Nichtberührung eines Sensors am Abstimmknopf aufgesteuert Die Summierschaltung gibt dann ein die Differenz zwischen der Abstimmspannung und dem Integratorsignal bezeichnendes Ausgangssignal ab, durch das die Frequenz des spannungsgesteuerten Oszillators geregelt wird. Die synthetisierte Ausgangsfrequenz des Systems wird sodann aus dem Ausgangssignal des spannungsgesteuerten Oszillators abgeleitet. Aufgrund der Rückkopplungssteuerung treten bei einem solchen Frequenz-Synthetisierer jedoch leicht Frequenzsch\s- ankungen und Zählfehler auf, deren Vermeidung mit Schwierigkeiten verbunden ist, zumindest jedoch einen relativ hohen Aufwand erfordert (siehe z. B. Abschnitt 25). Darüber hinaus offenbart die GB-OS 20 04 392 einen Frequenzwandler für Motorsteuerungen, bei dem eine Festfrequenz durch einen einstellbaren Teilungsfaktor geteilt wird. Furthermore, from "IEEE Transactions on Consumer Electronics", Vol. CE-23, No. 4, Nov. 1977, p. 440 to 446, a frequency synthesizer with a closed feedback loop is known which has a voltage-regulated oscillator, a frequency counter for counting the oscillations of the oscillator output signal and a frequency-indicating logic circuit which is connected to the lowest digit number of the frequency counter The output signal of the analog integrator is fed to the negative input of a summing circuit, at the positive input of which a tuning voltage is applied Sensor on the tuning button activated. The summing circuit then emits an output signal which indicates the difference between the tuning voltage and the integrator signal and which regulates the frequency of the voltage-controlled oscillator. The synthesized output frequency of the system is then derived from the output signal of the voltage controlled oscillator. Due to the feedback control, however, frequency fluctuations and counting errors easily occur in such a frequency synthesizer, the avoidance of which is associated with difficulties, or at least requires a relatively high level of effort (see e.g. Section 25). In addition, GB-OS 20 04 392 discloses a frequency converter for motor controls in which a fixed frequency is divided by an adjustable division factor.

Ferner zeigt die DE-OS 27 48 321 eine Abstimmeinrichtung für Hochfrequenzempfänger, bei der über Potentiometer ein gewünschtes analoges Steuersignal zur Auswahl einer geeigneten Frequenz eingebbar ist. Das analoge Steuersignal wird allerdings nicht in ein digitales Programmsteuersignal, sondern über einen monostabilen Multivibrator in einen Impuls entsprechender zeitlicher Dauer umgesetzt, während dessen Auftreten in einem Zweirichtungszähler eine entsprechende Anzahl von Taktimpulsen gezählt wird. Die jeweils gezählte Taktimpulsanzahl bstimmt unmittelbar die Frequenz des den monostabilen Multivibrator und den Zweirichtungszähler enthaltenden programmierbaren Frequenzteilers und damit dessen jeweiliges Frequenzteilungsverhältnis. Dabei wird der programmierbare Frequenzteiler nicht mit einem Normalfrequenzsignal, d. h. mit einem Signal konstanter Frequenz, sondern mit dem Überlagerungsfrequenzsignal gespeist, dessen Frequenz direkt vom jeweils eingestellten Sender abhängt. Zur Frequenzstabilisierung arbeitet das bekannte System mit einer unter anderem einen Phasenvergleicher und ein Tiefpaßfilter aufweisenden und somit relativ erheblichen Aufwand begründenden Rückkopplungsschleife. Furthermore, DE-OS 27 48 321 shows a tuning device for high-frequency receivers in which a potentiometer a desired analog control signal can be entered to select a suitable frequency. That However, the analog control signal is not converted into a digital program control signal, but rather via a monostable Multivibrator converted into a pulse of a corresponding duration during its occurrence a corresponding number of clock pulses is counted in a bidirectional counter. The one counted in each case The number of clock pulses directly determines the frequency of the monostable multivibrator and the bidirectional counter containing programmable frequency divider and thus its respective frequency division ratio. The programmable frequency divider is not connected to a normal frequency signal, i. H. with a signal of constant frequency, but fed with the superposition frequency signal, its frequency depends directly on the currently set station. The known system works for frequency stabilization with a phase comparator and a low-pass filter, among other things, and thus relative feedback loop requiring considerable effort.

Der Erfindung liegt die Aufgabe zugrunde, einen digitalen Frequenz-Synthetisierer gemäß dem Oberbegriff des Patentanspruchs 1 derart auszugestalten, daß Änderungen der Ausgangsfrequenz aufgrund geringfügiger unerwünschter Schwankungen des analogen Steuersignals zur Erhöhung der Genauigkeit der Frequenzsynthetisierung zuverlässig unterdrückbar sind.The invention is based on the object of a digital frequency synthesizer according to the preamble of claim 1 in such a way that changes in the output frequency due to minor unwanted fluctuations in the analog control signal to increase the accuracy of the frequency synthesis can be reliably suppressed.

Diese Aufgabe wird mit den im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmalen gelöstThis object is achieved with the features mentioned in the characterizing part of claim 1

Mit den erfindungsgemäßen Maßnahmen wird erreicht, daß der in der Speichereinrichtung gespeicherte. das digitale Programmsteuersignal darstellende Wert lediglich dann erneuert wird, wenn das Zeitintervall zwischen der Übereinstimmung des jeweiligen Momentanwerts des erfindungsgemäß eingesetzten Sägezahnsignals mit dem gerade in der Speichereinrichtung gespei-With the measures according to the invention it is achieved that the stored in the memory device. the value representing the digital program control signal is renewed only when the time interval between the correspondence of the respective instantaneous value of the sawtooth signal used according to the invention with the currently stored in the storage device

lo' cherten Wert einerseits und der Übereinstimmung des Momentanwerts des Sägezahnsignals mit dem analogen Steuersignal andererseits einen vorgegebenen Wert überschreitet Damit ist sichergestellt, daß selbst bei geringfügigen Schwankungen des analogen Steuersignals, die -andernfalls eine entsprechende Veränderung des jeweiligen Frequenzteilungsverhältnisses und damit entsprechende Frequenzschwankungen zur Folge hätten, eine konstante Ausgangsfrequenz abgegeben wird.
Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.The loosened value on the one hand and the correspondence of the instantaneous value of the sawtooth signal with the analog control signal on the other hand exceeds a predetermined value.This ensures that even with slight fluctuations in the analog control signal, which otherwise would result in a corresponding change in the respective frequency division ratio and thus corresponding frequency fluctuations , a constant output frequency is output.
Advantageous further developments of the invention are the subject of the subclaims.

Die Erfindung wird nachstehend an Hand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnungen näher beschrieben.
Es zeigtThe invention is described in more detail below using an exemplary embodiment with reference to the drawings.
It shows

Rg. 1 ein Blockschaltbild eines bereits vorgeschlagenen Frequenz-Synthetisierers,Rg. 1 is a block diagram of an already proposed frequency synthesizer,

Rg. 2 ein Blockschaltbild einer Ausführungsform des erfindungsgemäßen Frequenz-Synthetisierers,
Rg. 3a bis 3m Signalverläufe zur Veranschaulichung der Wirkungsweise des Frequenz-Synthetisierers gemäß Fig. 2 beim Auftreten von geringfügigen Änderungen des analogen Steuersignals,Rg. 2 is a block diagram of an embodiment of the frequency synthesizer according to the invention,
Rg. 3a to 3m signal curves to illustrate the mode of operation of the frequency synthesizer according to FIG. 2 when minor changes in the analog control signal occur,

Rg. 4a bis 4m Signalverläufe zur Veranschaulichung der Wirkungsweise des Frequenz-Synthetisierers ge-Rg. 4a to 4m signal curves to illustrate the mode of operation of the frequency synthesizer.

maß Rg. 2 bei manueller Änderung des analogen Steuersignals zur Änderung des Frequenzteilverhältnisses,measure Rg. 2 with manual change of the analog control signal to change the frequency division ratio,

Rg. 5 Einzelheiten des bei dem Frequenz-Synthetisierer gemäß Rg. 2 verwendeten Digital-Analog-Umsetzers undRg. 5 Details of the digital-to-analog converter used in the frequency synthesizer according to Rg. 2 and

Rg. 6 Einzelheiten einer bei dem Frequenz-Synthetisierer gemäß Rg. 2 verwendeten digitalen Detektorschaltung. Rg. 6 Details of a digital detector circuit used in the frequency synthesizer according to Rg. 2.

Bevor näher auf die Erfindung eingegangen wird, wird zunächst ein bereits vorgeschlagener Frequenz-Synthetisierer unter Bezugnahme auf Fig. 1 näher erläutert. In Rg. 1 bezeichnet die Bezugszahl 1 einen Inverter, der zusammen mit einem Quarzschwinger 2, einem Widerstand 3 und Kondensatoren 4 und 5 einen Oszillator bildet. Der Ausgang eines als Pufferverstärker dienenden weiteren Inverters 6 ist mit einem Takteingang 7a eines Flip-Flops 7 verbunden. Mit einem nichtinvertierenden Ausgang Tb des Flip-Flops 7 ist ein ANTIVALENZ-Glied 8 verbunden, während mit dem invertierenden Ausgang 7c des Flip-Flops 7 ein Takteingang 9a eines Flip-Flops 9 verbunden ist. Der nichtinvertierende Ausgang 96 des Flip-Flops 9 ist wiederum mit dem Eingang eines ANTIVALENZ-Gliedes 10 verbunden, während der invertierende Ausgang 9c des Flip-Flops 9 mit dem Takteingang 11a eines Flip-Flops 11 verbunden ist. Der nichtinvertierende Ausgang lift des Flip-Flops 11 ist wiederum mit dem Eingang eines ANTIVALENZ-Gliedes 12 verbunden, während der invertierende Ausgang Hc des Flip-Flops 11 mit dem Takteingang 13a eines weiteren Flip-Flops 13 verbunden ist. Der nichtinvertierende Ausgang 136 des Flip-Flops 13 ist wiederum mit dem Eingang eines ANTIVALENZ-Gliedes 14 verbunden, während der invertierende Ausgang 13c des Flip-Flops 13 mit dem TakteingangBefore the invention is discussed in more detail, an already proposed frequency synthesizer will first be explained in more detail with reference to FIG. 1. In Rg. 1, the reference number 1 denotes an inverter which, together with a quartz oscillator 2, a resistor 3 and capacitors 4 and 5, forms an oscillator. The output of a further inverter 6 serving as a buffer amplifier is connected to a clock input 7a of a flip-flop 7. An ANTIVALENCE element 8 is connected to a non-inverting output Tb of the flip-flop 7, while a clock input 9a of a flip-flop 9 is connected to the inverting output 7c of the flip-flop 7. The non-inverting output 96 of the flip-flop 9 is in turn connected to the input of an ANTIVALENZ element 10, while the inverting output 9c of the flip-flop 9 is connected to the clock input 11a of a flip-flop 11. The non-inverting output lift of the flip-flop 11 is in turn connected to the input of an ANTIVALENZ element 12, while the inverting output Hc of the flip-flop 11 is connected to the clock input 13a of a further flip-flop 13. The non-inverting output 136 of the flip-flop 13 is in turn connected to the input of an ANTIVALENCE element 14, while the inverting output 13c of the flip-flop 13 is connected to the clock input

15a eines Flip-Flops 15 verbunden ist. Mit dem invertierenden Ausgang 15c des Flip-Flops 15 ist wiederum der Takteingang 16a eines Flip-Flops 16 verbunden, dessen invertierender Ausgang 16c mit dem Takteingang 17a eines weiteren Flip-Flops 17 verbunden ist.15a of a flip-flop 15 is connected. With the inverting output 15c of the flip-flop 15 is again the Clock input 16a of a flip-flop 16 is connected, the inverting output 16c of which is connected to the clock input 17a another flip-flop 17 is connected.

Die anderen Eingangsanschlüsse der ANTIVALENZ-Glieder 8, 10, 12 und 14 sind jeweils mit einem Programmeingangsanschluß A, B, C bzw. D verbunden. Die Ausgangsanschlüsse der ANTIVALENZ-Glieder sowie die nichtinvertierenden Ausgänge 156,166 und 17f> der Flip-Flops 15,16 und 17 sind mit jeweiligen Eingangsanschlüssen eines UND-Gliedes 18 verbunden, dessen Ausgangsanschluß mit den Setzeingängen der Flip-Flops 7,9,13 und 15 sowie mit den Rückstelleingängen der Flip-Flops 11, 16 und 17 und außerdem mit dem Ausgangsanschluß £des Frequenzteilers verbunden ist.The other input connections of the ANTIVALENCE elements 8, 10, 12 and 14 are each connected to a program input connection A, B, C and D , respectively. The output connections of the ANTIVALENZ elements and the non-inverting outputs 156, 166 and 17f> of the flip-flops 15, 16 and 17 are connected to the respective input connections of an AND element 18, the output connection of which is connected to the set inputs of the flip-flops 7, 9, 13 and 15 and is connected to the reset inputs of the flip-flops 11, 16 and 17 and also to the output terminal £ of the frequency divider.

Die Flip-Flops 7, 9, 11, 13, 15, 16 und 17 schalten jeweils auf den an dem jeweiligen nichtinvertierenden Ausgang in Form eines hohen Spannungswertes auftretenden logischen Wert "1" in Abhängigkeit von dem Auftreten der Anstiegsflanke oder positiven Flanke eines Eingangstaktimpulses um, wenn die an dem Setzeingang und dem Rückstelleingang anstehenden Signale beide den logischen Wert "0", d. h. niedrigen Spannungswert aufweisen, wobei außerdem unabhängig von dem Binärzustand der jeweiligen Takteingänge der Flip-Flops eine Umschaltung auf den logischen Wert "Γ erfolgt, wenn an dem Setzeingang eines Flip-Flops ein Signal des logischen Wertes "Γ ansteht. Die Umschaltung auf den logischen Wert "0" erfolgt hingegen jeweils bei Anliegen des logischen Signals "0" an den jeweiligen Rückstelleingängen, und zwar unabhängig von dem Binärzustand des jeweiligen Takteinganges.The flip-flops 7, 9, 11, 13, 15, 16 and 17 each switch to the one on the respective non-inverting one Output in the form of a high voltage value occurring logic value "1" depending on the Occurrence of the rising edge or positive edge of an input clock pulse when the at the set input and the signals present at the reset input both have the logical value "0", i. H. have low voltage value, and also regardless of the Binary state of the respective clock inputs of the flip-flops a switchover to the logical value "Γ takes place, when a signal of the logic value "Γ is present at the set input of a flip-flop. The switchover on the other hand, the logic value "0" occurs when the logic signal "0" is applied to the respective Reset inputs, regardless of the binary state of the respective clock input.

Wenn nun angenommen wird, daß die Binärsignale "0000" an den Programmeingängen D, C, B und A anliegen, erzeugt jedes Flip-Flop ein logisches Signal "1", so daß das am Ausgang des UND-Gliedes 18 anstehende Signal auf den logischen Wert "1" übergeht, wodurch die Flip-Flops 17, 16, 15, 13, 11, 9 und 7 jeweils auf die logischen Werte "0", "0", "Γ, "Γ, "0", "Γ bzw. "Γ zurückgestellt werden. Das heißt, der Ausgang E ist auf die dem Dezimalwert "27" entsprechenden Binärwerte "001101Γ voreingestellt, wenn sämtliche Flip-Flops den dem Dezimalwert "127" entsprechenden gemeinsamen logischen Signalzustand "1 1 1 1 1 1 Γ aufweisen, wodurch der Frequenzteiler seinen Binärzustand in 100 diskreten Schritten, beginnend bei dem Dezimalwert "27" bis zu dem Dezimalwert "127" ändert Die Ausgangsfrequenz des Frequenz-Synthetisierers beträgt daher 1 /100 der Eingangsfrequenz.If it is now assumed that the binary signals "0000" are present at the program inputs D, C, B and A , each flip-flop generates a logic signal "1", so that the signal present at the output of the AND gate 18 changes to the logic Value "1" passes over, whereby the flip-flops 17, 16, 15, 13, 11, 9 and 7 respectively to the logical values "0", "0", "Γ," Γ, "0", "Γ or . "Γ must be reset. This means that output E is preset to the binary values "001101Γ" corresponding to the decimal value "27" if all flip-flops have the common logic signal state "1 1 1 1 1 1" corresponding to the decimal value "127", whereby the frequency divider is in its binary state changes in 100 discrete steps, starting with the decimal value "27" up to the decimal value "127". The output frequency of the frequency synthesizer is therefore 1/100 of the input frequency.

Wenn sodann angenommen wird, daß das Programmsteuersignal geändert wird und nun den Wert "ΟΟ0Γ aufweist, werden die Flip-Flops in der Zählreihenfolge von dem Flip-Flop 17 abwärts bis zu dem Flip-Flop 7 bei Einnahme der jeweiligen logischen Signalzustände "1 1 1 1 1 1 0" auf den Binärzustand "00 1 1 0 1 Γ zurückgestellt In diesem Falle ist der Frequenzteiler auf ein Teilverhältnis von 1/99 voreingestellt In der gleichen Weise bewirkt das Programmsteuersignal "1111" die Bildung der logischen Werte "1 1 1 0 0 0 0" zur Herbeiführung des Signalzustands "0 0 1 1 0 1 Γ der Flip-Flops, wodurch der Frequenzteiler auf das Teilverhältnis 1/85 eingestellt wird. Wie der nachstehend aufgeführten Tabelle I zu entnehmen ist ändert sich die Ausgangsfrequenz von 1000 Hertz auf 1111 Hertz mit einer Toleranz im Bereich von +0,000 bis +11,111%, wenn das Programmsteuersignal in binärer Abstufung z. B. von dem Dezimalwert "0" bis zu dem Dezimalwert "10" verändert wird und die Eingangsfrequenz bei entsprechenden Frequenzteilverhältnissen von 1/100 bis 1/90 auf 100 kHz eingestellt ist.If it is then assumed that the program control signal is changed and now the value "ΟΟ0Γ" the flip-flops are in the counting order from the flip-flop 17 down to the flip-flop 7 at Acceptance of the respective logical signal states "1 1 1 1 1 1 0" reset to the binary state "00 1 1 0 1 Γ In this case the frequency divider is preset to a division ratio of 1/99 In the same In this way, the program control signal "1111" causes the formation of the logical values "1 1 1 0 0 0 0" to be brought about the signal status "0 0 1 1 0 1 Γ of the flip-flops, whereby the frequency divider on the division ratio 1/85 is set. Like the one listed below Table I can be seen, the output frequency changes from 1000 Hertz to 1111 Hertz with a Tolerance in the range of +0.000 to + 11.111%, if the program control signal in binary gradation z. B. from the decimal value "0" to the decimal value "10" is changed and the input frequency with corresponding frequency division ratios from 1/100 to 1/90 is set to 100 kHz.

Table I.

ProgrammsteuersignalProgram control signal "DCBA""DCBA" TeilungsDivision AusgangsStarting Änderungmodification II. Dezimal BinärDecimal binary 00000000 verhältnisrelationship frequenzfrequency (%)(%) II. 00010001 (Hz)(Hz) 00 00100010 1/1001/100 10001000 + 0,000+ 0.000 ■(■'■'■ (■ '■' 11 00110011 1/991/99 10101010 + 1,010+ 1.010 22 01000100 1/981/98 10201020 + 2,041+ 2.041 33 01010101 1/971/97 10311031 + 3,093+ 3.093 44th 01100110 1/961/96 10421042 + 4,167+ 4.167 55 OlliOlli 1/951/95 10531053 + 5,263+ 5.263 66th 10001000 1/941/94 10641064 + 6,383+ 6.383 77th 10011001 1/931/93 10751075 + 7,527+ 7.527 88th 10101010 1/921/92 10871087 + 8,696+ 8.696 99 1/911/91 10991099 + 9,890+ 9.890 1010 1/901/90 11111111 + 11,111+ 11,111

Wenn der digitale Frequenz-Synthetisierer gemäß Fig. 1 als variable Normalfrequenzquelle in der Abstimmeinheit eines Rundfunk- bzw. Fernsehgerätes oder dergleichen oder im Steuersystem eines Motors verwendet wird, soll die Änderung der Ausgangsfrequenz in Abhängigkeit von dem Steuersignal augenblicklich, d. h. verzögerungsfrei, erfolgen und ein Verlust der Steuerdaten auch bei Abschaltung der Stromversorgung vermieden werden.If the digital frequency synthesizer according to FIG. 1 as a variable normal frequency source in the tuning unit a radio or television set or the like or in the control system of an engine is used, the change in the output frequency as a function of the control signal should be instantaneous, d. H. without delay, and a loss of control data even if the power supply is switched off be avoided.

Zu diesem Zweck kann die Verwendung eines Analog-Digital-Umsetzers in Betracht gezogen werden, der eine an einem variablen Stellwiderstand abfallende Spannung in einen Digitalwert umsetzt, der als Steuersignal zur Änderung des Frequenzteilverhältnisses dient. Die an dem variablen Stellwiderstand abfallende Spannung neigt jedoch in Abhängigkeit von Störungen oder dem Alterungszustand des Stellwiderstandes zu Schwankungen. Hierdurch wird ein Fehler in den analogen Steuerwert eingeführt, der einen Fehler von zumindest einem digitalen Zählwert zur Folge hatAn analog-to-digital converter can be used for this purpose can be taken into account, the one falling across a variable resistor Converts voltage into a digital value that serves as a control signal to change the frequency division ratio. The voltage drop across the variable resistor, however, tends depending on interference or the aging of the variable resistor to fluctuations. This creates an error in the analog Introduced control value, which results in an error of at least one digital count

Wenn z. B. die Bedienungsperson die Einstellung des analogen Steuersignals derart vornimmt, daß die Ausgangsfrequenz des Frequenz-Synthetisierers gemäß Fig. 1 einer Frequenzverschiebung von 2% unterliegt kann der entsprechende digitale Steuerwert zwischen "00 0 Γ und "0 0 10" oder zwischen "0 0 10" und "0 0 1 1" schwanken, was zur Folge hat, daß die Ausgangsfrequenz diskret zwischen Werten von 1% und 2% oder zwischen Werten von 2% und 3% schwankt, wie dies aus Tabelle I ersichtlich ist Das heißt, auf Grund der an der Schnittstelle zwischen dem analogen und dem digitalen System vorliegenden Schwankungsfaktoren weist der Frequenz-Synthetisierer in seiner Gesamtheit einen geringen Genauigkeitsgrad auf, obwohl als Normalfrequenzquelle ein hochpräziser Frequenzoszillator, wie z. B. ein quarzgesteuerter Oszillator, Verwendung findetIf z. B. the operator adjusts the analog control signal so that the output frequency of the frequency synthesizer according to FIG. 1 is subject to a frequency shift of 2% the corresponding digital control value can be between "00 0 Γ and" 0 0 10 "or between" 0 0 10 "and "0 0 1 1" fluctuate, with the result that the output frequency is discretely between values of 1% and 2% or between values of 2% and 3%, as can be seen from Table I. That is, on The frequency synthesizer in its Entirety has a low degree of accuracy, although the normal frequency source is a high-precision frequency oscillator, such as B. a crystal-controlled oscillator is used

Nachstehend wird ein Ausführungsbeispiel des erfindungsgemäßen Frequenz-Synthetisierers unter Bezugnahme auf Fig. 2 näher beschrieben. Der Frequenz-Synthetisierer gemäß Fig. 2 weist einen programmierbaren Frequenzteiler 20 auf, der Eingangstaktimpulse von einer Taktquelle 19 oder einer beliebigen externen Normalfrequenz-Signalquelle erhält und frequenzgeteilte Ausgangssignale über einen Anschluß 20a abgibt die von an seinen in der Reihenfolge des Bits geringsterReference will now be made to an embodiment of the frequency synthesizer of the present invention on Fig. 2 described in more detail. The frequency synthesizer according to FIG. 2 has a programmable one Frequency divider 20, the input clock pulses from a clock source 19 or any external normal frequency signal source receives and frequency-divided output signals via a terminal 20a emits the lowest in the order of the bits

Wertigkeit bis zu dem Bit höchster Wertigkeit angeordneten Eingangsanschiüssen A, B, C und D anstehenden Binärsignalen abhängen. Ferner ist ein weiterer Frequenzteiler 21 vorgesehen, der die Frequenz des von der Eingangssignalquelle 19 abgegebenen Signals mit einem festen Teilungsverhältnis teilt und sein Ausgangssignal einem Eingangsanschluß 22a eines durch einen 6-Bit-Abwärtszähler gebildeten Binärzähler 22 sowie einem EingangsanschluB 23a einer eine Rückstelleinrichtung 23 bildenden Steuerschaltung zuführt. Das von dem Frequenzteiler 21 abgegebene Signal dient als Taktsignal für das System gemäß Fig. 2, wobei der 6-Bit-Abwärtszähler, d. h. der Binärzähler 22, seinen Zählerstand in Abhängigkeit von diesem frequenzgeteilten Taktimpuls erhöht und eine Gruppe von 64 verschiedenen Kombinationen binärer Signalzustände über seine Ausgangsanschlüsse 22b, 22c, 22d, 22e, 22/ und 22g abgibt, die in der Reihenfolge von dem Bit geringster Wertigkeit bis zu dem Bit höchster Wertigkeit angeordnet sind. Die Eingangssignalquelle 19, der Frequenzteiler 21 und der Binärzähler 22 bilden somit einen digitalen Sägezahngenerator. Das Signal an dem Ausgangsanschluß 22g, der den Ausgangsanschluß für das Bit höchster Wertigkeit darstellt, verbleibt dabei während der ersten Hälfte des Zählzyklus auf hohem Spaunungswert und weist während des zweiten Halbzyklus niedrigen Spannungswert auf. Die Ausgangsanschlür.se 22b bis 22/ des Binärzählers 22 sind jeweils mit Dateneingangsanschlüssen D1 bis D 5 einer Speichereinrichtung 24 in Form einer Zwischenspeicherschaltung verbunden, deren invertierende Ausgangsanschlüsse QX bis Q 5 mit jeweiligen Anschlüssen eines als digitale Detektorschaltung 26 dienenden digitalen Vergleichers verbunden sind, während die Ausgangsanschlüsse Q 2 bis Q 5 außerdem mit den jeweiligen Anschlüssen A bis D des programmierbaren Frequenzteilers 20 verbunden sind. Die digitale Detektorschaltung 26 erhält weitere Eingangssignale von dem Binärzähler 22 über dessen Anschlüsse 22f> bis 22/zum Vergleich der binären Eingangsdaten und Ausgangsdaten der Speichereinrichtung 24 und führt bei Vorliegen einer Koinzidenz zwischen diesen Daten ein Signal des logischen Wertes "1" einem Eingangsanschluß 23c der Rückstelleinrichtung 23 zu.Significance up to the most significant bit of the input connections A, B, C and D depend on the binary signals present. Furthermore, a further frequency divider 21 is provided, which divides the frequency of the signal emitted by the input signal source 19 with a fixed division ratio and its output signal to an input connection 22a of a binary counter 22 formed by a 6-bit down counter and an input connection 23a of a control circuit forming a reset device 23 feeds. The signal emitted by the frequency divider 21 serves as a clock signal for the system according to FIG outputs its output terminals 22b, 22c, 22d, 22e, 22 / and 22g , which are arranged in the order from the least significant bit to the most significant bit. The input signal source 19, the frequency divider 21 and the binary counter 22 thus form a digital sawtooth generator. The signal at the output terminal 22g, which represents the output terminal for the most significant bit, remains at a high voltage value during the first half of the counting cycle and has a low voltage value during the second half cycle. The output connections 22b to 22 / of the binary counter 22 are each connected to data input connections D 1 to D 5 of a memory device 24 in the form of a buffer circuit, the inverting output connections QX to Q 5 of which are connected to respective connections of a digital comparator serving as a digital detector circuit 26, while the output terminals Q 2 to Q 5 are also connected to the respective terminals A to D of the programmable frequency divider 20. The digital detector circuit 26 receives further input signals from the binary counter 22 via its connections 22f> to 22 / for comparing the binary input data and output data of the memory device 24 and, if there is a coincidence between these data, sends a signal of the logic value "1" to an input connection 23c of the Reset device 23 to.

Die Ausgangsanschiüsse 226 bis 22/des Binärzählers 22 sind außerdem mit einem Digital-Analog-Umsetzer 25 verbunden, so daß die zwischengespeicherten binären Eingangsdaten in eine Analogspannung umgesetzt werden, die dem nichtinvertierenden Eingang eines als analoge Detektorschaltung 29 dienenden Spannungsvergleichers zugeführt wird. Die analoge Detektorschaltung 29 vergleicht diese Analogspannung mit einer Sollspannung, die über den Abgriff 2%b eines zwischen eine spannungsstabilisierte Spannungsquelle 27 und Masse geschalteten Potentiometers 28 erhalten wird. Der Digital-Analog-Umsetzer 25 wird auch von der Spannungsquelle 27 mit Strom versorgt, damit die Auswirkungen von Quellenspannungsschwankungen durch Unterdrückung in der analogen Detektorschaltung 29 minimal gehalten werden. Das Ausgangssignal der analogen Detektorschaltung 29 weist einen niedrigen Spannungswert auf, wenn die ihrem nichtinvertierenden Eingang zugeführte Analogspannung des Digital-Analog-Umsetzers 25 unter dem Sollwert liegt, und schaltet in Abhängigkeit von dem Überschreiten des Sollwertes durch die Analogspannung auf einen hohen Spannungszustand um, wobei ihr Ausgangssigna] einem Eingangsanschluß 2Zd der Rückstelleinrichtung 23 zugeführt wird.The output connections 226 to 22 / of the binary counter 22 are also connected to a digital-to-analog converter 25 so that the buffered binary input data are converted into an analog voltage which is fed to the non-inverting input of a voltage comparator serving as an analog detector circuit 29. The analog detector circuit 29 compares this analog voltage with a nominal voltage which is obtained via the tap 2% b of a potentiometer 28 connected between a voltage-stabilized voltage source 27 and ground. The digital-to-analog converter 25 is also supplied with current from the voltage source 27, so that the effects of source voltage fluctuations are kept to a minimum by suppression in the analog detector circuit 29. The output signal of the analog detector circuit 29 has a low voltage value when the analog voltage of the digital-to-analog converter 25 fed to its non-inverting input is below the setpoint value, and switches to a high voltage state depending on whether the setpoint value is exceeded by the analog voltage, wherein its output signal] is fed to an input terminal 2Zd of the resetting device 23.

Die Rückstelleinrichtung 23 weist allgemein einen Binärzähler 70 in Form eines Zwei-Bit-Zählers auf, der Flip-Flops 47 und 48 sowie ein NAND-Glied 49 umfaßt, dessen einer Eingang mit dem Ausgang Qdes Flip-Flops 48 verbunden ist, während sein anderer Eingang mit dem Ausgang Q des Flip-Flops 47 verbunden ist, wodurch ein Ausgangssignal niedrigen Wertes erzeugt wird, wenn der Binärzähler 70 zwei über den Eingangsanschluß 23a und ein NAND-Glied 46 zugeführte Eingangsimpulse erhalten hat, wobei dieses Ausgangssignal niedrigen Wertes die Sperrung des NAND-Gliedes 46 bewirkt. Außerdem ist ein Signalflankendetektor 71 vorgesehen, der drei NAND-Glieder 52,53 und 58 aufweist und einen Impuls niedrigen Wertes in Abhängigkeit von dem Übergang der an dem Anschluß 23c/anliegenden Spannung von einem niedrigen auf einen hohen Spannungswert erzeugt, das heißt, ein Signal abgibt, wenn die Analogspannung des Digital-Analog-Umsetzers 25 den Sollwert überschreitet. Ein weiterer Flankendetektor 72 mit ähnlicher Funktion wie der Flankendetektor 71 weist drei NAND-Glieder 56,57 und 60 auf und erhält sein Eingangssignal über den Eingangsanschluß 236 von dem Anschluß 22g des Binärzählers 22, wobei er über einen Inverter 61 einen Ausgangsimpuls niedrigen Wertes zur Rückstellung der Flip-Flops 47 und 48 des Binärzählers 70 abgibt. Die Rückstelleinrichtung 23 umfaßt ferner ein Flip-Flop 73, das aus zwei NAND-Gliedern 54 und 59 besteht, deren jeweilige Ausgangsanschlüsse mit einem Eingangsanschluß des jeweils anderen NAND-Gliedes verbunden sind. Das NAND-Glied 54 erhält über den Eingangsanschluß 23c ein weiteres Signal von der digitalen Detektorschaltung 26 und führt ein Ausgangssignal hohen Spannungswertes einem Eingang eines ANTIVALENZ-Gliedes 51 zu, dessen anderer Eingang über den Eingangsanschluß 23c/ mit dem Ausgang der analogen Detektorschaltung 29 verbunden ist. Das NAND-Glied 59 erhält als weiteres Eingangssignal das Ausgangssignal des NAND-Gliedes 56 des Signalflankendetektors 72 zur Rückstellung des Flip-Flops 73, das heißt, zur Rückstellung des Ausgangssignals des NAND-Gliedes 54.The reset device 23 generally has a binary counter 70 in the form of a two-bit counter which comprises flip-flops 47 and 48 and a NAND gate 49, one input of which is connected to the output Q of the flip-flop 48, while the other The input is connected to the output Q of the flip-flop 47, whereby an output signal of low value is generated when the binary counter 70 has received two input pulses applied via the input terminal 23a and a NAND gate 46, this output signal of low value disabling the NAND -Glange 46 causes. In addition, a signal edge detector 71 is provided which has three NAND gates 52, 53 and 58 and generates a low-value pulse as a function of the transition of the voltage present at the terminal 23c / from a low to a high voltage value, that is to say a signal emits when the analog voltage of the digital-to-analog converter 25 exceeds the setpoint value. Another edge detector 72 with a similar function to the edge detector 71 has three NAND gates 56, 57 and 60 and receives its input signal via the input connection 236 from the connection 22g of the binary counter 22, and via an inverter 61 it receives an output pulse of low value for resetting the flip-flops 47 and 48 of the binary counter 70 outputs. The resetting device 23 further comprises a flip-flop 73 which consists of two NAND gates 54 and 59, the respective output connections of which are connected to an input connection of the respective other NAND element. The NAND element 54 receives a further signal from the digital detector circuit 26 via the input connection 23c and supplies an output signal with a high voltage value to an input of an ANTIVALENCE element 51, the other input of which is connected to the output of the analog detector circuit 29 via the input connection 23c / . The NAND element 59 receives the output signal of the NAND element 56 of the signal edge detector 72 for resetting the flip-flop 73, that is to say for resetting the output signal of the NAND element 54, as a further input signal.

Wie nachstehend noch näher beschrieben ist, erzeugt der Binärzähler 22 eingangs sämtliche binären Datenwerte "1" und verringert diesen Zählwert in Abhängigkeit von jedem über den Anschluß 22a erhaltenen Eingangstaktimpuls, bis an seinen Anschlüssen 22b bis 22/ sämtliche Signalwerte "0" auftreten, wobei der Digital-Analog-Umsetzer 25 die sich in binärer Abstufung verringernden Eingangsdaten invertiert und eine Analogspannung erzeugt, die zeitabhängig ansteigt, bis der Zählwert des Binärzählers 22 in sämtlichen Binärstellen den Wert "0" angenommen hat Wenn somit die Spannungseinstellung an dem Potentiometer 28 von dem anfänglichen Sollwert, dem der binäre Speicherinhalt der Speichereinrichtung 24 entspricht, abweicht tritt eine Differenz in bezug auf den Spannungswert zwischen dem Ausgangssignal der analogen Detektorschaltung 29 und dem Ausgangssignal des Flip-Flops 73 auf, wodurch an dem Ausgang des ANTIVALENZ-Gliedes 51 ein Spannungssignal hohen Wertes zur Aktivierung eines UND-Gliedes 55 auftritt wenn dieses bei Anliegen eines Spannungssignals hohen Wertes über den Anschluß 22^-des Binärzählers 22 freigegeben ist Während der Aktivierungszeit des UND-Gliedes 55 sind die Flip-Flops 47 und 48 des Binärzählers 70 zur Einleitung des Zählvorganges freigegeben.As will be described in more detail below, the binary counter 22 initially generates all binary data values "1" and reduces this count value as a function of each input clock pulse received via the connection 22a until all signal values "0" occur at its connections 22b to 22 /, the Digital-to-analog converter 25 inverts the input data decreasing in binary steps and generates an analog voltage which increases as a function of time until the count value of the binary counter 22 has assumed the value "0" in all binary digits Setpoint, which corresponds to the binary memory content of the memory device 24, a difference occurs in relation to the voltage value between the output signal of the analog detector circuit 29 and the output signal of the flip-flop 73, whereby a voltage signal of high value at the output of the ANTIVALENZ element 51 to activate an AND element 55 occurs when this is released when a voltage signal is high via the terminal 22 ^ - of the binary counter 22. During the activation time of the AND gate 55, the flip-flops 47 and 48 of the binary counter 70 are released to initiate the counting process.

Die Rückstelleinrichtung 23 umfaßt ferner ein durch ein ODER-Glied gebildetes SteuerverknüpfungsgliedThe resetting device 23 further comprises a control logic element formed by an OR element

50, das seine Eingangssignale über den Anschluß 22#des Binärzählers 22, den Ausgang des NAND-Gliedes 49 des Binärzählers 70 und den Ausgang des Signalflankendetektors 71 erhält und einen Impuls niedrigen Wertes erzeugt, wenn sämtliche Eingangssignale den logischen Wert "0" aufweisen, wodurch die Speichereinrichtung 24 über einen Anschluß 23e zur Speicherung der Binärzählung des Binärzählers 22 zurückgestellt wird. Da das Ausgangssignal des Binärzählers 70 auf einem hohen Wert verbleibt, wenn der Zähler lediglich einen Taktimpuls erhält, erfolgt keine Änderung des Speicherinhalts der Speichereinrichtung 24, wenn die Schwankung der an dem Anschluß 28b des analogen Potentiometers 28 anliegenden Spannung innerhalb eines Bereiches bleibt, der einem Bereich von ± 1 Taktimpuls oder einer diskreten Änderung von ± 1 Binärziffer in dem Binärzähler 22 entspricht. Die Speichereinrichtung 24 wird nur dann zurückgestellt, wenn die Spannungsabweichung einen Betrag überschreitet, der einem Bereich von ±2 Taktimpulsen entspricht.50, which receives its input signals through the terminal 22 # of the binary counter 22, the output of the NAND gate 49 of the binary counter 70 and the output of the signal edge detector 71 and generates a low value pulse when all the input signals have the logical value "0", whereby the memory device 24 is reset via a connection 23e for storing the binary count of the binary counter 22. Since the output signal of the binary counter 70 remains at a high value when the counter only receives a clock pulse, there is no change in the memory content of the memory device 24 if the fluctuation of the voltage applied to the terminal 28b of the analog potentiometer 28 remains within a range that is one Range of ± 1 clock pulse or a discrete change of ± 1 binary digit in the binary counter 22 corresponds. The memory device 24 is only reset if the voltage deviation exceeds an amount which corresponds to a range of ± 2 clock pulses.

Diese Zusammenhänge werden nachstehend unter Bezugnahme auf Fig. 3 näher erläutert. Es sei davon ausgegangen, daß die die digitale Darstellung der von dem Potentiometer 28 vorgegebenen Spannung bildenden logischen Signalzustände der Speichereinrichtung 24 "11 1 00" bzw. die jeweils an den Ausgangsanschlüssen Q 5, Q 4, Q 3, Q 2 und Q1 auftretenden invertierten logischen Signalzustände "0001 1" sind, so daß die logischen Signalzustände an den Programmanschlüssen D, C, B und A des Frequenzteilers 20 jeweils "0", "0", "0" bzw. "1" sind, was einem Frequenzteilverhältnis von 1 /99 entspricht (siehe Tabelle I). In Fig. 3a ist der Digitalwert des Binärzählers 22 in analoger Form dargestellt Eine Verringerung des Zählerstandes des Binärzählers auf den nun in der Speichereinrichtung 24 abgespeicherten Wert "1110 0" hat zur Folge, daß die digitale Detektorschaltung 26 einen Impuls des logischen Wertes "0" abgibt (Fig. 3b), der dem Anschluß 23c zugeführt wird, so daß das NAND-Glied 54 dem ANTIVALENZ-Glied 51 ein logisches Signal "1" zuführt. Wenn keine Spannungsdrift an dem Potentiometerabgriff 28Z) vorliegt, gibt die analoge Detektorschaltung 29 fast gleichzeitig mit dem Ausgangssignal der digitalen Detektorschaltung 26 ein logisches Signal "Γ ab, so daß sich das Ausgangssignal des ANTIVALENZ-Gliedes 51 nicht ändert. Wenn an dem Potentiometer 28 eine Spannungsdrift "e" (Fig. 3c) auftritt, die einer Taktimpulszählung entspricht, gibt die analoge Detektorschaltung 29 eine Taktperiode nach dem Zeitpunkt der Abgabe des Ausgangssignals der digitalen Detektorschaltung 26 ein Ausgangssignal 29-1 hohen Wertes ab (Fig. 3d und 3e), so daß das ANTIVALENZ-Glied 51 bei Vorliegen eines hohen Spannungssignalzustandes an dem dem Bit höchster Wertigkeit zugeordneten Anschluß 22g des Binärzählers 22 (Fig. 3f) einen Ausgangsimpuls 51-1 (Fig. 3g) abgibt. Hierdurch wird das UND-Glied 55 aktiviert (Fig. 3h) und gibt den Binärzähler 70 frei, der einen Taktimpuls über das NAND-Glied 46 erhält (Fig. 31). Der logische Ausgangssignalzustand "0" des Binärzählers 70 bleibt daher unverändert (Fig. 3rn), so daß auch das Steuerverknüpfungsglied 50 gesperrt bleibt (Fig. 3k) und die Zuführung eines Rückstellimpulses 52-2 zu der Speichereinrichtung 24 verhindert wird, der von dem NAND-Glied 52 des Signalflankendetektors 71 in Abhängigkeit von dem Auftreten der Anstiegsflanke des Ausgangssignals 29-2 der analogen Detektorschaltung 29 (Fig. 3i) erzeugt wird, wenn der dem Bit höchster Wertigkeit zugeordnete Anschluß 22g des Binärzählers 22 während der zweiten Halbperiode des Zählzyklus auf den logischen Signalzustand "0" übergeht. Der logische Signalzustand der Speichereinrichtung 24 bleibt daher unabhängig von Sollspannungsschwankungen unverändert, wenn diese innerhalb des Bereiches der analogen Äquivalente von ± 1 Taktimpulszählung liegen.These relationships are explained in more detail below with reference to FIG. 3. It is assumed that the logic signal states of the memory device 24 forming the digital representation of the voltage given by the potentiometer 28 are "11 1 00" or those occurring at the output connections Q 5, Q 4, Q 3, Q 2 and Q 1 inverted logic signal states are "0001 1", so that the logic signal states at the program connections D, C, B and A of the frequency divider 20 are respectively "0", "0", "0" and "1", which is a frequency division ratio of 1/99 (see Table I). In Fig. 3a the digital value of the binary counter 22 is shown in analog form. A reduction in the count of the binary counter to the value "1110 0" now stored in the memory device 24 has the consequence that the digital detector circuit 26 sends a pulse of the logic value "0". outputs (Fig. 3b), which is fed to the terminal 23c, so that the NAND gate 54 supplies the ANTIVALENZ gate 51 with a logic signal "1". If there is no voltage drift at the potentiometer tap 28Z), the analog detector circuit 29 emits a logic signal "Γ" almost simultaneously with the output signal of the digital detector circuit 26, so that the output signal of the ANTIVALENCE element 51 does not change Voltage drift "e" (Fig. 3c) occurs, which corresponds to a clock pulse count, the analog detector circuit 29 emits an output signal 29-1 of a high value one clock period after the time at which the output signal of the digital detector circuit 26 is emitted (Figs. 3d and 3e), so that the ANTIVALENCE element 51 emits an output pulse 51-1 (FIG. 3g) when there is a high voltage signal state at the connection 22g of the binary counter 22 (FIG. 3f) assigned to the highest value bit. This activates the AND element 55 ( 3h) and enables the binary counter 70, which receives a clock pulse via the NAND gate 46 (FIG. 31) Binary counter 70 therefore remains unchanged (Fig. 3rn), so that the control logic element 50 remains blocked (FIG. 3k) and the supply of a reset pulse 52-2 to the memory device 24 is prevented, which is generated by the NAND element 52 of the signal edge detector 71 as a function of the occurrence of the rising edge of the output signal 29-2 of the analog detector circuit 29 (FIG. 3i) is generated when the terminal 22g of the binary counter 22 assigned to the bit most significant changes to the logic signal state "0" during the second half cycle of the counting cycle. The logical signal state of the memory device 24 therefore remains unchanged regardless of nominal voltage fluctuations if these are within the range of the analog equivalents of ± 1 clock pulse count.

Es sei nun angenommen, daß das Potentiometer 28 auf einen neuen Wert eingestellt wird, der dem Digitalwert "110 1 0" entspricht. Wie in Fig. 4d veranschau- licht, gibt die analoge Detektorschaltung 29 ein Ausgangssignal 29-3 in Abhängigkeit von dem analogen Äquivalent des mit der Spannung an dem Abgriff 2%b übereinstimmenden digitalen Ausgangssignals des Binärzählers 22 ab, wenn sich der Zählerstand des Binär-Zählers 22 zu einem Zeitpunkt, der in bezug auf den Zeitpunkt der Abgabe eines Ausgangssignals 26-1 der digitalen Detektorschaltung 26 (Fig. 4b) um die Periode von zwei Taktimpulsen verzögert ist, auf den logischen Signalzustand "1101 0" verringert hat, so daß das AN-TIVALENZ-Glied 51 einen Spannungsimpuls 51-2 hohen Wertes mit einer der Periode von zwei Taktimpulsen entsprechenden Dauer erzeugt, damit der Binärzähler 70 zwei Taktimpulse zählen kann, was dazu führt, daß am Ausgang des Binärzählers 70 eine niedrige Ausgangsspannung auftritt (Fig. 41 und 4m). Ein von der analogen Detektorschaltung 29 während der zweiten Halbperiode des Abwärtszählzyklus erzeugter Ausgangsimpuls 29-4 bewirkt das Auftreten eines Ausgangssignals 52-4 des logischen Wertes "0" an dem Ausgang des NAND-Gliedes 52 des Signalflankendetektors 71. Da das Steuerverknüpfungsglied 50 durch das Ausgangssignal niedrigen Wertes des Binärzählers 70 freigegeben ist, wird in Abhängigkeit von dem Impuls 52-4 ein Rückstellimpuls 50-1 zur Rückstellung der Speichereinrichtung 24 auf den logischen Signalzustand "110 1 0" abgegeben, wodurch das Frequenzteilverhältnis auf 1/98 verschoben wird.It is now assumed that the potentiometer 28 is set to a new value which corresponds to the digital value "110 1 0". As illustrated in FIG. 4d, the analog detector circuit 29 emits an output signal 29-3 as a function of the analog equivalent of the digital output signal of the binary counter 22, which corresponds to the voltage at the tap 2% b, when the counter reading of the binary counter Counter 22 at a point in time which is delayed by the period of two clock pulses with respect to the point in time when an output signal 26-1 of the digital detector circuit 26 (FIG. 4b) is delayed to the logic signal state "1101 0", so that the ON-TIVALENCE element 51 generates a voltage pulse 51-2 of high value with a duration corresponding to the period of two clock pulses, so that the binary counter 70 can count two clock pulses, which means that a low output voltage occurs at the output of the binary counter 70 (Fig . 41 and 4m). An output pulse 29-4 generated by the analog detector circuit 29 during the second half cycle of the down counting cycle causes an output signal 52-4 of the logic value "0" to appear at the output of the NAND gate 52 of the signal edge detector 71 low value of the binary counter 70 is enabled, a reset pulse 50-1 is emitted as a function of the pulse 52-4 to reset the memory device 24 to the logic signal state "110 1 0", whereby the frequency division ratio is shifted to 1/98.

In Fig. 4 sind Einzelheiten des Digital-Analog-Umsetzers 25 veranschaulicht, der mehrere CMOS-Inverter 30-34 aufweist, die über die Anschlüsse 22b bis 22/des Binärzählers 22 jeweils Binärsignale erhalten und mit ihren positiven Stromversorgungsanschlüssen gemeinsam an einem Anschluß 25a liegen, der mit der stabilisierten Spannungsqueile 27 verbunden ist. Die jeweiligen Ausgangsanschlüsse der Inverter 30 bis 34 sind mit einem Widerstandsnetzwerk für die Digital-Analog-Umsetzung verbunden, das allgemein als R-2i?-Netzwerk bekannt ist. Die zwischen einer Leitung 25x und Masse gebildete Ausgangsspannung weist annähernd den Wert 2£s/3 auf, wenn sämtliche Eingangsspannungen der Inverter 30 bis 34 den logischen Wert "0" aufweisen, wobei Es die an dem Anschluß 25a anliegende Spannung bezeichnet, und hat den Wert 0, wenn sämtliche Eingangsspannungen den logischen Wert T aufweisen. Die Spannung an der Leitung 25* ändert sich somit in 32 diskreten Schritten bzw. Quantisierungen in einem Bereich zwischen 0 und 2 Es/3 in Abhängigkeit von den jeweiligen Taktimpulsen. Die Transistoren 35 bis 39 umfassende Schaltungsanordnung dient zur MuI-tiplikation der Spannung an der Leitung 25* mit dem Faktor 3/2, so daß sich die an einem Verbindungspunkt 25^· auftretende Spannung diskret zwischen 0 und Es ändert Im einzelnen bildet der Transistor 35 eine Konstantspannungsquelle, die zusammen mit den Transistoren 36,37 und dem Verstärkertransistor 38 einen Spannungsvergleicher bildet, dessen Ausgangssignal dem die Versorgungsspannung steuernden Transistor 39 zugeführt wird, so daß sich die Spannung an einem Verbin-4 shows details of the digital-to-analog converter 25, which has a plurality of CMOS inverters 30-34 which each receive binary signals via the connections 22b to 22 / of the binary counter 22 and which are connected to a connection 25a with their positive power supply connections , which is connected to the stabilized voltage source 27. The respective output terminals of inverters 30-34 are connected to a resistor network for digital-to-analog conversion, commonly known as the R-2i? Network. The output voltage formed between a line 25x and ground has approximately the value 2 £ s / 3 when all the input voltages of the inverters 30 to 34 have the logic value "0", where Es denotes the voltage applied to the terminal 25a, and has the Value 0 if all input voltages have the logical value T. The voltage on the line 25 * thus changes in 32 discrete steps or quantizations in a range between 0 and 2 Es / 3 as a function of the respective clock pulses. The circuit arrangement comprising transistors 35 to 39 is used to multiply the voltage on line 25 * by a factor of 3/2, so that the voltage occurring at a connection point 25 changes discretely between 0 and Es a constant voltage source which, together with the transistors 36, 37 and the amplifier transistor 38, forms a voltage comparator, the output signal of which is fed to the transistor 39 which controls the supply voltage, so that the voltage at a connection

1111th

I dungspunkt 25/ stufenweise bzw. schrittweise in einemPoint 25 / step by step or step by step in one

I Bereich zwischen O und 2 Es/3 ändert, was zur Folge hat,I range between O and 2 Es / 3 changes, which has the consequence

■ä daß sich die Spannung an dem Verbindungspunkt 25g ■ ä that the voltage at the connection point 25g

Ί entsprechend in dem Bereich von 0 bis Es ändert.Ί changes accordingly in the range from 0 to Es .

ji In Fig. 6 sind Einzelheiten der digitalen Detektor-ji In Fig. 6 details of the digital detector

;.* Schaltung 26 veranschaulicht, die in der dargestellten;. * Circuit 26 illustrates that shown in FIG

I Weise mehrere ANTIVALENZ-Glieder 40 bis 44 auf-I assign several ANTIVALENZ links 40 to 44

J- weist, die jeweils mit einem Eingangsanschluß mit denJ- points, each with an input terminal with the

t '; Anschlüssen Q der Speichereinrichtung 24 und mit ihrent '; Connections Q of the memory device 24 and with their

j anderen Eingangsanschlüssen jeweils mit den Ausgän- j other input connections each with the output

% gen des Binärzählers 22 verbunden sind. Die Ausgangs- % gen of binary counter 22 are connected. The initial

: anschlüsse dieser ANTIVALENZ-Glieder sind mit ei-: connections of these ANTIVALENZ links are

■ nem NAND-Glied 45 verbunden, dessen Ausgang wie-■ connected to a NAND gate 45, the output of which

* derum mit dem Eingangsanschluß 23c der Rückstellein- * in turn with the input connection 23c of the reset

ύ richtung 23 verbunden ist. Das NAND-Glied 45 gibt ύ direction 23 is connected. The NAND gate 45 gives

_t· somit ein Ausgangssignal des logischen Wertes "0" ab, _t · thus an output signal of the logic value "0" from,

f. wenn Koinzidenz zwischen den logischen Signalzustän-f. if there is coincidence between the logical signal states

I den der Speichereinrichtung 24 und den logischen Si-I the memory device 24 and the logical Si

:' gnalzuständen des Binärzählers 22 auftritt.: 'signal states of the binary counter 22 occurs.

1! Das zur Steuerung der Programmeingangssignale für1! The one to control the program input signals for

'■'; den programmierbaren Frequenzteiler 20 dienende'■'; the programmable frequency divider 20 serving

;^; Taktsignal kann auch unabhängig von der Taktquelle 19; ^; The clock signal can also be independent of the clock source 19

',·'; von einer anderen geeigneten Signalquelle erhalten', ·'; received from another suitable signal source

;'"' werden. Die Arbeitsfrequenz der Speichereinrichtung; '"'. The operating frequency of the storage device

■■■·■ 24 und der ihr zugeordneten Schaltungsanordnung ist■■■ · ■ 24 and the circuit arrangement assigned to it

'!?; wesentlich niedriger als die Frequenz der Taktquelle 19'!?; significantly lower than the frequency of the clock source 19

:j gewählt. Hierdurch kann der Frequenzteiler 21 vorteil-: j chosen. In this way, the frequency divider 21 can advantageously

i'j hafterweise zur Verringerung der Normalfrequenz aufi'j liable to reduce the normal frequency

".;: den gewählten Wert verwendet werden. Bei Aufbau des ".;: the selected value can be used. When building the

Frequenz-Synthetisierers in Form einer Schaltungsan-1 ~ Ordnung mit hohem Integrationsgrad wird zur Minima- j'} lisierung des Stromverbrauchs die Arbeitsfrequenz vor-¹ zugsweise so niedrig wie möglich gehalten, da der , Stromverbrauch proportional mit dem oberen Grenzwert der Arbeitsfrequenz ansteigt. j Die Verwendung der Speichereinrichtung 24 als Zwi-J₁; schenspeichereinheit ermöglicht eine Sichtanzeige des |·, Ausgangsfrequenzwertes durch Betreiben des Digitalis Analog-Umsetzers 25, des Binärzählers 22, der Rückst stelleinrichtung 23 und der analogen Detektorschaltung In! 29 auf zeitlich verzahnter Basis, wobei ein solcher soge-Ii nannter Time-Sharing-Betrieb die Verwendung des Bifi närzählers 22 auch für andere Zwecke ermöglicht, was p- zu einer Verringerung der Anzahl von Komponenten 'Η des Systems und einer Senkung des StromverbrauchesFrequency synthesizer in the form of a Schaltungsan-1 ~ order of high degree of integration is to minima j '} in power consumption capitalization the operating frequency pre ¹ preferably as low as possible, because the, power consumption increases in proportion with the upper limit of the operating frequency. j The use of the storage device 24 as Zwi-J ₁ ; The memory unit enables a visual display of the output frequency value by operating the digital to analog converter 25, the binary counter 22, the reset device 23 and the analog detector circuit In! 29 on time-shared basis, such a so--Ii-called time-sharing operation allows for the use of the Bifi närzählers 22 for other purposes, which p- to a reduction in the number of components' Η of the system and a reduction of power consumption

sowie der Herstellungskosten führtas well as the manufacturing costs

i§ Ein weiteres Merkmal des beschriebenen Frequenz- i§ Another feature of the described frequency

• ■:'.'" synthetisierers besteht in der Verwendung der stabilisierten Spannungsquelle 27, die dem Digital-Analog-• ■: '.' "Synthesizer consists in using the stabilized Voltage source 27, which is connected to the digital-analog

; Umsetzer 25 und dem Potentiometer 28 eine Konstant-; Converter 25 and the potentiometer 28 a constant

spannung zuführt Jede in der stabilisierten Spannungs-voltage supplies each in the stabilized voltage

i quelle 27 auftretende Spannungsänderung bewirkt daßi source 27 occurring voltage change causes

^j sich die Spannungen an den Eingangsanschlüssen der^ j the voltages at the input terminals of the

E: analogen Detektorschaltung 29 um gleiche Beträge än-E: change analog detector circuit 29 by equal amounts

jif: dem, so daß solche Änderungen bzw. Schwankungen jif: dem, so that such changes or fluctuations

|f am Ausgang der analogen Detektorschaltung 29 unter-| f at the output of the analog detector circuit 29

ff drückt bzw. gelöscht werden.ff presses or deleted.

f| Bei einer abgeänderten Ausführungsform des Fre-f | In a modified embodiment of the Fre-

pä quenzsynthetisierers kann z. B. auch ein Frequenzmulti-pä quenzsynthetisierers can, for. B. also a frequency multi

i'f plizierer in Form eines den programmierbaren Fre-i'f plizierer in the form of a programmable fre-

is quenzteiler und einen spannungsgesteuerten Oszillatoris sequence divider and a voltage controlled oscillator

I umfassenden PLL-Schaltkreises aufgebaut werden, so || daß sich die Ausgangsfrequenz des spannungsgesteuer-B ten Oszillators proportional zu der Einstellung einesI built a comprehensive PLL circuit so || that the output frequency of the voltage controlled B th oscillator proportional to the setting of a

II Potentiometers zur Ableitung eines frequenzmultipli-Jf zierten Ausgangssignals ändertII potentiometer for deriving a frequency multipli-Jf ed output signal changes

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

Claims

1 claims

1.Digital frequency synthesizer with a programmable frequency divider for dividing the frequency of a normal frequency signal by an integer multiple and a signal generating device which, depending on a manually adjustable analog control signal, generates a digital program control signal representing the variable integer multiple to control the division ratio of the frequency divider, thereby characterized in that the signal generating device includes a digital sawtooth generator (19, 21, 22) for generating a digital sawtooth signal, a memory device (24) which, depending on the supply of a reset signal, generates a specific. Stores the instantaneous value of the sawtooth signal and is connected to the programmable frequency divider (20) to which the digital program control signal is fed via this connection, a digital detector circuit (26) which matches the instantaneous value of the sawtooth signal and the value stored in the storage device (24) determined, an analog detector circuit (29) which determines a correspondence between the instantaneous value of the sawtooth signal and the analog control signal, and a reset device (23) which generates the reset signal when the respective time interval between the occurrence of the from the digital detector circuit (26 ) and the analog detector circuit (29) determined matches exceeds a predetermined value.

2. Digital frequency synthesizer according to claim 1, characterized in that the signal generating device a clock source (19) for generating clock pulses, one that receives the clock pulses and that is stepped at each clock pulse changing digital signal generating first binary counter (22), the output of which with the Input of the digital storage device (24) is connected, and one to the output of the binary counter digital-to-analog converter connected to convert the digital signal into a corresponding analog signal (25), and that the analog and the digital detector circuit formed by an analog and a digital comparator are.

3. Digital frequency synthesizer according to claim 2, characterized in that the resetting device (23) has a second binary counter (70) which, when released, generates an output signal as a function of the supply of a predetermined number of clock pulses, an ANTIVALENCE element (51) , whose first input to the output signal of the analog comparator and whose second input to the output signal of the digital comparator to generate an output signal for the releases of the second binary counter 3ns ⁿ r? - and a control logic element (50) via which an output signal of the analog comparator of the memory device for resetting when the output signal of the second binary counter is applied.

4. Digital frequency synthesizer according to claim 2 or 3, characterized in that the Taktauelle is designed as a normal frequency signal source (19) generating the normal frequency signal is

5. Digital frequency synthesizer according to one of claims 1 to 4, characterized in that a voltage source (27) and a digital-to-analog converter (25) are provided, the analog signal of which is dependent on changes in the voltage supplied to it from the voltage source changes that a manually adjustable analog control signal generator device is available for generating the analog control signal, which has a potentiometer {28b, 29) connected to the voltage source (27), at whose tap (286) a voltage that is also variable depending on voltage changes of the voltage source can be tapped is, and that a first input of the analog detector circuit (29) is connected to receive the analog signal output by the digital-to-analog converter (25) and a second input of the analog detector circuit is connected to the tap of the potentiometer, whereby the voltage change in the analog Detector circuit is compensated.

6. Digital frequency synthesizer according to claim 5, characterized in that the voltage source (27) is a stress stabilized source.

7. Digital frequency synthesizer according to claim 5 in conjunction with claim 2, characterized characterized in that the digital-to-analog converter (25) is a resistor ladder network with a plurality of circuit nodes for the supply of the output from the first binary counter (22) digital signal and a device for adjusting the maximum value of one of the conductor network voltage generated on the voltage supplied by the voltage source, wherein the balanced output voltage of the conductor network to the first input terminal of the analog comparator can be fed.