DE2914785A1

DE2914785A1 - Fault indication for seven element LED display - compares element voltages of two independent displays with time shared values passed to logic gate tree

Info

Publication number: DE2914785A1
Application number: DE19792914785
Authority: DE
Inventors: Uta Dipl Ing Kallina
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1979-04-11
Filing date: 1979-04-11
Publication date: 1980-10-16
Also published as: JPS55140884A

Abstract

With two independent 7-element LED displays, driven by the same data input, a fault in either of them is detected by comparing the voltages on corresponding elements using 7 comparison circuits. A significant difference detected by any of the 7 cirtuis lights a 'fault' lamp. The comparison circuits themselves are checked by switching off the data and applying a test voltage to each of the 14 inputs in turn, using a shift register. Failure to detect the test voltage lights a fault lamp. The digits of a multi-digit display are time shared. The time sharing voltages are compared in a logic gate tree to detect if any two overlap. If so, a fault lamp is lit. If only one display is needed, the second may be a dummy, formed of resistors and diodes.

Description

Schaltungsanordnung zum gesicherten Darstellen vonCircuit arrangement for the secure display of

Zeichen Die Erfindung betrifft eine Schaltungsanordnung zum gesicherten Darstellen von Zeichen mit einer Anzeigeeinheit, mit einer Codesignale für die darzustellenden Zeichen abgebenden Einheit, wobei im Falle fehlerfreien Arbeitens Jeweils mindestens zwei übereinstimmende Codesignale abgegeben werden, mit mindestens zwei Decodern, denen die übereinstimmenden Codesignale zugeführt sind und an welche die Anzeigeeinheit angeschlossen ist.Character The invention relates to a circuit arrangement for the secured Representation of characters with a display unit, with a code signal for the to be represented Character-emitting unit, whereby in the case of error-free work in each case at least two matching code signals are issued, with at least two decoders, to which the matching code signals are supplied and to which the display unit connected.

In der DE-PS 26 51 973 ist eine Schaltungsanordnung zum Darstellen von Zeichen beschrieben, bei der von mehreren Zeichendecodern nacheinander mit einer niedrigen Frequenz Steuersignale auf eine Anzeigeeinheit geschaltet werden. Im Falle eines Fehlers der Decoder oder der diesen zugeführten Codesignalen oder der Verbindungsleitungen zwischen den Decodern und der Anzeigeeinheit zeigt diese mit niedriger Frequenz abwechselnd unterschiedliche Zeichen an, so daß der Fehler erkannt werden kann. Zum Erkennen von Fehlern der Anzeigeeinheit selbst müssen besondere Prüfmaßnahmen getroffen werden.In DE-PS 26 51 973 is a circuit arrangement for displaying described by characters, in the case of several character decoders one after the other with a low frequency control signals are switched to a display unit. In the event of a fault in the decoder or the code signals supplied to it or the connecting lines between the decoders and the display unit shows this at a low frequency alternately different characters so that the error can be recognized. To the Detection of errors in the display unit itself must be special Test measures are taken.

Aus der Zeitschrift "The Bell System Technical Journal", März 1961, Seite 587 ist es ferner bekannt, Signale über zwei Kanäle parallel zu übertragen und mittels Exklusiv-ODER-Gliedern, die zwischen die beiden Kanäle geschaltet sind, zu überprüfen, ob die Signale auf den beiden Kanälen unterschiedlich sind. Ist dies der Fall, wird ein Alarmsignal abgegeben.From The Bell System Technical Journal, March 1961 It is also known to transmit signals over two channels in parallel and by means of exclusive OR gates that are connected between the two channels, to check whether the signals on the two channels are different. Is this the case, an alarm signal is given.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zum Darstellen von Zeichen zu schaffen, die fehlerhafte Anzeigen selbsttätig meldet.The present invention is based on the object of a circuit arrangement to create characters that automatically report faulty displays.

Diese Aufgabe wird erfindungsgemäß mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Schaltungsmaßnahmen gelöst.This object is according to the invention with the in the characterizing part of claim 1 specified circuit measures solved.

Die Anzahl der Decoder ist beliebig, im allgemeinen sind aber zwei Decoder ausreichend. Jedem Decoder ist ein Anzeigeelement oder eine ein Anzeigeelement elektrisch nachbildende Schaltungsanordnung zugeordnet. Somit sind die Pegel der Jeweils verglichenen Signale gleich. Ubt ein Fehler in der Anzeigeeinheit Rückwirkungen auf die von den Decodern abgegebenen Steuersignale aus, so werden auch Fehler der Anzeigeeinheit erfaßt, da dann die den Vergleichern zugeführten Signale ungleich sind. Damit bei Fehlerfreiheit die Signalpegel gleich sind, ist nicht erforderlich, daß an die Decoder ausschließlich Anzeigeelemente angeschlossen sind, sondern es genügt, wenn nur ein Anzeigeelement vorhanden ist und ein zweites oder weitere Anzeigeelemente elektrisch nachgebildet sind.The number of decoders is arbitrary, but in general there are two Decoder sufficient. Each decoder has a display element or a display element assigned electrically simulating circuit arrangement. Thus the levels are the The signals compared in each case are the same. An error in the display unit causes repercussions on the control signals emitted by the decoders, errors of the The display unit detects that the signals fed to the comparators are then unequal are. So that the signal levels are the same if there are no errors, it is not necessary that only display elements are connected to the decoder, but it is sufficient if there is only one display element and a second or additional display element are electrically simulated.

Z. B. können im Falle von 7-Segment-Anzeigeelementen, deren Anzeigesegmente von Lumineszenzdioden gebildet sind, diese durch ohmsche Widerstände oder Halbleiterdioden nachgebildet werden. Die Verwendung von mehreren Anzeigeeinheiten ist selbstverständlich dann zweckmäßig, wenn eine Anzeige an mehreren Stellen erfolgen soll.For example, in the case of 7-segment display elements, their display segments are formed by luminescence diodes, these by ohmic resistors or semiconductor diodes replicated will. The use of several display units is of course then useful if an announcement is to be made in several places.

Die Funktionsfähigkeit der Uberwachungsschaltung kann dadurch geprUft werden, daß den Vergleichereingängen Signale mit unterschiedlichem Pegel zugeführt werden. Die Vergleicher müssen bei Zufuhr solcher Signale Meldesignale abgeben; das Fehlen eines Meldesignals wird als Fehler angezeigt.The functionality of the monitoring circuit can thereby be checked that the comparator inputs are fed signals with different levels will. The comparators must emit message signals when such signals are supplied; the absence of a message signal is displayed as an error.

Anzeigeeinheiten mit mehreren Anzeigeelementen, z. B.Display units with several display elements, e.g. B.

mehrstellige dekadische Ziffernanzeiger, werden im allgemeinen zeitmultiplex angesteuert, d. h. die einzelnen Dekaden werden nacheinander freigegeben, und während der Freigabezeit wird das Decodersignal zugeführt. Die Freigabe kann in einfacher Weise dadurch erfolgen, daß die Versorgungsspannung eingeschaltet wird. Um solche Anzeigeeinheiten gemäß der vorliegenden Erfindung zuverlässig zu überwachen, werden vorteilhaft die Freigabesignale für den Zeitmultiplexbetrieb überwacht. Da Jeweils nur ein Anzeigeelement einer Anzeigeeinheit freigegeben sein soll, kann diese Überwachung dadurch erfolgen, daß geprüft wird, ob mehr als ein Zeitmultiplex-Steuersignal vorhanden ist.multi-digit decadic digit displays are generally time-division multiplexed controlled, d. H. the individual decades are released one after the other, and during the decoder signal is fed to the release time. Sharing can be done in a simpler way Wise done in that the supply voltage is switched on. To such Reliably monitor display units according to the present invention advantageously monitors the release signals for time division multiplex operation. Since each This monitoring can only be enabled for one display element of a display unit be done by checking whether there is more than one time division multiplex control signal is.

Anhand der Zeichnung werden im folgenden die Erfindung sowie weitere Vorteile und Ergänzungen näher beschrieben und erläutert.With reference to the drawing, the invention and others are described below Advantages and additions described and explained in more detail.

Es zeigen Figur 1 das Prinzipschaltbild eines Ausführungsbeispiels der Erfindung und die Figuren 2 und 3 Einzelheiten von in der Anordnung nach Figur 1 verwendeten Einheiten.FIG. 1 shows the basic circuit diagram of an exemplary embodiment of the invention and Figures 2 and 3 details in the arrangement of Figure 1 units used.

In Figur 1 sind mit AZ10, AZIl bzw. AZ50, AZ51 zwei von fünf Paar Anzeigeelementen bezeichnet, die im Ausführungsbeispiel sogenannte 7-Segment-Anzeigeelemente sind, wobei die einzelnen Segmente von Lumineszenzdioden gebildet sind. Die restlichen drei Paar Anzeigeelemente sind der einfacheren Darstellung wegen nicht gezeichnet.In FIG. 1, AZ10, AZIl or AZ50, AZ51 are two of five pairs Display elements denotes the so-called 7-segment display elements in the exemplary embodiment are, wherein the individual segments are formed by light emitting diodes. The remaining three pairs of display elements are not shown for the sake of simplicity.

Die Elemente AZ10 ... AZ50 sind über erste Sammelleitungen SL1 und Widerstände VR1 an einen ersten Decoder DEC1 angeschlossen, die Anzeigeelemente AZ11 .oç AZ51 über zweite Sammelleitungen SL2 und Widerstände VR2 an einen zweiten Decoder DEC2. Die beiden Decoder werden von einer Datenverarbeitungseinheit DVE parallel mit Codesignalen angesteuert, welche die mit den Anzeigeelementen darzustellenden Zeichen in codierter Form beschreiben.The elements AZ10 ... AZ50 are via the first collecting lines SL1 and Resistors VR1 connected to a first decoder DEC1, the display elements AZ11 .oç AZ51 via second bus lines SL2 and resistors VR2 to a second Decoder DEC2. The two decoders are operated by a data processing unit DVE controlled in parallel with code signals, which are to be displayed with the display elements Describe characters in coded form.

Unter Datenverarbeitungseinheit ist jede Schaltungsanordnung zu verstehen, die aus Eingangswerten digitale, als Zeichen darstellbare Ausgangswerte bildet.A data processing unit is to be understood as any circuit arrangement which forms digital output values that can be represented as characters from input values.

Die beiden Decoder DEC1, DEC2 haben Jeweils. sieben Ausgänge, von denen jeder einem Segment der nachgeschalte ten Anzeigeelemente zugeordnet ist. An einander entsprechenden Ausgängen der Decoder treten bei störungsfreiem Betrieb gleiche Signale auf. Entsprechend werden mit den Anzeigeelementen AZ10 ... AZ50 dieselben Zahlen wieder gegeben wie mit den Anzeigeelementen AZ11 0OO Au51, Zur Überwachung der Ausgangssignale der Decoder sind die einander entsprechenden Signale auf die Eingänge von Vergleichern VGLI, VGL2 00. VGL7 geführt Diese sind so ausgebildet, daß sie an Verstärker Vi, V2, die parallel geschaltet sind, ein Fehlersignal abgeben, wenn sich die beiden Eingangssignale um mehr als einen vorgegebenen Bet trag unterscheiden. Tritt ein solches Signal auf, wird es vom Verstärker V1 über ein ODER-Glied OR2 auf eine Lumir neszenzdiode LED3 gegeben, die als Zeichen für das Yorm handensein eines Fehlers aufleuchtet0 Dasselbe Signal gelangt über den Verstärker V2 und ein ODER-Glied OR3 auf die einen Eingänge von Exklusiv-ODER-Gliedern EXO1, EX02, deren zweite Eingänge mit dem Ausgang des ODER-Gliedes OR2 verbunden sind und an deren Ausgänge zwei Lumineszenzdioden LEDI, LED2 angeschlossen sind. Im Falle eines Fehlers im Verstärker V1 oder dem ODER-Glied OR2 bzw. im Verstärker V2 oder dem ODER-Glied OR3 sind die den Exklusiv-ODER-Gliedern EXOl, EX02 zugeführten Signale ungleich und die zugehörige Lumineszenzdiode LED1, LED2 leuchtet auf.The two decoders DEC1, DEC2 each have. seven exits, from each of which is assigned to a segment of the downstream display elements. Corresponding outputs of the decoders occur when the operation is fault-free same signals. The display elements AZ10 ... AZ50 the same numbers are given again as with the display elements AZ11 0OO Au51, Zur Monitoring of the output signals of the decoders are the corresponding signals to the inputs of comparators VGLI, VGL2 00. VGL7 These are designed in such a way that that they output an error signal to amplifiers Vi, V2, which are connected in parallel, if the two input signals differ by more than a predetermined amount. If such a signal occurs, it is transmitted by the amplifier V1 via an OR gate OR2 given to a luminescent diode LED3, which act as a sign of the Yorm of an error lights up 0 The same signal gets through the amplifier V2 and an OR element OR3 to one of the inputs of exclusive OR elements EXO1, EX02, the second inputs of which are connected to the output of the OR gate OR2 and two luminescence diodes LEDI, LED2 are connected to their outputs. In the event of an error in the amplifier V1 or the OR gate OR2 or in the amplifier V2 or the OR gate OR3 are the signals fed to the exclusive OR gates EXOL, EX02 unequal and the associated luminescent diode LED1, LED2 lights up.

Figur 3 zeigt Einzelheiten der Vergleicher VGL1 ... VGL7 und der Verstärker V1, V2. Mit VR1 und VR2 sind wie in Figur 1 Widerstände bezeichnet, über die die Ausgangssignale der Decoder DECK, DEC2 geführt sind. Sie liegen im Kollektorkreis von Transistoren DTl, DT2, die in den Decodern enthalten sind. In Reihe zu den Widerständen VR1, VR2 sind Lumineszenzdioden AZLI, AZL2 geschaltet, welche Anzeigesegmente der Anzeigeelemente AZ10, AZIl bilden. An die Verbindungsleitung zwischen die Widerstände VR1 bzw. VR2 und die Anzeigesegmente AZL1 bzw.Figure 3 shows details of the comparators VGL1 ... VGL7 and the amplifier V1, V2. With VR1 and VR2 are referred to as in Figure 1 resistors through which the Output signals of the decoders DECK, DEC2 are carried out. They are in the collector circle of transistors DT1, DT2 contained in the decoders. In series with the resistors VR1, VR2 are luminescent diodes AZLI, AZL2 connected, which display segments of the Form display elements AZ10, AZIl. To the connection line between the resistors VR1 or VR2 and the display segments AZL1 or

AZL2 sind die Vergleicher VGL angeschlossen. Diese bestehen im wesentlichen aus zwei Transistoren TS1, TS2, deren Emitter über Je einen Basis-Vorwiderstand BR1, BR2 mit der Basis des Jeweils anderen Transistors verbunden sind. Die dem Vergleicher zugeführten Signale gelangen unmittelbar an die Emitter, so daß Emitter-Widerstände ER9, ER2 den Lumineszenzdioden AZL1 bzw. AZL2 parallelgeschaltet sind. Die Transistoren TSI, TS2 sind vom selben Leitfähigkeitstyp wie die Decodertransistoren DTi, DT2. Ihre Kollektoren sind miteinander verbunden. Das an diesen auftretende Signal wird dem Verstärker V zugeführt, der im wesentlichen aus einem als Schwellwertstufe arbejtenden Transistor TS3 besteht. Im Ausführungsbeispiel ist sein Leitfähigkeitstyp dem der Transistoren TS1, TS2 entgegengesetzt. Der Vergleicher VGL ist so dimensioniert, daß er ein Fehlersignal abgibt, wenn die Differenz der Eingangssignale größer als 0,7 V ist.The comparators VGL are connected to AZL2. These essentially exist consisting of two transistors TS1, TS2, the emitters of which each have a base series resistor BR1, BR2 are connected to the base of the respective other transistor. The comparator The signals fed in go directly to the emitter, so that emitter resistors ER9, ER2 are connected in parallel to the luminescence diodes AZL1 and AZL2, respectively. The transistors TSI, TS2 are of the same conductivity type as the decoder transistors DTi, DT2. Their collectors are connected to each other. The signal occurring at these will be supplied to the amplifier V, which essentially consists of a threshold stage There is transistor TS3. In the exemplary embodiment, its conductivity type is that of the Opposite transistors TS1, TS2. The comparator VGL is so dimensioned so that it emits an error signal when the difference between the input signals is greater than 0.7 V.

Dies ist z. B. der Fall, wenn an einer der Lumineszenzdioden AZLI, AZL2, an einem der Widerstände VR1, VR2 oder einem der Decodertransistoren DT1, DT2 ein Kurzschluß oder eine Unterbrechung auftritt. Auch ein fehlerhaft arbeitender Decoder wird erkannt. Es werden also nicht nur die Bauelemente überwacht, die im Signalfluß vor dem Vergleicher liegen, sondern auch, worauf es besonders ankommt, die die Anzeigesegmente bildenden Lumineszenzdioden.This is e.g. B. the case when one of the light emitting diodes AZLI, AZL2, at one of the resistors VR1, VR2 or one of the decoder transistors DT1, DT2 a short circuit or an interruption occurs. Also a faulty one Decoder is recognized. So it is not only the components that are monitored in the Signal flow are in front of the comparator, but also what is particularly important, the light emitting diodes forming the display segments.

Zum Prüfen der Vergleicher VGLI, VGL2 ... VGL7 ist ein Schieberegister SR (Figur 1) mit 14 Stufen vorhanden, die mit je einem Eingang der Vergleicher VGL1, VGL2 VGL7 verbunden sind. Beim Betätigen einer Taste TA wird ein Taktgeber TG freigegeben, der eine log. i durch die Schieberegisterstufen schiebt, so daß den 14 Eingängen der Vergleicher nacheinander log. "1" zugeführt wird, während die anderen Eingänge 'O"-Signal erhalten, Ferner kann vom Taktgeber auch log. "0" durch das Schieberegister SR geschoben werden, so daß den Vergleichereingängen nacheinander "O"-Signal zugeführt wird.A shift register is used to test the comparators VGLI, VGL2 ... VGL7 SR (Figure 1) with 14 stages, each with one input of the comparator VGL1, VGL2 VGL7 are connected. When a button TA is pressed, a timer TG is released, one lied. i shifts through the shift register stages, giving the 14 inputs the comparator lied one after the other. "1" is supplied while the other inputs 'O "signal received. Furthermore, the clock generator can also send log." 0 "through the shift register SR are shifted so that the comparator inputs successively "O" signals will.

Zur Prüfung kann der Pegelunterschied zwischen "O"- und i-Signal gegenüber dem Pegelunterschied bei Normalbetrieb verringert sein, und zwar auf einen Wert, der etwas größer als der Wert ist, bei dem die Vergleicher ansprechen sollen. Es gibt daher stets einen Vergleicher, der über den Verstärker V1 und das ODER-Glied OR2 auf den einen Eingang eines Exklusiv-ODER-Gliedes EX03 "1"-Signal gibt. Dessen zweiter Eingang ist an ein ODER-Glied OR1 angeschlossen, das die Ausgangssignale des Schieberegisters SR verknüpft. Während des Prüfvorganges liefert dieses ODER-Glied stets "1"-Signal ab, so daß, wenn die Vergleicher einwandfrei arbeiten, das Exklusiv-ODER-Glied EX03 "O"-Signal abgibt. Ist aber ein Vergleicher gestört, indem er auf die ihm zugeführte Pegeldifferenz nicht anspricht, ist die Exklusiv-ODER-Bedingung erfüllt und eine dem Exklusiv-ODER-Glied EX03 nachgeschaltete Lumineszenzdiode LED4 leuchtet auf und meldet damit einen Fehler, Die Prüfeinrichtung kann vervollständi#werden, indem mit dem Ausgangssignal des Exklusiv-ODER-Gliedes EX03 der Taktgeber gesperrt wird, so daß man aufgrund des Schieberegisterausganges, an dem das 't1"- bzw. "O"-Signal anliegt, den fehlerhaften Vergleicher feststellen kann. Während des Prüfvorganges müssen die Decoder-Ausgangssignale auf Null geschaltet werden.To check the level difference between the "O" and i-signals opposite the level difference in normal operation be reduced to a value which is slightly larger than the value at which the comparators should respond. It there is therefore always a comparator, which is via the amplifier V1 and the OR gate OR2 gives a "1" signal to one input of an exclusive OR gate EX03. Whose second input is connected to an OR gate OR1, which receives the output signals of the shift register SR linked. This OR element supplies during the test process always "1" signal off, so that, if the comparators work properly, the exclusive OR gate EX03 emits "O" signal. But is a comparator disturbed by if it does not respond to the level difference supplied to it, this is the exclusive OR condition fulfilled and a luminescent diode LED4 connected downstream of the exclusive OR gate EX03 lights up and reports an error, the test facility can be completed, by blocking the clock generator with the output signal of the exclusive OR gate EX03 is, so that due to the shift register output at which the 't1 "or" O "signal is present, can determine the faulty comparator. During the test process the decoder output signals must be switched to zero.

Anzeigeeinheiten, die, wie in der Anordnung nach Figur 1, aus Anzeigeelementen AZ10 .., AZ50; AZIl ... AZ51 aufgebaut sind, Werden im allgemeinen zur Einsparung von Leitungen zeitmultiplex betrieben. Dies bedeutet, daß z. B.Display units which, as in the arrangement according to FIG. 1, consist of display elements AZ10 .., AZ50; AZIl ... AZ51 are built in general to save operated by lines time-division multiplexed. This means that z. B.

die Elemente All0, AZIl über eine Steuerleitung M1 freigegeben sind, während ihnen von den Decodern DEC1, DEC2 die Signale zum Darstellen einer Ziffer zugeführt sind.the elements All0, AZIl are enabled via a control line M1, while from the decoders DEC1, DEC2 the signals for representing a digit are supplied.

Darauf wird das nächste Paar Anzeigeelemente freigegeben und diesem von den Decodern die Signale für die von diesen darzustellende Ziffer zugeführt. Es werden also auf die Leitungen Mi, M2 ... M5 nacheinander Freigabesignale gegeben. Fehler, die darin bestehen, daß auf zwei der Leitungen MI, M2 ... M5 gleichzeitig ein Freigabesignal liegt, können mit der bisher beschriebenen Anordnung nicht nur nicht festgestellt werden, sondern sie beeinträchtigen auch deren Zuverlässigkeit. Zum Erkennen dieser Fehler ist eine Koinzidenz-Logikschaltung KL1 vorgesehen, die mittels einer zweiten identisch aufgebauten Logikschaltung KL2 überwacht wird. Einzelheiten dieser Logikschaltungen zeigt Figur 3. Die Steuersignale auf den Leitungen M4, M5 werden einerseits in einem UND-Glied U4 verknüpft und einem ODER-Glied OR8 zugeführt, andererseits über ein ODER-Glied OR5 dem einen Eingang eines UND-Gliedes U3 zugeführt, dessen zweiter Eingang an die Leitung M3 angeschlossen ist und dem ein zweiter Eingang des ODER-Gliedes OR8 nachgeschaltet ist. Die Ausgangssignale des ODER-Gliedes OR5 und die Signale auf der Leitung M3 sind ferner einem ODER-Glied oR6 zugeführt, an das ein weiteres UND-Glied U2 angeschlossen ist, das ferner die Signale von der Leitung M2 erhält und an das ein dritter Eingang des ODER-Gliedes OR8 angeschlossen ist. Parallel mit dem UND-Glied U2 wird ein ODER-Glied OR7 angesteuert, an das ein viertes UND-Glied UI angeschlossen ist, dessen zweiter Eingang mit der Leitung M1 verbunden ist und dessen Ausgang auf einen vierten Eingang des ODER-Gliedes OR8 geführt ist. Der Ausgang des ODER-Gliedes OR8 bildet den Ausgang der Koinzidenz-Logikschaltungen KLI, KL2. Diese Logikschaltungen verknüpfen die Signale auf den Leitungen M1, M2 ... M5 nach der Bedingung: M1 (M2 + M3 + M4 + M5) + M2 (M3 + M4 + M5) + M3 (M4 + M5) + M4 ~ M5.Then the next pair of display elements is released and this one from the decoders the signals for the digit to be displayed by them are supplied. Release signals are therefore given one after the other on lines Mi, M2 ... M5. Errors that consist in the fact that on two of the lines MI, M2 ... M5 at the same time a release signal is, can not only with the arrangement described so far are not detected, but they also affect their reliability. To detect these errors, a coincidence logic circuit KL1 is provided which is monitored by means of a second identically constructed logic circuit KL2. details FIG. 3 shows these logic circuits. The control signals on lines M4, M5 are linked on the one hand in an AND element U4 and fed to an OR element OR8, on the other hand, fed via an OR gate OR5 to one input of an AND gate U3, its second entrance is connected to the line M3 and which is followed by a second input of the OR gate OR8. The output signals of the OR gate OR5 and the signals on the line M3 are also an OR gate oR6 supplied to which a further AND gate U2 is connected, which also has the Receives signals from line M2 and to which a third input of the OR gate OR8 is connected. An OR element OR7 is activated in parallel with the AND element U2, to which a fourth AND element UI is connected, the second input of which with the Line M1 is connected and its output to a fourth input of the OR gate OR8 is performed. The output of the OR gate OR8 forms the output of the coincidence logic circuits KLI, KL2. These logic circuits combine the signals on lines M1, M2 ... M5 according to the condition: M1 (M2 + M3 + M4 + M5) + M2 (M3 + M4 + M5) + M3 (M4 + M5) + M4 ~ M5.

Sie geben also nur dann ein Fehlersignal ab, wenn auf zwei der Leitungen MI, M2 ... M5 gleichzeitig ein Freigabesignal liegt. Sie sprechen auch dann nicht an, wenn auf keiner der Leitungen ein Freigabesignal vorhanden ist; hiervon unterscheiden sie sich von einem Exklusiv-ODER-Glied, das prinzipiell für die Überwachung von gleichzeitigem Auftreten von zwei Signalen geeignet wäre.So they only give an error signal if on two of the lines MI, M2 ... M5 a release signal is present at the same time. Even then you don't speak on if there is no release signal on any of the lines; differ from this they differ from an exclusive-OR gate, which is principally used for monitoring simultaneous occurrence of two signals would be suitable.

Die Ausgangssignale der Koinzidenz-Logikschaltung KL1 gelangen über das ODER-Glied OR2 (Figur 1) auf die Lumib neszenzdiode LED3 und bringen diese als Zeichen für das Vorliegen eines Fehlers zum AuSleuchtenç Ferner gelangt das Ausgangssignal der Logikschaltung KLI auf Jeweils einen Eingang der Exklusiv-ODER-Glieder EXO1 und EX02, deren anderen Eingängen über das ODER-Glied OR3 das Ausgangssignal der Logiksohaltang KL2 zugeführt ist, so daß, wenn die Ausgangssignale der beiden Logikschaltungen nicht übereinstimmen, die t###ineszenzdioden LEDI und LEDS dies anzeigen.The output signals of the coincidence logic circuit KL1 get over the OR gate OR2 (Figure 1) on the Lumib neszenzdiode LED3 and bring them as Sign for the presence of an error to illuminate ç The output signal is also transmitted the logic circuit KLI to one input each of the exclusive OR gates EXO1 and EX02, the other inputs of which, via the OR gate OR3, receive the output signal of the Logic level KL2 is supplied so that when the output signals of the two logic circuits do not match, the t ### inescence diodes LEDI and LEDS indicate this.

Zusammenfassung Schaltungsanordnung zum gesicherten Darstellen von Zeichen Die Erfindung bezieht sich auf eine Schaltungsanordnung zum gesicherten Darstellen von Zeichen.Summary circuit arrangement for the secure display of Characters The invention relates to a circuit arrangement for the secured Representation of characters.

An zwei Decoder (DEC1, DEC2), die parallel mit den gleichen Codesignalen angesteuert werden, ist je eine Anzeigeeinheit, bestehend jeweils aus mehreren 7-Segment-Anzeigeelementen (AZiO, ... AZ50; AZ11 ... AZ51), angeschlossen. Die einander entsprechenden VerbindungsNeitungen zwischen den beiden Decodern und Anzeigeelementen sind mit den beiden Eingängen von Vergleichern (VOL1, VGL2 ... VGL7) verbunden, die bei Abweichung der Pegel der ihnen zugeführten Signale um mehr als einen vorgegebenen Betrag ein Fehlersignal abgeben.To two decoders (DEC1, DEC2) that work in parallel with the same code signals are controlled, each is a display unit, each consisting of several 7-segment display elements (AZiO, ... AZ50; AZ11 ... AZ51), connected. The corresponding connection lines between the two decoders and display elements are with the two inputs of comparators (VOL1, VGL2 ... VGL7) connected, which if the level of the signals fed to them by more than a predetermined amount result in an error signal hand over.

Ein Anwendungsgebiet der ~Erfindung sind elektronische Waagen. (Figur ?9 LeerseiteOne field of application of the invention are electronic scales. (Figure ? 9 Blank page

Claims

Patent claims i, circuit arrangement for secure display of characters with a display unit, with a code signals for the to be displayed Character-emitting unit, whereby in the case of error-free work in each case at least two matching code signals are issued, with at least two decoders, to which the matching code signals are supplied and to which the display unit is connected, that is to a decoder (DECl) a group of display elements each representing one character (AZ10 ... AZ50) is connected that to the other decoders each a further group of the characters display elements (AZ71 ... AZ51) or display elements electrically simulating components is connected and that, as is known per se, the signals, which display elements or display elements correspond to one another and which simulate them Control components and which are the same in the case of freedom from errors, comparators (VGL1, VGL2 ... VGL7) are supplied, which if there is a difference between the supplied Signals emit an error signal.

2. Arrangement according to claim 1, d a d u r c h g e -k e n n z e i c n e t that the display elements (AZ? O, AZ11 ... AZ51) from the decoders (DEC1, DEC2) have individually controllable display segments (AZL1, AZL2) and that the control signals for corresponding display segments (AZL1, AZL2) corresponding to one another Display elements are fed to the comparators (VGL).

3. Arrangement according to claim 2, d a d u r c h g e -k e n n z e i c It does not mean that the display segments consist of light emitting diodes.

4. Arrangement according to one of claims 1 to 3, d a -d u r c h g e it is not indicated that the comparators (VGL) each have a differential amplifier with two transistors (TS1, TS2) whose emitter electrodes contain the input signals are supplied and each via a base series resistor (BR1, BR2) with the base of the each other transistor are connected and at their collectors a common Collector resistor is connected.

5. Arrangement according to claim 4, d a d u r c h g e -k e n n z e i c h n e t that the common collector resistance is an OR gate for all comparators forms.

6. Arrangement according to claim 4 or 5, d a d u r c h g e k e n n z e i c h n e t that an amplifier (TS3) is connected to the common collector resistor is.

7. Arrangement according to claim 6, d a d u r c h g e -k e n n z e i c h n e t that two collector resistors connected in parallel to the comparators (VGL1 ... VGL7) (KR7, KR2) are present, with each of which an amplifier (V1, V2) is connected.

8. Arrangement according to one of claims 1 to 7, d a -d u r c h g e it is not indicated that the display elements (AZ10, Azol; ... AZ50, AZ51) are time-division multiplexed are controlled.

9. The arrangement according to claim 8, d a d u r c h g e -k e n n z e i c h n e t that the signals for the time division multiplex control of the display elements (AZ? O, Azole; .,. AZ50, AZ51) of a logic connection (KL1, KL2) fed which are an error signal when at least two time division multiplex control signals coincide gives away.

10. The arrangement according to claim 9, d a d u r c h g e -k e n n z e i c h n e t that the logic circuit outputs an error signal when the time division multiplex control signals satisfy the condition MI ~ (M2 + M3 + ... Mn) + M2 ~ (M3 + ... + Mn) + + Mn-1 ~ Mn.