DE2901034C3 - Method and circuit arrangement for the compression and decompression of analog signals in digital form - Google Patents
Method and circuit arrangement for the compression and decompression of analog signals in digital formInfo
- Publication number
- DE2901034C3 DE2901034C3 DE19792901034 DE2901034A DE2901034C3 DE 2901034 C3 DE2901034 C3 DE 2901034C3 DE 19792901034 DE19792901034 DE 19792901034 DE 2901034 A DE2901034 A DE 2901034A DE 2901034 C3 DE2901034 C3 DE 2901034C3
- Authority
- DE
- Germany
- Prior art keywords
- memory
- clock
- signals
- arrangement
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/926—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/18—Time-division multiplex systems using frequency compression and subsequent expansion of the individual signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
- H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/002—Special television systems not provided for by H04N7/007 - H04N7/18
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/087—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only
- H04N7/088—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only the inserted signal being digital
- H04N7/0881—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only the inserted signal being digital the signal being time-compressed before its insertion and subsequently decompressed at reception
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zur Komprimierung und Dekomprimierung von Analogsignalen in digitaler Form, bei welchem die umgewandelten, komprimierten Digitalsignale in die freien Informationslücken von Videosignalen eingeschoben oder anstelle von Fernsehsignalen übertragen bzw. aufgezeichnet und wiedergegeben werden.The invention relates to a method and a circuit arrangement for compression and decompression of analog signals in digital form, in which the converted, compressed digital signals inserted into the free information gaps of video signals or instead of television signals transmitted or recorded and played back.
Es ist beispielsweise aus der Druckschrift »BBC Research Department Report« 1969/35, Seiten 1 bis 6 bekannt, analoge Audiosignale in digitale Form umzuwandeln und entsprechend zu komprimieren, z. B. in die freien Informationslücken von Videosignalen einzuschieben, um nach der Übertragung, beispielsweise bei magnetischer Aufzeichnung, wieder gedehnt und in analoge Form zurückgewandelt zu werden. Darüber hinaus ist aus dieser Druckschrift bekannt, zwei verschiedene Signale, wie sie beispielsweise in der Stereophonie vorkommen, im Zeitmultiplex-Verfahren zu übertragen. Auch ist es bekannt, zwischen GruppenIt is, for example, from the publication “BBC Research Department Report” 1969/35, pages 1 to 6 known to convert analog audio signals into digital form and compress them accordingly, e.g. B. to insert into the free information gaps of video signals to after the transmission, for example with magnetic recording, to be stretched again and converted back into analog form. About that In addition, it is known from this document, two different signals, as for example in the Stereophony occur to be transmitted using the time division multiplex method. It is also known between groups
29 Ol 03429 Ol 034
von Signalen in digitaler Form zusätzliche Bits einzuschieben, welche der Taktrückgewinnung bzw. Fehlererkennung dienen. Diese Bitmuster können bei geeigneter Ausbildung als Synchronsignale für das zu benutzende Aufzeichnungsgerät dienen, um die Band- und ggf. die Videokopfradbewegung des Videorecorders konstant zu halten.insert additional bits of signals in digital form, which are used for clock recovery or Serve error detection. With suitable training, these bit patterns can be used as synchronizing signals for the using the recording device are used to record the tape movement and, if necessary, the video head movement of the video recorder to keep constant.
Bei verschiedenen Videoaufzeichnungssystemen (z. B. dem VCR-System mit zwei Videoköpfen ohne Umschaltung der Videoköpfe oder dem LVR-System nut einem feststehenden Magnetkopf für Bild- und Tonaufzeichnung in Längsrichtung des Aufzeichnungsbandes), entstein eine Signallücke, welche die Bildbetrachtung nicht stört, da sie entweder in die »nichtaktive« Bildübertragungszeit (Austastlücke) gelegt werden kann, oder währenddessen eine künstliche Austastung (Dunkelsteuerung des Bildschirmes) eingefügt wird. Bei der Audioübertragung, welche einen nichtperiodischen SignalflüS darstellt, würde sich eine derartige Unterbrechung jedoch sehr störend auswirken.With different video recording systems (e.g. the VCR system with two video heads without switching the video heads or the LVR system using a fixed magnetic head for image and sound recording in the longitudinal direction of the recording tape), a signal gap pits, which the image viewing does not bother, since they are either placed in the "non-active" image transmission time (blanking interval) or during which an artificial blanking (blanking of the screen) is inserted. at the audio transmission, which represents a non-periodic signal flow, would suffer from such an interruption however, have a very disruptive effect.
Aus den »Rundfunktechnischen Mitteilungen«, Jahrgang 21 (1977), Heft 2, Seiten 68 bis 76, weiche sich auf die digitalen Zeitbasiskorrektoren in der Viocotechnik beziehen, ist es ferner bekannt, den Zeitfehlerausgleich während der Wiedergabe vorzusehen. Der dort verwendete digitale Pufferspeicher ist in Form von (5) einzelnen Speichern für eine Fernsehzeile dargestellt, an deren Eingang ein Demultiplexer angeordnet ist Darüber hinaus erfolgt eine Umwandlung von Frequenz- und Bitdaten, und pro Speicherzeile ist ein Multiplexer vorgesehen. Bei dieser bekannten und lediglich eine Speicheranordnung im Zusammenhang mit einer digitalen Zeitfehlerkorrektur betreffenden Anordnung erfolgt das Einschreiben mit zeitfehlerbehaftetem Takt, während mit einem konstanten Takt ausgelesen wird.From the "Rundfunktechnische Mitteilungen", year 21 (1977), issue 2, pages 68 to 76, softens the digital time base correctors in Viocotechnik it is also known to use timing error compensation to be provided during playback. The digital buffer memory used there is in the form of (5) shown individual memories for a television line, at the input of a demultiplexer is arranged In addition, frequency and bit data are converted, and there is one per memory line Multiplexer provided. In this known and only one memory arrangement in connection with an arrangement relating to digital time error correction, the writing takes place with a time error-prone arrangement Clock, while reading out with a constant clock.
Bei dem oben beschriebenen, bekannten Verfahren gemäß BBC Research Department Report 1969/35 wird zwar eine Komprimierung der Signale vorgenommen, jedoch geschieht dies zum Zwecke der Einfügung von zusätzlichen Daten in redundante Stellen. Dies weist den Nachteil auf, daß wenig Information komprimiert werden kann.In the above-described, known method according to the BBC Research Department Report 1969/35 Although the signals are compressed, this is done for the purpose of inserting additional data in redundant places. This indicates has the disadvantage that little information can be compressed.
Aus der DE-OS 27 07 435 ist ein Verfahren und eine Einrichtung zur Aufzeichnung und Wiedergabe impulscodierter Informationen, insbesondere digitalisierte analoge auciiofrequente Signale, bekannt, wobei das Ton-PCM-Signal mit simulierten Zeilen- und Bildsynchronsignalen kombiniert wird, so daß aufeinanderfolgende simulierte Bildsynchronsignale ein Teilbild aus impulscodierter Information bilden und die kombinierten Synchronsignale und die impulscodierte Information in aufeinanderfolgenden Spuren auf dem Aufzeichnungsträger aufgezeichnet werden. Die PCM-Information wird demnach in das erzeugte Video-Bildsignal integriert, so daß am Ausgang ein nachgeahmtes Fernsehbildsignal zur Verfügung steht, das mit einem normalen TV-Signal vergleichbar ist und mit einem Videorecorder aufgezeichnet werden kann. Bei der Wiedergabe wird aus dem nachgeahmten Originalfernsehbildsignal wieder ein Stereotonsignal gewonnen, das verstärkt und über Lautsprecher wiedergegeben wird. Bei diesem bekannten System ist jedoch ein Speicher mit wahlfreiem Zugriff (RAM) verwendet, der eine aufwendige und teure Speicheranordnung und Speichersteuerung erfordert. Da der Einschreibe- und Auslesetakt sich in der Frequenz unterscheiden, kann es zu Überschneidungen von Auslesen und Einschreiben und somit zu Bitfehlern bei der Übertragung kommen, wobei die Taktierung durch eine Adressierung erfolgt. Bei der bekannten Einrichtung gemäß DE-OS 27 07 435, bei der auch ein Zeitfehlerausgleich erfolgt, müssen jedoch ungeradzahlige und geradzahlige Teilbilder vorgesehen werden.From DE-OS 27 07 435 a method and a device for recording and playback is pulse-coded Information, in particular digitized analog audio-frequency signals, is known, with the Sound PCM signal is combined with simulated line and frame sync signals, so that successive Simulated image sync signals form a partial image from pulse-coded information and the combined Synchronous signals and the pulse-coded information in successive tracks on the record carrier to be recorded. The PCM information is accordingly incorporated into the generated video image signal integrated so that a simulated television image signal is available at the output, which with a is comparable to a normal TV signal and can be recorded with a video recorder. In the Playback, a stereo sound signal is recovered from the simulated original television image signal amplified and reproduced through loudspeakers. In this known system, however, there is a memory uses random access (RAM) which is a complex and expensive memory array and Memory control required. Since the writing and reading clocks differ in frequency, it can there are overlaps between reading and writing and thus bit errors during transmission, the clocking is done by addressing. In the known device according to DE-OS 27 07 435, in which a time error compensation also takes place, however, odd-numbered and even-numbered fields must be provided will.
Der Erfindung liegt die Aufgabe zugrunde, für eine vereinfachte Verarbeitung von digitalisierten und später wiederzugebenden Analogsignalen ein Verfahren und eine Schaltungsanordnung anzugeben, welche eine sehr einfache und billige und zugleich zuverlässige Speicheranordnung und Speichersteuerung vorsehen, wobei die komprimierten Digitalsignale in die freien Informationsiücken von Videosignalen eingeschoben oder anstelle von Fernsehsignalen übertragen bzw. aufgezeichnet und wiedergegeben werden.The invention is based on the object for a simplified processing of digitized and later to be reproduced analog signals to specify a method and a circuit arrangement, which a provide very simple and cheap and at the same time reliable memory arrangement and memory control, whereby the compressed digital signals inserted into the free information gaps of video signals or instead transmitted or recorded and reproduced by television signals.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöstThis object is achieved according to the invention by what is stated in the characterizing part of claim 1 Features solved
Eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens :v*wie vorteilhafte Weiterbildungen der erfindungsgemäße:,Schaltungsanordnung sind in den Unteransprüchen angegeben.A circuit arrangement for carrying out the method according to the invention: v * and advantageous developments of the circuit arrangement according to the invention are specified in the subclaims.
Beim Verfahren gemäß der Erfindung wird eine Komprimierung der seriellen Datensignale vorgenommen, um redundante Stellen zu erhalten. Die erfindungsgemäße Schaltungsanordnung, mit welcher die stetige Information bei »Aufnahme« zeitkomprimiert bzw. bei der »Wiedergabe« dekomprimiert wird, zeichnet sich aus durch einfachen und billigen Aufbau. Insbesondere kann die Steuerlogik sehr einfach aufgebaut werden; d. h. die Gleichzeitigkeit von Auslesen und Einschreiben ergibt eine einfache Speicheransteuerung, wobei die Dateneingänge und Datenausgänge nur durch die Taktleitungen gesteuert werden. Darüber hinaus, sofern die Unterbrechungen eine Millisekunde nicht überschreiten, können sehr einfache dynamische Schieberegister bzw. auch analoge CCD-Anordnungen verwendet werden. Neben der durch die erfindungsgemäße Schaltungsanordnung gegebenen Einfachheit erweist sich bei der Erfindung auch noch als vorteilhaft die gleichzeitig bestehende Möglichkeit einer digitalen Korrektur von Zeitbasisfehlern bei Videorecordern sowie das Erreichen verbesserter Werte bei Verwendung von Videorecordern mit systembedingten Signallücken. In the method according to the invention, the serial data signals are compressed, to get redundant places. The circuit arrangement according to the invention, with which the continuous Information is time-compressed during "recording" or decompressed during "playback" due to its simple and cheap structure. In particular, the control logic can be set up very simply; d. H. the simultaneity of reading and writing results in a simple memory control, whereby the Data inputs and data outputs can only be controlled by the clock lines. In addition, provided the interruptions do not exceed a millisecond, very simple dynamic shift registers can or analog CCD arrangements can also be used. In addition to the inventive Circuit arrangement given simplicity also proves to be advantageous in the invention at the same time there is the possibility of digital correction of time base errors in video recorders as well as the achievement of improved values when using video recorders with system-related signal gaps.
Ein weiterer Vorteil ist, daß beim Auslesen der Information aus dem Speicher (Videorecorder) dieselbe Anordnung zur Beseitigung der zeitfehlerbedingten Verschiebungen der Bitmuster dienen kann.Another advantage is that the same information is read out from the memory (video recorder) Arrangement can be used to eliminate the time error-related shifts in the bit pattern.
Ein erfindungsgemlßer sehr einfacher Schaltungsaufbau, der auch eventuelle Wartungsarbeiten erleichtere, ergibt sich auch dann, wenn nur Teilbilder mit ganzzahligcr Zeilenzahl vorgesehen sind und die Phasenlage für jedes Teilbild praktisch gleich ist; somit ist hierbei nur ein ganzzahliges Verhältnis gegeben. Auch ist die erfindungsgemäße Schaltungsanordnung in ihrem Aufbau dadurch einfach, daß keine dem Originalvideosignal entsprechende Synchr^nimpulse noiwendig sind.A very simple circuit structure according to the invention, which also facilitate any maintenance work, also results if only partial images with integer Number of lines are provided and the phase position is practically the same for each partial image; so here is only given an integer ratio. The circuit arrangement according to the invention is also in its structure simply because no synchronizing pulses corresponding to the original video signal are necessary.
Weitere Vorteile und Einzelheiten der Erfindung werden im folgenden anhand eines Ausführungsbeispieles in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigtFurther advantages and details of the invention are given below with the aid of an exemplary embodiment shown in the drawing and explained in more detail in the following description. It shows
F i g. 1 ein Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung zur Aufzeichnung von Analogsignalen in digitaler Form auf einem Aufzeichnungsgerät und zur Erläuterung des erfindungsgemäßen Verfahrens. F i g. 1 shows a block diagram of a circuit arrangement according to the invention for recording analog signals in digital form on a recording device and for explaining the method according to the invention.
F i g. 2 ein Blockschaltbild über die Erzeugung und Verkopptung zweier in der Schaltungsanordnung gemäß F i g. 1 vorgesehener Takte,F i g. 2 shows a block diagram of the generation and coupling of two in the circuit arrangement according to FIG. 1 planned cycle,
F i g. 3 ein Impulsdiagramm des Rahmenimpulses und Datenflusses für die Übertragungsstrecke gemäß der Erfindung,F i g. 3 shows a pulse diagram of the frame pulse and data flow for the transmission link according to FIG Invention,
Fig.4 ein Blockschaltbild einer Logiksteuerung für die Schaltungsanordnung nach F ι g. 1 gemäß der Erfindung und4 shows a block diagram of a logic control for the circuit arrangement according to FIG. 1 according to the invention and
F i g. 5 ein Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung zur Wiedergabe der in digitaler Form auf einem Aufzeichnungsgerät aufgezeichneten Analogsignale gemäß dem mit Fig. 1 erläuterten Verfahren.F i g. 5 is a block diagram of a circuit arrangement according to the invention for reproducing the digital Form of analog signals recorded on a recording device according to that explained with FIG. 1 Procedure.
Einander entsprechende Teile sind in den Figuren mit gleichen Bezugszeichen versehen.Corresponding parts are provided with the same reference symbols in the figures.
Gemäß der in Fig. 1 dargestellten Schaltungsanordnung für die Aufzeichnung (»Aufnahme«) von Analogsignalen in digitaler Form, beispielsweise auf einen Videorecorder, werden die mit Abtast- und Halteschaltungen 7 bzw. 8 festgehaltenen momentanen Amplituden der Signale, welche vorher noch über zugehörige Eingänge EK 1 bzw. EK 2 für den jeweiligen Ubertragungskanal Eingangsverstärker 3 bzw. 4 und mit diesen verbundene Tiefpässe 5 bzw. 6 durchlaufen haben, in Analog-Digital-Umsetzern 9 bzw. 10 (ADU) quantisiert (sukzessive Approximation), wobei der jeweilige Analog-Digital-Umsetzer 9 bzw. 10 über einen Eingang E1 bzw. E 2 und einen Ausgang A 1 bzw. A 2(CC) mit dem jeweilig zugehörigen Abtast- und Haltekreis 7 bzw. 8 verbunden ist. Die Bitmuster werden durch »Parallel-Ein/Serie!l-Aus«-Umsetzer-Schieberegister 11, 12, 13 (PSU) als kontinuierlicher Datenfluß bereitgestellt. Der Parallel-Serieli-Umsetzer 11 bzw. 12 ist über acht Dateneingänge mit entsprechenden Ausgängen A 3 bis A 10 bzw. A 19 bis .4 26 des Analog-Digital-Umsetzers 9 bzw. 10 für eine parallele Übertragung verbunden. Ausgänge .All bis .4 14 bzw. A 15 bis A 18 des Analog-Digital-Umsetzers 9 bzw. 10 sind mit entsprechenden Eingängen des Parallel-Seriell-Umsetzers 13 verschaltet, welcher seinerseits mit den Parallel-Seriell-Umsetzern 11 und 12 ausgangsseitig seriell verbunden ist. Das am Ausgang des Parallel-Seriell-Umsetzers 11 abgegebene, serielle Digitalsigna! kann eventuell codiert oder mit Kennbits versehen werden (Fehlererkennung), was in einer Einriciitung 14 ?ur Kennbiterzeugung bzw. Codierung erfolgen kann. Der Ausgang der Einrichtung 14 ist im Ausführungsbeispiel nach Fig. 1 mit dem jeweiligen Eingang von acht Ausgleichs-Schieberegistern (Speicherzeilen) 151 bis 158 einer Speicheranordnung 15 verbunden, deren Ausgänge wiederum an entsprechende Eingänge eines Multiplexers 16 (MPX) geschaltet sind, welcher in diesem Ausführungsbeispiel acht Eingänge und einen Ausgang aufweist Die Speicheranordnung 15 ist beim Ausfuhrungsbeispiel als Schieberegister mit getrennten Taktzuführungen und beliebiger Länge vorgesehen, um für den Einschreibe- und Auslesetakt eine getrennte Taktzuführung zu erreichen. Der Ausgang des Multiplexer; 16 ist mit einem Eingang eines Mischers 17 verbünde i, während ein anderer Eingang des Mischers 17 mit oem Ausgang einer Einrichtung 18 zur Synchronimpulserzeugung (Kennschaitung für Wort- und Rahmenkennung) verbunden ist Am Ausgang A 28 des Mischers 17 steht der Datenfluß für das Aufzeichnungsgerät zur Verfügung.According to the circuit arrangement shown in FIG. 1 for the recording ("recording") of analog signals in digital form, for example on a video recorder, the instantaneous amplitudes of the signals recorded with sample and hold circuits 7 and 8, which were previously transmitted via associated inputs EK 1 or EK 2 for the respective transmission channel input amplifier 3 or 4 and associated low-pass filters 5 or 6, quantized in analog-to-digital converters 9 or 10 (ADC) (successive approximation), the respective analog -Digital converter 9 or 10 via an input E 1 or E 2 and an output A 1 or A 2 (CC) is connected to the respective associated sample and hold circuit 7 and 8, respectively. The bit patterns are provided by "parallel in / series! L-out" converter shift registers 11, 12, 13 (PSU) as a continuous data flow. The parallel-serial converter 11 or 12 is connected via eight data inputs to corresponding outputs A 3 to A 10 or A 19 to .4 26 of the analog-digital converter 9 or 10 for parallel transmission. Outputs .All to .4 14 or A 15 to A 18 of the analog-digital converter 9 or 10 are connected to corresponding inputs of the parallel-serial converter 13, which in turn is connected to the parallel-serial converters 11 and 12 on the output side connected in series. The serial digital signal emitted at the output of the parallel-serial converter 11! can possibly be coded or provided with identification bits (error detection), which can take place in a device 14 for identification bit generation or coding. In the exemplary embodiment according to FIG. 1, the output of the device 14 is connected to the respective input of eight equalizing shift registers (memory rows) 151 to 158 of a memory arrangement 15, the outputs of which are in turn connected to corresponding inputs of a multiplexer 16 (MPX), which in this The exemplary embodiment has eight inputs and one output. In the exemplary embodiment, the memory arrangement 15 is provided as a shift register with separate clock feeds and any length in order to achieve a separate clock feed for the write and read clocks. The output of the multiplexer; 16 is connected to one input of a mixer 17, while another input of the mixer 17 is connected to the output of a device 18 for synchronizing pulse generation (identification for word and frame identification). The data flow for the recording device is available at output A 28 of mixer 17 Disposal.
Die Befehle für die Abtast- und Haiteschalhingen 7,8, die Analog-Digital-Umsetzer 9, 10, die Parallel-Seriell-Umsetzung in den Parallel-Seriell-Umsetzern 11 bis 13 sowie der Einschreibetakt für die Ausgleichs-Schieberegister 151 bis 158 werden von einem Takt Tl abgeleitet. Ein Takt TlI ist als Auslesetakt für den »Ausgleich« vorgesehen. Der Datenfluß wie auch der jeweilige Takt der Schieberegister 151 bis 158 werden von einer Logiksteuerschaltung 20 gesteuert, die in F i g. 4 näher dargestellt ist. Die Umschaltesteuerung erfolgt dabei durch einen Einschreibezähler und einen Auslesezähler, die genauso viel Zählkapazität aufweisen, wie Speicherstellen im zugehörigen einzelnen »Ausgleichsregister« vorhanden sind. Die Steuerung der Takte C\ad und SC (ADU)sowie P/Sund C/,(PSU)der Analog-Digital-Umsetzer 9 und 10 bzw. Parallel-Serieli-Umsetzer 11 bis 13 und des Setzimpulses 5 für die Logiksteuerschaltung 20 erfolgt durch eine Logiksteuerschaltung 21 für die ebengenannten Umsetzer und Schaltung, welchen über jeweilige Eingänge die Takte TI und ΓΙΙ sowie eine 50-Hz-Taktfrequenz zugeführt werden. Ein Ausgang A 27 für die Rahmenkcimüng ist mit dem zugehörigen, entsprechenden Eingang der Logiksteuerschaltung 20 verbunden.The commands for the scanning and holding circuits 7, 8, the analog-to-digital converters 9, 10, the parallel-to-serial conversion in the parallel-to-serial converters 11 to 13 and the write clock for the equalizing shift registers 151 to 158 are performed derived from a clock Tl. A clock TlI is provided as a read-out clock for the "compensation". The data flow as well as the respective clock of the shift registers 151 to 158 are controlled by a logic control circuit 20, which is shown in FIG. 4 is shown in more detail. The switchover is controlled by a write-in counter and a read-out counter, which have as much counting capacity as there are storage locations in the associated individual "compensation register". The control of the clocks C \ ad and SC (ADU) and P / Sund C /, (PSU) of the analog-digital converter 9 and 10 or parallel-serial converter 11 to 13 and the set pulse 5 for the logic control circuit 20 takes place by a logic control circuit 21 for the converters and circuits just mentioned, to which the clocks TI and ΓΙΙ and a 50 Hz clock frequency are fed via respective inputs. An output A 27 for the frame control is connected to the associated, corresponding input of the logic control circuit 20.
Im folgenden wird die Wirkungsweise der Schaltungsanordnung nach der Erfindung näher erläutert:
Mit dem Beginn einer Periode (z. B. 20 msec) wird beispielsweise in die erste Speicherzeile (»Ausgleichsregister«)
151 mit dem Takt TI eingeschrieben.Gleichzeitig wird aus dem zweiten »Ausgleichsregister« 152 mit
einem höi«ren Takt T Il ausgelesen. Das zweite
Register 152 wird also schneller ausgelesen (leer) als das erste Register 151 eingeschrieben (voll) wird. Ist nun ein
Register voll bzw. ein Register leer, so wird der Einschreibetakt bzw. Auslesetakt auf cias nächste Register
umgeschaltet Mit dem Umschalten des Auslesetaktes wird auch der Datenfluß in einem Datenselektor
gesteuert. Der Auslesetakt ist um den Betrag schneller, der erforderlich ist, um bei einem periodischen Ablauf
gerade solange zum Erreichen des Ausgangszustandes unterbrochen werden zu können. Die Periodizität wird
durch einen Rahmenimpuls von 50 Hz gesteuert. Nach Bedarf können dann Kennbits (Sync-Impulse) mittels
der Einrichtung 18 zwischengeschoben werden, welche unter Umständen auch einen anderen Pegel aufweisen
können. Diese Information wird dann direkt oder nach Pegelanpassung dem Videorecorder zugeleitetThe mode of operation of the circuit arrangement according to the invention is explained in more detail below:
At the beginning of a period (e.g. 20 msec), for example, the first memory line ("compensation register") 151 is written with the clock TI. At the same time, the second "compensation register" 152 is read with a higher clock TII. The second register 152 is read out (empty) faster than the first register 151 is written in (full). If a register is now full or a register is empty, the write clock or read clock is switched to the next register. When the read clock is switched, the data flow in a data selector is also controlled. The readout cycle is faster by the amount that is required to be able to be interrupted in a periodic process just long enough to reach the initial state. The periodicity is controlled by a frame pulse of 50 Hz. If necessary, identifier bits (sync pulses) can then be inserted by means of the device 18, which, under certain circumstances, can also have a different level. This information is then sent to the video recorder either directly or after adjusting the level
Um die Taktfrequenzen miteinander zu verkoppeln, kann die aus der Mischung der beiden Takte Π und TU entstehende Differenzfrequenz mit einer aus dem Takt T I durch Teilung gewonnenen Frequenz verglichen werden und mit der Phasenabweichung die Phase/Frequenz des Taktes ΓΙΙ nachgesteuert werden bzw. durch einen geeigneten Teiler können beide Takte von einer gemeinsamen Frequenz abgeleitet werden. Ein Blockschaltbild für die eben geschilderte Erzeugung und Verkopplung der beiden Takte TI und TII ist in F i g. 2In order to couple the clock frequencies with one another, the mixture of the two clocks Π and TU resulting difference frequency compared with a frequency obtained from the clock T I by division and with the phase deviation, the phase / frequency of the clock ΓΙΙ can be readjusted or through Using a suitable divider, both clocks can be derived from a common frequency. A block diagram for the generation and coupling of the two clocks TI and TII just described, FIG. 2
dargestellt Hierin wird der in einem Taktgeber 22 (z. B. einem Quarz) erzeugte Takt Ti der Frequenz 1,4592 MHz einem Teiler 23 mit dem Teilungsverhältnis 19:1 zugeführt, dessen Ausgang mit dem einen Eingang eines Phasendiskriminators 24 verbunden ist Der andere Eingang des Phasendiskriminators 24 ist mit einem Filter 25 verbunden, während der Ausgang des Phasendiskriminators 24 über einen Tiefpaß 26 einem spannungsgesteuerten Oszillator 27 (VCO) mit der Ausgangsfrequenz 1,536 MHz zugeführt ist Der Ausgang (Takt TH) des spannungsgesteuerten Oszillators 27 ist zum einen auf einen Teiler 29 zur Ableitung der Frequenz 50 Hz, wobei gleichzeitig die notwendige Frequenz von 16 kHz erzeugt wird, zum anderen aufThis is shown in a clock generator 22 (z. B. a quartz) generated clock Ti of the frequency 1.4592 MHz a divider 23 with the division ratio 19: 1 fed, the output of which is connected to one input of a phase discriminator 24 The other The input of the phase discriminator 24 is connected to a filter 25, while the output of the Phase discriminator 24 via a low-pass filter 26 to a voltage-controlled oscillator 27 (VCO) with the The output frequency is 1.536 MHz. The output (clock TH) of the voltage controlled oscillator 27 is on the one hand on a divider 29 for deriving the frequency 50 Hz, while at the same time the necessary Frequency of 16 kHz is generated, on the other
den einen Eingang eines Mischers 28 geführt, dessen anderem Eingang der Takt TI zugeführt wird. Die aus der Mischung der beiden Takte TI und TII am Ausgang des Mischers 28 entstehende Differenzfrequenz wird auf das Filter 25 gegeben.one input of a mixer 28, the other input of which the clock TI is fed. From the mixture of the two clocks TI and TII at the output of the mixer 28 resulting difference frequency is on the filter 25 given.
Taktfrequenzen, Speicherlänge und Ausgleichslücke:
Die Dimensionierung von Taktfrequenz, Speicherlättge und Ausgleichslücke ist je nach Anwendungsfall unterschiedlich, jedoch für einige Werte typisch.
Clock frequencies, memory length and compensation gap:
The dimensioning of the clock frequency, memory space and compensation gap varies depending on the application, but is typical for some values.
Die Signallücke, das sogenannte »gap«, beträgt ca. 1 msec innerhalb einer Periode von 20 msec, was einen Wert von 5% innerhalb einer Periode darstellt.The signal gap, the so-called »gap«, is approx. 1 msec within a period of 20 msec, which is a Represents a value of 5% within a period.
Bei einer Stereoübertragung mit 12-Bit-Quantisierung und 4 Kennbits, was 16 Bit darstellt, ergeben sich 32 Bit-Wörter. Bei einer niederfrequenten Übertragung mit einer Frequenz von beispielsweise f = 20 kHz, wird eine Abtastfrequenz größer 40 kHz gewählt.A stereo transmission with 12-bit quantization and 4 identification bits, which represents 16 bits, results in 32-bit words. In the case of a low-frequency transmission with a frequency of, for example, f = 20 kHz, a sampling frequency greater than 40 kHz is selected.
Da andererseits für die Ansteuerungsautomatik im Videorecorder eine Tastung mit Η-Impulsen vorteilhaft ist, soll das Signal in zeilenähnliche Intervalle gegliedert werden. Ein Offset zwischen der Zeilenperiode und der 20-msec-Periode ist nicht notwendig. Es ist auch nicht notwendig, die im Fernsehen übliche Zahl der Zeilen pro Vollbild (40 msec) mit 625 Zeilen einzuhalten. Es wird deshalb eine Einteilung von der 20-msec-Periode in eine 320-»Zeilen«-Periode (je 62,5 \isec; 16 kHz) gewählt, wobei sich in 19 msec 304 »aktive Zeilen« (mit Ton-PCM), und 16 »nicht-aktive Zeilen« (nur Sync-Impulse) ergeben. Damit muß die anfallende Information für die Aufzeichnung in 304 Abschnitte unterteilt werden, jeder mit z. B. drei 32-Bit-Gruppen. Diese 304 »Zeilen« werden in 19 msec übertragen. Dieselbe Bit-Anzahl soll in 20 msec vom Analog-Digital-Umsetzer auch anfallen. Damit ergibt sich:On the other hand, since keying with Η pulses is advantageous for the automatic control in the video recorder, the signal should be divided into line-like intervals. An offset between the line period and the 20 msec period is not necessary. It is also not necessary to adhere to the usual number of lines per frame (40 msec) with 625 lines in television. A division of the 20 msec period into a 320 "line" period (each 62.5 \ isec; 16 kHz) is therefore chosen, with 304 "active lines" (with sound PCM) in 19 msec. , and 16 "non-active lines" (only sync pulses) result. Thus, the resulting information for the recording must be divided into 304 sections, each with z. B. three 32-bit groups. These 304 "lines" are transmitted in 19 msec. The same number of bits should also be generated by the analog-digital converter in 20 msec. This results in:
Takt TI: Einschreiben in SpeicherClock TI: writing into memory
50 χ 304 χ 3 χ 32 = 1 459 200 Bit/sec
(Hz)50 χ 304 χ 3 χ 32 = 1 459 200 bit / sec
(Hz)
Takt TII: Auslesen aus dem Speicher mit 1 msec Pause nach 19 msec Übertragung:Clock TII: Read out from the memory with 1 msec pause after 19 msec transmission:
50 χ 320 χ 3 χ 32 = 1 536 000 Bit/sec
(Hz)50 χ 320 χ 3 χ 32 = 1 536 000 bit / sec
(Hz)
Gespeichert werden müssen (während der 1 msec Übertragungspause innerhalb 20 msec):Must be saved (during the 1 msec transmission pause within 20 msec):
1459,2 Bit (1,4592 Mbit/sec χ 1 msec).
Bei Benutzung der üblichen 256 Bit-Speicher, weiche gemäß Ausführungsbeispiel nach F i g. 1 für die Register
151 bis 158 vorgesehen werden, ergeben sich1459.2 bits (1.4592 Mbit / sec χ 1 msec).
When using the usual 256 bit memory, soft according to the exemplary embodiment according to FIG. 1 for registers 151 to 158 result
1536 :256 = 6 Speicherzeilen.
Ferner gilt:1536: 256 = 6 memory lines.
The following also applies:
Frühestes Auslesen: 1 Speicherzeile nach dem Einschreiben(hier:256Bit). Earliest readout: 1 memory line after writing (here: 256Bit).
Spätestes Auslesen: 7 Speicherzeilen nach dem Einschreiben(hier: 1792 Bit).Latest readout: 7 memory lines after writing (here: 1792 bit).
Da andererseits in ein und dasselbe Register nicht zugleich gelesen und geschrieben werden kann, werden acht Speicherzeilen benötigtOn the other hand, since one and the same register cannot be read and written at the same time, eight lines of memory are required
Die Abtastfrequenz ergibt sich aus Takt TI:The sampling frequency results from clock TI:
1,4592 Mbit/sec : 32 Bit = 45,6 kHz.1.4592 Mbit / sec: 32 bit = 45.6 kHz.
Sie erfüllt also die obenerwähnte Forderung für die Abtastfrequenz.So it meets the above-mentioned requirement for the sampling frequency.
Die hier angeführten Zahlen stellen nur ein Beispiel dar, das bei anderen Voraussetzungen (andere »gap«- Zeiten, höhere Grenzfrequenz etc.) je nach Anwendungsfall abgeändert werden kann, wobei insbesondereThe figures given here are only an example that can be used for other conditions (other »gap« - Times, higher limit frequency, etc.) can be changed depending on the application, in particular
. die Speicherzeilenzahl nicht fest gegeben ist.. the number of memory lines is not fixed.
In Fig.3, welche ein Impulsdiagramm des Rahmenimpulses und Datenflusses am Ausgang A 28 zum Aufzeichnungsgerät darstellt, sind der Rahmenimpuls für eine Periode von 20 msec, entsprechend 30 720 Bit, und die in 19 msec übertragenen 304 »Zeilen« gemäß oben beschriebenem Zahlenbeispiel sowie der Datenfluß mit den einzelnen Bit-Gruppen angegeben.In FIG. 3, which shows a pulse diagram of the frame pulse and data flow at output A 28 to the recording device, the frame pulse for a period of 20 msec, corresponding to 30,720 bits, and the 304 "lines" transmitted in 19 msec according to the numerical example described above and the data flow is specified with the individual bit groups.
In F i g. 4, welche ein Blockschaltbild der Logiksteuerschaltung 20 gemäß Fig. 1 in ausführlicherer Darstellung zeigt, wird der Takt TI sowohl einem Teiler 30 mit dem Teilungsverhiiltnis 256 :1 als aach einem Demultiplexer 32 (1 auf S) zugeführt. Der Teiler 30 ist ausgangsseitig mit dem Eingang eines Teilers 31 mit dem Teilungsverhältnis 8 :1 und einem Eingang eines UND-Gliedes 38 verbunden. Die Ausgänge des Teilers 3i wiederum sind mit dem Demultiplexer 32 (De-MPX) verbunden. Die Ausgänge A 29 bis A 36 des Demultiplexers 32 führen zu den Taktleitungen an den Eingängen Tl bis T8 der Register 151 bis 158 gemäß F i g. 1. ·In Fig. 4, which shows a block diagram of the logic control circuit 20 according to FIG. 1 in more detail, the clock TI is fed both to a divider 30 with the division ratio 256: 1 and to a demultiplexer 32 (1 to S). On the output side, the divider 30 is connected to the input of a divider 31 with the division ratio 8: 1 and to an input of an AND element 38. The outputs of the divider 3i are in turn connected to the demultiplexer 32 (De-MPX). The outputs A 29 to A 36 of the demultiplexer 32 lead to the clock lines at the inputs T1 to T8 of the registers 151 to 158 according to FIG. 1. ·
Der Takt TII wird an den einen Eingang eines UND-Gliedes 33 g jgeben, dessen anderem Eingang der Impuls für den Rahmen zugeführt wird. Der Ausgang des UND-Gliedes 33 ist jeweils mit dem Eingang eines Teilers 34 mit dem Teilungsverhältnis 256:1, dem Eingang eines Demultiplexers 36 mit einem Eingang und acht Ausgängen verbunden, wobei der Ausgang des Teilers 34 am Eingang eines Teilers 35 mit dem Teilungsverhältnis 8 :1 und dem einen Eingang eines UND-Gliedes 39 liegt. Der Teiler 35 ist ausgangsseitig mit entsprechenden Eingängen des Demultiplexers 36 verbunden. Die Ausgänge A 37 bis A 44 des Demultiplexers 36 sind mit den jeweils um eins versetzten, entsprechenden Ausgängen Λ 29 bis Λ 36 des Demultiplexers 32 verbunden, d. h. der erste Ausgang A 37 des Demultiplexers 36 ist mit dem zweiten Ausgang A 30 des Demultiplexers 32, der zweite Ausgang A 38 desThe clock TII is given to one input of an AND gate 33 g j, the other input of which is supplied with the pulse for the frame. The output of the AND element 33 is connected to the input of a divider 34 with the division ratio 256: 1, the input of a demultiplexer 36 with one input and eight outputs, the output of the divider 34 at the input of a divider 35 with the division ratio 8 : 1 and one input of an AND gate 39 is located. The divider 35 is connected on the output side to corresponding inputs of the demultiplexer 36. The outputs A 37 to A 44 of the demultiplexer 36 are connected to the corresponding outputs Λ 29 to Λ 36 of the demultiplexer 32 offset by one, ie the first output A 37 of the demultiplexer 36 is connected to the second output A 30 of the demultiplexer 32, the second output A 38 des
«> Demultiplexers 36 mit dem dritten Ausgang Λ 31 de;.· Demultiplexers 32, usw. verbunden, während der letzte Ausgang A 44 des Demultiplexers 36 mit dem ersten Ausgang A 29 des Demultiplexers 32 verschaltet ist.«> Demultiplexer 36 with the third output Λ 31 de;. · Demultiplexer 32, etc. connected, while the last output A 44 of the demultiplexer 36 is connected to the first output A 29 of the demultiplexer 32.
Das jeweilige Potential für »Aufnahme« bzw.The respective potential for »admission« or
•»5 »Wiedergabe«-Funktion des Aufzeichnungsgerätes (Aufnahme: »H«, Wiedergabe: »L«) wird zum einen einem NEGATIONS-GIied 37 und zum anderen jeweils dem einen Eingang eines UND-Gliedes 39 bzw. eines NAND-Gliedes 45 zugeführt. Das umgekehrte "Signal am Ausgang des Gliedes 37 wird auf den anderen E'ngang des UND-Gliedes 38 gegeben, dessen Ausgang mit dem einen Eingang eines ODER-Gliedes 40 verbunden ist, während der andere Eingang des ODER-Gliedes 40 mit dem Ausgang des UND-Gliedes 39 verbunden ist Der Ausgang des ODER-Gliedes 40 liegt am Eingang eines Teilers 41 mit dem Teilungsverhältnis 8:1, dessen Ausgänge A 45 und Λ 46 zu den entsprechenden und zugehörigen Adreßleitungen an ; den Eingängen E 45 und £"46 des Multiplexers 16 ; führen. Der Ausgang A 47 des Teilers 41 liegt über ein UND-Glied 42 (anderer Eingang: Ausgangssignal W' des NEGATIONS-Gliedes 37) und ein NAND-Glied 43 (anderer Eingang: Eingangssignal Λ'des UND-Gliedes 39) sowie über ein ODER-Glied 44, dessen Eingänge mit• "5" Playback "function of the recording device (recording:" H ", playback:" L ") is used on the one hand to a NEGATION element 37 and on the other hand to one input of an AND element 39 or a NAND element 45 fed. The reverse "signal at the output of the element 37 is given to the other input of the AND element 38, the output of which is connected to one input of an OR element 40, while the other input of the OR element 40 is connected to the output of the AND gate 39 is connected The output of the OR gate 40 is at the input of a divider 41 with the division ratio 8: 1, the outputs A 45 and Λ 46 to the corresponding and associated address lines ; the inputs E 45 and £ "46 of the Multiplexer 16; to lead. The output A 47 of the divider 41 is via an AND element 42 (other input: output signal W 'of the NEGATION element 37) and a NAND element 43 (other input: input signal Λ' of the AND element 39) and an OR -Glange 44, whose inputs with
»5 den Ausgängen der Glieder 42 bzw. 43 verbunden sind, an der zugehörigen Adreßleitung am Eingang £47 des Multiplexers 16. Das Steuersignal S für die Logiksteuerschaltung 20 wird gemäß F i g. 4 den Teilern 30,31, 34,»5 are connected to the outputs of links 42 and 43, on the associated address line at the input £ 47 of the multiplexer 16. The control signal S for the logic control circuit 20 is shown in FIG. 4 the divisors 30,31, 34,
toto
35 und 41 zugeführt, während dem anderen Eingang des NAND-Gliedes 45 der negierte Impuls für den Rahmen zugeführt wird. Das NAND-Glied 45 gibt an seinem Ausgang das Signal ST ab, welches dem zugehörigen Signaleingang am Multiplexer 16 zugeführt wird.35 and 41 are supplied, while the other input of the NAND gate 45 is supplied with the negated pulse for the frame. At its output, the NAND element 45 emits the signal ST , which is fed to the associated signal input on the multiplexer 16.
Bei der gemäß F i g. 5 dargestellten Schaltungsanordnung, weiche sich auf die Wiedergabe der in digitaler Form mittels des Aufzeichnungsgerätes aufgezeichneten Analogsignale bezieht, werden über die in jeder Bit-Gruppe vorhandenen Kennbits die Taktfrequenz Tl zum Einschreiben in die Speicherzellen 151 bis 158 (mit Pause) gewonnen, die Daten mit konstanter Geschwindigkeit (beispielsweise durch einen Quarz und eine PLL-Schaltung mit langer Zeitkonstante) ausgelesen und über eine Seriell-Ein/Parallel-Aus-Umsetzung einer Digital-Analog-Umsetzer-Schaltung zugeführt. Bei Drop-outs bzw. Bitfehlern kann über eine Kennschaltung die Seriell-Parallel-Umsetzungsschaltung so gesteuert werden, daß am Ausgang der Digital-Analog-Umsetzer-Schaltung entweder der alte Analogwert gespeichert wird, oder als neue Analogspannung eine dem Mittelwert entsprechende Spannung erscheint. Benutzt man die letztere Möglichkeit, so läßt sich mit einer einfachen monostabilen Kippschaltung eine digitale Lautstärkeregelung erreichen. Eine nachfolgende Tiefpaßschaltung befreit die Analogspannung von Taktresten, so daß das Signal über Ausgänge für die jeweiligen Kanäle 1 und 2 auf einen Verstärker geleitet werden kann.In the case of FIG. 5 illustrated circuit arrangement, which focuses on the reproduction of the digital Form analog signals recorded by means of the recording device are referred to in each Bit group existing identification bits the clock frequency Tl for writing in the memory cells 151 to 158 (with Pause), the data is obtained at a constant speed (for example through a quartz and a PLL circuit with long time constant) and read out via a serial on / parallel off conversion of a Digital-to-analog converter circuit supplied. In the event of drop-outs or bit errors, an identification circuit can be used the serial-parallel conversion circuit can be controlled so that at the output of the digital-to-analog converter circuit either the old analog value is saved, or as a new analog voltage voltage corresponding to the mean value appears. If you use the latter option, you can use A simple monostable toggle switch can achieve digital volume control. A subsequent Low-pass circuit frees the analog voltage from clock residues, so that the signal via outputs for the respective channels 1 and 2 can be routed to an amplifier.
Gemäß der Schaltungsanordnung nach F i g. 5 ist für die »Wiedergabe« ein Eingang £3 für die vom Aufzeichnungsmedium ankommenden Signale vorgesehen, welche einem Amplitudensieb 47 zugeführt werden. Das Amplitudensieb 47 ist zum einen ausgangsseitig mit dem Eingang einer Einrichtung 48 zur Datenaufbereitung und Pegelanpassung, zum anderen jeweils mit dem Eingang zweier PLL-Schaltungen für den Zeitfehlerausgleich, bestehend aus einem Phasesdiskriminator 49 bzw. 50, einem Tiefpaß 51 bzw. 52, einem spannungsgesteuerten Oszillator (VCO) 53 für den Takt TII bzw. 54 für den Takt TI und einem Teiler 55 mit dem Teilungsverhältnis 96 :1 bzw. 56 mit dem Teilungsverhältnis 29 184 :1, verbunden, wobei oie Erzeugung des Taktes TI mittels einer Phasenregelschleife mit großer Zeitkonstante vorgenommen wird. Der Teiler 55 bzw. 56 ist seinerseits mit dem Phasendiskriminator 49 bzw. 50 verbunden. Zwischen dem Oszillator 53 und dem Teiler 55 wird der Takt TU abgegriffen, während zwischen dem Oszillator 54 und dem Teiler 56 der Takt TI abgegriffen wird.According to the circuit arrangement according to FIG. 5 is an input £ 3 for the from Recording medium incoming signals provided, which are fed to an amplitude filter 47. The amplitude filter 47 is on the one hand the output side with the input of a device 48 for data processing and level adjustment, on the other hand each with the input of two PLL circuits for time error compensation, consisting of a phase discriminator 49 or 50, a low-pass filter 51 or 52, a voltage-controlled one Oscillator (VCO) 53 for the clock TII or 54 for the clock TI and a divider 55 with the Division ratio 96: 1 or 56 with the division ratio 29 184: 1, where oie generation of the Clock TI is made by means of a phase locked loop with a large time constant. The divider 55 resp. 56 is in turn connected to the phase discriminator 49 or 50. Between the oscillator 53 and the Divider 55, the clock TU is tapped, while between the oscillator 54 and the divider 56, the clock TI is tapped.
Der Ausgang der Einrichtung 48 ist mit dem Eingang der Speicherzeile 151 bis 158 verbui.den, während der
Ausgang des Multiplexers 16 mit dem Eingang eines Schieberegisters 57 (SR) verbunden ist Das Ausgangssignal
des Schieberegisters 57 wird t nem (8-Bit)Schieberegister
58 zugeführt, welches mit einem, mit einem weiteren Schieberegister 60 verbundenen Schieberegister
59 verbunden ist Die Schieberegister 58,59 und 60, welche jeweils einen Zwischenspeicher aufweisen, sind
als Serien-Parallel-Umsetzer (SPU) mit automatischem
Fehlerausgleich vorgesehen, wobei der Serien-Parallel-Umsetzer 58 bzw. 60 mit acht Ausgängen mit
entsprechenden Eingängen eines Digital-Analog-Umsetzers 61 bzw. 62 verbunden rt, während der
Serien-Paraüei-Umsetzer 59 ausgang iseitig mit jeweils
4 entsprechenden Eingängen der Digital-Analog-Umsetzer 6t bis 62 verbunden ist Ober einen Tiefpaß 63
bzw. 6s? ist der Ausgang des Digital-Analog-Umsetzers 61 bzw. 62 mit dem Ausgang A 45 bzw. A 46 des
Tiefpasses 63 bz\». 64 für den jeweiligen Übertragungskanal verbunden.
Ergänzend sei noch erwähnt, daß am Ausgang des (8 auf 1) Multiplexers 16 gemäß F i g, 5 ein Impulssignal D
abgegriffen wird, welches zusammen mit den Takten TI, TII und 50 Hz einer Einrichtung 67 für die Erzeugung
des Rahmenimpulses RAHMENund eines Strobeimpulses
STR zugeführt wird. Mit »20« ist wieder die Logiksteuerschaltung gemäß F i g. 1 bezeichnet.The output of device 48 is connected to the input of memory line 151 to 158, while the output of multiplexer 16 is connected to the input of a shift register 57 (SR) which is connected to a shift register 59 connected to a further shift register 60 Converter 58 or 60 with eight outputs connected to corresponding inputs of a digital-to-analog converter 61 or 62, while the serial-to-par converter 59 is connected on the output side to 4 corresponding inputs of the digital-to-analog converter 6t to 62 is over a low-pass filter 63 or 6 s ? is the output of the digital-to-analog converter 61 or 62 with the output A 45 or A 46 of the low-pass filter 63 or ". 64 connected for the respective transmission channel.
In addition it should be mentioned that the (8 to 1) multiplexer 16 ig according F, 5 a pulse signal is taken D at the output of which together with the clocks TI, TII and 50 Hz of a device 67 for generating the frame pulse frame and a strobe pulse STR is fed. With "20" the logic control circuit according to FIG. 1 referred to.
Ferner werden bei der »Wiedergabe« die Speicherzeilen der Speicheranordnung 15 in analoger, jedoch umgekehrter Weise wie bei der »Aufnahme« eingeschrieben bzw. ausgelesen, und zwar nach vorheriger Taktrückgewinnung der jeweiligen Takte.In addition, the memory lines the memory arrangement 15 is written in an analogous, but reversed, manner to that of the "recording" or read out, namely after previous clock recovery of the respective clocks.
Bei »Wiedergabe« ist eine Freigabe-Schaltung notwendig, welche vom Einrasten der PLL-Schaltung (Vorhandensein der Sync-lmpulse) und vom Bitmustei' aus der Rahmenmiue gesteuert wird. Mit dem unverzögerten Freigabeimpuls werden die Steuerlogik zurückgestellt und nach entsprechender Verzögerung die Audio-Ausgänge bzw. die Zwischenspeicher vor dem Digital-Analog-Umsetzer freigegeben.With »playback« an enable circuit is necessary to prevent the PLL circuit from engaging (Presence of sync pulses) and from the bit pattern is controlled from the frame miue. With the The control logic is reset after an instantaneous release pulse and after a corresponding delay the audio outputs or the buffers in front of the digital-to-analog converter are enabled.
Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings
Claims (5)
gleichzeitig mit dem Einschreiben in die Speicherzeile (M) mit dem Auslesen der nachfolgenden Speicherzeile (M+1) begonnen wird, so daß am Ende der Periode der Abstand von (N-1) Speicherzeilen zur Einschreibe-Speicherzeile entsteht und sich eine effektive, zur Verfügung stehende Zahl von (N- 2) Speicherzeilen ergibt, in die während des Unterbrechens des Auslesens eingeschrieben werden kann,
an die Ausgänge der Speicherzeilen (1 bis N) ein Multiplexer (16) mit N-Eingängen für die Ausgangsdaten der Speicherzeilen (1 bis N) und dnemthe digital signals are read from the following memory line (M + I) of the memory arrangement (15) with the clock (TII), which is faster than the write clock (T I),
at the same time as the writing in the memory line (M) begins with the reading of the following memory line (M + 1), so that at the end of the period there is a gap between (N- 1) memory lines and the write memory line and an effective, available results in a standing number of (N- 2) memory lines which can be written to while reading is interrupted,
to the outputs of the memory lines (1 to N) a multiplexer (16) with N inputs for the output data of the memory lines (1 to N) and dnem
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19792901034 DE2901034C3 (en) | 1979-01-12 | 1979-01-12 | Method and circuit arrangement for the compression and decompression of analog signals in digital form |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19792901034 DE2901034C3 (en) | 1979-01-12 | 1979-01-12 | Method and circuit arrangement for the compression and decompression of analog signals in digital form |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2901034A1 DE2901034A1 (en) | 1980-07-17 |
| DE2901034B2 DE2901034B2 (en) | 1980-11-13 |
| DE2901034C3 true DE2901034C3 (en) | 1984-08-09 |
Family
ID=6060422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19792901034 Expired DE2901034C3 (en) | 1979-01-12 | 1979-01-12 | Method and circuit arrangement for the compression and decompression of analog signals in digital form |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2901034C3 (en) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3034716C2 (en) * | 1979-09-21 | 1983-10-20 | RCA Corp., 10020 New York, N.Y. | Magnetic tape with helical track recording of time-compressed audio and video information signal parts and recording and reproducing devices therefor |
| JPS5733409A (en) * | 1980-08-06 | 1982-02-23 | Sony Corp | Reproducer of coded signal |
| DE3276895D1 (en) * | 1981-05-07 | 1987-09-03 | Thorn Emi Ferguson | Video recording equipment |
| FR2505593A1 (en) * | 1981-05-11 | 1982-11-12 | Westinghouse Electric Corp | Multiple sound channel compression and video combining circuit - uses sampling circuits to digitise data for insertion at vertical line return period of video signal |
| US4429332A (en) * | 1981-05-18 | 1984-01-31 | Eeco Incorporated | Television compressed audio |
| JPS58205906A (en) * | 1982-05-26 | 1983-12-01 | Victor Co Of Japan Ltd | Writing system to memory circuit |
| JPS604383A (en) * | 1983-06-22 | 1985-01-10 | Matsushita Electric Ind Co Ltd | Digital magnetic recorder and reproducer of television signal |
| US4768109A (en) * | 1983-12-24 | 1988-08-30 | Victor Company Of Japan, Ltd. | Video signal recording and/or reproducing apparatus |
| DE3574098D1 (en) * | 1984-02-13 | 1989-12-07 | Victor Company Of Japan | Recording apparatus |
| DE3573973D1 (en) * | 1984-02-13 | 1989-11-30 | Victor Company Of Japan | Playback apparatus for audiovisual disc records |
| DE3613798A1 (en) * | 1986-04-24 | 1987-10-29 | Grundig Emv | METHOD FOR PROCESSING TELEVISION SIGNALS |
| DE3732111A1 (en) * | 1987-09-24 | 1989-04-06 | Bosch Gmbh Robert | METHOD FOR ADAPTING VIDEO AND AUDIO SIGNALS TO A REFERENCE SIGNAL |
| JP2784781B2 (en) * | 1989-01-19 | 1998-08-06 | ソニー株式会社 | Time axis correction device |
| US5490167A (en) * | 1989-08-09 | 1996-02-06 | Touhoku-Denryoku Kabushiki Kaisha | Duplex voice communication radio transmitter-receiver |
| FR2679091B1 (en) * | 1991-07-12 | 1994-05-06 | Toulouse Inst Nal Polytechnique | METHOD AND DEVICE FOR INSERTING AN AUDIO SIGNAL INTO A VIDEO SIGNAL, AND METHOD AND DEVICE FOR REVERSE PROCESSING. |
| DE19522590C2 (en) * | 1995-06-16 | 2001-05-17 | Deutsche Telekom Ag | Method and device for additional data transmission in TV channels |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2041605C3 (en) * | 1970-08-21 | 1980-04-24 | Telefonbau Und Normalzeit Gmbh, 6000 Frankfurt | Method for the establishment of inquiry calls in time-division multiplex switching equipment |
| DE2051659C3 (en) * | 1970-10-21 | 1974-04-25 | Telefonbau Und Normalzeit Gmbh, 6000 Frankfurt | Shift register for converting bit-series-parallel information into bit-serial information and vice versa |
| FR2210056A1 (en) * | 1972-12-11 | 1974-07-05 | Ericsson L M Pty Ltd | |
| DE2455578A1 (en) * | 1974-11-23 | 1976-08-12 | Braun Ag | Film with sound track and picture together - operates without usual displacement by temporary storage in pulse or digital form |
| JPS52102014A (en) * | 1976-02-24 | 1977-08-26 | Sony Corp | Signal processing apparatus |
-
1979
- 1979-01-12 DE DE19792901034 patent/DE2901034C3/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2901034A1 (en) | 1980-07-17 |
| DE2901034B2 (en) | 1980-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AT391577B (en) | METHOD FOR PROCESSING DIGITAL VIDEO AND AUDIO DATA IN A RECORDING AND / OR PLAYBACK DEVICE | |
| DE3885815T3 (en) | Digital signal transmission device. | |
| DE2901034C3 (en) | Method and circuit arrangement for the compression and decompression of analog signals in digital form | |
| DE2938503C2 (en) | Device for recording and reproducing a sequence of digital data words | |
| DE2364995C3 (en) | Time-division multiplex transmission device for the transmission of alternating video signals and several audio signals on time-division multiplex channels | |
| DE2844216C2 (en) | Generation of synchronization bit sequence patterns for code with a limited run length | |
| DE2334079A1 (en) | MAGNETIC RECORDING AND SCANNING DEVICE FOR VIDEO SIGNALS | |
| DE2520491A1 (en) | TELEVISION TIME ERROR COMPENSATOR | |
| DE2921892A1 (en) | METHOD FOR STORING DIGITAL TELEVISION SIGNALS | |
| CH654133A5 (en) | PLAYBACK FOR DIGITALIZED VIDEO SIGNALS. | |
| DE2317490A1 (en) | CIRCUIT ARRANGEMENT FOR THE CONVERSION OF CONTINUOUSLY RUNNING AUDIO SIGNALS INTO TIME-COMPRESSED AUDIO SIGNALS | |
| DE3029983A1 (en) | METHOD FOR STORING DIGITALLY CODED COLOR TELEVISION SIGNALS AND CIRCUIT ARRANGEMENT FOR IMPLEMENTING THE METHOD | |
| DE3039688A1 (en) | METHOD AND DEVICE FOR CODING A DIGITAL SIGNAL WITH A MINIMUM COMPONENT | |
| DE3115902A1 (en) | DIGITAL VIDEO DATA RECORDING AND / OR PLAYBACK DEVICE | |
| DE3207111C2 (en) | Color video signal recording and / or reproducing apparatus | |
| DE2326367B2 (en) | Signal transmission system for the transmission of a plurality of signal sequences | |
| DE69123901T2 (en) | Devices for the reproduction of digital signals | |
| DE69910360T2 (en) | Audio information processing method and apparatus using time-adjusted encoded audio information blocks in audio / video applications to facilitate sound switching | |
| DE3039871A1 (en) | SIGNAL TIME EXTENSION FOR CUTTING DISPLAY PLATES | |
| EP0262362B1 (en) | Method for recording and reproducing data packets transmitted with a television signal | |
| DE3238119C2 (en) | Devices for processing a digital representation of an analog signal and for converting the processed digital representation back into analog form | |
| DE3034716C2 (en) | Magnetic tape with helical track recording of time-compressed audio and video information signal parts and recording and reproducing devices therefor | |
| DE2158983B2 (en) | Method for recording image signals and for their reproduction | |
| DE3227373C1 (en) | Method of storing digitised signals and circuit arrangement for carrying out the method | |
| DE2707847C2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OAP | Request for examination filed | ||
| OD | Request for examination | ||
| 8263 | Opposition against grant of a patent | ||
| 8227 | New person/name/address of the applicant |
Free format text: GRUNDIG E.M.V. ELEKTRO-MECHANISCHE VERSUCHSANSTALT MAX GRUNDIG & CO KG, 8510 FUERTH, DE |
|
| C3 | Grant after two publication steps (3rd publication) | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: GRUNDIG E.M.V. ELEKTRO-MECHANISCHE VERSUCHSANSTALT |
|
| 8320 | Willingness to grant licences declared (paragraph 23) | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: GRUNDIG E.M.V. ELEKTRO-MECHANISCHE VERSUCHSANSTALT |
|
| 8327 | Change in the person/name/address of the patent owner |
Owner name: GRUNDIG AG, 90762 FUERTH, DE |
|
| 8339 | Ceased/non-payment of the annual fee |