DE2855185C2 - Synchronizing circuit for a digital device - Google Patents

Synchronizing circuit for a digital device

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DE2855185C2 DE2855185A DE2855185A DE2855185C2 DE 2855185 C2 DE2855185 C2 DE 2855185C2 DE 2855185 A DE2855185 A DE 2855185A DE 2855185 A DE2855185 A DE 2855185A DE 2855185 C2 DE2855185 C2 DE 2855185C2
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Loic Bernard Yves Le Plessis-Robinson Guidoux
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Description

Die Erfindung betrifft eine Synchronisierschaltung zur Synchronisation einer digitalen Einrichtung mit einem externen Taktsignal, welche digitale Einrichtung eine Recheneinheit enthält, die in jedem ihrer mit dem externen Taktsignal zu synchronisierenden Arbeitszyklen eine externe Information zum Einlesen in einen Pufferspeicher und anschließend eine Koeffizientenfolge in einer vorgegebenen Reihenfolge erhält, die ein Umlaufspeicher liefert, der aus Schieberegistern aufgebaut ist, deren Anzahl gleich der Anzahl von Koeffizienten ist und deren Inhalt durch die Impulse aus einem Haupttaktgeber verschoben wird.
Ein Problem der Synchronisation einer digitalenThe invention relates to a synchronization circuit for synchronizing a digital device with an external clock signal, which digital device contains an arithmetic unit which receives external information for reading into a buffer memory and then a coefficient sequence in a predetermined order in each of its working cycles to be synchronized with the external clock signal which is supplied by a circulating memory made up of shift registers, the number of which is equal to the number of coefficients and the content of which is shifted by the pulses from a master clock.
A problem of synchronizing a digital

so Einrichtung dieser Art mit einem externen Taktsignal ergibt sich zum Beispiel in einem Digitalempfänger für ein Datenübertragungssystem. Die betreffende Digitaleinheit kann in diesem Fall ein selbstanpassender Leitungsentzerrer sein, der bekanntlich mit Hilfe der selbsttätig eingestellten Koeffizienten die erhaltenen Daten bearbeitet und durch die automatische Einstellung den Ausgleich der Verzerrungen im Übertragungskanal erreicht.
In diesem Beispiel enthält der Empfänger eine Taktrückgewinnungsschaltung, die ausgehend vom emfpangenen Datensignal das erwähnte externe Taktsignal synchron zur Taktfrequenz der Daten erzeugt. Die ankommenden Daten werden im Takt des externen Taktsignals codiert und auf einen Pufferspeicher übertragen. Während der Datenübertragung ist die Wirkung des Entzerrers einwandfrei, wenn nach jedem charakteristischen Übergang des externen Taktsignals ein Arbeitszyklus der Recheneinheit mit konstanterSuch a device of this type with an external clock signal results, for example, in a digital receiver for a data transmission system. The digital unit in question can in this case be a self-adapting line equalizer which, as is known, processes the data received with the aid of the automatically set coefficients and, through the automatic setting, achieves the compensation of the distortions in the transmission channel.
In this example, the receiver contains a clock recovery circuit which, based on the received data signal, generates the aforementioned external clock signal in synchronism with the clock frequency of the data. The incoming data are encoded in time with the external clock signal and transferred to a buffer memory. The equalizer works perfectly during data transmission if, after each characteristic transition of the external clock signal, the arithmetic unit has a constant operating cycle

Dauer ausgelöst wird, der ein erstes Zeitintervall zum Einlesen einer externen Information in den Pufferspeicher und ein zweites Zeitintervall zum Ansteuern der Recheneinheit mit der im Umlaufspeicher abgespeicherten Koeffizientenfolge enthält, wobei die Koeffizienten in einer vorgegebenen Reihenfolge erscheinen, d. h. mit dem ersten vorgegebenen Koeffizient anfangend und endend mit dem letzten vorgegebenen KoeffizientDuration is triggered, which is a first time interval to Reading of external information into the buffer memory and a second time interval to control the Contains arithmetic unit with the coefficient sequence stored in the circular memory, the coefficients appear in a predetermined order; d. H. starting with the first given coefficient and ending with the last given coefficient

Diese Synchronisation der Arbeitszyklen der Recheneinheit sw!lt ein Problem dar, das bis heute noch nicht zufriedenstellend gelöst worden ist, wenn man einen Umlaufspeicher bestehend aus dynamischen Schieberegistern verwenden möchte. Bekanntlich müssen diese Register ununterbrochen mit den Schiebeimpulsen versorgt werden, um die darin abgespeicherten Daten nicht verlorengehen zu lassen.This synchronization of the work cycles of the arithmetic unit is a problem that has not yet occurred to this day has been satisfactorily solved if a circular memory consisting of dynamic shift registers want to use. As is well known, these registers must be uninterrupted with the shift pulses in order not to lose the data stored in it.

Die bekannten Synchronisierschaltungen enthalten einen auf herkömmliche Weise aufgebauten Umlaufspeicher mit kaskadengeschalteten Registern zur Bildung einer Schleife, so daß, wenn die Register ununterbrochen mit Schiebeimpulsen versorgt werden, die Koeffizientenfolge ununterbrochen am Ausgang des Umlaufspeichers erscheint. Um in diesen bekannten Schaltungen bei jedem Arbeitszyklus der Recheneinheit die Koeffizientenfolge in der gewünschten vorbestimmten Reihenfolge erscheinen zu lassen, tritt unausweichlich eine kürzere oder längere Unterbrechung in den Schiebeimpulsen auf. Beispielsweise werden bei einer bekannten Schaltung die Schiebeimpulse am Ende jedes Zyklus unterbrochen, d. h. wenn der letzte Koeffizient der Koeffizientenfolge angekommen ist, und kehren zum Anfang des folgenden Zyklus zurück, um zunächst den ersten Koeffizient der Folge erscheinen zu lassen. Mit einer derartigen Schaltung entsteht also eine Unterbrechung beim Zuführen der Schiebeimpulse zwischen jedem Zyklus während der Datenübertragung, und zum Verwirklichen der Synchronisation bei einer neuen Übertragung kann bei Unterbrechungsdauer einen Wert in der Größenordnung einer Taktimpulsdauer der Daten erreichen.The known synchronizing circuits contain a circular memory constructed in a conventional manner using cascaded registers to form a loop so that when the registers are continuously supplied with shift pulses, the coefficient sequence uninterrupted at the output of the Circulating memory appears. To in these known circuits with each work cycle of the computing unit making the coefficient sequence appear in the desired predetermined order inevitably occurs a shorter or longer interruption in the shift pulses. For example, a known circuit interrupts the shift pulses at the end of each cycle, d. H. if the last coefficient the sequence of coefficients has arrived and return to the beginning of the following cycle at first make the first coefficient of the sequence appear. With such a circuit, a Interruption in the supply of the shift pulses between each cycle during data transmission, and to achieve synchronization with a new transmission, if there is an interruption achieve a value in the order of magnitude of a clock pulse duration of the data.

Der Erfindung liegt die Aufgabe zugrunde, eine Synchronisierschaltung zu schaffen, bei der die Synchronisation verwirklicht und aufrechterhalten werden kann, ohne das Auftreten der Schiebeimpulse zu den Registern des Umlaufspeichers zu unterbrechen, so daß die Verwendung dynamischer Register ermöglicht wird, die den wesentlichen Vorteil einer einfachen Großintegration bieten.The invention is based on the object of creating a synchronization circuit in which the synchronization can be realized and sustained without the occurrence of the shift pulses to the To interrupt registers of the circular memory, so that the use of dynamic registers is possible, which offer the essential advantage of simple, large-scale integration.

Erfindungsgemäß enthält diese Synchronisierschaltung im Umlaufspeicher vor bzw. nach jedem Register vorgesehene Schalter, um die Koeffizienten insgesamt seriell in den kaskadengeschalteten Registern oder je für sich wortweise umlaufen zu lassen, wobei jeder Koeffizient in einem Register umläuft, einen Generator zur Bildung eines Worttakts mit Hilfe des Haupttaktgebers entsprechend der Umlaufdauer eines Koeffizienten in einem Register und einen Generator zur Bildung von Arbeitszyklen der Recheneinheit mit konstanter Dauer synchron zum Worttakt sowie eines Lesesignals für den Pufferspeicher beim Beginn jedes Zyklus, der von einem Übergangsdetektor gestartet wird, der beim Auftreten eines Worttaktimpulses den charakteristischen Übergang des externen Taktsignals nach dem Ende jedes Zyklus detektiert, wobei die Schalter so gesteuert werden, daß die Koeffizienten wortweise nach dem Ende jedes Zyklus bis zum Zeitpunkt umlaufen, zu dem während des folgenden Zyklus der Pufferspeicher gelesen ist, und daß anschließend die erwähnte Koeffizientenfolge serienweise bis zum Ende des erwähnten folgenden Zyklus umläuftAccording to the invention, this synchronization circuit contains in the circulating memory before or after each register provided switches to total the coefficients in series in the cascaded registers or depending to let it circulate word by word, with each coefficient circulating in a register, a generator for the formation of a word clock with the help of the main clock generator according to the period of circulation of a coefficient in a register and a generator for the formation of work cycles of the arithmetic unit with constant duration synchronous to the word clock as well as a read signal for the buffer memory at the beginning of each cycle, that of a Transition detector is started, the characteristic transition when a word clock pulse occurs of the external clock signal is detected after the end of each cycle, the switch being controlled be that the coefficients circulate word by word after the end of each cycle up to the point in time at which during the following cycle the buffer memory is read, and that then the mentioned The coefficient sequence rotates in series until the end of the following cycle mentioned

Da die Schaltung nach der Erfindung ebenfalls den Vorteil einer hohen Geschwindigkeit beim Erreichen dei Synchronisation und einer einfachen Anpassung an die Frequenz des externen Taktsignals bietet, kann es sogar vorteilhaft sein, sie zu verwenden, wenn der Umlaufspeicher aus statischen Kippstufenregistern aufgebaut istSince the circuit according to the invention also has the advantage of a high speed when reaching dei synchronization and a simple adjustment to the frequency of the external clock signal, it can It can even be advantageous to use them if the circulating memory consists of static flip-flop registers is constructed

Ausführungsbeispiele der Erfindung werden nachstehend an Hand der Zeichnung näher erläutert Es zeigtEmbodiments of the invention are explained in more detail below with reference to the drawing. It shows

F i g. 1 einen Blockschaltplan der Synchronisierschaltung nach der Erfindung,F i g. 1 shows a block diagram of the synchronization circuit according to the invention,

F i g. 2 den Aufbau eines in den bekannten Synchronisterschaltungen verwendeten Umlaufspeichers,F i g. 2 shows the structure of one in the known synchronizer circuits used circulating storage,

F i g. 3 den Aufbau eines in der erfindungsgemäßen Synchronisierschaltung verwendeten Umlaufspeichers,F i g. 3 shows the structure of a circulating memory used in the synchronizing circuit according to the invention,

Fig.4 mehrere Signaldiagramme für ein besseres Verständnis der Wirkungsweise der Schaltung nach der Erfindung.Fig. 4 several signal diagrams for a better one Understanding of the operation of the circuit according to the invention.

Der Blockschaltplan nach F i g. 1 stellt die Synchronisierschaltung nach der Erfindung in einem Beispie! dar, bei dem sie in einen Datenübertragungsempfänger eingebaut ist Das vom entfernten Sender übertragene Datensignal erscheint am Eingang 1 des Empfängers. Dieses ankommende Datensignal erreicht ein Taktrückgewinnungsschaltung 2, welche ununterbrochen an ihrem Ausgang 3 ein externes Taktsignal HE erzeugt, wobei dieses Taktsignal synchron zum Datentakt ist wenn Daten übertragen werden. Die Frequenz dieses externen Taktsignals beträgt zum Beispiel 2400 Hz für eine Übertragungsbitrate von 2400 Bit pro Sekunde. Das ankommende Datensignal in analoger Form gelangt ebenfalls an einen Abtaster-Coder 4, der im Takt des externen Taktsignals arbeitet und in diesem Takt codierte Abtastwerte des erhaltenen Signals erzeugt, die sehr allgemein als externe Digitalinformationen bezeichnet werden. Diese externen Digitaiinformationen werden in einer Digitaleinheit bearbeitet, die im vorliegenden Fall beispielsweise ein an sich bekannter selbstanpassender Leitungsentzerrer ist, der eine Recheneinheit 5 und einen Umlaufspeicher 6 enthält der Koeffizienten zur Verwendung in der Recheneinheit speichert.The block diagram according to FIG. 1 shows the synchronization circuit according to the invention in an example! in which it is built into a data transmission receiver. The data signal transmitted by the remote transmitter appears at input 1 of the receiver. This incoming data signal reaches a clock recovery circuit 2, which continuously generates an external clock signal HE at its output 3, this clock signal being synchronous with the data clock when data are transmitted. The frequency of this external clock signal is, for example, 2400 Hz for a transmission bit rate of 2400 bits per second. The incoming data signal in analog form also arrives at a sampler coder 4, which works in time with the external clock signal and generates encoded sampled values of the received signal in this clock, which are very generally referred to as external digital information. This external digital information is processed in a digital unit, which in the present case is, for example, a self-adapting line equalizer known per se, which contains an arithmetic unit 5 and a circular memory 6 which stores coefficients for use in the arithmetic unit.

Die vom Abtast-Coder 4 erzeugten, externen Digitalinformationen gelangen zum Eingang 7 der Recheneinheit 5 mit Hilfe des Pufferspeichers 8, der, wie unten näher erläutert, zu geeigneten Zeitpunkten zum Erreichen der Synchronisation der Digitaleinrichtung gelesen werden muß. Dazu wird ein Lesesignal dem Anschluß 9 des Pufferspeichers 8 zugeführt. Die Recheneinheit 5 erzeugt die bearbeiteten externen Informationen, die dem Ausgang 10 der Digitaleinrichtung über das UND-Gatter 11 zugeführt werden. Die Bearbeitung der externen Informationen in der Recheneinheit 5 erfolgt unter Verwendung einer bestimmten Anzahl von in den Umlaufspeicher 6 abgespeicherten Koeffizienten, die einer nach dem anderen in einer vorbestimmten Reihenfolge am Ausgang 12 dieses Speichers erscheinen, wobei ihre Bits seriell auftreten. Im herangezogenen Beispiel, in dem die Digitaleinrichtung ein selbstanpassender Entzerrer ΐί,ί, ist es bekannt, daß die Koeffizienten periodisch erhöht werden, und in F i g. 1 erscheinen die Erhöhungen der Koeffizienten, die als an anderer Stelle berechnet vorausgesetzt werden, am Anschluß 13 und werden einem Eingang 14 des Umlaufspeichers 6 überThe external digital information generated by the scanning coder 4 reaches the input 7 of the Computing unit 5 with the help of the buffer memory 8, which, as explained in more detail below, at suitable times at Achieving synchronization of the digital device must be read. For this purpose, a read signal is sent to the Terminal 9 of the buffer memory 8 is supplied. The processing unit 5 generates the processed external Information that is fed to the output 10 of the digital device via the AND gate 11. the Processing of the external information in the processing unit 5 takes place using a certain number of coefficients stored in the circulating memory 6, one after the others appear in a predetermined order at the output 12 of this memory, with their bits occur serially. In the example used, in which the digital device is a self-adapting equalizer ΐί, ί, it is known that the coefficients are periodic are increased, and in FIG. 1 the increases in the coefficients appear than elsewhere are calculated provided at the terminal 13 and are an input 14 of the circular memory 6 via

das UND-Gatter 15 zugeführt.the AND gate 15 is supplied.

Der Taktgeber 16 erzeugt das Haupttaktsignal H, dessen Frequenz den Rhythmus der Bits in der Digitaleinrichtung bestimmt und gegenüber der Frequenz des externen Taktsignals viel höher ist. Das Haupttaktsignal /-/gelangt an die Taktrückgewinnungsschaltung 2 zum Synchronisieren der Vorderflanken des externen Taktsignals HE mit den Vorderflanken des Haupttaktsignals H. Es erreicht ebenfalls die Recheneinheit 5 und schließlich den Anschluß 17 des Umlaufspeichers 6 zur Steuerung des Auftretens der Koeffizientenbits am Ausgang 12 dieses Speichers.The clock generator 16 generates the main clock signal H, the frequency of which determines the rhythm of the bits in the digital device and is much higher than the frequency of the external clock signal. The main clock signal / - / reaches the clock recovery circuit 2 to synchronize the leading edges of the external clock signal HE with the leading edges of the main clock signal H. It also reaches the arithmetic unit 5 and finally the connection 17 of the circular memory 6 for controlling the occurrence of the coefficient bits at the output 12 of this memory .

Zur Vereinfachung der Beschreibung sei im weiteren angenommen, daß die Digitaleinrichtung fünf Koeffizienten Ai... A5 von je drei Bits b\, tu und O3 benutzt. Um die Digitaleinrichtung während der Datenübertragung entsprechend arbeiten zu lassen, muß nach jedem charakteristischen Übergang des externen Taktsignals HE ein Arbeitszyklus der Recheneinheit 5 gestartet werden, der ein erstes Intervall zum Lesen einer externen Information in den Pufferspeicher 8 und ein zweites Zeitintervall zum Ansteuern des Ausgangs 12 des Umlaufspeichers 6 mit der Koeffizientenfolge der fünf Koeffizienten A\ ... A5 enthält, wobei die Folge dabei mit dem ersten Bit b\ des ersten Koeffizienten a\ anfängt und mit dem letzten Bit A3 des letzten Koeffizienten A5 endet.To simplify the description, it is further assumed that the digital device uses five coefficients Ai ... A 5 each of three bits b \, tu and O 3. In order to let the digital device work accordingly during the data transmission, a work cycle of the arithmetic unit 5 must be started after each characteristic transition of the external clock signal HE, which includes a first interval for reading external information in the buffer memory 8 and a second time interval for controlling the output 12 of the circular memory 6 with the coefficient sequence of the five coefficients A \ ... A 5 , the sequence starting with the first bit b \ of the first coefficient a \ and ending with the last bit A3 of the last coefficient A 5.

Der Umlaufspeicher 6 hat einen normalen Aufbau, wie in F i g. 2 dargestellt, in der die Anschlüsse 12,14 und 17 entsprechend der Fig. 1 angegeben sind. Dieser Speicher enthält ein Schieberegister 18, dessen Aufbau aus fünf Elementarregistern mit der Reihenschaltung von je drei Elementen besteht, so daß diese Register die aus je drei Bits b\, bi und bz aufgebauten fünf Koeffizienten A\ ... A5 speichern kann, die in der gewünschten Reihenfolge gemäß der Figur angeordnet sind. Der Ausgang des Registers 18 ist an seinen Eingang über einen Eingang des Addierers 19 angeschlossen, dessen anderer Eingang mit dem Anschluß 14 zum Erhalten der Koeffizientenerhöhung verbunden istThe circulating accumulator 6 has a normal structure, as shown in FIG. 2, in which the connections 12, 14 and 17 are indicated in accordance with FIG. 1. This memory contains a shift register 18, the structure of which consists of five elementary registers with the series connection of three elements each, so that this register can store the five coefficients A \ ... A 5 made up of three bits b \, bi and bz are arranged in the desired order according to the figure. The output of the register 18 is connected to its input via one input of the adder 19, the other input of which is connected to the terminal 14 for obtaining the coefficient increase

Wenn am Anschluß 17 das Haupttaktsignal //anliegt, erzeugt es die Schiebeimpulse des Registers 18, und die Koeffizienten laufen serienweise im Register um und erscheinen am Ausgang 12 des Speichers 6.If the main clock signal // is present at connection 17, it generates the shift pulses of the register 18, and the coefficients circulate in series in the register and appear at output 12 of memory 6.

Die Synchronisation der Arbeitszyklen der Recheneinheit 5 nach obiger Beschreibung hat einen Nachteil, der bis jetzt noch nicht zufriedenstellend gelöst wurde, wenn als Umlaufspeicher 6 in der Organisation nach Fig.2 ein Schieberegister 18 vom dynamischen Typ verwendet wird. Bekanntlich müssen bei einem solchen Registertyp, das beispielsweise mit MOS-Transistoren aufgebaut ist, die Unterbrechungen bei den Schiebeimpulsen vermieden und sogar diese Schiebe'impulse für die Hochleistungsregister ununterbrochen aufrechterhalten werden, weil sonst die gespeicherten Informationen durch unvermeidbare Verluste in den Speicherkondensatoren verlorengehen können.The synchronization of the work cycles of the arithmetic unit 5 as described above has a disadvantage, which has not yet been satisfactorily resolved when it is used as a circulating storage unit 6 in the organization Fig. 2 a dynamic type shift register 18 is used. It is well known that such a Register type, which is built up with MOS transistors, for example, the interruptions in the shift pulses avoided and even maintain these shifting pulses for the high-performance register uninterruptedly otherwise the stored information will be lost through unavoidable losses in the storage capacitors can get lost.

Jedoch muß in den Synchronisierschaltungen bekannter Art mit einem Umlaufspeicher 6 in der Organisation gemäß F i g. 2 eine längere oder kürzere Unterbrechung in den Schiebeimpulsen berücksichtigt werden.However, in the synchronizing circuits of the known type with a circulating memory 6 in the organization according to FIG. 2 a longer or shorter interruption in the shift pulses must be taken into account.

Deshalb wird in einer bekannten Synchronisierschaltung bei jedem charakteristischen Übergang des externen Taktsignals //Fein Arbeitszyklus der Recheneinheit 5 mit konstanter Dauer gestartet, der synchron mit den Impulsen aus der Haupttaktsignal //detektiert wird. Die Schiebeimpulse werden am Ende des zweiten Zeitintervalls jedes Arbeitszyklus unterbrochen, d. h. wenn am Ausgang 12 des Speichers 6 das letzte Bit 63 des letzten Koeffizienten A5 erschienen ist, und sie erscheinen erst am Ende des ersten Zeitintervalls des folgenden Zyklus, um am Ausgang 12 das erste Bit b\ des ersten Koeffizienten A\ erscheinen zu lassen. Die Synchronisierschaltung arbeitet auf diese Weise für die Dauer zwischen zwei Datenübertragungen mit einem externen Taktsignal HE, dessen Phase und Frequenz mangelhaft definiert sind, und während einer Datenübertragung mit einem synchron mit dem Datentakt laufenden externen Taktsignal. Die Dauer der Unterbrechungen in den Schiebeimpulsen ist also ungefähr gleich dem notwendigen Unterschied zwischen der Arbeitszykiusdauer und der Periode des externen Taktsignals. Zum Erhalten der Synchronisation bei einer neuen Datenübertragung, die zu einem beliebigen Zeitpunkt des erwähnten Ablaufs auftreten kann, kann die Dauer der Unterbrechung der Schiebimpulse einen Wert gleich einer Periode des externen Taktsignals HE erreichen.Therefore, in a known synchronization circuit, with each characteristic transition of the external clock signal // fine, the work cycle of the arithmetic unit 5 starts with a constant duration, which is detected synchronously with the pulses from the main clock signal //. The shift pulses are interrupted at the end of the second time interval of each working cycle, i.e. when the last bit 63 of the last coefficient A 5 has appeared at output 12 of memory 6, and they only appear at the end of the first time interval of the following cycle in order to obtain the to make the first bit b \ of the first coefficient A \ appear. The synchronization circuit works in this way for the duration between two data transmissions with an external clock signal HE, the phase and frequency of which are poorly defined, and during a data transmission with an external clock signal running synchronously with the data clock. The duration of the interruptions in the shift pulses is therefore approximately equal to the necessary difference between the working cycle duration and the period of the external clock signal. In order to maintain the synchronization in the case of a new data transmission, which can occur at any point in time of the mentioned sequence, the duration of the interruption of the shift pulses can reach a value equal to one period of the external clock signal HE .

Bei dem in F i g. 1 dargestellten Ausführungsbeispiel wird das Erreichen der Synchronisation der Digitaleinrichtung ohne Unterbrechung der Schiebeimpulse ermöglicht, so daß es möglich ist, die Technik der dynamischen Register, die für eine Großintegration besonders vorteilhaft ist, ohne Vorbehalt im Umlaufspeicher 6 zu verwenden.In the case of the FIG. 1 is the achievement of synchronization of the digital device without interruption of the shifting pulses, so that it is possible to use the technique of dynamic register, which is particularly advantageous for large-scale integration, without reservation in the circular memory 6 to use.

Die Synchronisierschaltung gemäß dem Ausführungsbeispiel der Erfindung ist mit einem Koeffizientenspeicher 6 ausgerüstet, der gemäß Fig.3 organisiert ist. Eine bestimmte Anzahl identischer Elemente aus F i g. 2 und 3 führen gleiche Bezugsziffern. Zum Abspeichern von 5 Koeffizienten von je 3 Bits ist dieser Speicher aus 5 einzelnen Schieberegistern R\... Rs aufgebraut, die je für einen Inhalt von 3 Bits eingerichtet sind. Zwischen den Registern /?i und R2 ist ein Schalter Cn angeordnet, der entsprechend der Steuerung in der Stellung roder t den Eingang des Registers R\ mit dem Ausgang des Registers Ri oder mit dem Ausgang des Registers R\ verbindet Zwischen den Registern R2 und R3, R3 und Ä*. Ra und Rs sind die Schalter Cr2, Cr3, Cn angeordnet, deren Funktion gleich der von Cn ist Schließlich ermöglicht es der Schalter Cr5, den Eingang des Registers Rs mit dem Ausgang dieses Registers oder mit dem Ausgang des Registers R\ über den Addierer 19 zu verbinden. Der Ausgang des Registers R\ ist mit dem Koeffizientenausgang 12 des Speichers 6 verbunden. Die Schiebeimpulse der fünf Register R\ ... A5 werden durch das Haupttaktsignal //gebildet, das am Anschluß 17 erscheint Schließlich werden die fünf Schalter Cr\... Cr5 gleichzeitig durch ein binäres Steuersignal CM gesteuert das am Anschluß 20 erscheint In der Figur ist der Inhalt des Speichers 6 zu einem Zeitpunkt angegeben, zu dem die Register R]... R5 die 3 Bits b\, bi, bi der Koeffizienten A\ ...As enthalten. Wenn das Steuersignal CAi die Schalter Ch ... Cr5 in die Stellung r bringt ist ersichtlich, daß die zur Bildung einer Schleife die in Reihe geschaltete Gesamteinheit der 5 Register R] ...Rs sich wie das Register 18 in Fig.2 verhält und der Speicher 6 arbeitet dabei als ein Umlaufspeicher, der seinen Ausgang 12 die Folge der fünf Koeffizienten A\ ... A5 für die Dauer des erneuten Umlaufs aller dieser Koeffizienten zuführt. Wenn das Steuersignal CM die Schalter Cn ■■■ Cr5 in die Stellung f bringt ist jedes Register R\ ... Rs mit sich selbst verbunden, und somit läuft jeder Koeffizient in jedem Register um; diese Art des Koeffizientenumlaufs wird im weiteren mit Einzel-The synchronization circuit according to the embodiment of the invention is equipped with a coefficient memory 6, which is organized according to FIG. A certain number of identical elements from FIG. 2 and 3 have the same reference numerals. To store 5 coefficients of 3 bits each, this memory is made up of 5 individual shift registers R \ ... Rs , each set up for a content of 3 bits. A switch Cn is arranged between the registers /? I and R 2 , which, depending on the control in the position r or t, connects the input of the register R \ to the output of the register Ri or to the output of the register R \ Between the registers R 2 and R 3 , R3 and Ä *. Ra and Rs are the switches Cr 2 , Cr 3 , Cn , whose function is the same as that of Cn . Finally, the switch Cr 5 allows the input of the register Rs to the output of this register or to the output of the register R \ via the To connect adder 19. The output of the register R \ is connected to the coefficient output 12 of the memory 6. The shift pulses of the five registers R \ ... A 5 are formed by the main clock signal // that appears at terminal 17 Finally, the five switches Cr \ ... Cr 5 are controlled simultaneously by a binary control signal CM that appears at terminal 20 In the figure shows the content of the memory 6 at a point in time at which the registers R] ... R 5 contain the 3 bits b \, bi, bi of the coefficients A \ ... As. If the control signal CAi brings the switch Ch ... Cr 5 to the position r, it can be seen that the total unit of the 5 registers R] ... Rs connected in series to form a loop behaves like the register 18 in FIG and the memory 6 works as a circulating memory, which supplies its output 12 with the sequence of the five coefficients A \ ... A 5 for the duration of the renewed circulation of all these coefficients. When the control signal CM brings the switches Cn ■■■ Cr 5 to the position f, each register R \ ... Rs is connected to itself, and thus each coefficient in each register revolves; this type of coefficient circulation is referred to below with individual

wort-Umlauf bezeichnet.word circulation.

Die Synchronisierschaltung nach der Erfindung ist also mit einem Speicher 6 gemäß F i g. 3 versehen und besteht aus verschiedenen Schaltungen, die in F i g. 1 dargestellt sind und deren Wirkung und Anordnung mit s Hilfe der Signaldiagramme in Fig.4 näher erläutert werden.The synchronization circuit according to the invention is thus provided with a memory 6 according to FIG. 3 provided and consists of various circuits shown in FIG. 1 are shown and their effect and arrangement with s With the help of the signal diagrams in Fig. 4 are explained in more detail.

Das Diagramm 4a stellt das externe Taktsignal HE dar, das am Ausgang 3 der Taktrückgewinnungseinrichtung 2 entnommen wird. Die charakteristischen Übergänge dieses Taktsignals HE und ansteigende, mit Pfeilspitzen angegebene Übergänge. Die Taktrückgewinnungseinrichtung 2 enthält einen frequenzgesteuerten Oszillator 40, der insbesondere das Haupttaktsignal H empfängt und auf herkömmliche Weise mit einer Phdseriverriegeiungssehleife verbunden ist (nicht dargestellt), um den Anschluß des Ausgangs 3 ein externes Taktsignal HF zuzuführen, bei dem die charakteristischen Signalübergänge mit denen des Haupttaktsignals H gleichphasig sind. Wenn nun tatsächlich kein Signal am Anschluß 1 erscheint, erzeugt der Oszillator 40 ein Signal HE, dessen Frequenz und Phase nicht auf andere Weise geregelt worden sind. Die Taktrückgewinnungseinrichtung 2 ist außerdem mit einer Einrichtung zum Erhalten der Synchronisation des externen Taktsignals 2s HE mit dem Datentakt vom Erscheinen eines Datensignal am Anschluß 1 an bis zu einer neuen Übertragung versehen. Diese Einrichtung besteht aus einer Schaltung 41, die die Übergänge des erhaltenen Signals am Anschluß 1 detektiert, und einer Schaltung 42, die sofort den Empfang eines Datensignals am Anschluß 1 unter Erzeugung eines schnellen Synchronsignals SR üetektiert Die Schaltung 41 detektiert zunächst die Übergänge des Datentaktsignals, das vor der Übertragung der eigentlichen Daten ausgesandt wird, und danach die Übergänge des Datensignals während der Übertragung. Die von den Schaltungen 41 und 42 erzeugten Signale gelangen zum frequenzgesteuerten Oszillator 40, der also vom Zeitpunkt des Erscheinens eines Datensignals am Anschluß 1 an ein externes Taktsignal HE synchron mit dem Datentakt erzeugt Ein derartiger Zeitpunkt ist im Diagramm 4a mit den Pfeilspitzen t2 dargestellt Vor dem Zeitpunkt h hat das externe Taktsignal HE, bei welchem Signal der charakteristische Übergänge Tm zum Zeitpunkt ίο « angegeben ist, eine beliebige Phase. Zum Zeitpunkt t2, zu dem die Datenübertragung erfolgt, ändert sich die Phase des externen Taktsignals WEsprunghaft und zeigt dessen charakteristischen Übergang 7h, der mit dem Datentakt synchron läuft Nach dem Zeitpunkt t2 weist das externe Taktsignal HE während der Datenübertragung nacheinander die charakteristischen Obergänge Tr2, Tr3, usw. auf. Die schraffierten Zonen im Diagramm 4a stellen die Zeitintervalle anschließend an die charakteristischen Übergänge Tn, Tr2, Tr3-- usw. dar, bei denen der Lesevorgang für die Daten in den Pufferspeicher 8 erfolgen muß, die am Anschluß 1 erhalten, vom Abtaster-Coder 4 codiert und anschließend in den Pufferspeicher übertragen sind.Diagram 4a shows the external clock signal HE , which is taken from output 3 of clock recovery device 2. The characteristic transitions of this clock signal HE and rising transitions indicated with arrowheads. The clock recovery device 2 contains a frequency-controlled oscillator 40, which in particular receives the main clock signal H and is connected in a conventional manner to a Phdseriverriegeiungssehleife (not shown) to the connection of the output 3 to feed an external clock signal HF , in which the characteristic signal transitions with those of the main clock signal H are in phase. If now actually no signal appears at connection 1, the oscillator 40 generates a signal HE, the frequency and phase of which have not been regulated in any other way. The clock recovery device 2 is also provided with a device for maintaining the synchronization of the external clock signal 2s HE with the data clock from the appearance of a data signal at the terminal 1 until a new transmission. This device consists of a circuit 41 which detects the transitions of the signal received at connection 1, and a circuit 42 which immediately detects the receipt of a data signal at connection 1 while generating a high-speed synchronizing signal SR. which is sent out before the actual data is transmitted, and then the transitions of the data signal during the transmission. The 42 signals from the circuits 41 and generated get to the frequency-controlled oscillator 40, so in synchronization from the time of appearance of a data signal at the terminal 1 to an external clock signal HE generates Such a time is coupled to the data clock in diagram 4a by the arrows t 2 shown Before the external clock signal HE, at which signal the characteristic transition Tm at the time ίο «is indicated, has any phase at the time h. At time t 2, at which the data transmission takes place, the phase of the external clock signal WEsprunghaft changes to show its characteristic transition 7h, which is synchronized with the data clock After time t 2, the external clock signal HE during the data transfer sequentially the characteristic Upper gears Tr 2 , Tr 3 , etc. The hatched zones in diagram 4a represent the time intervals following the characteristic transitions Tn, Tr 2 , Tr 3 - etc., in which the reading process for the data in the buffer memory 8, which is received at connection 1, must be carried out by the scanner Coder 4 are coded and then transferred to the buffer memory.

Das Haupttaktsignal H, das vom Generator 16 erzeugt ist, ist im Diagramm Ab dargestellt Die ansteigenden Übergänge dienen dabei als Schiebeimpulse in den Registern, die den Speicher 6 bilden, und sie dienen ebenfalls wie erläutert zur Synchronisation des externen Taktsignals HE'xm Oszillator 40.The main clock signal H, which is generated by the generator 16, is shown in diagram Ab . The rising transitions serve as shift pulses in the registers that form the memory 6, and they also serve, as explained, to synchronize the external clock signal HE'xm oscillator 40.

Das Haupttaktsignal H gelangt ebenfalls zum Impulszähler 21, der als Frequenzteiler ausgebildet ist und das Worttaktsignal HM nach dem Diagramm 4cThe main clock signal H also reaches the pulse counter 21, which is designed as a frequency divider, and the word clock signal HM according to diagram 4c erzeugt. Eine Periode des Worttaktsignals HM ist gleich der Umlaufzeit eines Koeffizienten in einem der Speicher 6 bildenden Register R, ... R5. Im gewählten Beispiel, in dem jeder Koeffizient aus drei Bits besteht, ist eine Periode des Worttaktsignals HM gleich drei Perioden des Haupttaktsignals H. generated. One period of the word clock signal HM is equal to the round trip time of a coefficient in one of the registers R,... R 5 forming the memories 6. In the example chosen, in which each coefficient consists of three bits, one period of the word clock signal HM is equal to three periods of the main clock signal H.

Das Worttaktsignal HM erreicht den Impulszähler 22, der durch einen Impuls des Nullstellsignals an seinem Anschluß 23 auf Null gestellt wird und eine bestimmte Anzahl von Impulsen des Worttaktsignals zählt, bis er seine Endstellung erreicht Der Zähler 22 bleibt danach in dieser Endstellung, bis ein folgender Impuls des Nullstellsignals erscheint, das gemäß nachstehender Erläuterung erzeugt worden ist Am Ausgang 24 des Zählers 22 erscheint ein Signal, das das Ende des Zyklus FC angibt und das Erreichen der Endstellung bedeutet. Dieser Zyklus FC ist im Diagramm 4d dargestellt. Zu den Zeitpunkten ti, fs, die mit den abfallenden Übergängen bestimmter Impulse des Signals HM zusammenfallen, wird der Zähler 22 auf Null gestellt, und das Signal FC wird ebenfalls gleich Null. Der Zähler 22 zählt anschließend die ansteigenden Übergänge des Worttaktsignals HM, und das Signal FC bleibt gleich »0«, bis der Zähler seine Endstellung erreicht, die im ausgewählten Beispiel 6 gezählten Übergängen entspricht Zu den Zeitpunkten wie h und ti wird das Signal FCgleich ,1«. Die Zeitintervalle, bei denen das Signal FC »0« wird, haben die gleiche Dauer τ wie die eines Arbeitszyklus der Recheneinheit 5. Es ist klar, daß nach den erwähnten Vorgängen bei erfolgtem Start ein Arbeitszyklus immer bis zu seinem Ende fortläuft In einem jeden dieser Arbeitszyklen liegt ein erstes Zeitintervall mit der Dauer τι, das parallel zu einer schraffierten Zone verläuft und sich vom Zeitpunkt erstreckt, zu dem der Zähler 22 auf Null gestellt wird, bis zum Zeitpunkt, zu dem am Eingang des Zählers 22 der erste ansteigende Übergang des Worttaktsignals HM erscheint. Der Zähler 22 enthält einen Dekoder, der an seinem Ausgang 25 ein Signal erzeugt das während jedes Zeitintervalls τϊ den Lesevorgang einer externen Information in den Pufferspeicher 8 steuert Jeder Arbeitszyklus hat ein zweites Zeitintervall mit einer Dauer T2, das sich vom Zeitpunkt, zu dem der Zähler 22 einen ersten ansteigenden Übergang des Worttaktsignals HM erhält, bis zum Zeitpunkt erstreckt zu dem dieser Zähler seine Endstellung erreicht, die im gewählten Beispiel 6 ansteigenden Übergängen des Worttaktsignals entspricht Jede Dauer τ2 hat den Wert von 5 Perioden des Worttaktsignals, und während dieser Zeitintervalle mit einer Dauer von τ2 erscheint die Folge der fünf Koeffizienten Ai ... Λ5 am Ausgang 12 des Speichers 6 zur Verwendung bei der Bearbeitung der Externen, im Intervall η gelesenen Information. Weiter unten wird erläutert wie das Signal CAf erhalten wird, das am Ausgang 26 des Zählers 22 erscheint um auf geeignete Weise den Koeffizientenumlauf in den Registern des Speichers 6 zu steuern.The word clock signal HM reaches the pulse counter 22, which is set to zero by a pulse of the zeroing signal at its connection 23 and counts a certain number of pulses of the word clock signal until it reaches its end position. The counter 22 then remains in this end position until a subsequent pulse of the zero setting signal appears, which has been generated as explained below. A signal appears at the output 24 of the counter 22 which indicates the end of the cycle FC and means that the end position has been reached. This cycle FC is shown in diagram 4d . At the times ti, fs, which coincide with the falling transitions of certain pulses of the signal HM , the counter 22 is set to zero and the signal FC also becomes equal to zero. The counter 22 then counts the rising transitions of the word clock signal HM and the signal FC remains equal to "0" until the counter reaches its end position, the counted in the selected example 6 transitions corresponding to the points in time as h and ti is the signal FCgleich, 1 «. The time intervals at which the signal FC becomes "0" have the same duration τ as that of a work cycle of the arithmetic unit 5. It is clear that after the processes mentioned, once a start has taken place, a work cycle always continues to its end Duty cycles is a first time interval with the duration τι, which runs parallel to a hatched zone and extends from the point in time at which the counter 22 is set to zero to the point in time at which the first rising transition of the word clock signal at the input of the counter 22 HM appears. The counter 22 includes a decoder which at its output 25 produces a signal which during each time interval τϊ the read operation an external information in the buffer memory 8, controls each operating cycle has a second time interval having a duration T 2, which differs from the time at which the Counter 22 receives a first rising transition of the word clock signal HM until the point in time at which this counter reaches its end position, which in the selected example corresponds to 6 rising transitions of the word clock signal.Each duration τ 2 has the value of 5 periods of the word clock signal, and during these time intervals with a duration of τ 2 , the sequence of the five coefficients Ai ... Λ5 appears at the output 12 of the memory 6 for use in processing the external information read in the interval η. It is explained below how the signal CAf is obtained, which appears at the output 26 of the counter 22 in order to control the coefficient circulation in the registers of the memory 6 in a suitable manner.

Nachstehend wird beschrieben, wie das Hauptstellsignal zum Anschluß 23 des Zählers 22 zum Rückstellen des Zählers auf Null erzeugt wird, nachdem dieser seine Endstellung erreicht hat d. h. wenn das Signal des Endes des Zyklus FC gleich »1« ist Zum Erzeugen dieses Nullstellsignals werden das Worttaktsignal HM und das Zyklusablaufsignal FC an das UND-Gatter 27 angelegt das ein im Diagramm 4e dargestelltes Signal EHE erzeugt Dieses Signal EHE, das also die Impulse des Worttaktsignals außerhalb der Arbeitszyklen enthält gelangt zum Übergangsdetektor 28 für Übergänge inThe following describes how the main setting signal to terminal 23 of counter 22 for resetting the counter to zero is generated after it has reached its end position, ie when the signal at the end of cycle FC is "1". The word clock signal HM and the cycle sequence signal FC applied to the aND gate 27, the a 4e in the diagram shown EHE signal generated EHE This signal, therefore, the pulses of the word clock signal outside the working cycles containing reaches the transition detector 28 for transitions in

einer vorgegebenen Richtung, wobei der Detektor 28 ebenfalls das externe Taktsignal HE erhält. Das Signal EHE dient im Übergangsdetektor 28 zum Abtasten des externen Taktsignals HE, und jeder charakteristische Übergang des externen Taktsignals HE erzeugt am Ausgang 29 des Übergangsdetektors 28 einen Impuls des Signals EHE. Das an diesem Ausgang 29 erhaltene Signal ist im Diagramm AF dargestellt und ist das Nullstellsignal zum Anschluß 23 des Zählers 22, um diesen Zähler auf Null zurückzustellen, welcher Vorgang durch die abfallenden Übergänge des Nullstellsignals zu den Zeitpunkten wie fi und fs gesteuert werden.a predetermined direction, the detector 28 also receiving the external clock signal HE. The signal EHE is used in the transition detector 28 to sample the external clock signal HE, and each characteristic transition of the external clock signal HE generates a pulse of the signal EHE at the output 29 of the transition detector 28. The signal obtained at this output 29 is shown in diagram AF and is the zeroing signal to terminal 23 of counter 22 to reset this counter to zero, which process is controlled by the falling transitions of the zeroing signal at times such as fi and fs.

Das Diagramm Ag stellt das Signal CM dar, das am Ausgang 26 des Zählers 22 erzeugt wird, um den Anschluß 20 des Speichers 6 zugeführt zu werden, um gemäß F i g. 3 die Schalter Cn... Cn zu steuern, d. h. den Umlaufbetrieb der Koeffizienten in den Registern R\... Rs. Das Signal CM wird »0« während der Zeitintervalle mit der Dauer τ-ι, die mit einer Impulsdauer in bezug auf die Intervalle gleicher Dauer η aus dem Diagramm Ad verschoben werden. Mit Rücksicht auf die obigen Erläuterungen in bezug auf das Diagramm Ad ist es leicht ersichtlich, wie das Signal CM erzeugt werden kann. In einem jeden der Zeitintervalle T2, bei denen das Signal CM »0« wird, werden die Schalter Cr\... Cr$ des Speichers 6 in die Stellung r derart geschaltet, daß die Koeffizienten A^ ...As serienweise in den Registern R\ ...Rs umlaufen und die fünf Koeffizienten A\... As mit ihren Bits b\, bi, tn in Serie nacheinander am Ausgang 12 des Speichers 6 erscheinen. Wie im Diagramm Ah ersichtlich, erfolgt dieses Auftreten der fünf Koeffizienten in Serie am Ausgang 12 während der im Diagramm Ad dargestellten Intervalle Ti, wobei mit dem ersten Bit b\ des ersten Koeffizienten A\ angefangen und mit dem letzten Bit O3 des letzten Koeffizienten As beendet wird. Das Signal CM wird »1« in den Zeitintervallen, deren variable Dauer immer ein Mehrfaches einer Periode des Worttaktsignals ist. In diesen Zeitintervallen, in denen das Signal CM »1« wird, nehmen die Schalter Cn ... Crs derart die Stellung f ein, daß die Koeffizienten Ai ...As wortweise umlaufen, d. h. ein jeder in einem der Register R\... Rs, und am Ausgang 12 des Speichers 6 erscheinen nur die 3 Bits b\, bz und 63 des Koeffizienten A1. Im Diagramm Ah erscheint dieser Koeffizient A\ am Ausgang 12 in den Zeitintervallen außerhalb der Dauer T2 gemäß dem Diagramm Ad, wobei als erstes das Bit b\ des Koeffizienten A\ und als letztes das letzte Bit bz dieses Koeffizienten A\ ankommt.The diagram Ag represents the signal CM , which is generated at the output 26 of the counter 22 to be fed to the terminal 20 of the memory 6, in accordance with FIG. 3 to control the switches Cn ... Cn , ie the circulating operation of the coefficients in the registers R \ ... Rs. The signal CM becomes "0" during the time intervals with the duration τ-ι, which are related to a pulse duration the intervals of the same duration η are shifted from the diagram Ad. In view of the explanations given above with regard to the diagram Ad , it is easy to see how the signal CM can be generated. In each of the time intervals T2 at which the signal CM becomes "0", the switches Cr \ ... Cr $ of the memory 6 are switched to position r in such a way that the coefficients A ^ ... As in series in the registers R \ ... Rs circulate and the five coefficients A \ ... As with their bits b \, bi, tn appear in series one after the other at the output 12 of the memory 6. As can be seen in diagram Ah , the five coefficients appear in series at output 12 during the intervals Ti shown in diagram Ad , starting with the first bit b \ of the first coefficient A \ and the last bit O 3 of the last coefficient As is terminated. The signal CM becomes "1" in the time intervals, the variable duration of which is always a multiple of a period of the word clock signal. In these time intervals in which the signal CM becomes "1", the switches Cn ... Crs assume the position f in such a way that the coefficients Ai ... As circulate word by word, ie each in one of the registers R \ .. . Rs, and only the 3 bits b \, bz and 63 of the coefficient A 1 appear at the output 12 of the memory 6 . In the diagram, Ah, this coefficient A \ appears at the output 12 in the time intervals outside the time T2 in accordance with the diagram of Ad, where the first bit b \ the coefficient A \ and lastly the last bit of this coefficient bz A \ arrives.

Schließlich ist im Diagramm Ai das Signal MC dargestellt, das in der Schaltung 30 erzeugt ist und einerseits dem UND-Gatter 15. um die Änderung in den Koeffizienten iir Speicher 6 durch die Erhöhung am Anschluß 13 vorzunehmen, und zum anderen dem UND-Gatter 11 zugeführt wird, um die Übertragung der Informationen aus der Recheneinheit 5 zum Anschluß 10 der Digitaleinrichtung auszulösen. Der Zustand dieses Signals Λ/Cgeht von »0« nach »1«, wenn die Digitaleinrichtung synchronisiert ist, d. h. wenn nach dem Empfang eines Datensignals am Anschluß 1 für eine neue Übertragung am Ausgang 12 des Speichers 6 die Folge der 5 Koeffizienten A, ...As erscheint. Aus den vorangehenden Erläuterungen geht hervor, daß die Schaltung 30 beispielsweise mit Hilfe einer Kippschaltung verwirklicht werden kann, deren Zustand sich am Ende des Lesesignals des Pufferspeichers ändert, das am Anschluß 25 des Zählers erscheint, wobei diese Änderung im Zustand nur einmal nach dem Erscheinen des schnellen Synchronsignals SR am Ausgang des Signaldetektors 42 erfolgt.Finally, the signal MC is shown in the diagram Ai , which is generated in the circuit 30 and on the one hand the AND gate 15 to make the change in the coefficients iir memory 6 by increasing the terminal 13, and on the other hand the AND gate 11 is supplied in order to trigger the transmission of the information from the computing unit 5 to the terminal 10 of the digital device. The state of this signal Λ / C goes from "0" to "1" when the digital device is synchronized, ie when, after receiving a data signal at connection 1 for a new transmission at output 12 of memory 6, the sequence of the 5 coefficients A,. ..As appears. From the foregoing it can be seen that the circuit 30 can be implemented, for example, with the aid of a flip-flop, the state of which changes at the end of the read signal from the buffer memory that appears on the connection 25 of the counter, this change in state only once after the appearance of the Fast synchronizing signal SR at the output of the signal detector 42 takes place.

An Hand der Diagramme nach F i g. 4 läßt sich wie folgt die Wirkungsweise der Gesamtanordnung der erfindungsgemäßen Synchronisierschaltung beschreiben. Vor dem Zeitpunkt h wird kein einziges Datensignal dem Eingang 1 zugeführt, und anschließend an den charakteristischen Übergang Tn, (zum Zeitpunkt ίο) des externen Taktsignals HE wird keine einzige externe Information vom Abtaster-Coder 4 codiert und auf den Pufferspeicher 8 übertragen. Aber durch den vorbeschriebenen Vorgang startet der Übergang Tr<t> einen Arbeitszyklus mit der Dauer τ, der zum Zeitpunkt ii anfängt und zum Zeitpunkt f3 abläuft und in einem Wert ,0« des Signals FC zum Ausdruck kommt Wie im Diagramm Ah angegeben, laufen die Koeffizienten vor dem Zeitpunkt /b und während des Zeitintervalls ri des Zyklus wortweise im Speicher 6 um; sie laufen anschließend serienweise bis zum Zeitpunkt /3 des Zyklusendes um. Wenn davon ausgegangen wird, daß das Signal AiC(Diagramm Ai)gleich »0« ist, werden die im Speicher 6 umlaufenden Koeffizienten nicht geändert und die Informationen, die die Recheneinheit 5 erzeugen kann, werden außer Betracht gelassen.With the aid of the diagrams according to FIG. 4 the mode of operation of the overall arrangement of the synchronization circuit according to the invention can be described as follows. Before time h , not a single data signal is fed to input 1, and after the characteristic transition Tn (at time ίο) of the external clock signal HE , not a single external information item is encoded by the scanner coder 4 and transferred to the buffer memory 8. But by the process described above, the transition Tr <t> starts a working cycle with the duration τ, which begins at time ii and expires at time f3 and is expressed in a value "0" of the signal FC. As indicated in diagram Ah , the Coefficients before time / b and during the time interval ri of the cycle word by word in memory 6 um; they then run in series until time / 3 of the end of the cycle. If it is assumed that the signal AiC (diagram Ai) is equal to "0", the coefficients circulating in the memory 6 are not changed and the information that the arithmetic unit 5 can generate is disregarded.

Wenn ein Datensignal am Eingang 1 erscheint, bestimmt das im Signaldetektor 42 erzeugte schnelle Synchronsignal SR das Erscheinen des charakteristischen Übergangs Tn des externen Taktsignals HEzum Zeitpunkt f2, welcher synchron mit dem Datentakt verlaufende Übergänge Tn beispielsweise im Laufe des Zyklus zwischen ii und ft erscheint Anschließend an diesen Übergang Tn wird eine externe Information im Abtaster-Coder 4 codiert und auf den Pufferspeicher 8 übertragen, in den sie nur im Zeitintervall anschließend an den Übergang Tn und im Diagramm Aa als schraffierte Zone dargestellt eingelesen werden kann.When a data signal appears at input 1, the fast sync signal SR generated in signal detector 42 determines the appearance of the characteristic transition Tn of the external clock signal HE at time f2, which transitions Tn that run synchronously with the data clock, for example in the course of the cycle between ii and ft, then appears External information is encoded at this transition Tn in the scanner coder 4 and transferred to the buffer memory 8, into which it can only be read in the time interval following the transition Tn and shown as a hatched zone in the diagram Aa.

Nach diesem Zeitpunkt tj, zu dem der erste Zyklus nach obiger Beschreibung abläuft, laufen die Koeffizienten im Speicher 6 wortweise um, und ein neuer Zyklus wird erst nach dem Erscheinen des charakteristischen Übergangs Tn des Signals HE zum Zeitpunkt £4 ausgelöst Dieser Übergang Tn löst die Codierung einer zweiten externen Information aus, die auf den Pufferspeicher 8 übertragen wird. Die Detektion des Übergangs Tn durch den obigen Vorgang startet einen zweiten Zyklus mit einer Dauer r, der zum Zeitpunkt f5 anfängt, zum Zeitpunkt ti abläuft und in einem Wert »0« für das Signal FC zum Ausdruck kommt Die Koeffizienten laufen noch wortweise um im ersten Zeitintervall ri des zweiten Zyklus, das zum Zeitpunkt fe abläuft In diesem Intervall r, wird die externe Information, die nach dem Übergang Th codiert und in den Pufferspeicher 8 eingespeist wurde, dort ausgelesen, um der Recheneinheit 5 zugeführt zu werden. Vom Zeitpunkt fe und bis zum Ende ti des zweiten Zyklus laufen die Koeffizienten serienweise im Speicher 6 um und erscheinen in dieser Form am Ausgang 12 zum Anlegen an die Recheneinheit 5. Ebenfalls vom Zeitpunkt fc wird das Signal MC gleich »1« derart, daß die Koeffizienten im Speicher 6 geändert werden können und die in der Recheneinheit 5 behandelten Informationen berücksichtigt werden können.After this time tj, at which the first cycle expires as described above, the coefficients in the memory 6 circulate word by word, and a new cycle is only triggered after the appearance of the characteristic transition Tn of the signal HE at time £ 4. This transition Tn triggers the Coding of a second external information item which is transferred to the buffer memory 8. The detection of the transition Tn by the above process starts a second cycle with a duration r, which begins at time f 5 , expires at time ti and is expressed in a value “0” for the signal FC. The coefficients are still word-by-word in first time interval ri of the second cycle, which expires at time fe. In this interval r, the external information that was encoded after transition Th and fed into buffer memory 8 is read out there in order to be fed to arithmetic unit 5. From the time fe and until the end ti of the second cycle, the coefficients circulate in series in the memory 6 and appear in this form at the output 12 for application to the arithmetic unit 5. Also from the time fc, the signal MC is equal to "1" so that the Coefficients in the memory 6 can be changed and the information processed in the computing unit 5 can be taken into account.

Am Ende ti des zweiten Zyklus wiederholen sich die neuen Arbeitszyklen der Recheneinheit 5 auf gleiche Weise und werden nach je einem charakteristischen Übergang des externen Taktsignals HEgestartet, wobei das Signal MC zur Auslösung der Änderung der Koeffizienten und zur Berücksichtigung der behände!-At the end ti of the second cycle, the new work cycles of the arithmetic unit 5 are repeated in the same way and are started after each characteristic transition of the external clock signal HE , the signal MC for triggering the change in the coefficients and for taking into account the nimble!

ten Information gleich »1« bleibt.The last information remains equal to "1".

Es ist klar, daß mit der Synchronisierschaltung, die hier beschrieben wurde, die Schiebeimpulse in den Registern, die den Speicher 6 bilden, niemals unterbrochen werden, wodurch es möglich ist, auf sehr einfache Weise dynamische Register in Großintegration zu verwenden. Jedoch kann die erfindungsgemäße Schaltung auch vorteilhaft in Umlaufspeichern bestehend aus statischen Kippstufenregistern verwendet werden, denn sie weist auf jede Weise den Vorteil einer hohen Geschwindigkeit in der Herbeiführung der Synchronisation auf, die in weniger als einer Periode des externen Taktsignals HE erfolgt. Außerdem pakt sich dieseIt is clear that with the synchronizing circuit which has been described here, the shift pulses in the registers forming the memory 6 are never interrupted, which makes it possible to use dynamic registers on a large scale in a very simple manner. However, the circuit according to the invention can also be used advantageously in circulating memories consisting of static flip-flop registers, because it always has the advantage of high speed in bringing about the synchronization, which takes place in less than one period of the external clock signal HE . In addition, this pacts

Schaltung selbsttätig an jede beliebige Frequenz des externen Taktsignals an, wobei vorausgesetzt sei, daß die erwartete Dauer eines Arbeitszyklus kürzer als die Periode dieses externen Taktsignals istCircuit automatically to any frequency of the external clock signal, provided that the expected duration of a duty cycle is shorter than the period of this external clock signal

Das Ausführungsbeispiel wurde für den Fall beschrieben, daß sie in einem Datenübertragungsempfänger zum Synchronisieren einer D!gitaleinrichtung, z. B. eines Entzerrers, verwendet wird. Es wird jedoch klar sein, daß sie auch in jeder anderen digitalen Bearbeitungseinheit benutzt werden kann, die die zu bearbeitenden Informationen mit einem Takt empfängt, der von seinem internen Taktsignal unabhängig istThe embodiment has been described for the case that they are used in a data transmission receiver for synchronizing a D ! gital device, e.g. B. an equalizer is used. It will be clear, however, that it can also be used in any other digital processing unit which receives the information to be processed with a clock which is independent of its internal clock signal

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims (5)

Patentansprüche:Patent claims: 1. Synchronisierschaltung zur Synchronisation einer digitalen Einrichtung mit einem externen Taktsignal, weiche digitale Einrichtung eine Recheneinheit enthält, die in jedem ihrer mit dem externen Taktsignal zu synchronisierenden Arbeitszyklen eine externe Information zum Einlesen in einen Pufferspeicher und anschließend eine Koeffizientenfolge in einer vorgegebenen Reihenfolge erhält, die ein Umlaufspeicher liefert, der aus Schieberegistern aufgebaut ist, deren Anzahl gleich der Anzahl von Koeffizienten ist und deren Inhait durch die Impulse aus einem Haupttaktgeber verschoben wird, dadurch gekennzeichnet, daß im Umlaufspeicher vor bzw. nach jedem Register Schalter vorgesehen sind, um die Koeffizienten insgesamt seriell in den kaskadengeschalteten Registern oder je für sich wortweise umlaufen zu lassen, wobei jeder Koeffizient in einem Register umläuft, daß ein Generator zur Bildung eines Wortakts mit Hilfe des Haupttaktgebers entsprechend der Umlaufdauer eines Koeffizienten in einem Register und ein Generator zur Bildung von Arbeitszyklen der Recheneinheit mit konstanter Dauer synchron zum Worttakt sowie eines Lesesignals für den Pufferspeicher beim Beginn jedes Zyklus vorgesehen sind, der von einem Übergangsdetektor gestartet wird, der beim Auftreten eines Worttaktimpulses den charakteristischen Übergang des externen Taktsignals nach dem Ende jedes Zyklus detektiert, wobei die Schalter so gesteuert werden, daß die Koeffizienten wortweise nach dem Ende jedes Zyklus bis zum Zeitpunkt umlaufen, zu dem während des folgenden Zyklus der Pufferspeicher gelesen ist, und daß anschließend die erwähnte Koeffizientenfolge serienweise bis zum Ende des erwähnten folgenden Zyklus umläuft.1. Synchronization circuit for synchronizing a digital device with an external one Clock signal, which digital device contains an arithmetic unit, which in each of its with the external Clock signal to be synchronized work cycles an external information for reading into a Buffer memory and then receives a coefficient sequence in a predetermined order, which supplies a circulating memory which is composed of shift registers, the number of which is equal to the number of Coefficients and whose content is shifted by the pulses from a master clock, thereby characterized in that in the circulating memory switch before or after each register are provided to total the coefficients in series in the cascaded registers or to circulate each word by word, with each coefficient circulating in a register that a Generator for the formation of a word clock with the help of the main clock generator according to the cycle time a coefficient in a register and a generator for forming duty cycles of the Computing unit with constant duration synchronous to the word clock and a read signal for the buffer memory are provided at the beginning of each cycle started by a transition detector, the when a word clock pulse occurs, the characteristic transition of the external clock signal is detected after the end of each cycle, the switches being controlled so that the coefficients loop word by word after the end of each cycle until the point in time during the following Cycle of the buffer memory is read, and that then the mentioned coefficient sequence in series runs until the end of the following cycle mentioned. 2. Synchronisierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß zur Bildung der Arbeitszyklen der Recheneinheit ein Impulszähler für das Worttaktsignal vorgesehen ist, der durch die Impulse eines Nullstellsignals auf Null zurückgestellt wird und der zählt, bis er seine Endstellung mit einer vorgegebenen Anzahl von Impulsen des Worttaktsignals entsprechend der Dauer eines Zyklus erreicht, wobei die Impulse des Nullstellsignals am Ausgang eines Übergangsdetektors für Impulse einer vorgegebenen Ubergangs-Richtung ankommen, in dem das externe Taktsignal mit Hilfe von Impulsen abgetastet wird, die ein UND-Gatter erzeugt, das die Impulse des Worttaktsignals und ein Zyklusablaufsignal empfängt, das angibt, daß die Endstellung des Zählers erreicht ist, welcher Zähler mit einem Dekodierer versehen ist zur Bildung des Lesesignals für den erwähnten Pufferspeicher von jedem Zeitpunkt, zu dem der Zähler auf Null gestellt ist, bis zum Zeitpunkt, zu dem er eine Zwischenstellung erreicht, und zur Steuerung der Schalter des Umlaufspeichers derart, daß die Koeffizienten wortweise von jenem Zeitpunkt umlaufen, zu dem der Zähler seine Endstellung am Ende eines Zyklus erreicht, bis zum Zeitpunkt, zu dem er die erwähnte Zwischenstellung im folgenden Zyklus erreicht, und daß die erwähnte vorgegebenen Koeffizientenfolge serienweise zwischen den Zeitpunkten umläuft, zu denen in jedem Zyklus der Zähler die erwähnte Zwischenstellung und seine Endstellung erreicht.2. Synchronizing circuit according to claim 1, characterized in that to form the working cycles the arithmetic unit a pulse counter for the word clock signal is provided, which by the Pulses of a zeroing signal is reset to zero and counts until it reaches its end position with a predetermined number of pulses of the word clock signal corresponding to the duration of a cycle achieved, the pulses of the zeroing signal at the output of a transition detector for pulses a predetermined transition direction arrive in which the external clock signal with the help of Pulses is sampled, which generates an AND gate that contains the pulses of the word clock signal and a Receives cycle expiry signal indicating that the counter has reached its end position, which counter is provided with a decoder to form the read signal for the mentioned buffer memory of every point in time at which the counter is set to zero until the point in time at which it has an intermediate position achieved, and to control the switch of the circular memory so that the coefficients word by word from the point in time at which the counter reaches its end position at the end of a cycle reached until the point in time at which it reaches the mentioned intermediate position in the following cycle, and that the specified coefficient sequence mentioned circulates in series between the points in time which in each cycle the counter reaches the mentioned intermediate position and its end position. 3. Synchronisierschaltung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, <laß der Umlaufspeicher aus dynamischen Schieberegistern aufgebaut ist3. Synchronizing circuit according to one of claims 1 or 2, characterized in that <let the Circulating memory is constructed from dynamic shift registers 4. Synchronisierschaltung nach einem der Ansprüche 1 bis 3, für einen Datenempfänger mit einem Datenrückgewinnungskreis der das Signal des externen Taktgebers erzeugt, mit einem Abtaster-Coder, der die codierten Abtastwerte der ankommenden Daten einem Pufferspeicher zuführt, sowie mit einer Digitaleinrichtung zum Bearbeiten der erwähnten codierten Abtastwerte mit Hilfe durch einen Umlaufspeicher gelieferter Koeffizienten, dadurch gekennzeichnet, daß der erwähnte Rückgewinnungskreis einen frequenzgesteuerten Oszillator enthält, der ununterbrochen ein externes Taktsignal erzeugt und mit einem Detektor für die Übergänge im ankommenden Signal sowie mit einem Detektor für das Datensignal verbunden ist, um einen charakteristischen Übergang des externen Taktsignals synchron mit dem Datentaktsignal zu erzeugen, sobald ein Datensignal erhalten wird.4. Synchronizing circuit according to one of claims 1 to 3, for a data receiver with a Data recovery circuit that generates the signal of the external clock, with a sampler-coder, which supplies the encoded samples of the incoming data to a buffer memory, as well as with a digital device for processing the mentioned coded samples with the help of a circulating memory of supplied coefficients, characterized in that said recovery circuit contains a frequency controlled oscillator that continuously sends an external clock signal generated and with a detector for the transitions in the incoming signal as well as with a detector for the data signal is connected to a characteristic transition of the external clock signal in synchronism with the data clock signal as soon as a data signal is received. 5. Synchronisierschaltung nach Anspruch 4, mit einem Umlaufspeicher für einstellbaren Koeffizienten, dadurch gekennzeichnet, daß eine Schaltung zum Detektieren des Zeitpunkts vorgesehen ist, zu dem der erste serielle Umlauf der Koeffizientenfolge gestartet wird, der dem Erscheinen eines Datensignals am Eingang des Empfängers folgt, und zum Auslösen der Änderung in den Koeffizienten bzw. der Berücksichtigung der bearbeiteten Informationen von diesem Zeitpunkt an.5. Synchronizing circuit according to claim 4, with a circulating memory for adjustable coefficients, characterized in that a circuit for detecting the point in time is provided the first serial cycle of the coefficient sequence is started, the appearance of a data signal follows at the input of the receiver, and to trigger the change in the coefficients or the consideration of the processed information from this point on.
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