DE2841709A1

DE2841709A1 - Relay network for communications system - has modular counters or frequency dividers each comprising three stages and controlled by same clock signal

Info

Publication number: DE2841709A1
Application number: DE19782841709
Authority: DE
Inventors: Dieter Dipl Ing Karlstetter
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1978-09-25
Filing date: 1978-09-25
Publication date: 1980-04-10
Also published as: DE2841709C2

Abstract

The relay network has all its stations controlled synchronously by the same clock signal (T). Each member, e.g. En, consists of three functional stages (A-C). The first stage generates a control pulse (B) lasting from the start of the leading or trailing edge of the input signal (sn) to the next edge of a clock pulse. The second stage halves the control pulses from the first stage. The third stage logically combines the input signal (Sn) with the output of the second stage and the output of the first stage.

Description

Schaltungsanordnung für aus gleichartigen Ketten-Circuit arrangement for chains of the same type

gliedern modulartig aufgebaute binäre Zähler oder Frequenzteiler für impulsförmige Signale der Nachrichtentechnik.subdivide modular binary counters or frequency dividers for pulse-shaped signals in communications engineering.

Die Erfindung betrifft eine Schaltungsanordnung für aus gleichartigen Kettengliedern modulartig aufgebaute binäre Zähler oder Frequenzteiler für impulsförmige Signale der Nachrichtentechnik, bei denen der Signalausgang eines jeden Kettengliedes mit Ausnahme des letzten jeweils nur mit dem Signaleingang des nachfolgenden Kettengliedes verbunden ist.The invention relates to a circuit arrangement for from similar Binary counters or frequency dividers with a modular structure for pulse-shaped chain links Communications engineering signals, in which the signal output of each link in the chain with the exception of the last only with the signal input of the following chain link connected is.

Eine derartige Anordnung ergibt sich, wenn sogenannte Zähl-Flipflop in Reihe geschaltet werden, wobei der Ausgang eines Zähl-Flipflops jeweils auf den Eingang des nachfolgenden Zähl-Flipflops einwirkt und dieses steuert.Da jedes Zähl-Flipflop nur bei jedem zweiten Eingangsimpuls seine Schaltlage ändert, wirkt jedes Kt 1 Stl / 20.9.1978 Zähl-Flipflop wie ein Teiler, der eine zugeführte Impulsfolge im Verhältnis 1 : 2 oder bei n unmittelbar in Reihe geschalteten Zähl-Flipflops im Verhältnis 1 : 2n teilt - Karl Reiß: Integrierte Digitalbausteine, Siemens AG, 2.Aufl., 1972, Seiten 315 und 349 bis 359.Such an arrangement is obtained when so-called counting flip-flops are connected in series, with the output of a counting flip-flop in each case on the The input of the subsequent counting flip-flop acts and controls it. Each counting flip-flop only changes its switching position with every second input pulse, every Kt 1 Stl / 20.9.1978 Counting flip-flop like a divider that feeds a pulse train in a ratio of 1: 2 or with n counting flip-flops connected directly in series divides in a ratio of 1: 2n - Karl Reiss: Integrated digital modules, Siemens AG, 2nd ed., 1972, pages 315 and 349 to 359.

Da bei derartigen Anordnungen alle Flipflops nur vom Ausgang des vorangehenden Flipflop abhängig sind, ändern die einzelnen Flipflops ihre Schaltlage nicht gleichzeitig, sondern immer nacheinander, d.h. sie arbeiten asynchron. Eine derartige asynchrone Arbeitsweise führt zwar zu sehr einfachen Schaltungsanordnun.Since with such arrangements all flip-flops only from the output of the preceding Flip-flops are dependent, the individual flip-flops do not change their switching position at the same time, but always one after the other, i.e. they work asynchronously. Such an asynchronous The method of operation leads to a very simple circuit arrangement.

gen, diese sind aber langsamer und störempfindlicher als synchron arbeitende Anordnungen, bei denen alle Flipflops durch einen gemeinsamen Takt gleichzeitig geschaltet werden. Bei den asynchron arbeitenden Anordnungen liefert nämlich das Ausgangs signal eines Flipflops den Taktimpuls für das nächstfolgende Flipflop, so daß mit zunehmender Kettengliederzahl die Taktimpulsbreite immer größer wird und demzufolge überlagerte Störimpulse nachfolgende Kettenglieder leichter beeinflussen können.gen, but these are slower and more sensitive to interference than synchronous working arrangements in which all flip-flops by a common clock simultaneously be switched. In the case of asynchronous arrangements, this is what delivers Output signal of a flip-flop is the clock pulse for the next flip-flop, so that as the number of chain links increases, the clock pulse width becomes larger and larger and consequently superimposed interference pulses affect subsequent chain links more easily can.

Dieser Nachteil ist bei synchron arbeitenden Anordnungen nicht gegeben, doch erfordern diese, wie die Modulo-n-Zähler eine zusätzliche Verknüpfung der einzelnen Flipflops untereinander, so daß kein modulartiger Aufbau wie bei den asynchron arbeitenden Anordnungen möglich ist.This disadvantage does not exist with synchronously operating arrangements, however, like the modulo-n counters, these require an additional link between the individual counters Flip-flops with one another, so that there is no modular structure as with the asynchronous ones Arrangements is possible.

Aufgabe der Erfindung ist es daher, eine Schaltungsanordnung für binäre Zähler oder Frequenzteiler zu schaffen, die modulartig aufgebaut und unempfindlicher gegenüber Störungen sind als die bisher bekannten asynchron arbeitenden Anordnungen. Dies wird gemäß der Erfindung dadurch erreicht, daß alle Kettenglieder synchron durch einen gemeinsamen Takt gesteuert werden, daß jedes Kettenglied aus drei Funktionsstufen besteht, daß die erste Funktions,stufen jeweils mit einer vorgegebenen Flanke, z.B. der fallenden Flanke, des Eingangssignals beginnende und bis zur nächstfolgenden Steuerflanke eines Taktimpulses andauernde Steuerimpulse erzeugt, daß die zweite Funktionsstufe, gesteuert durch die Steuerflanken der Taktimpulse, die von der ersten Funktionsstufe zugeführten Steuerimpulse im Verhältnis 1 : 2 untersetzt und daß die letzte Funktionsstufe durch logische Verknüpfung des von der zweiten Funktionsstufe geZeferten Ausgangssignales mit dem Eingangs signal des Kettengliedes und den Ausgangssignalen der ersten Funktionsstufe die durch die jeweilige Phasenlage der Steuerflanken der Taktimpulse gegenüber den steuernden Flanken des Eingangssignales der ersten Funktionsstufe bedingte Phasenverschiebung kompensiert.The object of the invention is therefore to provide a circuit arrangement for binary To create counters or frequency dividers that are modular and less sensitive against disturbances are as the previously known asynchronously operating arrangements. This is done according to the invention achieved in that all chain links synchronously controlled by a common clock that each chain link from There are three functional levels that the first functional level, each with a predetermined level Edge, e.g. the falling edge, of the input signal beginning and up to the next one Control edge of a clock pulse generates continuous control pulses that the second Function stage, controlled by the control edges of the clock pulses from the first Function level supplied control pulses in a ratio of 1: 2 and that the last functional level by logically linking that of the second functional level geZeferten output signal with the input signal of the chain link and the output signals the first functional stage, which is determined by the respective phase position of the control edges of the Clock pulses compared to the controlling edges of the input signal of the first functional stage conditional phase shift compensated.

Gemäß der Erfindung wird die Störempfindlichkeit durch den Übergang zur synchronen Arbeitsweise in an sich bekannter Weise erhöht. Damit aber dennoch ein modulartiger Aufbau ermöglicht wird, sind die Kettenglieder in jeweils drei Funktionsstufen unterteilt, die in folgender Weise arbeiten: Die Impulse des Eingangssignals werden zunächst in eine mit diesen synchrone Impulsfolge umgesetzt, wobei jedoch bedingt durch die Impulsbreitenmodulation des steuernden Taktes das Tastverhältnis geändert wird. Die Rückflanken der Impulse dieser neuen Impulsfolge sind daher synchron mit den Steuerflanken der Taktimpulse und damit maßgebend für die weitere Verarbeitung, nämlich der Teilung im Verhältnis 1 : 2 durch die nächste Funktionsstufe, so daß am Ausgang dieser zweiten Funktionsstufe ein Signal entsteht, das zwar bezüglich der Impulsfrequenz bereits dem gewünschten Ausgangssignal entspricht.According to the invention, the susceptibility to interference is reduced by the transition increased for synchronous operation in a manner known per se. But with that anyway A modular structure is made possible, the chain links are in three each Functional levels that work in the following way: The pulses of the input signal are first converted into a pulse train that is synchronous with this, although due to the pulse width modulation of the controlling clock, the duty cycle will be changed. The trailing edges of the pulses in this new pulse train are therefore synchronous with the control edges of the clock pulses and thus decisive for further processing, namely the division in a ratio of 1: 2 by the next functional level, so that at the output of this second functional stage Signal arises that already corresponds to the desired output signal with regard to the pulse frequency.

Doch sind die Impulsflanken der Einzelimpulse um die Impulsbreite der von der ersten Funktionsstufe gelieferten Steuerimpulse zeitlich verzögert. Diese Phasenverschiebung wird daher in der dritten Funktionsstufe wieder kompensiert. Dabei ist es vollkommen gleichgültig, welche Impulsflanke des zu untersetzenden Eingangssignales als Bezugs- oder Steuerflanke herangezogen wird.But the pulse edges of the individual pulses are around the pulse width of the control pulses delivered by the first functional stage with a time delay. This phase shift is therefore compensated again in the third functional stage. It is completely irrelevant which pulse edge is to be reduced Input signal is used as a reference or control edge.

Die Ausbildung der einzelnen Funktionsstufen kann in unterschiedlicher Weise erfolgen. Die erste Funktionsstufe ist besonders einfach zu verwirklichen, wenn diese gemäß einer Weiterbildung der Erfindung aus einem getakteten D-Flipflop und einem Verknüpfungsglied besteht, das das Eingangssignal des Kettengliedes mit einem der Ausgangssignale des Flipflop verknüpft und dadurch die Steuerimpulse für die nachfolgende zweite Funktionsstufe des Kettengliedes liefert.The training of the individual functional levels can be different Way. The first functional level is particularly easy to implement, if this, according to a development of the invention, consists of a clocked D flip-flop and there is a logic link that carries the input signal of the chain link linked to one of the output signals of the flip-flop and thereby the control pulses for the subsequent second functional stage of the chain link supplies.

Für die zweite Funktionsstufe eignet sich besonders ein getaktetes T-Flipflop, das durch die von der ersten Funktionsstufe zugeführten Steuerimpulse abwechselnd in die eine oder andere Schaltlage geschaltet wird.A clocked one is particularly suitable for the second functional level T flip-flop generated by the control pulses supplied by the first functional stage is alternately switched to one or the other switching position.

In beiden Fällen lassen sich die benötigten Flipflops mit JK-Flipflops in einfacher Weise verwirklichen, wobei diese als Master-Slave-Flipflops ausgebildet sein können. Die Phaeenkompensation durch die dritte Funktionsstufe erfolgt gemäß einer Ausführungsform mit der Erfindung vorteilhaft in der Weise, daß das Ausgangssignal eines Kettengliedes durch Uberlagerung dreier Einzelsignale gebildet wird, die durch logische Verknüpfung der der dritten Funktionsstufe zugeführten Steuersignale erzeugt werden, daß das erste der Einzelsignale aus der der zweiten Funktionsstufe zugeführten Steuerimpulsfolge durch Unterdrücken eines jeden zweiten Steuerimpulses abhängig vom Ausgangssignal der zweiten Funktionsstufe gewonnen wird, daß das zweite der Einzelsignale aus dem Eingangs signal des Kettengliedes durch Ausblenden des infolge der Frequenzteilung jeweils unterdrücken Signalteiles (Impuls bzw. Pause) des Eingangssignales des Kettengliedes abhängig vom Ausgangssignal der zweiten Funktionsstufe gewonnen wird und daß das dritte der Einzelsignale aus der vom Ausgang des Flipflop der ersten Funktionsstufe abgeleiteten Impulsfolge durch Ausblenden eines jeden auf einen Impuls des ersten Einzelsignals folgenden Impulses gewonnen wird.In both cases, the required flip-flops can be made with JK flip-flops realize in a simple manner, these being designed as master-slave flip-flops could be. The phase compensation by the third functional stage takes place according to an embodiment with the invention advantageous in such a way that the output signal of a chain link is formed by superimposing three individual signals through logical Linking of the third functional level Control signals are generated that the first of the individual signals from the second Function level supplied control pulse train by suppressing every second Control pulse is obtained depending on the output signal of the second functional stage, that the second of the individual signals from the input signal of the chain link through Hiding the signal part that is suppressed as a result of the frequency division (pulse or pause) of the input signal of the chain link depending on the output signal of the second functional stage is obtained and that the third of the individual signals from the from the output of the flip-flop of the first functional stage through the pulse sequence derived Masking out of each pulse following a pulse of the first individual signal is won.

Weitere Einzelheiten der Erfindung seien nachfolgend anhand von in der Zeichnung dargestellten AusfUhrungsbeispielen näher erläutert. Im einzelnen zeigen: Fig. 1 das Blockschaltbild eines aus mehreren Kettengliedern modulartig aufgebauten FrequenzteiT lers gemäß der Erfindung, Fig. 2 ein erstes Ausführungsbeispiel eines Kettengliedes der Anordnung nach Fig. 1, Fig. 3 ein zugehöriges Impulsdiagramm, Fig. 4 ein zweites Ausführungsbeispiel eines Kettengliedes der Anordnung nach Fig. 1 und Fig. 5 ein zugehöriges Impulsdiagramm.Further details of the invention are given below with reference to in AusfUhrungsbeispielen shown in the drawing explained in more detail. In detail 1 shows the block diagram of one of several chain links in a modular manner constructed frequency divider according to the invention, Fig. 2 shows a first embodiment of a chain link of the arrangement according to FIG. 1, FIG. 3 shows an associated pulse diagram, FIG. 4 shows a second exemplary embodiment of a chain link of the arrangement according to FIG. 1 and 5 an associated timing diagram.

Der in Fig. 1 gezeigte Frequenzteiler besteht aus drei gleichertigen Kettengliedern Es 1' En unten+1.The frequency divider shown in Fig. 1 consists of three equal Chain links there 1 'en below + 1.

Durch weitere Kettenglieder ist der Frequenzteiler beliebig erweiterbar. Alle Kettenglieder E.... werden synchron über eine gemeinsame Taktleitung mit dem Steuertakt T geschaltet. Jedes Kettenglied, z.B. EnS arbeitet in der Weise, daß ein aus einer Impulsfolge bestehendes Eingangssignal Sn im Verhältnis 1 : 2 unterteilt wird, so daß das Ausgangssignal 5n+1 daher nur halb soviele Impulse aufweist wie das Eingangssignal Sn.The frequency divider can be expanded as required using additional chain links. All chain links E .... are synchronized via a common clock line with the Control cycle T switched. Every chain link, e.g. EnS, works in such a way that an input signal Sn consisting of a pulse train divided in a ratio of 1: 2 so that the output signal 5n + 1 therefore has only half as many pulses as the input signal Sn.

Fig. 2 zeigt ein erstes Ausführungsbeispiel für die Kettenglieder, z.B. En der Anordnung nach Fig. 1.Fig. 2 shows a first embodiment for the chain links, e.g. En the arrangement of Fig. 1.

Es ist in drei Funktionsstufen A, B und C unterteilt.It is divided into three functional levels A, B and C.

Die Funktionsstufe A besteht aus einem JK-Flipflop FF1, das zusammen mit dem Inverter I als D-Flipflop' arbeitet, und einem Verknüpfungsglied NO als NOR-Glied. Das Flipflop FF1 überprüft mit jeder Steuer flanke des'Takts T das Eingangssignal Sn und übernimmt den jeweiligen Signalzustand in das Flipflop FF1, so daß an den Ausgängen Q1 bzw. q eine analogewbzw. komplementäre Impulsfolge gleicher Impulszahl abgegeben wird, wobei jedoch die Flanken der einzelnen Impulse dieser Impulsfolgenphasenverschoben sind. Das Verknüpfungsglied NO verknüpft nun eine dieser ImpulsfolFn mit der des Eingangssignals Sn in der Weise, daß am Ausgang b eine mit den Bezugsflanken, z.B. den Rückflanken, der einzelnen Impulse des Eingangssignals Sn synchrone Impulsfolge abgegeben wird, wobei die Breite der einzelnen Impulse jeweils der Phasenverschiebung zwischen der Bezugsflanke und der nachfolgenden Steuerflanke eines Taktimpulses entspricht.The functional level A consists of a JK flip-flop FF1, which together works with the inverter I as a D flip-flop ', and a logic element NO as NOR element. The flip-flop FF1 checks the input signal with each control edge of the clock T Sn and takes over the respective signal state in the flip-flop FF1, so that to the Outputs Q1 or q an analogue or complementary pulse train with the same number of pulses is emitted, but the edges of the individual pulses of these pulse train phase shifted are. The logic element NO now links one of these pulse sequences with that of the Input signal Sn in such a way that at the output b one with the reference edges, e.g. the trailing edges of the individual pulses of the input signal Sn synchronous pulse train is emitted, the width of the individual pulses each being the phase shift between the reference edge and the following control edge of a clock pulse is equivalent to.

Die am Ausgang b auftretende Impulsfolge wird unmittelbar der Funktionsstufe B zugeleitet. Diese besteht aus einem einigen JK-Flipflop FF2, das als T-Flipflop betrieben wird, so daß mit jeder Steuerflanke der Taktimpulse T die Schaltlage geändert wird, wenn gleichzeitig der Steuereingang mit logisch 1 angesteuert wird.The pulse sequence appearing at output b becomes the function level immediately B forwarded. This consists of a few JK flip-flops FF2, which are called T flip-flops is operated so that the switching position is changed with each control edge of the clock pulse T if the control input is controlled with logic 1 at the same time.

Das Flipflop FF2 arbeitet also als Binärteiler und halbiert die Impulszahl der am Eingang zugeführten Impulsfolge. Die am Ausgang Q2 und F auftretenden und zueinander komplementären Impulsfolgen sind aber mit der Impulsfolge am Eingang Sn des Kettengliedes nicht synchron, d.h. die Flanken der einzelnen Impulse sind gegeneinander phasenverschoben.The flip-flop FF2 works as a binary divider and halves the number of pulses the pulse train fed to the input. The and occurring at the output Q2 and F. but complementary pulse trains are with the pulse train at the input Sn of the chain link not synchronous, i.e. the edges of the individual pulses are out of phase with each other.

Diese Phasenverschiebung infolge der Taktsteuerung der Flipflops in den beiden Funktionsstufen A und B muß daher wieder kompensiert werden. Dies bewirkt die dritte Funktionsstufe C, die im vorliegenden Fall aus drei NAND-Gliedern N1 bis N3 und einem UND Glied U besteht. Insgesamt wird das Ausgangssignal Sn+1 aus drei einander überlagerten Einzelsignalen gewonnen, die von den drei NAND-Gliedern geliefert werden. Das NAND-Glied N1 verknüpft das Ausgangssignal Q2 des Flipflops FF2 mit dem Ausgangssignal b der ersten Funktionsstufe A, wodurch die eine Flanke der Ausgangsimpulse korrigiert wird. Das NAND-Glied N3 verknüpft das Eingangssignal Sn mit dem Ausgangssignal Q2 des Flipflops FF2, wodurch die andere Flanke des Ausgangsnmpulses korrigiert wird. Das dritte NAND-Glied N2 verknüpft schließlich das Ausgangs signal Q2 des Flipflops FF2 mit dem Ausgangs signal Q1 des Flipflops FF1, so daß ein die Lücke zwischen zwei aufeinanderfolgenden Impulsen der beiden anderen Einzelsignale überbrückt und somit durch Überlagerung am UND -Glied U jeweils ein einheitlicher Impuls des Ausgangssignales Sn+1 gebildet wird. Bei Verwendung eines NAND- Gliedes anstelle des UND-Gliedes U ergäbe sich eine zum dargestellten Ausgangs signal komplementäre Signalfolge.This phase shift as a result of the timing control of the flip-flops in the two function levels A and B must therefore be compensated again. this causes the third functional stage C, which in the present case consists of three NAND gates N1 until N3 and an AND element U exists. Overall, the output signal Sn + 1 is off three superimposed individual signals obtained by the three NAND gates to be delivered. The NAND gate N1 combines the output signal Q2 of the flip-flop FF2 with the output signal b of the first functional stage A, whereby the one edge the output pulse is corrected. The NAND gate N3 combines the input signal Sn with the output signal Q2 of the flip-flop FF2, whereby the other edge of the output pulse is corrected. The third NAND gate N2 finally links the output signal Q2 of the flip-flop FF2 with the output signal Q1 of the flip-flop FF1, so that a Gap between two consecutive pulses of the other two individual signals bridged and thus a uniform one by superposition on the AND element U. Pulse of the output signal Sn + 1 is formed. When using a NAND Limb instead of the AND gate U, there would be a complementary signal to the output shown Signal sequence.

Fig. 3 zeigt das zugehörige Impulsdiagramm mit den einzelnen Signalfolgen an den mit gleichen Bezugszeichen versehenen Punkten der Schaltungsanordnung nach Fig. 2.Fig. 3 shows the associated pulse diagram with the individual signal sequences at the points of the circuit arrangement provided with the same reference numerals Fig. 2.

Die steuernde Flanke der Taktimpulse T ist dabei jeweils die Rückflanke, während als Bezugsflanke der Impulse des Eingangssignales Sn die Rückflanken gewählt sind.The controlling edge of the clock pulses T is the trailing edge, while the trailing edges are selected as the reference edge of the pulses of the input signal Sn are.

Die Impulse der Impulsfolge b werden demzufolge jeweils von den Rückflanken eines Impulses des Eingangssignales Sn abgeleitet. Ihre Breite entspricht jeweils der Phasenverschiebung zwischen Bezugsflanke und nachfolgender Steuerflanke eines Taktimpulses T. Die Teilung dieser Impulsfolge durch das Flipflop FF2 liefert daher ein dem Ausgangssignal Sn+1 entsprechendes untersetztes Signal T bzw. Q2' bei dem die Impulsflanken ebenfalls bedingt durch die synchrone Steuerung der Flipflops phasenverschoben sind, was durch die schraffierten Flächen angedeutet ist. Diese Phasenverschiebung wird über den Umweg der Einzelsignale c, d und e wieder korrigiert, so daß die Impulsflanken des Ausgangssignales Sn+1 wieder mit denen des Eingangssignales Sn phasengleich liegen.The pulses of the pulse train b are therefore each from the trailing edges derived from a pulse of the input signal Sn. Their width corresponds to each the phase shift between the reference edge and the subsequent control edge of a Clock pulse T. The division of this pulse train by the flip-flop FF2 therefore delivers a scaled-down signal T or Q2 'corresponding to the output signal Sn + 1 in the case of the the pulse edges are also due to the synchronous control of the flip-flops are out of phase, which is indicated by the hatched areas. These Phase shift is corrected again via the detour of the individual signals c, d and e, so that the pulse edges of the output signal Sn + 1 again with those of the input signal Sn are in phase.

Fig. 4 zeigt ein weiteres Ausführungsbeispiel für ein Kettenglied, z.B. EnS der Anordnung gemäß Fig. 1.Fig. 4 shows a further embodiment for a chain link, e.g. EnS of the arrangement according to Fig. 1.

Der grundsätzliche Aufbau ist dabei der gleiche wie bei dem Ausführungsbeispiel gemäß Fig. 2, lediglich die Art der Verknüpfungsglieder hat sich geändert, um zu zeigen, daß ohne vom Grundprinzip der Erfindung abzuweichen, verschiedenartige Ausführungsformen möglich sind. Das gilt darüber hinaus auch bezüglich der zueinander komplementären Ausgangssignale Q1 bzw.The basic structure is the same as in the exemplary embodiment according to Fig. 2, only the type of logic elements has changed to show that without departing from the basic principle of the invention, various embodiments possible are. This also applies to the complementary ones Output signals Q1 resp.

71und Q2 bzw. Q2 beider Flipflops FF1 und FF2 für die Ableitung der nogwendigen Steuersignale.71 and Q2 or Q2 of both flip-flops FF1 and FF2 for deriving the necessary control signals.

Das Ausführungsbeispiel gemäß Fig. 4 unterscheidet sich des weiteren vom vorhergehenden Ausführungsbeispiel dadurch, daß die Vorderflanken der Impulse des Eingangssignales Sn als Bezugsflanken gewählt sind, was aus dem zugehörigen Impulsdiagramm gemäß Fig. 5 leicht ersichtlich ist. Für die Verknüpfung in der Funktionsstufe A wird daher ein UND-Glied Ul benötigt, während sich die Funktionsstufe C aus einem weiteren UND-Glied U2 und zwei Inhibitgliedern Gl und G1 sowie einem ODER-Glied 0 zusammensetzt.The embodiment according to FIG. 4 also differs from the previous embodiment in that the leading edges of the pulses of the input signal Sn are selected as reference edges, what from the associated The timing diagram of FIG. 5 can be easily seen. For the link in the functional level A is therefore an AND element Ul needed, while the functional stage C consists of a further AND element U2 and two inhibit elements Gl and G1 and an OR element 0 composed.

Im übrigen entsprechen die von den einzelnen Funktionsstufen auszuübenden Schaltfunktionen denen der bereits beschriebenen Ausführungsform.Otherwise, they correspond to those to be exercised by the individual functional levels Switching functions those of the embodiment already described.

Analoges gilt bezüglich einer Steuerung durch die Vorderflanken der Taktimpulse T.The same applies to control by the leading edges of the Clock pulse T.

5 Figuren 6 Patentansprüche5 Figures 6 claims

Claims

Claims 0 Circuit arrangement for chain links of the same type modular binary counters or frequency dividers for pulse-shaped signals communications technology, in which the signal output of each chain link with Except for the last only with the signal input of the following chain link connected, d a d u r 0 h g e k e n n n n z e i c h n e t that all chain links (e.g. Es ~ 1, Enw Es + 1) can be controlled synchronously by a common clock (T), that each chain link (e.g. En) consists of three functional levels (A, B and C), that the first function level (A) each with a specified edge (e.g. the falling Edge) of the input signal (Sn) and up to the next control edge a clock pulse (T) lasting control pulses (b) generated that the second functional stage (B) controlled by the control edges of the clock pulses (T) from the first functional stage (A) applied control pulses (b) in a ratio of 1: 2 and that the last Functional level (C) by logically linking that of the second functional level (B) delivered output signal with the input signal (Sn) of the chain link (En) and the output signals (B, T) of the first functional stage (A) by the respective Phase position of the control edges of the clock pulses (T) in relation to the control edges phase shift caused by the input signal of the first functional stage (A).

2. Circuit arrangement according to claim 1, d a d u r c h g e k e n n z e i c h n e-t that the first functional stage (A) consists of a clocked D flip-flop and a logic element (NO or U1) is the input signal (Sn) of the Chain link (s) with a of the output signals (e.g. 3. Q1) of the D flip-flop linked and thereby the control pulses (b) for the subsequent second functional stage (B) of the chain link (En) delivers.

3. Circuit arrangement according to claim 1 or 2, d a d u r c h g e k It is noted that the second functional stage (B) consists of a clocked T flip-flop is made by the control pulses supplied by the first functional stage (A) (b) is alternately switched to one or the other switching position.

4. Circuit arrangement according to claim 2 or 3, d a d u r c h g e k It is noted that in the first two functional levels (A and B) one The flip-flops used in the chain (e.g. En) are formed from JK flip-flops (FF1 and FF2) are.

5. Circuit arrangement according to claim 4, d a d u r c h g e k e n n it is clear that the JK flip-flops are designed as master-slave flip-flops.

6. Circuit arrangement according to one of claims 2 to 5, d a d u r c h e k e n n n z e i c h n e t that the output signal (in + 1) of a chain link (e.g. En) is formed by superimposing three individual signals (c, d and e), which by logically combining the control signals fed to the third functional stage (C) be generated that the first (c) of the individual signals from the second functional stage (B) supplied control pulse train (b) by suppressing every second control pulse depending on the output signal (e.g. T) of the second functional stage it is obtained that the second of the individual signals from the input signal (Sn) of the chain limb (En) by masking out the signal part suppressed as a result of the frequency division (Impulse or

Pause) of the input signal (Sn) of the chain link (En) depending on the Output signal (e.g. Q2) of the second functional stage (B) is obtained and that the third (d) of the individual signals from the output (e.g. T) of the flip-flop (FF1) of the first functional level (A) derived pulse train by hiding each one on a pulse of the first individual signal (C) following pulse is obtained.