DE2808298C2 - Arrangement for the digital control of an m-phase pulse width controlled thyristor DC converter - Google Patents
Arrangement for the digital control of an m-phase pulse width controlled thyristor DC converterInfo
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Description
mit einem Steuergenerator zur Erzeugung einer Impulsfolge konstanter Frequenz,
an dessen Ausgang eine Taktimpulszähleinrichtung angeschlossen ist,
deren Ausgänge einerseits zur Erzeugung unverzögerter,
entsprechend der Phasenzahl versetzter Impulse genutzt werden, die den Hauptoder
Löschthyristoren der Steller zugeführt werden und andererseits zur Erzeugung von der
Phasenzahl entsprechenden zeitlich versetzten und verzögerten Impulsen mit einer gleichen
Anzahl von als Matrizen realisierten Decodierern verbunden sind,with a control generator for generating a pulse train of constant frequency,
to the output of which a clock pulse counter is connected, the outputs of which are used on the one hand to generate undelayed pulses offset according to the number of phases, which are fed to the main thyristors or extinguishing thyristors of the controller and, on the other hand, to generate the number of times offset and delayed pulses with an equal number of as Matrices are connected to realized decoders,
- wobei die Decodierer außerdem mit einer als Reversierzähler ausgebildeten Steuerimpulszähleinrichtung verbunden sind,- The decoder also having a control pulse counter designed as a reversing counter are connected,
welcher von einer Steuereinheit ein digitaler, den Betrag der Verzögerung darstellender Zahlenwert
eingeschrieben wird,
so daß die Decodierer bei Gleichheit beider ihnen zugeführter Impulsmuster verzögerte
Impulse erzeugen, die den Lösch- oder Hauptthyristoren
der Steller zugeführt werden,which a control unit writes a digital numerical value representing the amount of the delay,
so that the decoders generate delayed pulses if the two pulse patterns supplied to them are the same, which are supplied to the clearing or main thyristors of the controller,
dadurch gekennzeichnet, daßcharacterized in that
die Taktimpulszähleinrichtung aus nur einem Zähler (3) besteht, dem zur Erzeugung der un-the clock pulse counter consists of only one counter (3), which is used to generate the un-
verzögerten, je Phase um — T versetzten Im-delayed, according to phase - T offset import
pulse ein Decodierer (20) nachgeschaltet ist
und an dessen Ausgängen parallel alle Decodierer (4 und 7) für die verzögerten Impulse liegen,
daß die Steuerimpulszähleinrichtung ebenfalls aus nur einem Reversierzähler (24) besteht,
dessen Ausgänge parallel allen Decodierern (4, 5, 6, 7) für die verzögerten, untereinander jepulse is followed by a decoder (20)
and at the outputs of which all decoders (4 and 7) for the delayed pulses are in parallel, so that the control pulse counter also consists of only one reversing counter (24), the outputs of which are parallel to all decoders (4, 5, 6, 7) for the delayed, among themselves ever
Phase um — T versetzten Impulse zugeführtPhase by - T applied pulses offset
sind,are,
wobei die phasenweise Versetzung der verzögerten Impulse um — Fin den einzelnen De- „ m "whereby the phased offset of the delayed pulses by - Fin the individual De- " m "
codierern durch entsprechende Verknüpfung der Matrizen (62 und 85, 150 bis 173) erfolgt.encode by corresponding linking of the matrices (62 and 85, 150 to 173).
6060
Die Erfindung bezieht sich auf eine Anordnung zur digitalen Steuerung eines m-phasigen pulsbreitengesteuertcn Thyristor-Gleichstromstellers der im Oberbegrilfdes Patentanspruchs beschriebenen, aus der SU-PS 24 290 bekannten Art.The invention relates to an arrangement for the digital control of an m-phase pulse width control Thyristor DC converter of the type described in the preamble of the patent claim, from SU-PS 24 290 known art.
/ur digitalen Steuerung der Thyristoren von Thyristor-Gleichstromstellern, wie sie in elektrischen Fahrzeugen und industriellen Antrieben verwendet werden, müssen den Thyristoren der Gleichstromsteller unverzögerte und verzögerte Steuerimpulsfolgen zugeführt werden. Dabei ist es zur Verringerung der Strompulsationen in der Speisequelle erforderlich, gleichzeitig zur Erzeugung der zeitlich umerzogenen und verzögerten Impulsfolgen den Einsatz jeder nachfolgenden Phase des mehrphasigen Gleichstromstellers in Bezug auf die/ ur digital control of the thyristors of thyristor DC converters, as used in electric vehicles and industrial drives, must be supplied to the thyristors of the DC chopper with undelayed and delayed control pulse trains will. It is necessary to reduce the current pulsations in the supply source at the same time Generation of the temporally re-educated and delayed Pulse trains the use of each subsequent phase of the polyphase DC chopper in relation to the
vorhergehende Phase um — Γ zu verschieben, worinprevious phase to postpone - Γ, in which
m die Phasenzahl des Thyristor-Gleichstromstellers und T die Schaltzeit der Thyristoren des GJeichstromstellers ist. m is the number of phases of the thyristor DC converter and T is the switching time of the thyristors of the DC converter.
Bei der aus der SU-PS 4 24 290 bekannten Anordnung müssen zur Erzeugung der verzögerten und unverzögerten Impulsfolgen in der Steuerimpulszähleinrichtung mehrere Reversierzählex und in der Taktimpulszähleinrichtung mehrere Taktimpulszähler eingesetzt werden, deren Zahl der Phasenzahl des Gleichstromstellers entspricht. Infolgedessen ist bei der bekannten Anordnung die Betriebssicherheit verhältnismäßig gering, Leistungsbedarf, Abmessungen und Kosten verhältnismäßig hoch und die Qualität der Steuerung wegen der Streuung der Kennwerte der verwendeten Impulszähler unbefiiedigend. Die Kennwertstreuung der Impulszähler ist auch hinsichtlich der Genauigkeit der zeitlichen Verschiebung der Impulse nachteilig, wodurch Strompulsationen auftreten und der Anteil harmonischer Komponenten im Speisestrom verhältnismäßig hoch ist.In the arrangement known from SU-PS 4 24 290, the delayed and undelayed Pulse trains in the control pulse counter several reversing counters and in the clock pulse counter several clock pulse counters can be used, the number of which corresponds to the number of phases of the DC converter. As a result, with the known arrangement, the operational reliability is relatively low. Dimensions and costs relatively high and the quality of the control because of the Scatter of the characteristic values of the pulse counters used unsatisfactory. The variation in the parameters of the pulse counters is also disadvantageous in terms of the accuracy of the time shift of the pulses, which causes current pulsations occur and the proportion of harmonic components in the feed stream is relatively high is.
Ferner ist aus »Arbeiten des Dnepropetrowsker Institut für Eisenbahningenieure«, 1971, Heft 106. Seiten 66 bis 70, eine Anordnung zur digitalen Steuerung eines mehrphasigen Thyristor-Gleichstromstellers bekannt, die nur einen Takt- und einen Reversierzähler, die an einen Decodierer angeschlossen sind, einen Schalter und einen Taktgeber enthält. Hierbei ist das Tastverhältnis diskret veränderlich; der Wert der Diskretheit, d. h., die minimale Schrittbreite, urn die das Tastverhältnis veränderlich ist, ist von der Anzahl der Flip-Flops in den Zählern abhängig.Furthermore, from »Work of the Dnepropetrovsk Institute für Eisenbahningenieure «, 1971, No. 106. Pages 66 to 70, an arrangement for the digital control of a multiphase thyristor DC chopper known that only a clock and a reversing counter that on a decoder are connected, a switch and a clock contains. Here is the duty cycle discreetly changeable; the value of discretion; d. i.e. the minimum step width by which the duty cycle is variable, depends on the number of flip-flops in the counters.
Die bekannte Anordnung v/eist jedoch eine große Zahl von Schalungselementen auf, wodurch die Betriebssicherheit vermindert und Abmessungen sowie Kosten der Anordnung verhältnismäßig groß sind.The known arrangement, however, has a large number of formwork elements, which increases operational reliability and the dimensions and costs of the arrangement are relatively large.
Der Erfindung liegt die Aufgabe zugrunde, die gattungsgemäße Anordnung so weiterzubilden, daß bei verminderter Anzahl der Schaltungselemente ihre Genauigkeit und Betriebssicherheit erhöht wird.The invention is based on the object of developing the generic arrangement so that at The reduced number of circuit elements increases their accuracy and reliability.
Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmaie des Patentanspruchs gelöst. According to the invention, this object is achieved by the characterizing features of the patent claim.
Da erfindungsgemäß die Taktimpulszähleinrichtung und die Steuerimpulszähleinrichtung jeweils nur aus einem Binärzähler bestehen, ist die Betriebssicherheit und Genauigkeit der erfindungsgemäßen Anordnung erhöht, während Abmessungen, Kosten und Leistungsbedarf der Anordnung vermindert sind. Since, according to the invention, the clock pulse counter and the control pulse counter each only off consist of a binary counter, the operational reliability and accuracy of the arrangement according to the invention increases while the dimensions, cost and power requirements of the assembly are reduced.
Im folgenden werden die in der Zeichnung dargestellten Ausführungsbeispiele der erfindungsgemäßen Anordnung erläutert. Es zeigt:The exemplary embodiments of the arrangement according to the invention shown in the drawing are described below explained. It shows:
Fig. 1 das Schaltbild einer Anordnung zur digitalen Steuerung eines vierphasigen Thyristor-Gleichstromstellers, 1 shows the circuit diagram of an arrangement for the digital control of a four-phase thyristor DC converter,
Fi g. 2 das Schaltbild eines Decodierers tür verzögerte Impulsfolgen, der mit der zweiten Phase des Gleichstromstellers verbunden ist undFi g. 2 the circuit diagram of a decoder was delayed Pulse trains connected to the second phase of the DC chopper and
F i g. 3 das Schaltbild eines Decodierers für verzögerteF i g. 3 shows the circuit diagram of a decoder for delayed
Impulsfolgen, der mit der ersten Phase des Gleichstromstellers verbunden ist.Pulse trains associated with the first phase of the DC chopper connected is.
Die Anordnung 1 (Fig. 1) zur digitalen Steuerung eines vierphasigen Thyristor-GleichstromMellers umfaßt einen Steuergenerator 2, der mit seinem Ausgang an den Eingang einer Taktimpulszähleinrichtung angeschlossen ist. Die Taktimpulszähleinrichtung besteht aus einem Taktimpulszähler 3 mit η Stellen (Flip-Flops). The arrangement 1 (Fig. 1) for the digital control of a four-phase thyristor DC converter comprises a control generator 2, the output of which is connected to the input of a clock pulse counter. The clock pulse counter consists of a clock pulse counter 3 with η digits (flip-flops).
Der Taktinpulszähler 3 ist mit seinen logischen Aus- ίο
gangen, deren Zahl der doppelten Stellenzahl des Taktirpulszählers
3 ist, an die ersten logischen Eingänge von Decodierern 4,5,6,7 für verzögerte Impulsfolgen angeschlossen.
Die logischen Ausgänge des Taktimpulszählers 3, die die einer zeitlichen Verschiebung des Einsatzes
jeder Phase 8, 9, 10, 11 des Thyristor-Gleichstromstellers um — T = —T entsprechende Zürn
4
stände bestimmen, sind zugleich an einen DecodiererThe clock pulse counter 3 is connected with its logical outputs, the number of which is twice the number of digits of the clock pulse counter 3, to the first logical inputs of decoders 4,5,6,7 for delayed pulse trains. The logic outputs of the clock pulse counter 3, which correspond to a temporal shift in the use of each phase 8, 9, 10, 11 of the thyristor DC converter by - T = - T corresponding Zürn 4
determine the status are at the same time to a decoder
20 für nichtverzögerte Impulsfolgen gelegt, wobei Tdie Schaltzeit bzw. -periode der Thyristoren 12,13, 14,15, 16,17,18, 19 des Gleichstromstellers und m = 4 die Zahl seiner Phasen 8,9,10, Ii ist. Der Summationsausgang 22 und der Subtraktionsausgang 23 einer Steuereinheit20 for non- delayed pulse trains, where T is the switching time or period of the thyristors 12, 13, 14, 15, 16, 17, 18, 19 of the DC chopper and m = 4 is the number of its phases 8, 9, 10, Ii. The summation output 22 and the subtraction output 23 of a control unit
21 sind dem Summations- bzw. Subtraktionseingang einer Steuerimpulszähleinrichtung vorgeschaltet. Die letztere ist als Reversierzähler 24 ausgebildet, dessen Stellenzahl gleich der des Taktimpulszählers 3 ist. Der Reversierzähler 24 ist mit seinen logischen Ausgängen an die anderen logischen Eingänge jedes der Decodierer 4,5,6.7 für verzögerte Impulsfolgen angeschlossen. Der Decodierer 20 für nichtverzögerte Impulsfolgen hat Ausgänge 25,26,27,28, die an die Hauptthyristoren 12, 13.14 bzw. 15 der Phase 8,9,10 bzw. 11 des vierphasigen Thyristor-Gleichstromstellers gelegt sind. Die Löschthyristoren 16,17,18,19 der Phasen 8, 9,10,11 stehen mit den Ausgängen der Decodierer 4,5,6 bzw. 7 für verzögerte Impulsfolgen in Verbindung. Die Phasen 8, 9, 10, 11 des Thyristorstromrichters haben auch Kommutierungskondensatoren 29,30,31,32, die mit den Hauptthyristoren 12,13,14,15 und den Löschthyristoren 16, 17,18,19 in Verbindung stehen, und Motoren 33,34,35, 36, die an Wicklungen 37,38,39,40 angeschlossen und durch Freilaufdioden 41, 42, 43, 44 überbrückt sind, wobei die letzteren mit dem Minuspol einer Speise- -15 quelle 45 verbunden sind. Parallel zum Löschthyristor 16.17,18 bzw. 19 ist ein Umschwingkreis geschaltet, der jeweils aus einer Umschwingdrossel 46, 47, 48 bzw. 49 und einer in Reihe mit dieser liegenden Umschwingdiode 50, 51, 52 bzw. 53 besteht.21 are connected upstream of the summation or subtraction input of a control pulse counter. the the latter is designed as a reversing counter 24, the number of digits of which is the same as that of the clock pulse counter 3. Of the Reversing counter 24 is with its logical outputs to the other logical inputs of each of the decoders 4,5,6.7 connected for delayed pulse trains. Of the Decoder 20 for non-delayed pulse trains has outputs 25,26,27,28 which are connected to the main thyristors 12, 13.14 and 15 of phase 8, 9, 10 and 11 of the four-phase Thyristor DC chopper are placed. The quenching thyristors 16, 17, 18, 19 of phases 8, 9, 10, 11 are present with the outputs of the decoders 4,5,6 and 7 for delayed Pulse trains in connection. Phases 8, 9, 10, 11 of the thyristor converter also have commutation capacitors 29,30,31,32, those with the main thyristors 12,13,14,15 and the quenching thyristors 16, 17,18,19 connected, and motors 33,34,35, 36 connected to windings 37,38,39,40 and are bridged by free-wheeling diodes 41, 42, 43, 44, the latter with the negative pole of a feed -15 source 45 are connected. In parallel with the quenching thyristor 16.17,18 or 19, an oscillating circuit is connected, the each of a reversing throttle 46, 47, 48 or 49 and a reversing diode lying in series with this 50, 51, 52 and 53 respectively.
Die Thyristoren 12 bis 19 können auch in anderer Weise an die Steueranordnung 1 angeschlossen werden. So können die Hauptthyristoren 12, 13, 14, 15 an die Ausgänge der Decodierer 4, 5, 6, 7, und die Löschthyristoren 16,17,18,19 an die Ausgänge 25,26,27,28 des Decodieren 20 für nichtverzögerte Impulsfolgen angeschlossen werden.The thyristors 12 to 19 can also be connected to the control arrangement 1 in a different manner. The main thyristors 12, 13, 14, 15 can be connected to the outputs of the decoders 4, 5, 6, 7, and the clearing thyristors 16,17,18,19 to the outputs 25,26,27,28 des Decoding 20 for non-delayed pulse trains can be connected.
Der mit dem Löschthyristor 17 der zweiten Phase 9 verbundene Decodierer 5 (Fig. 2) für verzögerte Impulsfolgen hat Ausgangsschienen 54 bis 61 entsprechend der Zahl 2", die über Matrizen, hier Diodenmatri-/.en 62 bis 85 mit den Ausgängen der Flip-Flops 86,87, 88 des Taktimpulszahlers 3 in Verbindung stehen. An clic I lip-Hops 89,90,91 des Reversierzählers 24 sind die Ausgangsschienen 54 bis 61 des Decodierers 5 für verzögerte Impulsfolgen über Diodenmatrizen 92 bis 115 gelegt. Die angegebene Schaltungsanordnung der Diodenmatrizen 62 bis 85.92 bis 115 sichert eine zeitliche Verschiebung des Einsatzes des Löschthyrhjtors 17 der zweiten Phase 9 um 0,25 Tgegenüber dem Einsatz des Löschthyristors 16 der ersten Phase 8 des Gleichstromsteilers. Solch eine zeitliche Verschiebung wird durch Anschluß der vorgenannten Dioden 62 bis 85 und 92 bis 115 au die Ausgangsschienen 54 bis 61 des Decodierers 5 entsprechend verschiedenen Betriebszuständcn der Flip-Flops 86, 87, 88 des Taktimpulrzählers 3 und der Flip-Flops 89, 90, 91 des Reversierzählers 24 bedingt, welche in Tabelle 1 für dreistellige (n = 3) Impulszähler 3,24 angegeben sind.The decoder 5 (Fig. 2) for delayed pulse trains connected to the thyristor 17 of the second phase 9 has output rails 54 to 61 corresponding to the number 2 ″, which are connected via matrices, here Diodenmatri - /. En 62 to 85 with the outputs of the flip Flops 86, 87, 88 of the clock pulse counter 3. At clic I lip hops 89, 90, 91 of the reversing counter 24, the output rails 54 to 61 of the decoder 5 for delayed pulse trains are placed via diode matrices 92 to 115. The circuit arrangement shown in FIG Diode matrices 62 to 85, 92 to 115 ensure a time shift in the use of the quenching thyristor 17 of the second phase 9 by 0.25 T compared to the use of the quenching thyristor 16 in the first phase 8 of the direct current divider and 92 to 115 au the output rails 54 to 61 of the decoder 5 corresponding to different operating states of the flip-flops 86, 87, 88 of the clock pulse counter 3 and d of the flip-flops 89, 90, 91 of the reversing counter 24, which are given in Table 1 for three-digit (n = 3) pulse counters 3.24.
Flip-Flops des Takt- und Reversierzählers 3 bzw. 24Flip-flops of the clock and reversing counter 3 and 24
86,8986.89
87,9087.90
88,9188.91
Also ist die Ausgangsschiene 54 des Decodierers 5 an den Taktimpulszähler 3 über die Diodenmatrizen 62,63. 64 in Übereinstimmung mit dem dritten Zustand des Flip-Flops 86, 87, 88 des Taktimpulszählers 3 angeschlossen. So the output rail 54 of the decoder 5 is connected to the clock pulse counter 3 via the diode matrices 62,63. 64 connected in accordance with the third state of the flip-flop 86, 87, 88 of the clock pulse counter 3.
Die übrigen Ausgangsschienen 56 bis 61 des Decodierers 5 für verzögerte Impulsfolgen stehen mit dem Taktimpulszähier 3 auf ähnliche Weise entsprechend dem nachfolgenden Zustand der Flip-Flops 86, 87, 88 des Zählers 3 in Verbindung.The remaining output rails 56 to 61 of the decoder 5 for delayed pulse trains are connected to the clock pulse counter 3 in a similar manner corresponding to the subsequent state of the flip-flops 86, 87, 88 of the Counter 3 in connection.
An den Reversierzähler 24 ist die Ausgangsschiene 54 des Decodierers 5 über die Diodenmatrizen 92, 93, 94 entsprechend dem ersten Zustand der Flip-Flops 89,90, 94 des Reveisierzählers 24 angeschlossen. Die Ausgangsschiene Si des Decodierers 5 ist an den Reversierzähler 24 über die Diodenmatrizen 95, 96, 97 entsprechend dem zweiten Zustand der Flip-Flops 89, 90. 91 des Reversierzählers 24 gelegt. Die Ausgangsschienc 56 des Decodierers 5 ist an den Reversierzähler 24 über die Diodenmatrizen 98, 99, 100 entsprechend dem dritten Zustand der Flip-Flops 89,90,91 des Reversier-Impulszählers 24 geführt. Die nächsten Ausgangsschienen 57 bis 61 des Decodierers 5 sind entsprechend dem vierten, fünften, sechsten, siebenten bzw. achten Zustand der Flip-Flops 89,90,91 des Reversierzählers 24 geschaltet.The output rail 54 of the decoder 5 is connected to the reversing counter 24 via the diode matrices 92, 93, 94 connected according to the first state of the flip-flops 89, 90, 94 of the revising counter 24. The exit rail Si of the decoder 5 is correspondingly connected to the reversing counter 24 via the diode matrices 95, 96, 97 the second state of the flip-flops 89, 90, 91 of the reversing counter 24 is placed. The Exit Rail 56 of the decoder 5 is connected to the reversing counter 24 via the diode matrices 98, 99, 100 corresponding to the third State of the flip-flops 89,90,91 of the reversing pulse counter 24 led. The next output rails 57 to 61 of the decoder 5 are corresponding to the fourth, fifth, sixth, seventh and eighth state of the flip-flops 89, 90, 91 of the reversing counter 24 are switched.
Die Ausgangsschienen 54 bis 61 des Decodierers 5 Tür verzögerte Impulsfolgen sind mit einem ODER-Glied 116 verbunden. Der Ausgang des ODER-Gliedes 116 bildet den Ausgang des Decodierers 5. Die Ausgangsschienen 54 bis 61 liegen unmittelbar am Pluspol einer Speisequelle 117.The output rails 54 to 61 of the decoder 5 door delayed pulse trains are ORed 116 connected. The output of the OR gate 116 forms the output of the decoder 5. The output rails 54 to 61 are located directly on the positive pole of a supply source 117.
Die Ausgangsschienen 54 bis 61 können an die Speisequelle 117 über Widerstände angeschlossen werden, deren Parameter ausgehend von dem erforderlichen Pegei des Ausgangssignals des Decoders 5 gewählt sind.The output rails 54 to 61 can be connected to the supply source 117 via resistors, the parameters of which are selected on the basis of the required level of the output signal of the decoder 5.
Mit der Phase 8 des Thyristor-Gleichstromstellers steht der Decodierer 4 (F i g. 3) für verzögerte Impulsfolgen in Verbindung, dessen Ausführung eine zeitliche Verschiebung der vom Ausgang des Decodierers 4 korn-With phase 8 of the thyristor DC converter, the decoder 4 (FIG. 3) stands for delayed pulse trains in connection, the execution of which is a time shift of the grain from the output of the decoder 4
menilen Impulse um — T{—7")gegenüber den demmenile impulses by - T { —7 ") compared to the
-4 \m J -4 \ m J
Ausgang des Decodierers 5 fur verzögerte Impulsfolgen entnommenen Impulsen gewährleistet. Der Decodierer 4 hat Ausgangsschienen 118 bis 125, die ähnlich wie beim Decodierer 5 Tür verzögerte Impulsfolgen über Diodenmatrizen 126 bis 149 an die Flip-Flops 89,90,91 des Reversierzählers 24 angeschlossen sind.Output of decoder 5 for delayed pulse trains removed pulses guaranteed. The decoder 4 has output rails 118 to 125 which are similar to at the decoder 5 door delayed pulse trains via diode matrices 126 to 149 to the flip-flops 89,90,91 of the reversing counter 24 are connected.
Die Ausgangsschiene 118 des Decodierers 4 für verschobene Impulsfolgen steht mit den Flip-Flops 89,90, 91 des Reversierzählers 24 über Diodenmatrizen 126, 127, 128 entsprechend dem ersten Zustand (Tabelle 1) des Flip-Flops 89,90, 91 in Verbindung. Die Ausgangsschiene 119 des Decodierers 5 ist an die Flip-Flops 89, 90, 91 des Reversierzählers 24 über Diodenmatrizen 129,130,131 in Übereinstimmung mit dem zweiten Zustand der Flip-Flops 81, 82, 83 geführt. Die Ausgangsschiene 120 des Decodierers S ist an die Flip-Flops 89, 90, 91 des Reversierzählers 24 über Diodenmatrizen 132. 133. 134 entsprechend dem dritten Zustand der Flip-Flops 89,90,91 gelegt. Die übrigen Ausgangsschienen 121 bis 125 des Decodierers 5 sind an die Flip-Flops 89,90,91 des Reversierzählers 24 über Diodenmatrizen 135 bis 149 in Übereinstimmung mit den nachfolgenden Zuständen der Flip-Flops 89,90,91 des Zählers 24 angeschlossen. The output rail 118 of the decoder 4 for shifted pulse trains is connected to the flip-flops 89,90, 91 of the reversing counter 24 via diode matrices 126, 127, 128 according to the first state (Table 1) of the flip-flop 89, 90, 91 in connection. The output rail 119 of the decoder 5 is connected to the flip-flops 89, 90, 91 of the reversing counter 24 via diode matrices 129, 130, 131 in accordance with the second state the flip-flops 81, 82, 83 led. The output rail 120 of the decoder S is connected to the flip-flops 89, 90, 91 of the reversing counter 24 via diode matrices 132, 133, 134 corresponding to the third state of FIG Flip-flops 89,90,91 placed. The remaining output rails 121 to 125 of the decoder 5 are connected to the flip-flops 89,90,91 of the reversing counter 24 via diode matrices 135 to 149 in accordance with the subsequent states of the flip-flops 89,90,91 of the counter 24 are connected.
Die Ausgangsschienen 118 bis 125 des Decodierers 4 stehen mit dem Taktimpulszähler 3 über Diodenmatri-/cn 150 bis 173 in Verbindung, die in gleicher Reihenfolge wie bei den Diodenmatrizen 92 bis 115 (F ig. 2) des Decodierers 5 zusammengesetzt sind.The output rails 118 to 125 of the decoder 4 are connected to the clock pulse counter 3 via Diodenmatri- / cn 150 to 173 in connection, which in the same order as with the diode matrices 92 to 115 (Fig. 2) of the Decoder 5 are composed.
Die Ausgangsschiene 118 des Decodierers 5 ist an die Flip-Flops 86, 87. 88 des Taktimpulszählers 3 über die Diodenmatrizen 150,151,152 entsprechend dem ersten Zustand der Flip-Flops86.87,88geführt. Die Ausgangsschiene 119 des Decodierers 5 ist an die Flip-Flops 86, 87, 88 des Zählers 3 über die Diodenmatrizen 153,154, 155 entsprechend dem /weiten Zustand der Flip-Flops 86, 87. 88 gelegt. Die Ausgangsschiene 120 ist an die Flip-Flops 86. 87, 88 des Taktimpulszählers 3 über die Diüdenmatri/cn 156, 157,158 in Übereinstimmung mit dem dritten Zustand des Flip-Flops 86, 87, 88 angeschlossen. Die übrigen Ausgangsschienen 121 bis 125 stehen mit den Flip-Fiops 86,87,88 des Taktimpulszählers in Verbindung.The output rail 118 of the decoder 5 is connected to the flip-flops 86, 87, 88 of the clock pulse counter 3 via the Diode matrices 150,151,152 corresponding to the first state of flip-flops 86,87,88. The exit rail 119 of the decoder 5 is connected to the flip-flops 86, 87, 88 of the counter 3 via the diode matrices 153, 154, 155 corresponding to the / wide state of the flip-flops 86, 87, 88. The output rail 120 is connected to the Flip-flops 86, 87, 88 of the clock pulse counter 3 via the Diüdenmatri / cn 156, 157, 158 in accordance with connected to the third state of the flip-flop 86, 87, 88. The remaining output rails 121 to 125 stand with the flip-fiops 86,87,88 of the clock pulse counter in connection.
Die Ausgangsschienen 118 bis 125 des Decoders 4 für verschobene Impulsfolgen sind außerdem mit dem ODER-Glied 174 verbunden, dessen Ausgang den Ausgang des Decodierers 4 darstellt.The output rails 118-125 of the decoder 4 for shifted pulse trains are also connected to the OR gate 174 connected, the output of which represents the output of the decoder 4.
Die Ausgangsschienen 118 bis 125 sind unmittelbar in die Speisequelle 117 gelegt.The output rails 118 to 125 are placed directly in the supply source 117.
Die Diudenmatrizen der anderen Decodierer 6, 7 für verzögerte Impulsfolgen sind nach demselben Prinzip wie die der Decodierer 4, 5 aufgebaut, so daß die zeitliche Verschiebung des Einsatzes der Phasen um— T The Diudenmatrizen the other decoder 6, 7 for delayed pulse sequences such as the decoder 4, 5 are constructed by the same principle, so that the temporal displacement of the insert of the phases environmentally T
gegenüber dem vorangehenden Decodierer gesichert »ird.is secured against the preceding decoder.
Die Anordnung funktioniert wie folgt.The arrangement works as follows.
Zum Anlegen der Spannung von der Speisequelle 117 an die Motoren 33,34,35,36 und die Erregerwicklungen 37,38,39.40 werden die Hauptthyristoren 12,13,14,15For applying the voltage from the supply source 117 to the motors 33,34,35,36 and the excitation windings 37,38,39.40 become the main thyristors 12,13,14,15
unter zeitlicher Verschiebung um — T geöffnet. Während dieser Zeit (Impulsperiode) steigt der Strom in den Motoren 33, 34, 35, 36 von gewählten minimalen Wert auf den maximalen an. Nach Ablauf der erforderlichen Zeitdauer des zur Sperrung der Hauptthyristoren 12,13, 14,15 dienenden Impulses werden die Löschthyristoren 16 bis 19 mit einer zeitlichen Verschiebung um — T open with a time shift of - T. During this time (pulse period) the current in the motors 33, 34, 35, 36 increases from the selected minimum value to the maximum. After expiration of the required duration of the blocking of the main thyristors 12,13, 14,15 serving pulse, the thyristors 16 to 19 with a time shift by - T
durchgeschaltet. Beim Durchschalten der Löschthyristoren 16, 17, 18, 19 wird den Hauptthyristoren 12. 13. 14,15 die Rückspannung der Kommutierungskondensatoren 29, 30, 31, 32 zugeführt. Innerhalb der Pause wird der Strom in den Motoren 33,34,35,36 und den Erregerwicklungen 37, 38, 39, 40 durch die innerhalb der Impulsperiode in den Induktivitäten der Motoren 33, 34, 35, 36 gespeicherte elektromagnetische Energie aufrechterhalten, wobei der Strom über die Freilaufdioden 41, 42, 43, 44 und die Wicklungen 37, 38, 39, 40 Hießt.switched through. When the quenching thyristors 16, 17, 18, 19 are switched through, the main thyristors are 12. 13. 14,15 the reverse voltage of the commutation capacitors 29, 30, 31, 32 is supplied. Within the break will the current in the motors 33,34,35,36 and the excitation windings 37, 38, 39, 40 by the within the pulse period in the inductances of the motors 33, 34, 35, 36 stored electromagnetic energy is maintained, the current through the freewheeling diodes 41, 42, 43, 44 and the windings 37, 38, 39, 40 are called.
Zur Erhöhung der Spannung an den Motoren 33, 34, 35,36 wird die Impulsdauer verlängert, d. h. es geschieht eine zeitliche Verzögerung für die Zündung der Lüsciithyristoren 16, 17, 18, 19 in bezug auf den Zündzeitpunkt der entsprechenden Hauptthyristoren 12, 13. 14. 15. Nach Ablauf der Zeitperiode Twird das Arbeitsspiel wiederholt.To increase the voltage on the motors 33, 34, 35, 36, the pulse duration is lengthened, i. H. it happens a time delay for the ignition of the Lüsciithyristoren 16, 17, 18, 19 with respect to the ignition timing of the respective main thyristors 12, 13. 14. 15. After the time period T has elapsed, the work cycle is repeated.
Die Erzeugung der den Thyristoren des Gleichstromstellers zugeführten Impulse geht wie folgt vor sich.The generation of the thyristors of the DC chopper supplied pulses goes on as follows.
Beim Eintreffen eines von der Steuereinheit über deren Summationsausgang kommenden Steuersignals am Summationseingang des Reversierzählers 24 werden die Flip-Flops 89, 90, 91 in den Zustand 1 (nach Tabelle 1) eingestellt. Entsprechend dem Zustand der Flip-Flops 89,90,91 des Reversierzählers 24 werden auf die Decodierer 4, 5, 6, 7 für verzögerte Impulsfolgen Binärcodes gegeben.When a control signal arrives from the control unit via its summation output At the summation input of the reversing counter 24, the flip-flops 89, 90, 91 are in state 1 (after Table 1). According to the state of the flip-flops 89,90,91 of the reversing counter 24 are on the decoders 4, 5, 6, 7 given for delayed pulse trains binary codes.
Vom Steuergenerator 2 kommen ununterbrochen Taktimpulse zum Eingang des Taktimpulszählers 3. In dem Maße, wie die Impulse am Taktimpuiszähler 3 eintreffen, ändern die Flip-Flops 86, 87. 88 ihre Zustände. Von den logischen Ausgängen des Zählers 3 gelangen die Binärcodes auf den Decodierer 20 für nichtverzögerte Impulsfolgen und auf die Decodierer 4, 5,6,7 für verzögerte Impulsfolgen.From the control generator 2 clock pulses come uninterrupted to the input of the clock pulse counter 3. In the extent to which the pulses arrive at the clock pulse counter 3, the flip-flops 86, 87, 88 change their states. From the logic outputs of the counter 3, the binary codes reach the decoder 20 for non-delayed ones Pulse trains and to the decoders 4, 5,6,7 for delayed pulse trains.
Am Ausgang 25 des Decodierers 20 erscheint ein Impuls, sobald der erste Impuls des Steuergenerators 2 am Taktimpulszähler 3 eintrifft. Am Ausgang 26 entsteht ein Impuls dann, wenn dem Taklimpulszähler 3 derA pulse appears at the output 25 of the decoder 20 as soon as the first pulse from the control generator 2 is on Clock pulse counter 3 arrives. At the output 26 there is a pulse when the Taklimpulszähler 3 of
(— + 1 Vte Impuls vom Steuergenerator 2 zugeführt \m ) (- + 1 Vth pulse supplied by control generator 2 \ m)
wird. Am Ausgang 27 erscheint ein Impuls beim Eintreffen des (2 ■ I-1 Yten Impulses am Zähler 3. Amwill. A pulse appears at output 27 when the (2 ■ I-1 Yth pulse at counter 3. Am
\ m J
Ausgang 28 erscheint ein Impuls beim Eintreffen des \ m J
A pulse appears at output 28 when the
3 · Hl Vten Impulses am Zähler 3.3 · Hl Vth pulse on counter 3.
m J
Also gelangen die Steuerimpulse auf die Hauptlhy- m J
So the control impulses reach the main lhy-
ristoren 12,13,14,15 mit einer zeitlichen Verschiebungristors 12,13,14,15 with a time shift
rArlionanilanrArlionanilane
Stimmt der erste Zustand der Flip-Flops 86,87,88 des Taktimpulszählers 3 mit dem ersten Zustand der Flip-Flops 98, 90, 91 des Reversierzählers 24 überein, dann wird am Ausgang des Decodierers 4 ein Steuerimpuls geliefert. Dieser Steuerimpuls ist gegenüber dem vom Ausgang 25 des Decodierers 20 für nichtverzögerte Impulsfolgen kommenden impuis zeitlich um einen Betrag versetzt, der der Diskretheit für die Quantisierung der Schaltperiode der Steller, d.h. der Frequenz des Steuergenerators 2 entspricht, die wesentlich größer alsIf the first state of the flip-flops 86,87,88 des Clock pulse counter 3 with the first state of the flip-flops 98, 90, 91 of the reversing counter 24, then a control pulse is delivered at the output of the decoder 4. This control pulse is opposite to that from Output 25 of the decoder 20 for non-delayed pulse trains coming impuis temporally by an amount offset, the discreteness for the quantization of the switching period of the controller, i.e. the frequency of the Control generator 2 corresponds to that much larger than
die Pulsfrequenz — ist.the pulse rate - is.
Bei Übereinstimmung des ersten Zustandes der Flip-Flops 89, 90, 91 des Reversierzählers 24 mit demWhen the first state of the flip-flops 89, 90, 91 of the reversing counter 24 matches the
(— + 1 \tcn Zustand der Flip-Flops 86,87,88des Takt-(- + 1 \ t cn state of the flip-flops 86,87,88 of the clock
impuls/ählers3 erscheint ein Steuerimpulsam Ausgang des Decodierers 5. Dieser Impuls ist gegenüber dem vom Ausgang26 kommenden Impulses auch um einen > Betrag verzögert, der gleich der Diskretheit für die Quantisierung der Schaltperiode des Stellers ist.pulse / counter3, a control pulse appears at the output of the decoder 5. This pulse is also a> Delayed amount equal to the discretion for the Is quantization of the switching period of the controller.
Schließlich wird beim Zusammenfallene des Zustandes der Flip-Flops 89,90,91 des Reversierzählers24 mit dem (3 · — + l\ten Zustand der Flip-Flops 86, 87, 88Finally, when the state collapses, the flip-flops 89, 90, 91 of the reversing counter 24 are included the (3 · - + l \ th state of the flip-flops 86, 87, 88
\ m J \ m J
des Takt impulszahlers 3 ein Impuls am Ausgang des Decodierers 7 geliefert. Dieser Impuls ist gegenüber dem vom Ausgang 28 des Decodierers 20 für nichtverzögerte Impulsfolgen eingetroffenen Impuls ebenfalls urn einen _ Betrag versetzt, der der Diskretheit für die Quantisierung der Schaltzeit der Thyristoren des Thyristor-Impuls-Stromrichters entspricht.of the clock pulse counter 3, a pulse at the output of the decoder 7 is supplied. This impulse is opposite to that from the output 28 of the decoder 20 for non-delayed pulse trains also by one pulse _ Amount offset, which is the discretion for the quantization of the switching time of the thyristors of the thyristor pulse converter is equivalent to.
Auf solche Weise wird die Öffnung der Hauptthyristoren 12, 13, 14, 15 der Phasen 8,9,10,11 über den Zeitraum, der gleich der Diskretheit für die Quantisierung der Schaltzeit der Thyristoren des Thyristor-Impuls-Stromrichters ist, unter zeitlicher Verschiebung umThis will open the main thyristors 12, 13, 14, 15 of phases 8,9,10,11 over the period, which equals the discreteness for the quantization of the switching time of the thyristors of the thyristor pulse converter is, with a time shift to
— T gesichert.- T secured.
Sobald der zweite Impuls von der Steuereinheit 21 über den Summationseingang 22 am Reversierzähler 24 eintrifft, werden die Flip-Flops 89,90,91 des Reversierzählers 24 in den zweiten, in Tabelle 1 angegebenen Zustand eingestellt.As soon as the second pulse from the control unit 21 via the summation input 22 on the reversing counter 24 arrives, the flip-flops 89,90,91 of the reversing counter 24 is set to the second state shown in Table 1.
Stimmt nun der zweite Zustand der Flip-Flops 86,87, 88 des Taktzählers 3 mit dem zweiten Zustand der Flip-Flops 89, 90, 91 des Reversierzählers 24 überein, so erscheint am Ausgang des Decodierers 4 ein Impuls, der zeitlich gegenüber dem vom Ausgang 25 des Decodiercrs 20 für nichtverzögerte Impulsfolgen kommenden Impuls um einen doppelten Betrag der Diskretheit für die Quantisierung der Schaltperiode des Stellers versetzt. Um denselben Betrag werden zeitlich die vom Ausgang des Decodierers 5 für verzögerte Impulsfolgen kommenden Impulse gegenüber den vom Ausgang 26 des Decodierers 20 für nichtverzögerte Impulsfolgen kommenden Impulsen, die vom Ausgang des Decodierers 6 für verzögerte Impulsfolgen kommenden Impulse gegenüber den dem Ausgang 27 des Decodierers 20 für nichtverzögerte Impulsfolgen entnommenen Impulsen und die vom Ausgang des Decodierers 7 für verzögerte Impulsfolgen kommenden Impulse gegenüber den dem Ausgang 28 des Decodierers 20 entnommenen Impulsen versetzt.If the second state of the flip-flops 86, 87, 88 of the clock counter 3 is correct with the second state of the flip-flops 89, 90, 91 of the reversing counter 24 match, a pulse appears at the output of the decoder 4 which temporally compared to that coming from the output 25 of the decoder 20 for non-delayed pulse trains Pulse offset by twice the amount of discretion for the quantization of the switching period of the controller. By the same amount the output of the decoder 5 for delayed pulse trains pulses coming from the output 26 of the decoder 20 for non-delayed pulse trains incoming pulses, the pulses coming from the output of the decoder 6 for delayed pulse trains compared to the pulses taken from the output 27 of the decoder 20 for non-delayed pulse trains and the pulses coming from the output of the decoder 7 for delayed pulse trains compared to the Output 28 of the decoder 20 removed pulses offset.
in dem Maße, wie die impulse vom Sürnrnationsaüsgang 22 der Steuereinheit 21 am Reversierzähler 24 eintreffen, nimmt die zeitliche Verschiebung zu. Die maximale Zeitverschiebung entspricht der Schaltperiode des Stellers. Falls eine Verkürzung der Impulsdauer erforderlich ist, werden die Impulse von der Steuereinheit 21 dem Reversierzähler 24 über den Subtraktionseingang 23 zugeführt. In diesem Fall erfolgt die Verkürzung der Impulsdauer in umgekehrter Reihenfolge.to the same extent as the impulses from the outing of the country 22 of the control unit 21 arrive at the reversing counter 24, the time shift increases. The maximal The time shift corresponds to the switching period of the actuator. If a shortening of the pulse duration is necessary is, the pulses from the control unit 21 to the reversing counter 24 via the subtraction input 23 supplied. In this case, the pulse duration is shortened in reverse order.
6060
Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19782808298 DE2808298C2 (en) | 1978-02-27 | 1978-02-27 | Arrangement for the digital control of an m-phase pulse width controlled thyristor DC converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19782808298 DE2808298C2 (en) | 1978-02-27 | 1978-02-27 | Arrangement for the digital control of an m-phase pulse width controlled thyristor DC converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2808298A1 DE2808298A1 (en) | 1979-09-06 |
| DE2808298C2 true DE2808298C2 (en) | 1985-05-30 |
Family
ID=6033017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19782808298 Expired DE2808298C2 (en) | 1978-02-27 | 1978-02-27 | Arrangement for the digital control of an m-phase pulse width controlled thyristor DC converter |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2808298C2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0563790A2 (en) * | 1992-03-30 | 1993-10-06 | Licentia Patent-Verwaltungs-GmbH | Method for operating several thyristor controllers in parallel |
-
1978
- 1978-02-27 DE DE19782808298 patent/DE2808298C2/en not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0563790A2 (en) * | 1992-03-30 | 1993-10-06 | Licentia Patent-Verwaltungs-GmbH | Method for operating several thyristor controllers in parallel |
| EP0563790A3 (en) * | 1992-03-30 | 1995-09-06 | Licentia Gmbh | Method for operating several thyristor controllers in parallel |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2808298A1 (en) | 1979-09-06 |
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