DE2703673A1

DE2703673A1 - CALCULATOR

Info

Publication number: DE2703673A1
Application number: DE19772703673
Authority: DE
Inventors: Walter Dipl Ing Dr Klaschka
Original assignee: Industrieelektronik Dr Ing Walter Klaschka GmbH and Co
Current assignee: Industrieelektronik Dr Ing Walter Klaschka GmbH and Co
Priority date: 1977-01-29
Filing date: 1977-01-29
Publication date: 1978-08-03
Also published as: ATA61578A; SE7701597L; GB1549155A; AT377106B; CH629009A5; SE423004B; IT7883311A0; IT1104917B

Description

PATENTANWALT DIPL.- ING. ULRICH KINKELIN 2/Ö3&73PATENT Attorney DIPL.- ING. ULRICH KINKELIN 2 / Ö3 & 73

7032 Sindelfingen -Auf dem Goldberg- Weimarer Str. 32/34 - Telefon 07031/865017032 Sindelfingen -Auf dem Goldberg- Weimarer Str. 32/34 - phone 07031/86501

Telex 7265509 rose d S Telex 7265509 rose d S

5. Januar 1977 11 689January 5, 1977 11,689

Firma Industrieelektronik Dr. Ing. Walter Klaschka GmbH & Co., 7531 Tiefenbronn -Lehningen, Steineggerstraße 1Industrial electronics company Dr. Ing.Walter Klaschka GmbH & Co., 7531 Tiefenbronn-Lehningen, Steineggerstrasse 1

RECHENWERKCALCULATOR

Die Erfindung betrifft ein Rechenwerk fUr seriell arbeitende programmierbare Steuerungen (PC) , mit einer Dara-In-Klemme, mit einer Data-Quot-Klemme, mit einer Clock-Klemme und mitAnweisungsklemmen in Gestalt einer AND-Klemme und einer OUT-Klemme, sowie mit logischen Einheiten.The invention relates to an arithmetic unit for programmable controllers operating in series (PC), with a Dara-In terminal, with a Data Quot terminal, with a Clock terminal and with instruction terminals in the form of an AND terminal and an OUT terminal, as well as with logical units.

Für komplizierte und umfangreiche Steuerungsäufgaben werden mehr und mehr programmierbare Steuerungen (PC) herangezogen, die solche Steueraufgaben besser lösen können alt festv«rdrahtete Steuerungen mit Schützen, Relais oder Elektronikbaugruppen. Bei dieser neuen Art von Steuerungen hat man einen Programmspeicher, der ein Programm enthalt, welches der speziellen Steuerungsoufgobe ongepaSt Ist. Grob gesagt beeinflußt das Steuerprogramm ein Leitwerk und dieses Leitwerk steuert das Rechenwerk, welches Gegenstand der vorliegenden Erfindung ist. Es sei daraufhingewiesen, daß dieses "Rechenwerk" keine algebraischen Gleichungen löst, d. h. also nicht addiert, multipliziert usw. Vielmehr dient dieses Rechenwerk dazu, das Ergebnis von logischen Verknüpfungen ImFor complex and extensive control tasks, more and more programmable controllers (PC) are used, which can solve such control tasks better old hardwired controls with contactors, relays or electronic assemblies. at This new type of control system has a program memory, which is a program contains which of the special control obgobe is on-matched. Roughly speaking, influenced the control program a control unit and this control unit controls the arithmetic unit, which The subject of the present invention is. It should be noted that this "arithmetic unit" does not solve any algebraic equations; H. so not added, multiplied, etc. Rather, this arithmetic unit serves to calculate the result of logical operations Im

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(ο(ο

Sinne von UND-, ODER-Bedingungen usw. auszurechnen. Die Erstellung des Programms kann sich vorzugsweise am Stromlaufplan fUr die Steuerung orientieren. Auch ist es möglich, die Boolesche Algebra zu Hilfe zu nehmen, den Stromlauf in Gleichungsform anzugeben und davon ausgehend zu programmieren. Endlich kann dia !Programmierung auch von logischen Symbolen ausgehen. Diese Denkform, bei der öffner und Schließer in Hintereinanderschaltung oder Parallelschaltung verwendet werden, ist dem Steuerungstechniker von anderen Gebieten her bekannt. Bekanntlich läßt sich eine UND-Bedingung schaltungsmäßig durch hintereinander geschaltete Kontakte und eine ODER-Bedingung durch parallel geschaltete Kontakte verwirklichen. Die Negationen dieser Bedingungen kann man verwirklichen, indem man statt den Schließern öffner verwendet oder aber statt den Öffnern Schließer, je nachdem, ob man das Fließen oder das Nientfließen des Stromes mit JA oder NEIN bezeichnet.To calculate the sense of AND, OR conditions, etc. The creation of the program can preferably be based on the circuit diagram for the control system. It is too possible to use Boolean algebra as an aid, the circuit in equation form to be specified and programmed based on this. Dia! Can finally program also start from logical symbols. This way of thinking, with the opener and closer are used in series or parallel connection is known to the control technician from other fields. As is well known, an AND condition can be used circuit-wise by means of contacts connected in series and an OR condition realize through contacts connected in parallel. The negations of these conditions can be realized by using openers instead of the normally open contacts or else instead of the normally closed contacts normally open contacts, depending on whether the flow or the non-flow of the Current with YES or NO.

Eine sehr umfangreiche und genaue Darstellung des neuesten Stands der Technik, besonders im Hinblick auf die Arbeitsweise des PC und deren Programmierung findet sich im VDI-Bericht 263 Über die Tagung Dusseldorf 1976. Diesen VDI-Bericht mache ich zum Gegenstand des den Stand der Technik betreffenden Teils der Beschreibungseinleitung.A very extensive and accurate representation of the latest state of the art, especially With regard to the way the PC works and its programming, see VDI report 263 About the Dusseldorf Conference 1976. I make this VDI report the subject of the part of the introduction to the description that relates to the state of the art.

Im Stand dar Technik ist es auch bekannt, für programmierbare Steuerungen Mikroprozessoren zu verwenden, in denen das Rechenwerk fUr logische Verknüpfungen enthalten ist.In the prior art it is also known to use microprocessors for programmable controls, in which the arithmetic unit for logic operations is included is.

Entellr man fUr programmierbare Steuerungen den vom Programm und damit auch vom -Rechenwerk seriell zu bearbeitenden Stromlaufplan, so erkennt man, daß dieser Strom-If you enter the circuit diagram to be processed serially by the program and thus also by the calculator for programmable controls, you can see that this current

809831/02U809831 / 02U

laufplan umso mehr parallel liegende und hintereinander liegende Maschen mit Offnern und/oder Schließern hat, je flexibler und umfangreicher die Steuerung Ist. Für solche Fälle, aber auch schon für die Lösung verhältnismäßig einfacher Steuerungsaufgaben haben die bekannten PC-Steuerungen eine zu geringe Verarbeitungstiefe (= Anzahl der in Reihe geschalteten Schließer bzw. Offner) und zu geringe Verarbeitungsbreite (»Anzahl der parallel liegenden Strompfade). Bekannte Fabrikate lassen z. B. maximal nur eine Verarbeitungstiefe von 5 Schaltgliedern und eine maximale Verarbeitungsbrette von 4 parallel liegenden Strompfaden zu. Gemäß demStand der Technik hilft man steh nun, indem man für Strompfade mit mehr als einem Schaltglied eine MERKER-Speicher-Funktion setzt, das Schaltbild mit dieser Hllfsfunktion umgezeichnet wird und die Programmierung damit endet.the more parallel and one behind the other meshes with openers and / or normally open, the more flexible and extensive the control is. For such Cases, but also for solving relatively simple control tasks the known PC controls have too little processing depth (= number of normally open or opener connected in series) and too little processing latitude (»number of parallel current paths). Well-known brands let z. B. maximum only a processing depth of 5 switching elements and a maximum processing board of 4 parallel current paths. According to the state of the art, one helps stand Now, by setting a FLAG memory function for rungs with more than one switching element, the circuit diagram is redrawn with this auxiliary function and the Programming ends with that.

Eine solche Programmierung erfordert großen Zeitaufwand für das Umzeichnen des Stromlaufplanes und kostet außerdem eine Reihe von zusätzlichen Speicherplätzen Im Iefehlsspelcher. Zusätzlich für die erforderlichen MERKER-Funktionen werden noch Speicherplatze Im Datenspeicher belegt.Such programming requires a great deal of time for the redrawing of the circuit diagram and also costs a number of additional storage spaces in the Iefehlsspelcher. In addition, storage spaces are occupied in the data memory for the required MERKER functions.

Aufgabe der Erfindung Ist es, atn billiges Rechenwerk antugeben, mit dam man Stromlaufplatte beliebiger Veraibetrungsttefe und beliebiger Verarbeltungsbralte verarbeite« kann, ohne die Stromlaufplane umzeichnen tu müssen, ohne zusätzliche Spetcherplata· Im iefehlspelcher ader Im Datenspeicher belegen zu müssen und das beim Abarbeiten aer lefehle die höchstmögliche Geschwindigkeit erlaubt. Erflndungsgemäß wird diese Aufgabe durch folgende Merkmal· geldst:The object of the invention is to provide a cheap arithmetic logic unit that can be used to process circuit boards of any processing type and any processing type. " can, without having to redraw the circuit diagram, without additional Spetcherplata In the iefehlspelcher vein to have to occupy in the data memory and that during processing aer lefehle allows the highest possible speed. According to the invention, this is Task with the following characteristic

·) Die Data-In-Klemme Ist mit dem Eingang «Ines ersten Inverters und dem «Inen Eiang _tmM%t . 100831/0214·) The data-in terminal is connected to the input «Ines first inverter and the« Inen _{Eiang tmM%} t. 100831/0214

einer ersten UND-Stufe verbunden.connected to a first AND stage.

689 4"689 4 "

g . i ■ U ο υ V J g. i ■ U ο υ V J

b) Die INVERT-Klemme ist mit dem Eingang eines zweiten Inverters und dem einen Eingang einer zweiten UND-Stufe verbunden, deren anderer Eingang mit dem Ausgang des ersten Inverters verbunden ist.b) The INVERT terminal is connected to the input of a second inverter and the one Connected to the input of a second AND stage, the other input of which is connected to the output of the first inverter.

c) Der Ausgang des zweiten Inverters ist mit dem anderen Eingang der ersten UND-Stufe verbunden.c) The output of the second inverter is with the other input of the first AND level connected.

d) Die Ausgänge der ersten und zweiten UND-Stufen sind je mit einem Eingang einer ersten ODER-Stufe verbunden.d) The outputs of the first and second AND stages each have an input connected to a first OR stage.

e) Es ist ein erstes IK-FIip-Flop als Datenspeicher DS vorgesehen, das in seinem I-Teil zwei UND-Eingänge, einen SET-Eingang und einen Q-Ausgang hat, das in seinem K-Teil zwei UND-Eingänge , einen RESET-Eingang und einen Q-Ausgang hat und das einen CLOCK-Eingang hat.e) A first IK-FI ip-flop is provided as a data memory DS, which has two AND inputs, a SET input and a Q output in its I part, and two AND inputs in its K part, has a RESET input and a Q output and which has a CLOCK input.

f) Der Ausgang der ersten ODER-Sfufe ist mit dem einen UND-Eingang des I-Teils des Datenspeichers verbunden und der Ausgang der ersten ODER-Stufe ist über einen dritten Inverter mit dem einen UND-Eingang des K-Teils des ersten IK-Flip-Flop verbunden.f) The output of the first OR-Sfufe is with the one AND-input of the I-part of the data memory and the output of the first OR stage is connected via a third inverter to one AND input of the K part of the first IK flip-flop tied together.

g) (Der eine Eingang einer zweiten ODER-Stufe ist mit der AND-Klemme verbunden und der andere Eingang der zweiten ODER-Stufe ist mit der CONNECT-Klemme verbunden.g) (One input of a second OR stage is connected to the AND terminal and the other input of the second OR stage is connected to the CONNECT terminal.

80983 1/η? Ii ^«««,B,80983 1 / η? Ii ^ «« «, B,

h) Der Ausgang der zweiten ODER-Stufe ist mit dem anderen UND-Eingang des K-Teils des Datenspeichers verbunden.h) The output of the second OR stage is with the other AND input of the K part of the data memory connected.

i) Der eine Eingang einer dritten ODER-Stufe ist mit der RETURN-Klemme verbunden, und der andere Eingang der dritten ODER-Stufe ist mit der START-Klemme verbunden.i) One input of a third OR stage is connected to the RETURN terminal, and the other input of the third OR stage is connected to the START terminal.

j) Der Ausgang der dritten ODER-Stufe ist mit dem anderen UND-Eingang des I-Teils des Datenspeichers verbunden.j) The output of the third OR stage is with the other AND input of the I part of the data memory connected.

k) Ein erster Merkspeicher MSl hat in seinem I-Teil zwei UND-Eingänge und einen Q-Ausgang, ferner hat es einen CLOCK-Eingang und hat einen RESET-Eingang.k) A first memory memory MS1 has two AND inputs and a Q output in its I part, it also has a CLOCK input and a RESET input.

I) Der eine UND-Eingang des ersten Merkspeichers MS 1 ist mit dem Ausgang der dritten ODER-Stufe verbunden, der andere UND-Eingang des ersten Merkspeichers ist mit dem Q-Ausgang des Datenspeichers verbunden und der Q-Ausgang des ersten Merkspeichers ist mit dem SET-Eingang des Datenspeichers verbunden.I) One AND input of the first memory memory MS 1 is connected to the output of the third OR stage connected, the other AND input of the first flag memory is connected to the Q output of the data memory and the Q output of the first flag memory is connected to the SET input of the data memory.

m) Der Ausgang einer vierten ODER-Stufe ist mit dem RESET-Eingang des Datenspeichers DS verbunden, dessen einer Eingang mit dem Q-Ausgang eines zweiten Merkspeichers MS verbunden ist und dessen anderer Eingang mit dem Ausgang einer dritten UND-Srufe verbunden ist.m) The output of a fourth OR stage is connected to the RESET input of the data memory DS connected, one input of which is connected to the Q output of a second memory memory MS is connected and its other input to the output of a third AND call connected is.

n) Der eine Eingang der dritten UND-Stufe ist mit der CLOCK-Klemme und der andere Eingang der siebten UND-⁵We ist mit der OUT-Klemme verbunden.n) One input of the third AND stage is connected to the CLOCK terminal and the other input of the seventh AND ⁵ We is connected to the OUT terminal.

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¹¹ 689 U <!/;j.:„/j ¹¹ 689 U <! /; J.: «/j

nornor

ο) Der Ausgang einer fünften ODER-Stufe ist mit der RESET-Klemme des ersten Merkspeichers MS 1 verbunden und ihr einer Eingang ist mit der OUT-Klemme verbunden, während ihr anderer Eingang mit der CONNECT-Klemme verbunden ist.ο) The output of a fifth OR stage is with the RESET terminal of the first memory MS 1 is connected and one of its inputs is connected to the OUT terminal, while its other input is connected to the CONNECT terminal.

p) Der Ausgang einer sechsten ODER-Stufe ist mit der RESET-Klemme des zweiten Merkspeichers MS 2 verbunden und ihr einer Eingang ist mit der START-Klemme und ihr anderer Eingang mit der OUT-Klemme verbunden.p) The output of a sixth OR stage is connected to the RESET terminal of the second Memory memory MS 2 and one of its inputs is connected to the START terminal and its other input connected to the OUT terminal.

q) Der Ausgang einer vierten UND-Stufe ist mit der OUT-Klemme verbunden und ihr einer Eingang ist mit dem Q-Ausgang des Datenspeichers DS verbunden, während ihr anderer Eingang mit der OUT-Klemme verbunden ist.q) The output of a fourth AND stage is connected to the OUT terminal and you one input is connected to the Q output of the data memory DS, while its other input is connected to the OUT terminal.

r) Der eine UND-Eingang des zweiten Merkspeichers MS 2 ist mit dem Q-Eingang des Datenspeichers DS verbunden und der andere UND-Eingang des zweiten Merkspeichers MS 2 ist mit der CONNECT-Klemme verbunden.r) One AND input of the second memory memory MS 2 is connected to the Q input of the Data memory DS connected and the other AND input of the second memory memory MS 2 is connected to the CONNECT terminal.

s) Die CLOCK-Eingänge des Datenspeichers DS und der beiden Merkspeicher MS 1 und MS sind mit der CLOCK-Klemme verbunden.s) The CLOCK inputs of the data memory DS and the two memory memories MS 1 and MS are connected to the CLOCK terminal.

Damit hat man ein 1-bit-Rechenwerk, das nur einen einzigen efehlSpeicherplatz pro Verknüpfung erfordert, was einen sehr kleinen Speicher ermöglicht. Man kommt mit einer Mindestanzahl von Programmieranweisungen aus, so daß das Programmieren auch von einem Personenkreis vorgenommen werden kann, der keine Vorbildung als ProgrammiererThis gives you a 1-bit arithmetic unit that only has a single error memory space per Linkage requires, which allows for a very small memory. You come with one Minimum number of programming instructions so that programming can also be carried out by a group of people who have no prior training as a programmer

8098 3 1 /02 U 8098 31/02 U _0R1QmALlNSPECTOT _0R1Qm ALlNSPECTOT

¹¹⁶⁸⁹ ^ 27Ü3673 ¹¹⁶⁸⁹ ^ 27Ü3673

besitzt. Zum Programmieren benötigt man nur eine hexadezimale Zahl, da man mit neun Anweisungen auskommt.owns. For programming you only need a hexadecimal number, because you can use nine instructions.

Durch die Merkmale des Anspruchs 2 erreicht man, daß man mit möglichst wenig Chips auskommt, wobei z. Zt. weniger die Frage der Chip-Kosten ins Gewicht fällt, als der Platz, den diese Chips auf einer gedruckten Schaltung benötigen. Je nach den auf dem Markt befindlichen Chips kann man damit zu einem Minimum an Aufwand kommen, indem man das angegebene Rechenwerk gare oder teilweise in äquivalente logische Bausteine umwandelt und so auf dem Markt angebotene Chips möglichst ganz ausnutzt.The features of claim 2 ensure that you use as little as possible Chips gets by, with z. At the moment the question of chip costs is less important, than the space these chips take up on a printed circuit board. Depending on the Chips on the market can be achieved with a minimum of effort by gare the specified arithmetic unit or partially in equivalents converts logical building blocks and thus as completely as possible chips offered on the market exploits.

Weitere Vorteile und Merkmale der Erfindung gehen aus der nachfolgenden Beschreibung eines bevorzugten Ausführungsbeispiels hervor. In der Zeichnung zeigen:Further advantages and features of the invention emerge from the following description of a preferred embodiment. In the drawing show:

Fig. 1 ein Blockschaltbild des Rechenwerks,Fig. 1 is a block diagram of the arithmetic unit, Fig. 2 ein Schaltbild des erfindungsgemäßen Rechenwerks, ausgeführt in UND/ODER/Fig. 2 is a circuit diagram of the arithmetic logic unit according to the invention, executed in AND / OR / NICHT-Technik,NOT technology, Fig. 3 ein Stromlaufbild für eine Maschinensteuerung,3 shows a circuit diagram for a machine control, Fig. 4 eine Programmierung.4 shows programming.

Ein Rechenwerk gemäß Fig. 1 hat eine DATA-IN-Leitung, auf der es Einbit-weise Daten erhält. Diese Daten stammen aus dem Datenspeicher, den Eingaben oder den Ausgaben des PC und enthalten Informationen über den Zustand der Speicherplätze bzw. der Schalt- und Stellglieder ( Ja - Nein ; 1 bit ).An arithmetic unit according to FIG. 1 has a DATA-IN line on which there is data in one bit receives. This data comes from the data store, the inputs or the outputs of the PC and contain information about the status of the memory locations or the Switching and actuating elements (yes - no; 1 bit).

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Ferner erhält das Rechenwerk aus dem Befehlsspeicher Anweisungen, wie sie in Fig. 2 rechts oben dargestellt sind, nämlichFurthermore, the arithmetic and logic unit receives instructions from the instruction memory, as shown in FIG. 2 are shown at the top right, namely

STARTBEGIN START INVERTSTART INVERT ANDAND AND INVERTAND INVERT RETURNRETURN RETURN INVERTRETURN INVERT CONNECTCONNECT CONNECT INVERTCONNECT INVERT OUTOUT

Femer hat das Rechenwerk eine DATA-OUT-Leitung, auf der das Ergebnis der logischen Verknüpfungen Einbit-weise erscheint und an die Datenspeicher bzw. Ausgabe weitergeleitet wird.Furthermore, the arithmetic unit has a DATA-OUT line on which the result of the logical Links appear one bit at a time and forwarded to the data memory or output will.

In Fig. 2 ist am Umfang der Schaltung links oben eine Klemme 2U sehen, an die die INVERT oder INVERT-Signale gelegt werden können. Es folgt rechts davon ehe Klemme, für die RETURN bzw. RtTURN-Signale. Rechts davon können an der dort gezeichneten Klemme die START bzw. START-Signale angelegt werden. Unten links können an der dort gezeichneten Klemme die AND bzw. AND-Signale angelegt werden. An der daneben liegenden Klemme kann man die CONNECT bzw. CONNECT-Signale anlegen. Rechts unten ist eine Klemme für das OUT-Signal zu sehen.In Fig. 2, a terminal 2U can be seen on the circumference of the circuit at the top left, to which the INVERT or INVERT signals can be placed. It follows to the right of it before the terminal, for the RETURN or RtTURN signals. To the right of it you can see the one drawn there Terminal the START or START signals are applied. At the bottom left you can go to there terminal the AND or AND signals are applied. At the one next to it the CONNECT or CONNECT signals can be applied. A terminal for the OUT signal can be seen at the bottom right.

Am linken Rand oben ist eine Klemme für das CLOCK-Signal vorhanden. Darunter ist die Eingangsklemme für DATA-IN zu sehen und rechts außen ist die Klemme für DATA-OUT ersichtlich. Die gemäß der Norm als Halbkreise mit zwei Eingängen, die am vorderenAt the top left there is a terminal for the CLOCK signal. The input terminal for DATA-IN can be seen below and the terminal for DATA- OUT can be seen on the far right. According to the standard as semicircles with two inputs, the one at the front

809831/02U809831 / 02U

Strich enden und einem Ausgang dargestellten Bauelemente sind UND-Stufen , die als Halbkreise mit zwei Eingängen, die durchgezogen sind bis zum hinterenStrich und einen Ausgang dargestellten Bauelemente sind ODER-StuFen, die mit einem Halbkreis, einem Ein- und einem Ausgang und einem Punkt auf dem Halbkreisbogen dargestellten Bauelemente sind INVERT-Stufen. Im Bild sind als Rechtecke drei I-K-Flip-Flops mit ihren Ein- und Ausgängen dargestellt. Ein solches I-K-Flip-Flop heißt man auch Master/Slave-Flip-Flop. Die Schaltung geht klar und deutlich aus Fig. 2 hervor und es brauchen deshalb die einzelnen Leitungen nicht beschrieben zu werden. Das Rechenwerk gemäß Fig. 2 enthält 16 bekannte digitale Schaltkreise einschließlich der drei I-K-Flip-Flops und läßt sich sowohl in diskreter als auch in integrierter Halbleitertechnik ohne weiteres verwirklichen. Es kann darUbex hinaus auch Teil eines ALU-Rechenwerks in einem Mikroprozessor-Chip einintegriert werden.Line ends and an output shown components are AND stages, the As semicircles with two inputs, which are drawn through to the back line and an output, components are OR stages shown with a semicircle, an input and an output and a point on the semicircular arc Components are INVERT levels. In the picture there are three I-K flip-flops as rectangles their inputs and outputs. Such an I-K flip-flop is also called Master / slave flip-flop. The circuit is clear and clear from Fig. 2 and therefore the individual lines do not need to be described. The arithmetic logic unit of FIG. 2 contains 16 known digital circuits including three I-K flip-flops and can be easily implemented in both discrete and integrated semiconductor technology. In addition, part of an ALU arithmetic unit can be integrated into a microprocessor chip.

Die Glieder 1 - 5des Rechenwerks nach Fig. 2 haben die Aufgabe, die DATA-IN-Signale mit dem INVERT-Befehl zu verknüpfen nach folgender Wahrheitstabelle:The elements 1 - 5 of the arithmetic unit according to FIG. 2 have the task of combining the DATA-IN signals with the INVERT command according to the following truth table:

DATA IN INVERT AUSG. 5DATA IN INVERT OUTPUT 5

L LLL LL

L HHL HH

H LHH LH

H HLH HL

Aus dieser Wahrheitstabelle geht hervor, daß man auch bei Verwendung von anderen logischen Bausteinen als den verwendeten UND- und ODER-StuFen das erfindungsgemäßeThis truth table shows that you can also use other logical building blocks as the AND and OR stages used according to the invention

■<■■ "'*''-■■ <■■ "'*' '- ■

809831 /02U809831 / 02U

π 689 yj ;> 7 ϋ ;,.·■, /jπ 689 yj ;> 7 ϋ;,. · ■, / j

Rechenwerk äquivalent realisieren kann. Man muß hierbei nur die bekannten Regeln beachten, daß z. B. 2-fach UND = 2 INVERTER+ 1 2-fach NOR ist, daß ζ. Β. 2-fach ODER = 2 INVERTER + 1 2-fach NAND ist oder daß ODER = 1 NOR + 1 INVERTER ist usw. Dann kann man dieses gezeigte Netzwerk ζ. B. in 2-fach NOR- und NICHT-Stufen oder in 2-fach NAND- und NICHT-Stufen darstellen usw. Das gleiche gilt sinngemäß auch für die übrigen dargestellten UND/ODER/NICHT-Stu fen.Can implement arithmetic unit equivalent. You just have to follow the well-known rules note that z. B. 2-fold AND = 2 INVERTER + 1 2-fold NOR is that ζ. Β. 2-fold OR = 2 INVERTER + 1 2-fold NAND or that OR = 1 NOR + 1 INVERTER etc. Then this network shown can be ζ. B. in 2-fold Display NOR and NOT levels or in 2-fold NAND and NOT levels, etc. The same applies analogously to the other AND / OR / NOT stages shown fen.

Der Ausgang Q des in der Zeichnung als Datenspeicher DS bezeichneten I-K-Flip-Flops wird mit den Befehlen START oder RETURN auf H gesetzt, wenn am Ausgang der UND-Stufe 5 ein Η-Signal ansteht. Dies gilt jedoch nur dann, falls nicht der Merkspeicher MSl oder MS 2 auf H gesetzt sind und den Datenspeicher zwangsweise in einer H- bzw. einer L-Lage festhalten ( siehe unten ! ).The output Q of the I-K flip-flop referred to in the drawing as data memory DS is set to H with the START or RETURN commands if there is a Η signal at the output of AND stage 5. However, this only applies if the memory is not MS1 or MS 2 are set to H and the data memory is forcibly in Hold onto an H or an L layer (see below!).

Der Ausgang Q des Datenspeichers DS wird mit den Befehlen AND oder CONNECT auf L gesetzt, wenn am Ausgang der UND-Stufe 5 einL-Signal ansteht. Dies gilt ebenfalls nur dann, wenn der Merkspeicher MS 1 oder der Merkspeicher MS 2 nicht auf H gesetzt sind und den Datenspeicher festhalten ( siehe unten !).The output Q of the data memory DS is activated with the commands AND or CONNECT set to L if there is an L signal at the output of AND stage 5. this applies likewise only if the memory memory MS 1 or the memory memory MS 2 are not set to H and hold the data memory (see below!).

Der Ausgang Q des Merkspeichers MS 1 wird immer dann auf H gesetzt, wenn bei einer nachfolgenden START- oder RETURN-Anweisung der Ausgang Q des Datenspeichers DS bereits auf H gesetzt war. Er hält daran anschließend den Ausgang Q des Datenspeichers DS über den SET-Eingang solange auf H, bis eine CONNECT- oder eine OUT-Anweisung eintrifft.The output Q of the memory memory MS 1 is always set to H when a the subsequent START or RETURN statement is output Q of the data memory DS was already set to H. He then holds the output Q of the data memory DS to H via the SET input until a CONNECT or an OUT statement arrives.

ORIGINAL INSPECTEDORIGINAL INSPECTED

809831O2U809831O2U

Π 689 H 2Vj _c ; JΠ 689 H 2Vj _c ; J

Der Ausgang Q des Merkspeichers MS 2 wird immer dann auf H gesetzt, wenn bei einer CONNECT-Anweisung der Ausgang Q des Datenspeichers DS auf L liegt. Er hält daran anschließend den Ausgang Q des Datenspeichers DS über den RESET-Eingang solange auf L, bis eine neue START- oder eine OUT-Anweisung eintrifft.The output Q of the memory memory MS 2 is always set to H when a CONNECT statement the output Q of the data memory DS is at L. He is sticking to it then the output Q of the data memory DS via the RESET input for as long to L until a new START or OUT statement arrives.

Die Übernahme der Befehle in den Datenspeicher DS und in die Merkspeicher MS 1 und MS 2 geschieht jeweils mit der positiven Flanke des CLOCK-Impulses. Das DATA-OUT-Signal steht am Ausgang der UND-Stufe 16 zur Verfügung. Die Verarbeitungszeit des erfindungsgemäßen Rechenwerkes hängt von der verwendeten Schaltkreistechnologie (z.B. TTL oderCMOS) und den dabei auftretenden Gatterlaufzeiten ab. Sie beträgt maxinal ca. 8 Gatterlaufzeiten.The acceptance of the commands in the data memory DS and in the memory memories MS 1 and MS 2 happens with the positive edge of the CLOCK pulse. The DATA OUT signal is available at the output of AND stage 16. The processing time of the arithmetic and logic unit according to the invention depends on the circuit technology used (e.g. TTL or CMOS) and the gate delay times that occur. It amounts to a maximum of approx. 8 gate delay times.

Fig. 3 zeigt ein Beispiel eines herkömmlichen, willkürlich gewählten Stromlaufplanes für die logischen Verknüpfungen bei einer Maschinensteuerung. Anhand dieses Stromlaufbeispiels wird erklärt, wieviel Anweisungen benötigt werden und wie diese Anweisungen lauten müssen. Die Arbeitsweise ist seriell, d. h. die Verknüpfungen werden hintereinander abgearbeitet. Man beginnt links oben an der Stromschiene A und erteilt zur Verknüpfung des Schließers b 1 mit den nachfolgenden Schal tgliedern die Anweisung START. Dann durchläuft man weiter den Strompfad 1 .Fig. 3 shows an example of a conventional arbitrary circuit diagram for the logical links in a machine control. Using this circuit example explains how many instructions are required and what those instructions should be. The working method is serial, i. H. the shortcuts are processed one after the other. You start at the top left of busbar A and issue to link the normally open contact b 1 with the following switching elements the instruction BEGIN. Then you continue through current path 1.

Während sich in den Schritten 1, 3 und 4 Schließer befinden, wird im 2. Schritt ein öffner benötigt. Die weiteren Anweisungen lauten AND INVERT (für den öffner b 2), AND (für den Schließer b 3) und AND (für den Schließer b 4). An der Stromschiene B angelangt muß nun die Frage gestellt werden, ob das Durchlaufen des Strompfades 1While there are normally open contacts in steps 1, 3 and 4, a opener required. The other statements are AND INVERT (for the opener b 2), AND (for normally open contact b 3) and AND (for normally open contact b 4). On the busbar B Having arrived the question must now be asked whether the passage through the current path 1

■ ^°^1f'^ü 809831/02U■ ^ ° ^1f ' ^ü 809831 / 02U

ORIGINAL INSPECTEDORIGINAL INSPECTED

11689 Vt 270 Jt. 7 j11689 Vt 270 yrs. 7 yrs

auch wirklich zu einem Stromfluß von A nach B fuhrt. Dies ist offensichtlich nur dann der Fall, wenn die Schaltglieder b 1, b 2, b 3 und b 4 geschlossen sind. Der bei START ( b 1 ) gesetzte Datenspeicher DS kann also immer auf H gesetzt bleiben, wenn der Stromfluß die Stromschiene B erreicht. Ist dies nicht der Fall, weil eines der vier Schaltglieder geöffnet ist, so muß der Datenspeicher DS auf L gesetzt werden : Die Anweisung AND setzt den Datenspeicher DS immerdann zurück auf L, wenn die Dateneingabe hinter dem ODER-Glied 5 mindestens einmal L ist und läßt ihn immer dann gesetzt, wenn die Dateneingabe hinter dem ODER-Glied 5 während des Durchlaufs des Strompfades 1 bei H bleibt. Ist nach Durchlaufen des Strompfades 1 der Datenspeicher DS auf H gesetzt, so darf er beim Durchlaufen der parallelen Strompfade 2 und 3 nicht mehr beeinflußt, d. h. rückgesetzt werden. Zum Programmieren des jetzt folgenden Strompfades 2 wird also zum Beginn eine weitere Anweisung benötigt, die hier RETURN genannt wird, weil ein Rücksprung zur Ausgangsschiene A erfolgt. Dieser RETURN-Befehl setzt den Merkspeicher MS immer dann auf H, wenn der Datenspeicher DS sich im Zustand H befindet. Dieser Merkspeicher hält den Datenspeicher DS zwangsweise Über den S-Eingang solange auf H, bis die CONNECT-Anweisung fUr den Schließer b 8 im Strompfad 4 erfolgt, mit deren Hilfe die Strompfade 1, 2 und 3 miteinander verbunden werden. Ergab andererseits das Durchlaufen der Strompfade 1, 2 und 3 keinen Stromfluß bis hin zur Stromschiene B,var also der Datenspeicher DS nicht auf H sondern auf L gesetzt worden, so dürfen die der CONNECT-Anweisung folgenden Verknüpfungen in den Strompfaden 4 und 5 den Datenspeicher DS keinesfalls setzen. Um dies immer dann zu verhindern, wenn kein Stromfluß bis zur Stromschiene B erfolgt ist, wird dann der weitere Merkspeicher MS 2 gesetzt, der den Datenspeicher DS fur alle nachfolgenden Verknüpfungen zwangsweise auf L halt, actually leads to a current flow from A to B. This is obviously only the case when the switching elements b 1, b 2, b 3 and b 4 are closed. The data memory DS set at START (b 1) can therefore always remain set to H when the current flow reaches busbar B. If this is not the case because one of the four switching elements is open, the data memory DS must be set to L: The AND instruction always sets the data memory DS back to L if the data input behind the OR element 5 is L at least once and leaves it set whenever the data input after OR gate 5 remains at H while current path 1 is running. If the data memory DS is set to H after running through current path 1, it must no longer be influenced, ie reset, when running through parallel current paths 2 and 3. In order to program the following current path 2, a further instruction is required at the beginning, which is called RETURN here, because a return to output rail A takes place. This RETURN command always sets the flag memory MS to H when the data memory DS is in the H state. This memory memory holds the data memory DS forcibly on H via the S input until the CONNECT instruction for the normally open contact b 8 in the current path 4, with the aid of which the current paths 1, 2 and 3 are connected to one another. If, on the other hand, running through rungs 1, 2 and 3 did not result in any current flow up to busbar B, i.e. if the data memory DS was not set to H but to L, then the links following the CONNECT instruction in rungs 4 and 5 are allowed to enter the data memory Do not set DS under any circumstances. In order to prevent this whenever there is no current flow as far as busbar B, the further memory memory MS 2 is then set, which forcibly holds the data memory DS at L for all subsequent links ,

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solange diese nachfolgenden Verknüpfungen den Charakter von Reihenschaltungen haben. Nur eine neue START-Anweisung zur Abarbeitung des Strompfades 6 setzt den Merkspeicher MS 2 zurück, weil eine so eingeleitete Verknüpfung stets an der Ausgangsschiene A beginnt und neue Voraussetzungen für den Stromfluß schafft.as long as these subsequent connections have the character of series connections. Only a new START instruction for processing rung 6 sets the memory MS 2 back, because a link initiated in this way always begins at output rail A and creates new conditions for the flow of current.

Mit nur vier Anweisungen START, AND, RETURN und CONNECT für das Programmieren von Schließern und nur vier Anweisungen START INVERT, AND INVERT, RETURN INVERT und CONNECT I NVERT für das Programmieren von Öffnern lassen sich die Strompfade I - 9 des Beispiels nach Fig. 3 ohne weiteres mit jeweils einer Anweisung pro Verknüpfungsschritt programmieren. Bemerkenswert ist dabei, daß kein Datenspeicher gesetzt werden mußte.With only four instructions START, AND, RETURN and CONNECT for programming of normally open contacts and only four instructions START INVERT, AND INVERT, RETURN INVERT and CONNECT I NVERT for programming normally closed contacts, the current paths can be changed I - 9 of the example according to FIG. 3 can easily be programmed with one instruction per linking step. It is noteworthy that no data memory is set had to become.

Die Anknüpfung des Ausgangssignals D 1 des Strompfades 10 geschieht mit der Anweisung OUT. Sie gibt die Datenausgabe des Rechenwerks frei. Ein Η-Signal erscheint immer dann, wenn das Abarbeiten der Verknüpfungen zu einem Stromfluß von der Ausgangsschiene A nach der Ebene E geführt hat. Ist dies nicht der Fall, so erscheint ein L-Signal an der Datenausgabe. Die komplette Programmierung in allen Schritten ist in Figur 3 angegeben.The output signal D 1 of the current path 10 is linked with the OUT instruction. It enables the data output of the arithmetic unit. A Η signal appears whenever the processing of the links results in a current flow from the Exit rail A has led to level E. If this is not the case, then appears an L signal at the data output. The complete programming in all steps is indicated in Figure 3.

Es ist also möglich, mit den oben erwähnten neun Anweisungen START, START INVERT, AND, AND INVERT, RETURN, RETURN INVERT, CONNECT, CONNECT INVERT, OUT jeden beliebig breiten und beliebig tiefen Stromlaufplan logisch seriell abzuarbeiten.It is therefore possible to use the nine statements START, START INVERT, AND, AND INVERT, RETURN, RETURN INVERT, CONNECT, CONNECT INVERT, OUT logically and serially process any circuit diagram of any width or depth.

809831/0214 OWQlNAt .NSPECTEO809831/0214 OWQlNAt .NSPECTEO

L e e r s e · t eL e r s e · t e

Claims

11689 I¹ !iwv>Vj11689 I ¹ ! Iwv> prev

PatentansprücheClaims

ί 1 .·. Seriell arbeitendes Rechenwerk für z. B. programmierbare Steuerungen (PC),ί 1. ·. Serially working arithmetic unit for z. B. programmable controllers (PC), mit einer DATA-IN-Klemme, mit einer DATA-OUT-Klemme, mit einer CLOCK-Klemme und mit Anweisungsklemmen in Gestalt einer AND-Klemme und einer OUT-Klemme, sowie mit logischen Einheiten, gekennzeichnet durch folgende Merkmale:with a DATA-IN terminal, with a DATA-OUT terminal, with a CLOCK terminal and with instruction terminals in the form of an AND terminal and a OUT terminal, as well as with logical units, characterized by the following features:

a) Die Data-In-Klemme ist mit dem Eingang eines ersten Inverters (1) und dem einen Eingang einer ersten AND-Stufe (3) verbunden.a) The data-in terminal is connected to the input of a first inverter (1) and the connected to an input of a first AND stage (3).

b) Eine INVERT-Klemme ist mit dem Eingang eines zweiten Inverters (2) und dem einen Eingang einer zweiten UND-Stufe (4) verbunden, deren anderer Eingang mit dem Ausgang des ersten Inverters (1) verbunden ist.b) An INVERT terminal is connected to the input of a second inverter (2) and the one input of a second AND stage (4) connected, the other input is connected to the output of the first inverter (1).

c) Der Ausgang des zweiten Inverters (2) ist mit dem anderen Eingang der ersten UND-Stufe (3) verbunden.c) The output of the second inverter (2) is with the other input of the first AND stage (3) connected.

d) Die Ausgänge der ersten und zweiten UND-Stufen (3, 4) sind je mit einem Eingang einer ersten ODER-Stufe (5) verbunden.d) The outputs of the first and second AND stages (3, 4) are each with a Input of a first OR stage (5) connected.

e) Es ist ein I-K-Flip-Flop (9) als Datenspeicher DS vorgesehen, das in seinem I-Teil zwei UND-Eingänge , einen SET-Eingang und einen Q-Ausgang hat, das in seinem K-Teil zwei UND-Eingänge, einen RESET-Eingang und einen Q-Ausgang hat und das einen CLOCK-Eingang hat.e) An I-K flip-flop (9) is provided as a data memory DS, which is in his I part has two AND inputs, a SET input and a Q output, which has two AND inputs, a RESET input and a Q output in its K part and which has a CLOCK input.

80983 1/0214 _ _|M 80983 1/0214 _ _{| M}

'NSPECTEO'NSPECTEO

Π 689 VS Π 689 VS CC. ■ - ^; J ■ - ^; J

f) Der Ausgang der ersten ODER-Stufe (5) ist mit dem einen UND-Eingang des I-Teils verbunden, und der Ausgang der ersten ODER-Stufe (5) ist über einen dritten Inverter (6) mit dem einen UND-Eingang des K-Teils verbunden.f) The output of the first OR stage (5) is with the one AND input of the I part and the output of the first OR stage (5) is across a third inverter (6) connected to one AND input of the K part.

g) Der eine Eingang einer zweiten ODER-Stufe (7) ist mit der AND-Klemme verbunden und der andere Eingang der zweiten ODER-Stufe (7) ist mit einer CONNECT-Klemme verbunden.g) One input of a second OR stage (7) is connected to the AND terminal and the other input of the second OR stage (7) is connected to one CONNECT terminal connected.

h) Der Ausgang der zweiten ODER-Stufe (7) ist mit dem anderen UND-Eingang des K-Teils des I-K-Flip-Flops (9) verbunden.h) The output of the second OR stage (7) is connected to the other AND input of the K part of the I-K flip-flop (9) connected.

i) Der eine Eingang einer dritten ODER-Stufe (8) ist mit einer RETURN-Klemme verbunden, und der andere Eingang der dritten OCER-Stufe (8) ist mit der START-Klemme verbunden.i) One input of a third OR stage (8) is connected to a RETURN terminal and the other input of the third OCER stage (8) is connected to the START terminal connected.

j) Der Ausgang der dritten ODER-Stufe (8) ist mit dem anderen UND-Eingang des I-Teils des I-K-Flip-Flops (9) verbunden.j) The output of the third OR stage (8) is with the other AND input of the I part of the I-K flip-flop (9).

k) Ein erster Merkspeicher MS 1 (12) hat in seinem I-Teil zwei UND-Eingänge und einen Q-Ausgang, ferner hat er einen CLOCK-Eingang und hat in seinem K-Teil einen RESET-Eingang.k) A first memory memory MS 1 (12) has two AND inputs and in its I part a Q output; it also has a CLOCK input and its K part a RESET input.

I) Der eine UND-Eingang des ersten Merkspeichers MS 1 (12) ist mit dem AusgangI) One AND input of the first memory memory MS 1 (12) is connected to the output

der dritten ODER-Stufe (8) verbunden, der andere UND-Eingang des ersten Θ098 31 /0?Uthe third OR stage (8), the other AND input of the first Θ098 31/0? U

ORIGINAL INSPECTED

π 689 \ e 270367j

Merkspeichers (12) ist mit dem Q-Ausgang des Datenspeichers DS (9) verbunden und der Q-Ausgang des ersten Merkspeichers MS 1 (12) ist mit dem SET-Eingang des Datenspeichers DS (9) verbunden.Note memory (12) is connected to the Q output of the data memory DS (9) and the Q output of the first memory memory MS 1 (12) is connected to the SET input of the data memory DS (9) connected.

m) Der Ausgang einer vierten ODER-Stufe (10) ist mit dem RESET-Eingang desm) The output of a fourth OR stage (10) is connected to the RESET input of the Datenspeichers DS (9) verbunden, dessen einer Eingang mit dem Q-Ausgang eines zweiten Merkspeichers MS 2 (14) verbunden ist und dessen anderer Eingang mit dem Ausgang einer dritten UND-Stufe (11) verbunden ist.Data memory DS (9) connected, one input of which is connected to the Q output of a second flag memory MS 2 (14) is connected and the other input is connected to the output of a third AND stage (11).

n) Der eine Eingang der dritten UND-Stufe (11) ist mit der CLOCK-Klemme und der andere Eingang der dritten UND-Stufe (11) ist mit der OUT-Klemme verbunden .n) One input of the third AND stage (11) is connected to the CLOCK terminal and the other input of the third AND stage (11) is connected to the OUT terminal.

o) Der Ausgang einer fünften ODER-Stufe (13) ist mit der RESET-Klemme deso) The output of a fifth OR stage (13) is connected to the RESET terminal of the ersten Merkspeichers MS 1 (12) verbunden und ihr einer Eingang ist mit der OUT-Klemme verbunden, während ihr anderer Eingang mit der CONNECT-Klemme verbunden ist.first memory MS 1 (12) and its one input is connected to the OUT terminal, while its other input is connected to the CONNECT terminal connected is.

p) Der Ausgang einer sechsten ODER-Stufe (15) ist mit der RESET-Klemme des zweiten Merkspeichers MS 2 (14) verbunden und ihr einer Eingang ist mit der START-Klemme und ihr anderer Eingang mit der OUT-Klemme verbunden.p) The output of a sixth OR stage (15) is connected to the RESET terminal of the second memory MS 2 (14) and its one input is connected to the START terminal and its other input to the OUT terminal.

q) Der Ausgang einer vierten UND-Stufe (16) ist mit der OUT-Klemme verbundenq) The output of a fourth AND stage (16) is connected to the OUT terminal

B 0 9 P ? 1 / Π 7 U B 0 9 P? 1 / Π 7 U ORIGINAL INSPECTED ORIGINAL INSPECTED

ItIt

und Ihr einer Eingang ist mit dem Q-Ausgang des Datenspeichers (9) verbunden, während ihr anderer Eingang mit der OUT-Klemme verbunden Ist.and your one input is connected to the Q output of the data memory (9), while its other input is connected to the OUT terminal.

r) Der eine UND-Etngang des zweiten Merkspeichers MS 2 (U) ist mit dem Q-Eingang des Datenspeichers DS (9) verbunden und der andere UND-Elngang des zweiten Merkspeichers MS 2 (U) ist mit der CONNECT-Klemme verbunden.r) One AND input of the second memory memory MS 2 (U) is connected to the Q input of the data memory DS (9) and the other AND input of the second flag memory MS 2 (U) is connected to the CONNECT terminal.

s) Di· CLOCK-Eingänge des Datenspeichers DS (9) und der beiden Merkspelcher (12, U) sind mit der CLOCK-Klemme verbunden.s) Di · CLOCK inputs of the data memory DS (9) and the two memory memories (12, U) are connected to the CLOCK terminal.

2. lUahenwerk nach Anspruch 1, dadurch gekennzeichnet, daß es mindesten« ItII* weite In einer zur UND/ODER/I NVERT-Techntk äquivalenten Technik, z. I. In der INVERT/NOR-Teahntk oder INVERT/NAND-Techntk aufgebaut tat.2. LUahenwerk according to claim 1, characterized in that there are at least «ItII * wide In a technology equivalent to AND / OR / I NVERT-Techntk, e.g. I. Was built in the INVERT / NOR-Teahntk or INVERT / NAND-Techntk.

•oisn/om• oisn / om