DE2658523A1

DE2658523A1 - Semiconductor store with matrix in chip - is formed so that each storage location can be addressed through row and column decoder connected in series

Info

Publication number: DE2658523A1
Application number: DE19762658523
Authority: DE
Inventors: Peter Dipl Ing Rydval
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-12-23
Filing date: 1976-12-23
Publication date: 1978-06-29

Abstract

A semiconductor memory has a matrix in a chip. The matrix consists of r rows and s columns, with r.s. semiconductor storage locations with two defined, different electric states. Storage locations belonging to one row or one column can be individually addressed through wires allocated to the corresponding matrix row or column, and through a first decoder selecting the row wires, and a second decoder selecting column wires. The two decoders are connected in series w.r.t. the voltage source supplying them. The decoder realising the selection according to the matrix rows and the decoder realising the selection according to the matrix columns are sequentially switched w.r.t. the voltage supply. Power loss is thereby reduced by half, while the switching delay remains the same.

Description

HalbleiterspeicherSemiconductor memory

Die Erfindung bezieht sich auf einen Halbleiterspeicher mit einer in einem Halbleiterplättchen untergebrachten, r Zeilen und s Spalten aufweisenden Matrix aus r . s Halbleiterspeicherzellen mit jeweils zwei definierten voneinander verschiedenen elektrischen Zuständen, bei dem die zu jeder Zeile beziehungsweise zu jeder Spalte der Matrix gehörenden Halbleiterspeicherzellen einzeln über -der betreffenden Matrixzeile beziehungsweise Matrixspalte jeweils zugeordnete - elektrische Leitungen und durch einen ersten, die Auswahl dieser Leitungen nach den Matrixzeilen bewirkenden Dekoder und einen zweiten, die Auswahl dieser Leitungen nach den Matrixspalten bewirkenden Dekoder adressierbar sind.The invention relates to a semiconductor memory having a housed in a semiconductor die, having r rows and s columns Matrix of r. s semiconductor memory cells each with two defined from one another different electrical states in which to each row respectively semiconductor memory cells belonging to each column of the matrix individually via -der relevant matrix row or matrix column respectively assigned - electrical Lines and through a first, the selection of these lines according to the matrix lines effecting decoder and a second, the selection of these lines according to the matrix columns effecting decoder are addressable.

Solche Halbleiterspeicher sind beispielsweise in Frequenz 29 (1975) 3, Seiten 80 bis 87 und in Siemenszeitschrift 49 (1975), Heft 3, Seiten 160 bis 164 beschrieben.Such semiconductor memories are for example in frequency 29 (1975) 3, pages 80 to 87 and in Siemens magazine 49 (1975), issue 3, pages 160 to 164 described.

Die Matrix, die von den auf einer Seite eines plättchenförmigen Halbleitereinkristalls, insbesondere Siliciumkristalls, nach einem orthogonalen Koordinatenschema angeordnete Halbleiterspeicherzellen aufweist, enthält zumeist auch noch die beiden Dekoder in monolithisch, integrierter Technik. Die Speicherzellen können voneinander gleichen Halbleiterelementen mit zwei definierten verschiedenen elektrischen Betriebszuständen sein. Bevorzugt kommen zumeist jedoch Flip-Flop-Schaltungen für die einzelnen Speicherzellen in Betracht. Zumeist enthält die Matrix gleichViVeiC##eJiCleJn und Spalten und somit r2 Speicherzellen. Zwischen den einzelnen Speicherzellen sind auf einer die Oberfläche des Halbleiterplättchens bedeckenden, vorzugsweise aus SiO2 bestehenden Isolierschicht strichförmige und gegeneinander elektrisch'isolierte metallische Leitbahnen aufgebracht, die entsprechend ihrer Zuordnung zu den einzelnen Matrixzeilen und Matrixspalten mit zu den Elektroden der zu der betreffenden Zeile beziehungsweise Spalte gehörenden Halbleiterspeicherzellen führenden elektrischen Anschlüssen versehen sind, so daß jede Speicherzelle mindestens durch eine zeilenparallele und eine spaltenparallele Leitbahn beaufschlagt ist und keine zwei Speicherzellen identisch in gleicher Weise kontaktiert sind. Häufig bezeichnet man im Anklang an ein rechtwinkeliges, ebenes Koordinatensystem die zeilenparallelen Leitbahnen als x-Leitbahnen, die spaltenparallelen Leitbahnen als y-Leitbahnen. Sie führen an den Rand der Matrix und von dort zu dem jeweils zugeordneten Dekoder, der - falls er für die Dekodierung nach Zeilen der Matrix zuständig ist - als X-Dekoder, falls er für die Dekodierung nach Spalten dient, als Y-Dekoder bezeichnet wird.The matrix, which is formed by the on one side of a platelet-shaped semiconductor single crystal, in particular silicon crystal, arranged according to an orthogonal coordinate scheme Has semiconductor memory cells, mostly also contains the two decoders in monolithic, integrated technology. The memory cells can be the same as one another Semiconductor elements with two defined different electrical operating states be. In most cases, however, flip-flop circuits are preferred for the individual memory cells in Consideration. Most of the time the matrix contains ViVeiC ## eJiCleJn and columns and thus r2 memory cells. The surface is on one between the individual storage cells of the semiconductor wafer covering, preferably consisting of SiO2 insulating layer Line-shaped and mutually electrically isolated metallic interconnects are applied, according to their assignment to the individual matrix rows and columns with the electrodes belonging to the row or column in question Semiconductor memory cells leading electrical connections are provided so that each memory cell by at least one row-parallel and one column-parallel Conductor is applied and no two memory cells are identical in the same way are contacted. Often one refers to a right-angled, plane Coordinate system the line-parallel interconnects as x-interconnects, the column-parallel Interconnects as y-interconnects. They lead to the edge of the matrix and from there to the respectively assigned decoder, which - if it is used for decoding according to lines of the Matrix is responsible - as an X decoder, in case he is responsible for decoding according to columns is called a Y decoder.

In der DT-OS 2 046 929 ist eine Schaltungsanordnung zum Lesen und Schreiben bei einem bipolaren Halbleiterspeicher beschrieben, dessen in Speichermatrizen angeordnete Speicherzellen aus zwei Multiemittertransistoren bestehen, die über je einen Emitter an eine Auswahlleitung und über je einen zweiten Emitter an Bitleitungen angeschlossen sind und deren Kollektoren jeweils mit der Basis des anderen Multiemittertransistors und einem Kollektorwiderstand verbunden sind. Wesentlich für die dort beschriebene Erfindung ist die Maßnahme, daß die Kollektorwiderstände der Speicherzellen der Speichermatrix gemeinsam an eine feste Spannung gelegt sind, daß in einem ersten Informationsverstärker Transistoren für die Matrixauswahl zwischen die Bitleitungen und eine erste Betriebsspannung geschaltet sind, durch die im nichtausgewählten Zustand der Speichermatrix die Bitleitungen stromlos geschaltet werden, und daß in einem X-Adressenverstärker Transistorschalter an die Aus- wahlleitungen angeschlossen sind, durch die im Ruhezustand der Speichermatrix die Spannung an den mit den Auswahlleitungen verbundenen Emittern der Multiemittertransistoren so weit abgesenkt wird, daß auch durch den X-Adressenverstärker nur noch ein Reststrom fließt.In DT-OS 2 046 929 a circuit arrangement for reading and Writing in a bipolar semiconductor memory described, its in memory matrices arranged memory cells consist of two multi-emitter transistors that have One emitter each to a selection line and a second emitter each to bit lines are connected and their collectors each with the base of the other multi-emitter transistor and a collector resistor are connected. Essential for the one described there Invention is the measure that the collector resistances of the memory cells Memory matrix are jointly connected to a fixed voltage that in a first Information amplifier transistors for matrix selection between the bit lines and a first operating voltage are switched by which im not selected State of the memory matrix, the bit lines are de-energized, and that in an X address amplifier transistor switch to the output election lines are connected, through which the voltage is applied in the idle state of the memory matrix the emitters of the multi-emitter transistors connected to the selection lines like this is reduced far so that only a residual current is left through the X address amplifier flows.

Dabei liegt die Aufgabe zugrunde, eine Schaltungsanordnung zum Lesen und Schreiben bei einem bipolaren Halbleiterspeicher zu schaffen, bei der die Ruheverlustleistung der Speicherzellen, aber gleichzeitig auch der Lese-Schreibanordnung möglichst gering ist.The object here is to provide a circuit arrangement for reading and to provide writing in a bipolar semiconductor memory in which the idle power dissipation the memory cells, but at the same time also the read-write arrangement as small as possible is.

Dazu soll die Zellenspannung im Ruhezustand bis an die Grenze der Kippsicherheit der Speicherzelle, die bei etwa 1 V Zellenspannung liegt, abgesenkt werden können, ohne daß größere Ruheströme in der an die Speicherzellen angeschlossenen Lese-Schreibanordnung fließen.For this purpose, the cell voltage in the resting state should be up to the limit of Tilting resistance of the storage cell, which is around 1 V cell voltage, is reduced can be without larger quiescent currents in the connected to the memory cells Read-write arrangement flow.

Ferner ist in der DT-OS 2 430 784 ein bipolarer Halbleiterspeicher mit matrixförmig angeordneten und wortweise auswählbaren Speicherzellen und diesen in Zeilen- beziehungsweise Spaltenrichtung zugeordneten Auswahlschaltungen zum Auswählen eines Speicherwortes auf Grund von Adreßsignalen beschrieben, wobei vor allem auch in der Auswahlschaltung für die Wortauswahl, dem Zeilendekoder, jede Zeile der Speichermatrix an einen als Emitterfolger ausgebildeten Ausgangsschalter angeschlossen ist. Kennzeichnend für diesen Halbleiterspeicher ist, daß an die Speichermatrix eine zusätzliche Umladeschaltung angeschlossen ist, in der jede Wortleitung der Speichermatrix über ein Koppelelement parallel an einen gemeinsamen Konstantstromgenerator angeschlossen ist, das derart ausgebildet ist, daß nur der eine ausgewählte Emitterfolger an seinem Ausgang mit dem Konstantstromgenerator leitend verbunden ist.Furthermore, DT-OS 2 430 784 describes a bipolar semiconductor memory with memory cells arranged in the form of a matrix and selectable in words, and these selection circuits assigned in the row or column direction for selecting of a memory word on the basis of address signals, and above all in the selection circuit for the word selection, the row decoder, each row of the memory matrix is connected to an output switch designed as an emitter follower. Characteristic for this semiconductor memory is that an additional charge transfer circuit is connected to the memory matrix is connected, in which each word line of the memory matrix via a coupling element is connected in parallel to a common constant current generator that such is designed that only the one selected emitter follower at its output with is conductively connected to the constant current generator.

Dabei liegt die Aufgabe zugrunde, die bekannte negative Eigenschaft, bei hohem Integrationsgrad unverhältnismäßig hohe Zugriffszeiten in Kauf nehmen zu müssen, zu vermeiden und auch bei kapazitiver Belastung des Speichers eine rasche, stromsparende Umladung der einzelnen Zellen zu erreichen.The task is to find the well-known negative property, accept disproportionately long access times with a high degree of integration to have to, to avoid and, even with capacitive loading of the storage, a rapid, To achieve energy-saving recharging of the individual cells.

Nun bestehen, wie bereits oben angegeben, konventionelle Speicherdekoder aus einer Dekodierung parallel zu den Zeilen und einer Dekodierung parallel zu den Spalten der Speichermatrix, die man gewöhnlich als X-Dekodierung und als Y-Dekodierung bezeichnet. (Andere übliche Bezeichnungen sind Wortleitungen und Bitleitungen.) Es läßt sich nun zeigen, daß eine optimale Adressenaufteilung in die X- und Y-Richtung bei einer Halbleiterspeichermatrix mit einer möglichst symmetrischen Adressenaufteilung verbunden ist. Außerdem lassen sich die Zeitverzögerungen sowie die Leistungsaufnahmen der beiden Dekoder einander weitgehend angleichen. Da schließlich die elektrischen Potentiale bei der Ansteuerung einer Halbleiterspeichermatrix - vor allem wenn die Speicherzellen bipolarer Natur sind - unterschiedlich sind, eröffnet sich, wie gemäß der Erfindung erkannt wurde, eine weitere Möglichkeit, das Speed-Power-Product des Halbleiterspeichers zu verbessern, die sowohl für sich allein als auch in Verbindung mit den Offenbarungen der DT-OS 2 046 929 und 2 430 784 anwendbar ist.As already stated above, there are conventional memory decoders from decoding parallel to the lines and decoding parallel to the Columns of the memory matrix, commonly known as X decoding and Y decoding designated. (Other common names are word lines and bit lines.) It can now be shown that an optimal address allocation in the X and Y directions in the case of a semiconductor memory matrix with an address allocation that is as symmetrical as possible connected is. In addition, the time delays and the power consumption of the two decoders to a large extent. There, finally, the electric Potentials when controlling a semiconductor memory matrix - especially if the Storage cells are of a bipolar nature - are different, reveals how according to the invention was recognized, another possibility, the speed power product of the To improve semiconductor memory, both on its own and in conjunction with the disclosures of DT-OS 2 046 929 and 2 430 784 is applicable.

Erfindungsgemäß wird vorgeschlagen, daß der die Auswahl nach den Matrixzeilen bewirkende Dekoder und der die Auswahl nach den Matrixspalten bewirkende Dekoder bezüglich der die beiden Dekoder versorgenden Spannungsquelle hintereinandergeschaltet sind.According to the invention it is proposed that the selection according to the matrix lines effecting decoder and the decoder effecting the selection according to the matrix columns connected in series with respect to the voltage source supplying the two decoders are.

Damit sinkt die Verlustleistung im gesamten Dekoder auf die Hälfte, während die Schaltzeitverzögerung unverändert bleibt. Allerdings müssen die einzelnen Dekoder mit der Hälfte der Versorgungsspannung auskommen. Es empfiehlt sich deshalb, wenn gemäß der weiteren Erfindung die beiden Dekoder als sogenannte Diodendekoder ausgebildet sind.This reduces the power loss in the entire decoder by half, while the switching time delay remains unchanged. However, the individual must Decoders get by with half the supply voltage. It is therefore recommended if, according to the further invention, the two decoders as so-called diode decoders are trained.

Die Erfindung wird nun an Hand der Fig. 1 bis 7 näher beschrieben.The invention will now be described in more detail with reference to FIGS.

Dabei ist in Fig. 1 die Anordnung der beiden Dekoder hinsichtlich der sie versorgenden Betriebsspannung, in Fig. 2 der bereits erwähnte Diodendekoder in Fig. 3 die unterschiedliche Wirkung eines Diodendekoders und eines sonst üblichen EFL-Dekoders durch Ver- gleich der Eigenschaften der einzelnen Dekoderzelle, in Fig. 4ein bereits vorgeschlagener 1 aus 8 Dekoder", in Fig. 5 und Fig. 6 die Ausgestaltung für die Adressiereingänge und in Fig. 7 die Kombination einer der Erfindung entsprechenden Dekodierung in Verbindung mit einem Speicher dargestellt.The arrangement of the two decoders is shown in FIG. 1 the operating voltage supplying them, in Fig. 2 the already mentioned diode decoder in Fig. 3 the different effects of a diode decoder and an otherwise common one EFL decoder by equal to the characteristics of each Decoder cell, in Fig. 4 an already proposed 1 out of 8 decoder ", in Fig. 5 and FIG. 6 shows the configuration for the addressing inputs and FIG. 7 shows the combination a decoding according to the invention in connection with a memory shown.

In Fig. 1 ist der Dekoderteil eines bipolaren Halbleiterspeichers mit den zur Stromversorgung dienenden Anlagen dargestellt. Er besteht aus den beiden mit X beziehungsweise mit Y bezeichneten Dekodern, die im Beispielsfalle als "1 aus 32 Dekoder" ausgeführt sind. Die zum eigentlichen Speicher führenden Dekoderausgänge sind bei beiden Dekodern demgemäß von 1 bis 32 numeriert, wobei zwecks Unterscheidung beim Dekoder X der Index x, beim Dekoder Y der Index y beigefügt ist. Bei den übrigen Figuren, für die diese Unterscheidung unwesentlich ist, sind die Indizes x und y weggelassen.In Fig. 1 is the decoder part of a bipolar semiconductor memory shown with the systems used for power supply. It consists of the two with X or with Y designated decoders, which in the example case as "1 from 32 decoders ". The decoder outputs leading to the actual memory are numbered from 1 to 32 for both decoders, whereby for the purpose of differentiation with decoder X the index x, with decoder Y the index y is added. With the rest Figures for which this distinction is immaterial are the indices x and y omitted.

Die Ausgänge 1 bis 32 des Dekoders X sind auf die Zeilen, die entsprechenden Ausgänge des Dekoders Y auf die Spalten der nicht dargestellten Halbleiterspeichermatrix geschaltet.The outputs 1 to 32 of the decoder X are on the lines that correspond Outputs of the decoder Y on the columns of the semiconductor memory matrix, not shown switched.

Die beiden Dekoder X und Y sind in Fig. 1 lediglich als rechteckige Kästchen mit den bereits genannten Ausgängen und insgesamt fünf der Adressierung dienenden Eingangspaaren, von denen jeweils der eine Eingang für das Normalsignal, der zweite für das invertierte Signal vorgesehen ist. Demgemäß sind diese Adressiereingänge mit 1 beziehungsweise W, 2 beziehungsweise 2, 3 beziehungsweise 3, 4 beziehungsweise 4 und 5 beziehungsweise 5 bezeichnet, wobei wiederum der Index x beziehungsweise y angefügt ist, um die Zugehörigkeit zum Dekoder X beziehungsweise Y zu kennzeichnen. Weil aber die gleichen Bezeichnungen einmal für die Adressiereingänge, dann aber auch für die korrespondierenden Stromversorgungseingänge verwendet sind, sind die einzelnen Nummern der Adressiereingänge in jeweils einen Kreis, die Nummern der Stromversorgungseingänge hingegen in jeweils ein rechteckiges Kästchen gesetzt. Diese Unterscheidung ist z.T. in den übrigen Figuren beibehalten.The two decoders X and Y are shown in Fig. 1 only as rectangular Box with the outputs already mentioned and a total of five of the addressing Serving input pairs, of which the one input for the normal signal, the second is for the inverted signal. Accordingly, these are addressing inputs with 1 and W, 2 and 2, 3 and 3, 4 and respectively 4 and 5 and 5 respectively, again the index x and y is added to indicate that it belongs to the decoder X or Y, respectively. But because the same designations are used once for the addressing inputs, but then are also used for the corresponding power supply inputs are the individual numbers of the addressing inputs in a circle, the numbers of the Power supply inputs, on the other hand, are each placed in a rectangular box. This distinction is partially retained in the other figures.

Die Stromversorgungseingänge der beiden Dekoder X und Y werden jeweils über eine gewissermaßen als Stromquelle dienende Transistoranordnung 5x beziehungsweise Sy mit dem erforderlichen Betriebs- strom versorgt. Diese beiden Anordnungen bestehen im ##sWp#e##f"alle aus jeweils zehn gleichen npn-Transistoren T19 TT, T2, TE und so weiter, deren Basis an ein gemeinsames Potential UH beziehungsweise UK gelegt sind, deren Kollektoren an Je einen Stromversorgungseingang des zugehörigen Dekoders liegen und deren Emitter durch je einen in der aus der Fig. 1 ersichtlichen Weise bezeichneten Emitterwiderstand an ein gemeinsames Potential gelegt sind.The power supply inputs of the two decoders X and Y are respectively via a transistor arrangement 5x or respectively serving as a current source Sy with the necessary operational power supplied. These two Arrangements in ## sWp # e ## f "all consist of ten identical npn transistors T19 TT, T2, TE and so on, their bases connected to a common potential UH respectively UK, whose collectors are connected to one power supply input each of the associated Decoders are and their emitter through one in each case shown in FIG Way designated emitter resistance are connected to a common potential.

Zur eigentlichen Stromversorgung dient eine Spannungsquelle, deren (zugleich an Masse liegender) positiver Pol VCC an den X-Dekoder und dessen negativer Pol VEE gemeinsam über die Widerstände R1y Riy ... R5y,R5y an die Emitterelektroden der Transistoren T1ys T1y .,. T5y, T5-yvon Sy gelegt ist. Der Stromkreis von VCC nach VEE wird über den Dekoder X, die Transistoren von Sx und den Dekoder Y in der aus Fig. 1 (und Fig. 2) ersichtlichen Weise geschlossen. Vermittelnd sind dabei im Stromversorgungsteil Sx für den Dekoder X die Emitter-Kollektor-Strecken der Transistoren T1x, TTx ,,. T5Xs T3x von Sx und deren Emitterwiderstände R1X, R1x Rsx, R5xw Die Emittervorschaltwiderstände Rix ... R5x dienen vor allem der gleichmäßigen Stromverteilung.A voltage source is used for the actual power supply (also connected to ground) positive pole VCC to the X decoder and its negative Pole VEE together via the resistors R1y Riy ... R5y, R5y to the emitter electrodes of the transistors T1ys T1y.,. T5y, T5-y of Sy is placed. The circuit of VCC to VEE is via the decoder X, the transistors of Sx and the decoder Y in the from Fig. 1 (and Fig. 2) obvious manner closed. Mediating are there in the power supply section Sx for the decoder X, the emitter-collector lines of the Transistors T1x, TTx ,,. T5Xs T3x from Sx and their emitter resistors R1X, R1x Rsx, R5xw The emitter series resistors Rix ... R5x are mainly used for uniform Power distribution.

Die Emitterelektroden der Transistoren von Sx liegen über die ihnen jeweils zugeordneten Vorwiderstände an einem gemeinsamen Potential UM, ihre Basiselektroden an einem gemeinsamen Potential Ug, die Basiselektroden der Transistoren von Sy an einem gemeinsamen Potential UK. Die Kollektoren der Transistoren von Sx werden Uber den Dekoder X, die Kollektoren der Transistoren von Sy über den Dekoder Y mit dem erforderlichen Kollektorpotential versorgt, während die Emitter der Transistoren von Sy gemeinsam über ihre Vorwiderstände am Potential VEE liegen. Zur Erzeugung der Potentiale UH und UK sind entsprechende Hilfsspannungserzeuger vorgesehen. Das Potential UM liegt dabei (bei gleichem Aufbau der Dekoder X und Y etwa in der Mitte zwischen den Potentialen VCC und VEE.The emitter electrodes of the transistors of Sx overlie them respectively assigned series resistors at a common potential UM, their base electrodes at a common potential Ug, the base electrodes of the transistors from Sy on a common potential UK. The collectors of the transistors of Sx will be Uber the decoder X, the collectors of the transistors of Sy via the decoder Y with the required collector potential supplied, while the emitters of the transistors from Sy are jointly connected to the potential VEE via their series resistors. To the generation corresponding auxiliary voltage generators are provided for the potentials UH and UK. That The potential UM lies in the middle (with the same structure of the decoders X and Y) between the potentials VCC and VEE.

In Fig. 2 ist der schaltungsmäßige Aufbau der beiden Dekoder X und Y in Fig. 1 näher dargelegt. Jeder dieser beiden Dekoder hat fünf normale und fünf invertierte Adresseneingänge, die wi#'%##'##i###I durch ihre Nummern mit einem umgebenden Kreis dargestellt sind, wobei der invertierte Eingang noch vom Normaleingang durch einen Querstrich unterschieden ist. Sämtliche Adressiereingänge führen paarweise an je eine je zwei nicht miteinander verkoppelte gleiche Transistoren (npn-Transistoren) enthaltende Eingangszelle E1 beziehungsweise E2, beziehungsweise E3, beziehungsweise E4 beziehungsweise E5, über deren Anschaltung die Fig. 2 b Auskunft gibt.In Fig. 2 is the circuit structure of the two decoders X and Y set out in more detail in FIG. Each of these two decoders has five normal and five inverted address inputs, which wi # '% ##' ## i ### I by their numbers with a surrounding circle, with the inverted input still from Normal input is distinguished by a slash. All addressing inputs lead in pairs to one each of two identical transistors that are not coupled to one another (NPN transistors) containing input cell E1 and E2, respectively E3, or E4 or E5, about their connection, Fig. 2 b information gives.

Handelt es sich um den Dekoder X, dann liegen die Kollektoren dieser beiden Transistoren auf dem Potential VCC, handelt es sich um den Dekoder Y, dann liegen ihre Kollektoren auf dem Potential UM.If it is the decoder X, then the collectors of this are located two transistors at the potential VCC, it is about the decoder Y, then their collectors are at the UM potential.

Ferner liegt, wie aus Fig. 2 b ersichtlich, der Signaleingang, also Adressiereingang, für das normale Signal an dem Emitter des einen, der Eingang für das invertierte Signal an dem Emitter des zweiten Transistors der betreffenden Eingangszelle, während der korrespondierende Ausgang an der Basis des betreffenden Transistors liegt. Die Bezeichnung bei dem in Fig. 2 b dargestellten Beispiel entspricht der Eingangszelle E1; die übrigen Eingangszellen sind dementsprechend. Sie wirken vorwiegend als Treiberzellen, während die Invertierung des zweiten Signals durch eine noch zu beschreibende auf die betreffenden Signaleingänge der Eingangszellen wirkende Vorstufe bedingt ist.Furthermore, as can be seen from FIG. 2 b, the signal input, ie Addressing input, for the normal signal at the emitter of one, the input for the inverted signal at the emitter of the second transistor of the relevant input cell, while the corresponding output at the base of the transistor in question lies. The designation in the example shown in Fig. 2b corresponds to Input cell E1; the other input cells are accordingly. They work predominantly as driver cells, while the inversion of the second signal by a still to be described acting on the relevant signal inputs of the input cells Preliminary stage is conditional.

Die einzelnen Ausgänge der Eingangszellen E1 ... E5 sind über ein System von elektrischen Leitungen an eine Anzahl von Ausgangsstufen gelegt. Da es sich um einen '1 aus 32 Dekoder1' handelt, werden insgesamt 32 solche Ausgangszellen A1 ... A32 verwendet, deren Ausgänge 1, beziehungsweise 2 ... beziehungsweise 32 an Je einen Anschluß der zu steuernden Halbleiterspeichermatrix gelegt sind.The individual outputs of the input cells E1 ... E5 are via a System of electrical wires attached to a number of output stages. Because it If it is a '1 out of 32 decoder1', there will be a total of 32 such output cells A1 ... A32 are used, their outputs 1, or 2 ... or 32 to one connection each of the semiconductor memory matrix to be controlled.

Im Falle des X-Dekoders führen diese Ausgänge zu je einer Zeile im Falle eines Y-Dekoders an Je eine Spalte der Matrix.In the case of the X decoder, these outputs each lead to a line in the Case of a Y decoder on one column each of the matrix.

Die einzelne Ausgangszelle wird zweckmäßig in der aus Fig. 2 A ersichtlichen Weise aufgebaut. Die Bezeichnungen beziehen sich auf die Zelle A1 als Beispiel.The individual output cell is expediently shown in FIG. 2A Way built. The names refer to cell A1 as an example.

Ein wesentlicher Bestandteil jeder Ausgangszelle ist tPhRhYtYt emittertransistor, der je einen durch jeweils einen Ausgang je einer Eingangszelle E1 ... E5 zu beaufschlagenden Emitter, also im vorliegenden Falle fünf Emitter, aufweist. Die Basis-Kollektor-Strecke dieses Transistors ist kurzgeschlossen und.liegt über einen Arbeitswiderstand W entweder am Potential VCC oder (vor allem beim Dekoder Y) am Potential UM. Beim X-Dekoder ist auf jeden Fall der Kollektor und die Basis des Multiemittertransistors der einzelnen Ausgangszellen an die Basis eines zweiten Transistors gelegt, dessen Emitter in EFL-Technik den Ausgang der betreffenden Zelle bildet, während sein Kollektor am Potential VCC liegt. Beim Y-Dekoder kann gegebenenfalls dasselbe der Fall sein. In vielen Fällen wird man jedoch entweder auf den zweiten Transistor verzichten, oder den Kollektor dieses Nachfolgetransistors zum Ausgang der Ausgangszelle machen. Der Emitter liegt dann an einer der gemeinsamen Stromquellen, wie dies in Fig. 7 dargestellt ist.An essential part of every output cell is tPhRhYtYt emitter transistor, each one to be acted upon by one output each of an input cell E1 ... E5 Emitter, so in the present case five emitters. The base-collector route this transistor is short-circuited and is via a load resistor W. either at the potential VCC or (especially with the decoder Y) at the potential UM. At the The X-decoder is definitely the collector and the base of the multi-emitter transistor of the individual output cells placed at the base of a second transistor whose EFL technology emitter forms the output of the cell in question, while its collector is at the potential VCC. The same can possibly be the case with the Y decoder. In many cases, however, you will either do without the second transistor, or make the collector of this successor transistor the output of the output cell. The emitter is then connected to one of the common current sources, as shown in FIG. 7 is shown.

Auf Grund der in Fig. 2 A dargestellten Schaltung der Multiemittertransistoren wirken diese wie parallel geschaltete Dioden und dank der durch den nachgeschalteten Transistor bedingten Invertierung ist die Funktion der Gesamtzelle A1 oder A2 und so weiter die eines ÄND-Gatters oder auch logischen Konjunktionszelle. Es wird also nur dann ein Signal von der betreffenden Ausgangszelle weitergegeben, wenn gleichzeitig alle ihre fünf Emittereingänge ein sogenanntes '§1" Signal erhalten.Due to the circuit of the multi-emitter transistors shown in FIG. 2A they act like diodes connected in parallel and thanks to the downstream Transistor induced inversion is the function of the total cell A1 or A2 and so on that of an AND gate or a logical conjuncture cell. So it will A signal is only passed on from the relevant output cell if simultaneously all of their five emitter inputs receive a so-called '§1 "signal.

Die insgesamt 160 Eingänge aller 32 Ausgangszellen A1 ... A32 sind nun mittels eines Systems elektrischer Leitungen an die insgesamt 10 Ausgänge der Eingangszellen E1 ... E5 derart gelegt, daß 1. jede der Zellen A1 ... A32 mittels jeweils nur eines ihrer Eingänge eine leitende Verbindung zu je einer Eingangszelle hat, daß 2. jede der Ausgangszellen A1 ... A32 mit jeder der Eingangszellen E1 ... EX genau eine einzige Verbindung hat, daß 3. jeder der beiden Ausgänge jeder der Eingangszellen E1 ...E5 genau auf eine IIälf-te der 32 Mlsgangszellen A1 ... A32 geschaL-tet ist und dan 4. jeder Eingang Jeder Ausgangszelle A1 ... A32 entweder an den den Normalausgang oder an den den invertierten Ausgang einer Eingangszelle liegt. The total of 160 inputs of all 32 output cells A1 ... A32 are now connected to the total of 10 outputs of the input cells E1 ... E5 by means of a system of electrical lines in such a way that 1. each of the cells A1 ... Inputs has a conductive connection to one input cell each, that 2. each of the output cells A1 ... A32 has exactly one connection with each of the input cells E1 ... EX, that 3. each of the two outputs of each of the input cells E1 ... E5 is switched to exactly one half of the 32 output cells A1 ... A32 and then 4. each input of each output cell A1 ... A32 is either connected to the normal output or to the inverted output of an input cell.

Schließlich ist noch in Fig. 2 die Anschaltung der in Fig. 1 dargestellten Transistoren aus den Stromversorgungszelien 3x und Sy angedeutet.Finally, FIG. 2 shows the connection of the circuit shown in FIG. 1 Transistors from the power supply cells 3x and Sy indicated.

Wesentlich für die weitere Erfindung ist die aus Fig. 2 ersichtliche Ausgestaltung der Ausgangszellen A als Diodengatter, so daß man mit Recht die in Fig. 2 dargestellte Form eines Dekoders als Diodengatter bezeichnen kann. Der Vorteil dieser Ausgestaltung wird nun an Hand der Fig. 3 deutlich gemacht. Der EIauptteil dieser Figur besteht aus einem Diagramm 3, während zur Erläuterung zwei Fig. 3 A und 3 B angefügt sind, die das Schaltbild eines - normalerweise in Dekodern als Ausgangszelle eingesetzten - EFL-Gatters (Fig. 3 A) und eines Diodengatters gemäß Fig. 2 A wiedergeben.That which can be seen from FIG. 2 is essential for the further invention Design of the output cells A as a diode gate, so that the in Fig. 2 can designate the form of a decoder shown as a diode gate. The advantage this embodiment is now made clear with reference to FIG. The main part this figure consists of a diagram 3, while two Fig. 3A and 3 B are attached, showing the circuit diagram of a - normally in decoders as Output cell used - EFL gate (Fig. 3 A) and a diode gate according to Fig. 2A reproduce.

Für die CAD-Simulation hat man nicht exakt die in Fig. 2 A dargestellte Schaltung, sondern eine ihr in den entscheidenden Punkten äquivalente Schaltung verwendet, die in Fig. 3 B dargestellt ist und ebenfalls ein Diodengatter bildet. Dabei sind - ebenso wie bei dem EFL-Gatter gemäß Fig. 3 A - die dargestellten Kapazitäten durch die Anordnung als monolithische integrierte Schaltung bedingt. Sie sind also parasitär. Außerdem dient in Fig. 3 B der tmtere der drei Transistoren als Stromversorger, während der dem Multiemittertransistor entsprechende Transistor an dem Kurzschließen seiner Kollekor-Basis-Strecke kenntlich ist.Exactly that shown in FIG. 2A is not available for the CAD simulation Circuit, but a circuit that is equivalent to it in the decisive points used, which is shown in Fig. 3B and also forms a diode gate. As in the case of the EFL gate according to FIG. 3A, the capacitances shown are here due to the arrangement as a monolithic integrated circuit. so you are parasitic. In addition, the tmtere of the three transistors in Fig. 3B serves as a current supplier, while the transistor corresponding to the multiemitter transistor is short-circuited its Kollekor-Basis-Route is recognizable.

Die in beiden Schaltungen verwendeten Transistoren waren npn-Transistoren mit folgenden Parametern: RC = 30 Ohm, RB = 300 Ohm, RE = 5 Ohm, CE = 0,1 pF, Cc = 0,2 pF, Kollektor-Substratkapazitzit = 0, '0,2 pE', Transitfrequenz = 1500 MHz. Die Bemessung der Schattwiderstink und der Potentiale ist aus den beiden Figuren 3 A unci 5 11 ersichtlich. Festgestellt wurde im Falle des EFL-Gatters ein Le L s tungs verbrauch PG = 640 µA . 2 V = 1,28 mW, eins Verzögerungszeit TG = 1 ns und damit ein Speed-Power-Product A - 1,3 pJ. Im Falle des Diodengatters wurde PG =560 /uA . 2,8 J = 1,6 mW, TG = 0,2 ns und A = 0,32 pJ gerechnet. Das Verzögerungsverhalten ist aus dem Diagramm gemäß Fig. 3 zu ersehen, wobei die Abszisse die Zeit t und die Ordinate den Wert der am Eingang beziehungsweise am Ausgang des betreffenden Gatters gelegten Spannung als Funktion von t darstellt, Man erkennt also auch hier, daß durch Anwendung eines Diodengatters für die Ausgangszellen A1 ...The transistors used in both circuits were npn transistors with the following parameters: RC = 30 Ohm, RB = 300 Ohm, RE = 5 Ohm, CE = 0.1 pF, Cc = 0.2 pF, collector-substrate capacitance = 0, '0.2 pE', transit frequency = 1500 MHz. The dimensioning of the shadow resistance and the potentials is from the two Figures 3 A and 5 11 can be seen. In the case of the EFL gate, a Power consumption PG = 640 µA. 2 V = 1.28 mW, one delay time TG = 1 ns and thus a speed power product A - 1.3 pJ. In the case of the diode gate it was PG = 560 / uA. 2.8 J = 1.6 mW, TG = 0.2 ns and A = 0.32 pJ calculated. The delay behavior can be seen from the diagram according to FIG. 3, the abscissa being the time t and the ordinate is the value of the input or output of the relevant Gatter's applied voltage as a function of t, so here, too, one recognizes that by using a diode gate for the output cells A1 ...

A32 eine merkliche Verbesserung des Speed-Power-Products A des betreffenden Dekoders und damit auch des ganzen Speichers erreichbar ist.A32 a noticeable improvement of the Speed-Power-Product A of the concerned Decoder and thus also the entire memory is accessible.

Das in Fig. 2 dargestellte Beispiel für einen Dekoder ist - abgesehen vom eigentlichen Speicher - noch durch je eine Jeder der' Eingangszellen E1 ... E5 vorzuschaltende Vorstufe zu ergänzen. Sie sind bei Fig. 2 im Interesse der Übersichtlichkeit fortgelassen.The example of a decoder shown in FIG. 2 is apart from the actual memory - still through each of the 'input cells E1 ... E5 to be added upstream prepress. They are in Fig. 2 for the sake of clarity omitted.

Dagegen sind sie in den folgenden Figuren berücksichtigt.On the other hand, they are taken into account in the following figures.

Für weniger umfangreiche Speicher wird beispielsweise der in Fig. 4 dargestellte ~1 aus 8-Dekoder" für den X-Dekoder und für den Y-Dekoder verwendet. Dieser benötigt somit drei Eingangszellen E1, E2 und E3 sowie acht Ausgangszellen A1 ... A8. Hinsichtlich der Verbindung zwischen den AusgangszeLlen und den Eingangszellen des Dekoders gilt das bereits im ifinblick auf Fig. 2 Festgestellte. Die Eingangszellen sind gestrichelt umrandet. Sie weisen jeweils die beiden Transistoren auf, die zwar in der Eingangszelle, wie bereits oben festgestelLt, nicht miteinander gekoppeit sind und von denen der eine das Normalsignal, der andere das itlvertierte Signal führt. jeder Eingangszelle Ei ... E3 ist eine Vorstufe V1, beziehungsweise V2, beziehungsweise V3 vorgeschatet. Diese besteht im wesentlichen aus einen von zwei Transistoren gebildeten Differenzverstärker, durch den das an den Eingang [ be- ziehungsweise II beziehungsweise III der betreffenden Vorstufe V beziehungsweise V2 beziehungsweise V3 gelegte Adressiersignal in zwei Signale aufspaltet, von denen das eine zum anderen invertiert ist. Jeder der beiden Ausgänge der Vorstufe V1 beziehungsweise V2 beziehungsweise V3 führt an die Basiselektrode je eines der beiden Transistoren der Eingangszelle E1 beziehungsweise E2 beziehungsweise E3.For less extensive memories, for example, the one shown in Fig. 4 shown ~ 1 out of 8 decoder "is used for the X-decoder and for the Y-decoder. This therefore requires three input cells E1, E2 and E3 as well as eight output cells A1 ... A8. Regarding the connection between the output cells and the input cells of the decoder, what has already been stated in the glance at FIG. 2 applies. The entrance cells are outlined in dashed lines. They each have the two transistors that are in the input cell, as stated above, are not coupled to one another and of which one is the normal signal, the other the inverted signal leads. each input cell Ei ... E3 is a preliminary stage V1, or V2, or respectively V3 forward. This essentially consists of one formed by two transistors Differential amplifier through which the input [loading to say the least II or III of the relevant preliminary stage V or V2 or respectively V3 split the addressing signal into two signals, one of which is the other is inverted. Each of the two outputs of the preliminary stage V1 and V2 respectively V3 leads one of the two transistors of the input cell to the base electrode E1 or E2 or E3.

Die an verschiedenen Anschlüssen in Fig. 4 angegebenen kleinen griechischen Buchstaben geben den Wert der elektrischen Potentiale an, die mit Rücksicht auf Fig. 1 zu wählen sind. Es sind nämlich Im Sinne der Erfindung zwei derartige Dekoder in Serie hinsichtlich ihrer gemeinsamen Spannungsquelle zu schalten, wobei im vorliegenden Falle zu berüclrsichtigen ist, daß die erforderlichen Stromquellen Sx beziehungsweise 5y bereits im Dekoder mit eingebaut sind. Sie bestehen pro Eingangsstufe aus je drei npn-Transistoren, voll denen der eine über je einen Vorwiderstand an ein mit I?#II bezeichnetes Potential, die beiden anderen in analoger tteise an ein mit "« bezeichnetes Potential zu legen sind. Weriell also zwei solche Dekoder gemäß Fig. 4 als X- und Y-Dekoder im Sinne der Erfindung geschaltet, so bringt der X-Dekoder bereits die in Fig. 1 mit Sx bezeichnete Stromversorgung und der Y-Dekoder die mit Sy bezeichnete Stromversorgung mit. Die Potentialbezeichnungen mit griechischen Buchstaben wurde in der Fig. 4 lediglich deshalb verwendet, um die Fig. nicht zu sehr zu überlasten. Es bedeutet: An alle mit "d" bezeichneten Anschlüsse der in Fig. 4 dargestellten Dekoderschaltung wird - gleichgültig ob es sich um den Dekoder X oder um den Dekoder Y handelt - das in Fig. 1 definierte Potential VCC angelegt. An die mit ll2JI bezeichneten Anschlüsse wird ein Iteferenzpotent;ial VBB angelegt, das zur Erzeugung einer Referenzspannung in den als Differenzverstärker ausgebildeten Vorstufen V1 e V3 dient. An den mit "ß" bezeichneten Anschlüssen wird, falls der Dekoder den X-I)ekoder in Fig. 1 bildet, das Potential Vcc, falls der Dekoder den Y-Dekoder bildet, das Potential UM angelegt. An den mit "S" bezeichneten Anschlüssen wird im Falle des -rK-DekoEers das Potential UH, im Falle des Y-Dekoders ~1####4h# tial:UK gelegt. An den mit "£" bezeichneten Anschlüssen wird das Potential YEE gelegt. An den mit ~## bezeichneten Anschlüssen schließlich wird im Falle des X-Dekoders das Potential UM, im Falle des Y-Dekoders das Potential VEE gelegt.The Greek small letters indicated at various connections in FIG Letters indicate the value of the electrical potentials with regard to Fig. 1 are to be selected. There are namely two such decoders within the meaning of the invention to connect in series with regard to their common voltage source, in the present case Case to be taken into account is that the required current sources Sx or 5y are already built into the decoder. They consist of each entry level three npn transistors, each of which is connected to a series resistor via a series resistor I? #II designated potential, the other two in an analogous part to a with "« designated potential are to be laid. So Weriell two such decoders according to Fig. 4 switched as X and Y decoders in the sense of the invention, the X decoder brings already the power supply denoted by Sx in FIG. 1 and the Y decoder with Power supply labeled Sy with. The potential designations with Greek Letters were used in FIG. 4 only in order not to obscure the figure very overloaded. It means: To all connections marked with "d" of the in Fig. 4 shown decoder circuit - regardless of whether it is the decoder X or the decoder Y is involved - the potential VCC defined in FIG. 1 is applied. An Iteferenzpotent; ial VBB is applied to the connections marked with ll2JI, that for generating a reference voltage in the designed as a differential amplifier Preliminary stages V1 and V3 are used. At the connections marked "ß", if the Decoder forms the X-I) ekoder in Fig. 1, the potential Vcc, if the decoder the Y decoder forms, the potential UM is applied. At the connections marked "S" is used in the case of -rK-DekoEers the potential UH, in the case of the Y-decoder ~ 1 #### 4h # tial: Lowered. At the connections marked "£" the potential YEE laid. Finally, in the case of the X decoder, the potential UM, in the case of the Y decoder, the potential VEE.

Der von der Erfindung erzielte wesentliche Vorteil kommt vor allem bei Speichern mit großer Speicherkapazität, also zum Beispiel bei einer Speicherdekodierung "1 aus 1024 Bit", zur Geltung. Die in der Fig. 2 dargestellte Anlage wird durch die in Fig. 5 und 6 dargestellten Vorstufen für den Eingang des X-Dekoders beziehungsweise für den Eingang des Y-Dekoders ergänzt. The main advantage achieved by the invention comes above all in the case of memories with a large storage capacity, for example in the case of memory decoding "1 out of 1024 bits" comes into play. The system shown in Fig. 2 is through the pre-stages shown in Figs. 5 and 6 for the input of the X decoder, respectively added for the input of the Y decoder.

In Fig. 5 ist die Vorstufe und die nachfolgende Eingangszelle für den ersten Adressiereingang AXI des X-Dekoders dargestellt. Für die weiteren Adressiereingänge des X-Dekoders gilt derselbe Aufbau. Die Basiselektroden der drei unteren Transistoren werden durch das in Fig. 1 definierte Potential UH beaufschlagt. Diese Transistoren dienen als Stromversorger. Der Adressiereingang arbeitet auf die Basis-des ersten Transistors der wiederum als Differenzverstärker ausgestalteten Vorstufe V1, dessen Emitter dasselbe Potential wie der Emitter des zweiten Transistors des Differenzverstärkers V1 erhält, während an der Basis dieses Transistors die Referenzspannung VBB liegt. Vom Kollektor des ersten Transistors des Differenzverstärkers geht eine Verbindung zur Basis des einen der beiden npn-Transistoren der Eingangszelle Eix und führt den invertierten#Impuls. Vom Kollektor des an der Referenzspannung VBB liegenden zweiten Transistors des Differenzverstärkers Vix geht eine leitende Verbindung an den zweiten Transistor von Eix und führt das normale Signal. Ferner ist die Beaufschlagung mit den aus Fig. 1 ersichtlichen Betriebspotentialen dargestellt. Die übrigen vier Eingänge des X-Dekoders sind analog zu dem in Fig. 5 dargestellten ersten Adressiereingang dieses Dekoders aufgebaut. In Fig. 5 is the preliminary stage and the subsequent input cell for the first addressing input AXI of the X decoder is shown. For the other addressing inputs the structure of the X decoder is the same. The base electrodes of the three lower transistors are acted upon by the potential UH defined in FIG. These transistors serve as electricity supplier. The addressing input works on the basis of the first Transistor of the in turn designed as a differential amplifier preliminary stage V1, whose Emitter the same potential as the emitter of the second transistor of the differential amplifier V1 receives, while the reference voltage VBB is applied to the base of this transistor. A connection goes from the collector of the first transistor of the differential amplifier to the base of one of the two npn transistors of the input cell Eix and leads the inverted # pulse. From the collector of the connected to the reference voltage VBB second transistor of the differential amplifier Vix is a conductive connection the second transistor from Eix and carries the normal signal. Furthermore, the admission is with the operating potentials evident from FIG. 1. The other four The inputs of the X decoder are analogous to the first addressing input shown in FIG built by this decoder.

Für den Y-Dewoder gilt das gleiche. Der erste Adressiereingang ist in Fig. 6 gazeichnet. Da jedoch hier eine Pegelverschiebung - im Gegensatz zum X-Dekoder - erforderlich ist, ist hier zwischen der Vorstufe V1y und der Eingangszelle Ely eine entsprechende und aus zwei signalführenden Transistoren und zwei der Stromversorgung dienenden Transistoren bestehende Zwischenstufe Z1y eingefügt. Die weiteren vier Adressiereingänge des X-Dekoders sind analog aufgebaut. The same applies to the Y-Dewoder. The first addressing input is in Fig. 6 ga. However, since there is a level shift here - im contrast to the X decoder - is required here is between the preamp V1y and the input cell Ely a corresponding and made up of two signal-carrying transistors and two of the power supply serving transistors inserted existing intermediate stage Z1y. The other four Addressing inputs of the X decoder are structured in the same way.

Um dementsprechend den X-Dekoder beziehungsweise den X-Dekoder zu vervollständigen, hat man fünf der in Fig. 5 dargestellten Eingänge mit insgesamt 32 Ausgangszellen Aix x A32x beziehungsweise fünf der in Fig. 6 dargestellten Eingänge mit insgesamt 32 Ausgangszellen A1y ... A32y zu kombinieren, wie dies in Fig. 2 dargestellt ist.To the X decoder or the X decoder accordingly complete, one has five of the inputs shown in FIG. 5 with a total of 32 output cells Aix x A32x or five of the inputs shown in FIG. 6 to be combined with a total of 32 output cells A1y ... A32y, as shown in FIG. 2 is shown.

In Fig. 7 ist das Schaltbild eines einfachen, aber vollständigen Speichers mit insgesamt vier Speicherzellen Spl ... Sp4 dargestellt. Die einzelnen Speicherzellen bestehen aus jeweils einer bistabilen Flip-Flo#-Zölle, die im Beispielsfalle zwei gegeneinandergeschaltete Doppelemittertransistoren mit je einer nachgeschalteten Schottkydiode im Kollektorkreis enthält.In Fig. 7 is the circuit diagram of a simple but complete memory shown with a total of four storage cells Spl ... Sp4. The individual storage cells each consist of a bistable flip-flo # tariff, two in the example Counter-connected double emitter transistors, each with one connected downstream Includes Schottky diode in the collector circuit.

Die beiden Ausgangszellen Aix und A2X des X-Dekoders sind auf Je eine zeilenparallele Leitung, als~ Wortleitung Lxl beziehungsweise LX2 der Speichermatrix geschaltet. diese liegt über Je eine Schottkydiode am Kollektor der Doppolemittertransistoren von Sp, und Sp, beziehungsweise Sp3 und Sp4. Von den beiden Emitterelektroden der Doppelemittertransistoren Jeder Speicherzelle, die zu einer gegebenen Spalte der Speichermatrix gehören, ist die eine Emitterelektrode des einen der beiden Transistoren an die eine der zu der betreffenden Matrixzeile gehörenden Bitleitungen und eine Emitterelektrode des zweiten Transistors an die zweite dieser Bitleitungen gelegt. Diese spaltenparallelen und durch den Y-Dekoder zu adressierenden Bitleitungen sind mit L1 und L3 (zur ersten Matrixspalte gehörend) und mit L2 und L4 (zur zweiten Matrixspalte gehörend) bezeichnet. Über die beiden noch freien Emitterelektroden jeder zu einer gegebenen Matrixzeile gehörentlen )eicherzelLen sind diese Speicherzellen noch einmal verbunden, indem diese Emit- terelektroden über eine Leitung Lx3 beziehungsweise LX4 auf dem gleichen Potential gehalten sind, das von je einem Stromversorgungstransistor über je einen als Diode geschalteten weiteren Transistor geliefert wird. Die Beaufschlagung mit den in Fig. 1 dargestellten Potentialen ist in Fig. 7 ebenfalls wie in den übrigen Figuren angegeben. Fig. 7 stellt einen sehr schnellen Speicher dar.The two output cells Aix and A2X of the X decoder are each set to one line-parallel line, as word line Lxl or LX2 of the memory matrix switched. this is via a Schottky diode each on the collector of the double emitter transistors from Sp, and Sp, or Sp3 and Sp4. Of the two emitter electrodes of the Double emitter transistors of each memory cell belonging to a given column of the Belonging to the memory matrix is one emitter electrode of one of the two transistors to one of the bit lines belonging to the relevant matrix row and one Emitter electrode of the second transistor placed on the second of these bit lines. These are column-parallel bit lines to be addressed by the Y decoder with L1 and L3 (belonging to the first matrix column) and with L2 and L4 (to the second Belonging to matrix column). Via the two emitter electrodes that are still free each of the cells belonging to a given matrix row are these memory cells connected again by these emit- terelectrodes via a Line Lx3 and LX4 are held at the same potential that of one power supply transistor each via one additional connected as a diode Transistor is supplied. The application of the potentials shown in FIG. 1 is also indicated in Fig. 7 as in the other figures. Fig. 7 illustrates one very fast memory.

Der Vorteil des gemäß der Erfindung vorgeschlagenen Spare-Dekoders kommt vor allem zur Geltung, wenn die Stromaufnahme des Dekoders wesentlich ist. Dies gilt vor allem für Fig. 7, denn die Stromaufnahme der Speichermatrix ist erheblich reduziert durch die Verwendung einer nichtlinearen Speicherzelle und durch eine Serienansteuerung, wie sie bereits aus der DT-OS 2 046 929 bekanntgeworden ist, die sich aber, wie bereits angedeutet, vorteilhaft mit dieser Erfindung verbinden läßt.The advantage of the spare decoder proposed according to the invention comes into its own when the power consumption of the decoder is significant. This applies above all to FIG. 7, because the power consumption of the memory matrix is considerable reduced by the use of a non-linear memory cell and by a Series control, as it has already become known from DT-OS 2 046 929, which, however, as already indicated, combine advantageously with this invention leaves.

Das bedeutet aber, daß für die gesamte Speichermatrix nur zwei Stromquellen für die Bitleitungsarbeitsströme und eine Stromquelle für den Wortleitungsarbeitsstrom verwendet wird. Außerdem sind dann nur die Stromquellen für den Standby-Betrieb notwendig.However, this means that only two current sources are used for the entire memory matrix for the bit line working currents and a current source for the word line working current is used. In addition, only the power sources are then available for standby mode necessary.

Zusammenfassend lassen sich für die vorliegende Erfindung folgende Hauptpunkte aufstellen: 1. Die Serienschaltung von zwei kompletten Dekoderschaltungen, die zur Halbierung der Verlustleistung führt; 2. Die Anwendung eines Diodendekoders, der mit kleinen Versorgungsspannungen auskommt; 3. Die Festlegung des mittleren Potentials UM über die Basen der Transistorstromquellen mit dem Basispotential UH für den Y-De- koder und über die Basen der Transistorstromquellen mit dem Basispotential UK. Dies führt zum kleinen Leistungsverbrauch der Biasschaltung.The following can be summarized for the present invention Setting up the main points: 1. The series connection of two complete decoder circuits, which leads to the halving of the power loss; 2. The use of a diode decoder, which gets by with low supply voltages; 3. Establishing the middle Potential UM across the bases of the transistor current sources with the base potential UH for the Y-De- encoder and across the bases of the transistor power sources with the UK base potential. This leads to the low power consumption of the bias circuit.

12 Patentansprüche 7 Figuren12 claims 7 figures

Claims

Claims 1. A semiconductor memory with one in a semiconductor plate chip housed, r rows and s columns having matrix of r. s semiconductor memory cells each with two defined, different electrical states, at the semiconductor memory cells belonging to each row or each column of the matrix individually above - the respective matrix row or matrix column associated -electric lines and through a first, the selection of these lines after the matrix lines causing decoder and a second, the selection of these Lines are addressable after the matrix column effecting decoder, d a d u It is indicated that the one effecting the selection according to the matrix rows Decoder and the decoder effecting the selection according to the matrix columns the voltage source supplying the two decoders are connected in series.

2. Semiconductor memory according to claim 1, d a d u r c h g e -k e n n notices that the two each have at least one addressing input, at least one addressed by an addressing input and both a normal one Signal as well as an inverted signal carrying input cell (E1 ... E5; E1 ... E3), at least two output cells (A1 .... A32; A1 ... A8) and the connection between the input cells and the output cells effecting electrical lines provided decoder (X, Y) and each egg the individual Decoders (X or Y) assigned and made up of transistors and resistors existing, the power supply of the respectively assigned decoder (X or Y) serving power supply unit (Sx, Sy) with respect to one of the two different potentials Vcc and VEE supplying DC voltage source connected in series are that the one decoder (X) immediately by the potential Vcc, the other decoder (Y) via power supply unit (Sy) through the potential VEE is acted upon, while the input of the first decoder (X) facing away from it associated power supply unit (S #) a medium potential (UM) by virtue of the Generates current flowing jointly via the two decoders, with which the second Decoder (Y) is applied directly (Fig. 1).

3. Semiconductor memory according to claim 1 or 2, d a d u r c h g e k E n n n z e i c h n e t that with the exclusive use of npn transistors in the two decoders and power supply units the potential Vcc is more positive than the potential VEE is set.

4. Semiconductor memory according to claim 2 or 3, d a d u r c h g e k It is noted that the two power supply units Sx respectively 5) from one of the double y number of input cells (E1 ... E5; E1 ... E3) of the associated decoder (X or Y) corresponding number of identical transistors exist whose collector each to only one output of the totality of these Input cells of the decoder in question is connected in such a way that each of these Outputs from exactly one of the transistors of the associated power supply unit is supplied that also the base zones of all transistors of a power supply unit are connected to a common potential (UH or UK), while the emitters of the transistors of the two power supply units (Sx, Sy) above them respectively associated emitter resistors each have a part of the Vcc over the two potentials and VEE generated and carried by the two decoders (X, Y) to lead.

5. Semiconductor memory according to one of claims 1 to 4, d a -d u r it is indicated that the input cells (E1 ... E5; E1 X E3) each Decoder are formed by two transistors, one of which is the normal signal, the other carries the inverted signal for this.

6. Semiconductor memory according to claim 5, d a d u r c h g e -k e n n shows that each input cell (E1 ... E5; E1 .. E3) has a Input buffer serving differential amplifier (V1 ... V5; V1 ... V3) connected upstream, is, which an addressing signal fed to its input in the form of a normal and an inverted signal to the two transistors of the downstream input cell (E1 ... E5; or E1 ... E3).

7. Semiconductor memory according to one of claims 1 to 6, d a -d u r c h e k e n n n n e i c h n e t that the output cells (A1 ... A32; A1 ... A8) each of the two decoders (X, Y) are designed as AND gates or NOR gates.

8. The semiconductor memory according to claim 7, d a d u r c h g e -k e n n z e i c h n e t that the outputs of the two decoders designed as AND gates (X, Y) are designed as diode gates.

9. Semiconductor memory according to claim 8, d a d u r c h g e -k e n n z e i c h n e t that at least some of the output cells of the two decoders from a first transistor having at least two emitter electrodes with a short-circuited Collector base section and a second transistor connected downstream of this transistor exists, the base of which is directly connected to the base of the first transistor is.

10. Semiconductor memory according to claim 9, d a d u r c h g e -k e n n note that the emitters of the first transistor of each output cell (A1 ~~~ A32; A1 ... A8) so in different ways on the outputs of the input cells of the decoder (X, Y) are switched that no output cell of the decoder in the in the same way as another output cell of the decoder through its input cells (E1 ... E5; E1 ... E3) is applied.

11. Semiconductor memory according to claim 6, d a du r c1h g k e n n z e i c h n e t that each input buffer (V1 ... V5; V.l ... V3) has respective power supply transistors are assigned whose base electrodes are kept at the same potential.

12. Semiconductor memory according to one of claims 1 to 11, d a -d u It is noted that one of the two decoders does one of the level adjustment serving transistor intermediate stage (Z) is provided.