DE2645508A1

DE2645508A1 - Data multiple processor with coordinated parallel data flows - operates several storage and peripheral channels in parallel taking account of inbuilt priority system

Info

Publication number: DE2645508A1
Application number: DE19762645508
Authority: DE
Inventors: Heinrich Darilek; Reiner Dipl Ing Dillenburg
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-10-08
Filing date: 1976-10-08
Publication date: 1978-04-13
Also published as: DE2645508C3; DE2645508B2

Abstract

A digital data multiple processor uses a central co-ordinator unit to control the parallel operation of a number of storage units a number of peripheral control units and a central processor, so that links between these units are established as the programs require taking account of an inbuilt priority system, and so that many operations can proceed in parallel. The processor consists of an array of independent storage units (SP1, SP2...SP4) a central processor (ZP) and a number of indpendent peripheral (PEG1, PEG2) control (EAP1, EAP2) units. These are served by a number of highways (DASP1, ...

Description

DatenverarbeitungsanlageData processing system

Die Erfindung betrifft eine Datenverarbeitungsanlage gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a data processing system according to the preamble of claim 1.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, den Koordinator einer derartigen Datenverarbeitungsanlage so auszubilden, daß nicht nur die Prozessoren möglichst freizügig zu den Speichern direkten Zugriff erhalten können, sondern daß der Koordinator auch einfach aufgebaut und für weitere Funktionen, wie Prioritieren von mehreren Anforderungen verschiedener Prozessoren auf Zugriff zu einem Speicher erweitert werden kann.The present invention is based on the object of the coordinator to train such a data processing system so that not only the processors as freely as possible to get direct access to the memories, but that the coordinator also has a simple structure and is used for other functions, such as prioritizing of multiple requests from different processors for access to a memory can be expanded.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß der Koordinator Einheiten, die jeweils mit einem Prozessor verbunden sind und Einheiten, die mit je einem Speicher verbunden sind, enthält, daß die mit den Prozessoren verbundenen Einheiten je eine Speicherauswahleinheit aufweisen, die vom Prozessor gelieferte Adressensignale, die den Speicher, mit dem eine Verbindung hergestellt werden soll, angeben, decodiert und die Einheit aufruft, die mit dem adressierten Speicher verbunden ist und die ihrerseits ein Signal abgibt, das den Datenweg zwischen dem mit ihr verbundenen Speicher und dem die Signalverbindung anfordernden Prozessor durchschaltet. Die Funktionen des Koordinators sind somit auf mehrere Baueinheiten verteilt, von denen nur zwei Typen vorgesehen sind. Der Koordinator kann für weitere Prozessoren oderSpecher durch Hinzufügen entsprechender Einheiten erweitert werden.According to the invention this object is achieved in that the coordinator Units each connected to a processor and units connected to are each connected to a memory, contains that connected to the processors Units each have a memory selection unit supplied by the processor Address signals that indicate the memory to which a connection is to be established. specify, decode and call the unit associated with the addressed memory is and which in turn emits a signal that the data path between the with her connected memory and the processor requesting the signal connection through. The functions of the coordinator are thus distributed over several units, from which only two types are intended. The coordinator can provide additional processors or memory can be expanded by adding appropriate units.

Anhand der Zeichnungen, in ueneii Suhaltoilder eines Ausführungsbeispiels dargestellt sind, werden im folgenden die Erfindung sowie weitere Vorteile und Ergänzungen näher beschrieben und erläutert.Based on the drawings, in ueneii Suhaltoilder of an embodiment are shown, the invention and other advantages and additions are shown below described and explained in more detail.

Es zeigen Figur 1 ein Übersichtsschaltbild von Teilen der Zentraleinheit einer Datenverarbeitungsanlage, Figur 2 ein Übersichtsschaltbild des Koordinators der Anordnung nach Figur 1 und die Figuren 3 und 4 Einzelheiten der Anordnung nach Figur 2.FIG. 1 shows an overview circuit diagram of parts of the central unit a data processing system, FIG. 2 an overview circuit diagram of the coordinator the arrangement of Figure 1 and Figures 3 and 4 details of the arrangement Figure 2.

In Figur 1 sind mit SP1, SP2, SP3 und SP4 vier voneinander unabhängige Speicher bezeichnet, die den Zentralspeicher eines Prozeßrechners bilden. Ein Zentralprozessor ZP bearbeitet die eigentlichen Rechneraufgaben, d. h. er verknüpft Daten entsprechend dem ablaufenden Programm und führt logische und arithmetische Operationen durch. Zwei Ein-Ausgabeprozessoren EAP1 und EAP2 steuern unabhängig vom Zentralprozessor ZP den Datenaustausch zwischen den Arbeitsspeichern SP1, SP2, SP3 und SP4 und peripheren Geräten PEG1 und PEG2. Die Prozessoren ZP, EAP1 und AP sind mit den Speichern SP1, SP2, SP3 und SP4 über einen Koordinator KOR verbunden. Die Verbindungsleitungen des Koordinators KOR mit den Prozessoren ZP, EAP1, EAP2 sind Leitungen für Steuersignale. über sie kann jeder Prozessor Anforderungssignale zum Koordinator KOR senden, zum Zeichen dafür, daß er eine Verbindung mit einem der vier Speicher wünscht. Die Anforderungssignale sind begleitet von Adressensignalen, mit denen die Prozessoren den jeweils gewünschten Speicher angeben. Der Koordinator KOR gibt aufgrund dieser Signale ein Schaltsignal an ein Datenschaltfeld DASF ab, in dem jede Datenleitung DAZP, DAEAP1, DAEAP2 der Prozessoren mit jeder Datenleitung DASP1, DASP2, DASP3 und DASP4 der Speicher verbunden werden kann, indem Koppelelemente, die an den Kreuzungspunkten von Spalten- und Zeilenleitungen des Datenschaltfeldes DASF liegen, durchgeschaltet werden. Der Koordinator KOR schsltft jeweäis dc Koppelelement durch, das am Kreuzungspunkt der Spalte, die mit der Datenleitung des das Anforderungssignal sendenden Prozessors verbunden ist, und der Zeilenleitung, die an die Datenleitung des durch das Adressensignal bestimmten Speichers angeschlossen ist, liegt. Nach diesem Schaltsignal sind der Prozessor und der Speicher miteinander verbwnienu lmz es können Daten ozvYiMcjhQe Yhnen übertragen werden. Es können gleichzeitig mehrere Koppelelemente durchgeschaltet sein.In FIG. 1, SP1, SP2, SP3 and SP4 are four independent of one another Memory denotes which form the central memory of a process computer. A central processor ZP processes the actual computer tasks, i.e. H. it links data accordingly the running program and performs logical and arithmetic operations. Two input-output processors EAP1 and EAP2 control independently of the central processor ZP the data exchange between the main memories SP1, SP2, SP3 and SP4 and peripheral Devices PEG1 and PEG2. The processors ZP, EAP1 and AP are equipped with the memories SP1, SP2, SP3 and SP4 connected via a coordinator KOR. The connecting lines of the coordinator KOR with the processors ZP, EAP1, EAP2 are lines for control signals. Each processor can use them to send request signals to the coordinator KOR Sign that he wants a connection to one of the four memories. The request signals are accompanied by address signals, with which the processors each desired Specify memory. The coordinator KOR gives a switching signal based on these signals to a data switch panel DASF, in which each data line DAZP, DAEAP1, DAEAP2 of the Processors connected to each data line DASP1, DASP2, DASP3 and DASP4 of the memory can be done by coupling elements that are at the intersection of columns and Row lines of the data switch panel DASF are connected. The coordinator KOR closes each dc coupling element through that at the intersection of the column, the is connected to the data line of the processor sending the request signal, and the row line connected to the data line of the designated by the address signal Memory is connected. After this switching signal, the processor and the Memory verbwnienu lmz it can ozvYiMcjhQe data Yhnen be transferred. Several coupling elements can be switched through at the same time be.

Die Datenübertragung kann in der Weise gestartet werden, daß den Prozessoren vom Koordinator KOR gemeldet wird, daß die Datenverbindung hergestellt ist und der Prozessor ein Aktivierungssignal an den Speicher gibt. Entsprechend können die Speicher nach Beendigung der Datenübertragung ein Ende signal unmittelbar an die Prozessoren senden, die darauf das Ende der Datenübertragung dem Koordinator KOR melden, damit dieser die Verbindung wieder aufhebt. Im Ausführungsbeispiel wird das Aktivierungssignal zu Beginn einer Datenübertragung unmittelbar vom Koordinator auf die Speicher gegeben. Diese melden die Beendigung der Datenübertragung dem Koordinator, der daraufhin die Verbindung aufhebt und den Prozessoren die Beendigung der Datenübertragung mitteilt.The data transfer can be started in such a way that the processors the coordinator KOR reports that the data connection is established and the Processor gives an activation signal to the memory. Accordingly, the memory after the end of the data transfer, an end signal is sent to the processors immediately send, which then report the end of the data transmission to the coordinator KOR so this cancels the connection again. In the exemplary embodiment, the activation signal given directly by the coordinator to the memory at the beginning of a data transfer. These report the end of the data transfer to the coordinator, who then terminates the connection and notifies the processors of the termination of the data transfer.

Auf diese Art können mehrere Koppelelemente des Datenschaltfeldes DASF gleichzeitig durchgeschaltet und daher mehrere Prozessoren mit Speichern verbunden werden. Z. B. kann der Zentralprozessor ZP ein im Speicher SP3 enthaltenes Programm abarbeiten, während der Ein-Ausgabeprozessor EAP1 Daten von peripheren Geräten PEG1 in den Speicher SP4 einträgt und der Ein-Ausgabeprozessor EAP2 Daten aus dem Speicher SP1 an periphere Geräte PEG2 übergibt.In this way, several coupling elements of the data switch field DASF switched through at the same time and therefore several processors connected to memories will. For example, the central processor ZP can contain a program contained in the memory SP3 process while the input / output processor EAP1 data from peripheral devices PEG1 enters the memory SP4 and the input-output processor EAP2 data from the memory SP1 transfers to peripheral devices PEG2.

Für den Fall, daß zwei oder mehrere Prozessoren gleichzeitig eine Anforderung auf Zugriff zu demselben Speicher stellen, sind zweckmäßig den Prozessoren unterschiedliche Prioritäten zugeordnet, und zwar dem Zentralprozessor die höchste Priorität, dem Ein-Ausgabeprozessor EAP1 entsprechend der Bedeutung oder Verarbeitungsgeschwindigkeit der von ihm gesteuerten peripheren Geräte PEG1 die nächst niedrige und dem Ein-Ausgabeprozessor EAP2, ebenfalls entsprechend der Bedeutung der an ihn angeschlossenen Geräte PEG2, die niedrigste Priorität. Stellen z. B. der Zentralprozessor und einer der Ein-Ausgabeprozessoren EAP1 oder EAP2 gleichzeitig eine Anforderung auf Datenübertragung an den Koordinator KOR, so wird zunächst die Anforderung des Zentralprozessors ZP und dann die des Ein-Ausgabeprozessors EAP1, EAP2 bearbeitet. Auf diese Weise wird sichergestellt, daß die im allge- meinen wichtigsten Operationen des Zentralprozessors vorrangig durchgeführt werden.In the event that two or more processors have one The processors are convenient to make requests for access to the same memory assigned different priorities, namely the highest to the central processor Priority, the input-output processor EAP1 according to the importance or processing speed the peripheral devices PEG1 controlled by it the next lower and the input-output processor EAP2, also according to the meaning of the devices connected to it PEG2, the lowest priority. Make z. B. the central processor and one of the input-output processors EAP1 or EAP2 simultaneously a request for data transfer to the coordinator KOR, the request of the central processor ZP and then that of the Input-output processor EAP1, EAP2 processed. This ensures that that in general my main operations of the central processor be carried out with priority.

Die Priorität geht aber vorteilhaft nicht so weit, daß eine laufende Datenübertragung zwischen einem Speicher und einem Prozessor mit niedriger Priorität durch die Anforderung eines Prozessors mit höherer Priorität unterbrochen wird. Sind z. B. der Ein-Ausgabeprozessor EAP2 und der Speicher SP miteinander verbunden und stellt der Zentralprozessor ZP eine Anforderung auf Zugriff zum Speicher SP2, so muß dieser auf die Herstellung der Verbindung warten, bis die laufende Übertragung beendet ist.Advantageously, however, the priority does not go so far that an ongoing Transferring data between a memory and a processor with low priority interrupted by the request of a processor with a higher priority. Are z. B. the input-output processor EAP2 and the memory SP are connected to one another and the central processor ZP makes a request for access to the memory SP2, so it has to wait for the connection to be established until the transmission is in progress is finished.

Die Priorität kann auch dadurch eingeschränkt sein, daß die Reihenfolge des Auftretens von Anforderungen auf Speicherzugriff berücksichtigt wird. ist z. B. eine Verbindung zwischen dem Ein-Ausgabeprozessor EAP1 und dem Speicher SP3 hergestellt, und dadurch eine Anforderung des Prozessors EAP2 auf Zugriff zum Speicher SP3 unterdrückt worden, und kommt ferner noch eine Anforderung des Zentralprozessors ZP auf Zugriff zum Speicher SP3 hinzu, so wird nach Beendigung der Datenübertragung zwischen dem Prozessor EAP1 und dem Speicher SP3 zunächst die Anforderung des Ein-Ausgabeprozessors EAP2 bearbeitet, bis die Anforderung des Zentralprozessors ZP berücksichtigt wird.The priority can also be restricted by the order the occurrence of requests for memory access is taken into account. is z. B. a connection is established between the input-output processor EAP1 and the memory SP3, and thereby suppressing a request by processor EAP2 for access to memory SP3 and there is also a request from the central processor ZP for access to the memory SP3 added, after the data transfer between the Processor EAP1 and the memory SP3 first the request of the input-output processor EAP2 processed until the request from the central processor ZP is taken into account.

Ferner soll sichergestellt sein, daß ein Prozessor mit seiner Anforderung den Koordinator nicht blockieren kann. Dies wird dadurch erreicht, daß nach Bearbeitung einer Anforderung eine neue Anforderung gestellt werden muß, wenn derselbe Prozessor wieder eine Verbindung erhalten soll.Furthermore, it should be ensured that a processor with its request cannot block the coordinator. This is achieved by after processing of a request, a new request must be made if the same processor should get a connection again.

In Figur 2 sind mit ZP wieder der Zentralprozessor und mit EAP1 und EAP2 die Ein-Ausgabeprozessoren bezeichnet. Mit jedem Prozessor ist eine Einheit KP1, KP2, KP3 des Koordinators verbunden. Diese Einheiten nehmen die Prozessorsignale entgegen und verteilen sie auf Einheiten KS1, KS2, KS3, KS4, die jeweils mit einem Speicher verbunden sind. Von der Einheit KS1 wird der Speicher SPI, von der Einheit KS2 der Speicher SP2, von der Einheit KS3 der Speicher SP3 und von der Einheit KS4 der Speicher SP4 gesteuert.In FIG. 2, ZP is again the central processor and EAP1 and EAP2 denotes the input-output processors. With every processor is a unit KP1, KP2, KP3 of the coordinator connected. These units take the processor signals and distribute them to units KS1, KS2, KS3, KS4, each with a Storage are connected. From the unit KS1, the memory SPI, from the unit KS2 the memory SP2, from the unit KS3 the memory SP3 and from the unit KS4 the memory SP4 is controlled.

Das Anforderungssignal auf SPE icllelzugriff wird vom Zentralprozessor ZP auf eine Leitung ZAP1 gegeben. Uber Adressenleitungen ADPX wird der Keordinatoreinheit KP1 das Adressensignal des Speicers zugeführt, zu dem der Zentralprozessor ZP Zugriff haben will. Liegt z. B. auf beiden Adressenleitungen ADP1 eine "1", so wird zum Speicher SPI zugegriffen, bei einer 11111 auf der ersten Leitung und einer "O" auf der zweiten Leitung wird zum Speicher P2 zugegriffen und so fort. ueber die zwei Leitungen können daher alle vier Speicher adressiert werden. Die mit den Prozessoren verbundenen Keordinatoreinheiten KP1, KP2 und KP3 enthalten zum Decodieren der ihnen über die Leitungen ADP1, ADP2 und ADP3 zugeführten Adressensignale einen Decodierer, der in Abhängigkeit der Adressensignale eine von vier Leitungen mit einem Aufrufsignal belegt. In der Einheit KP1 sind dies die Leitungen AP1S1, die bei einer Anforderung auf Zugriff zum Speicher SP1 mit einem Signal belegt sind, die Leitung AP1S2 für das Aufrufsignal zum Speicher SP2, die Leitung AP1S3 für den Aufruf des Speichers SP3 und die Leitung AP1S4 für den Aufruf zum Speicher SP4. Entsprechend gehen von der Speicherauswahleinheit SAW2 vier Leitungen AP2S1, AP2S2, AP2S3 und AP2S4 zu den mit den Speichern verbundenen Koordinatoreinheiten KS1, KS2, KS3 und KS4 aus. Die vier Ausgangsleitungen der Speicheranwahleinheiten SAW3 für die Speicheraufrufsignale sind die Leitungen-AP3S1, AP3S2, AP3S3 und AP354. Die Einheiten KP1, KP2 und KP3 sind identisch aufgebaut.The request signal for SPE icllelzugriff is from the central processor ZP given on a line ZAP1. The coordinator unit is via address lines ADPX KP1 is supplied with the address signal of the memory to which the central processor ZP has access wants. Is z. B. a "1" on both address lines ADP1, then to Memory SPI accessed with an 11111 on the first line and an "O" on the second line is accessed to the memory P2 and so on. about the two Lines can therefore be addressed to all four memories. The one with the processors connected keordinator units KP1, KP2 and KP3 included for decoding them a decoder supplied via the lines ADP1, ADP2 and ADP3, depending on the address signals, one of four lines with a call signal proven. In the unit KP1, these are the lines AP1S1, which in the event of a request to access the memory SP1 are occupied with a signal, the line AP1S2 for the call signal to the memory SP2, the line AP1S3 for calling up the memory SP3 and the line AP1S4 for the call to the memory SP4. Go accordingly from the memory selection unit SAW2 to four lines AP2S1, AP2S2, AP2S3 and AP2S4 the coordinator units KS1, KS2, KS3 and KS4 connected to the memories. The four output lines of the memory selection units SAW3 for the memory call signals are the lines -AP3S1, AP3S2, AP3S3 and AP354. The units KP1, KP2 and KP3 are constructed identically.

Sie decodieren daher die ihnen zugeführten Adressensignale in gleicher Weise und belegen daher bei gleichen Adressenleitungen entsprechende Ausgangsleitungen mit einem Aufrufsignal. Wird die Adresse des Speichers SPI eingegeben, dann erscheint das Aufrufsignal auf den Leitungen AP1S1 bzw. AP2S1 bzw. AP3S1. Bei Zufuhr des Adressensignals für den Speicher SP2 werden die Leitungen APiS2 (i = 1, 2, 3), bei Zufuhr des Adressensignalswfür den Speicher SP3 die Leitungen APiS3 und bei Zufuhr des Adressensignals für den Speicher SP4 die Leitungen APiS4 mit dem Aufrufsignal belegt.They therefore decode the address signals supplied to them in the same way Manner and therefore occupy corresponding output lines if the address lines are the same with a call signal. If the address of the memory SPI is entered, then appears the call signal on lines AP1S1 or AP2S1 or AP3S1. When the address signal is supplied for the memory SP2, the lines APiS2 (i = 1, 2, 3) become when the address signal wfor the memory SP3 the lines APiS3 and when the address signal is supplied for the Memory SP4 occupies the lines APiS4 with the call signal.

Die Signale auf den Leitungen APiS1 gelangen auf die mit dem Speicher SP1 verbundene Einheit KSI, die Signale auf den Leitungen APiS2 auf die Einheit KS2, die Signale auf den Leitungen APiS3 auf die Einheit KS3 und die Signale auf den Leitungen APiS4 auf die Einheit KS4. Die Einheiten KSk (k = 1, 2, 3, 4) erkennen daher aus den Anforderungasignalen, von welchem Prozessor die Anforderung gestellt ist. Sie scha]ten daher aufgrund dieses Anforderungssignals das Koppelelement des Datenschaltfeldes DASF (Fig. 1), das den Speicher, dem sie zugeordnet sind, mit dem Prozessor, von dem das Anforderungssignal kommt, verbindet. Die Einheit KS1 gibt z. B. bei einem Anforderungssignal des Prozessors EAP2 auf eine Ausgangsleitung DP3S1 das Steuersignal für das Datenschaltfeld. Uber die Leitungen DP2S1 und DP1S1 wird das Schaltfeld bei Zugriffsanforderungen vom Ein-Ausgabeprozessor EAP1 bzw. dem Zentralprozessor ZP gesteuert. Die Einheit KS2 hat entsprechende Ausgangsleitungen DPiS2, die Einheit KS3 die Ausgangsleitungen DPiS3 und die Einheit KS4 die Ausgangsleitungen DPiS4. Insgesamt ergeben sich zwölf Ausgangsleitungen, entsprechend den zwölf Koppelpunkten des Datenschaltfeldes DASF (Fig. 1). Mit dem Belegen der Leitungen DPiSk ist der Datenweg zwischen dem die Anforderung stellenden Prozessor und dem adressierten Speicher hergestellt. Es muß nun noch der Speicher aktiv gemacht werden. Hierzu geben die Einheiten KSk Aktivierungssignale über Zugriffsleitungen ZSk unmittelbar auf den Speicher. Zweckmäßig sind diese Aktivierungssignale gegenüber den Schaltsignalen auf den Leitungen DPiSk verzögert, damit der Datenweg sicher geschaltet ist, bis das erste Datum auf dem Datenweg liegt.The signals on the lines APiS1 reach the memory SP1 connected unit KSI, the signals on lines APiS2 to the unit KS2, the signals on the lines APiS3 to the unit KS3 and the signals the lines APiS4 to the unit KS4. Recognize the units KSk (k = 1, 2, 3, 4) therefore from the request signals, from which processor the Requirement is made. They therefore switch on the basis of this request signal the coupling element of the data switch panel DASF (Fig. 1), which is the memory to which it are assigned, connects to the processor from which the request signal comes. The unit KS1 is z. B. on a request signal from the processor EAP2 an output line DP3S1 the control signal for the data switch field. Over the lines DP2S1 and DP1S1 become the control panel for access requests from the input / output processor EAP1 or the central processor ZP controlled. The unit KS2 has corresponding output lines DPiS2, the unit KS3 the output lines DPiS3 and the unit KS4 the output lines DPiS4. There are a total of twelve output lines, corresponding to the twelve crosspoints of the data button DASF (Fig. 1). With the assignment of the lines DPiSk is the Data path between the processor making the request and the one addressed Memory made. The memory must now be activated. For this give the units KSk activation signals via access lines ZSk directly on the memory. These activation signals are useful compared to the switching signals delayed on the DPiSk lines so that the data path is safely switched until the first date is on the data path.

Die den Speichern zugeordneten Einheiten KS1, KS2, KS3 und KS4 enthalten Aufrufsignalspeicher, in denen die über die Leitungen APiSk zugeführten Aufrufsignale gespeichert sind. Die Ausgabe eines Schaltsignals von der Einheit KS1 über eine der Leitungen DPiS1 wird den mit den Prozessoren verbundenen Einheiten KPi über Ouittierleitungen OPISI, QP2S1 und QP3S1 rückgemeldet. Entsprechend werden die von den Einheiten KS2, KS3 und KS4 ausgegebenen Schaltsignale über Quittierleitungen QPiS2, QPiS3 und QPiS4 den Einheiten KPi gemeldet. Diese Einheiten enthalten Quittiergatter OG1, QG2 und o.G3, die aus je vier nicht bezeichneten Torschaltungen bestehen, deren Ausgänge nach einer ODER-Verknüpfung verbunden sind. Die jeweils am weitesten links gezeichnete Torschaltung ist dem Speicher SP1 bzw. der Einheit KS1 zugeordnet und wird von dieser mit einem Quittiersignal über eine Quittierleitung QKS1 gesteuert. Der zweite Eingang der Torschaltung liegt an der Quittierleitung QP1S1, der zweite Eingang der linken Torschaltung des Quittiergatters QG2 an der Quittierleitung QP2S1 und der zweite Eingang der linken Tor- schaltung des Quittiergatters ~(#3 an der Quittierleitung OP3S1.Contain the units KS1, KS2, KS3 and KS4 assigned to the memories Call signal memory in which the call signals fed via the lines APiSk are stored. The output of a switching signal from the unit KS1 via a of the lines DPiS1 is transferred to the units KPi connected to the processors Output lines OPISI, QP2S1 and QP3S1 reported back. Accordingly, those of the units KS2, KS3 and KS4 output switching signals via acknowledgment lines QPiS2, QPiS3 and QPiS4 reported to the KPi units. These units contain acknowledgment gates OG1, QG2 and o.G3, each consisting of four undesignated gate circuits, their Outputs are connected according to an OR link. The one furthest to the left The gate circuit shown is assigned to the memory SP1 or the unit KS1 and is controlled by this with an acknowledgment signal via an acknowledgment line QKS1. The second input of the gate circuit is on the acknowledgment line QP1S1, the second Input of the left gate circuit of the acknowledgment gate QG2 on the acknowledgment line QP2S1 and the second entrance of the left gate switching of the acknowledgment gate ~ (# 3 on the acknowledgment line OP3S1.

Die zweite Torschaltung der Ouittiergatter OG1, QG und OG3 ist der mit dem Speicher SP2 verbundenen Koordinatoreinheit KS2 zugeordnet und von dieser über eine Quittierleitung ()KS2 gesteuert.The second gate circuit of the output gates OG1, QG and OG3 is the associated with the memory SP2 connected coordinator unit KS2 and from this controlled via an acknowledgment line () KS2.

Entsprechend sind die weiteren Torschaltungen von den Einheiten KS3 und KS4 über Quittierleitungen OKS3 und KS gesteuert. Bei Ausgabe der Schaltsignale für die Koppelelemente des Datenschaltfeldes tritt am Ausgang der Ouittiergatter QGi ein Signal auf, das den Speicherauswahleinheiten SAWi zugeführt ist und in diesen bewirkt, daß das auf den Leitungen APiSk ausgegebene Aufrufsignal zurückgenommen wird. Dies ist deshalb möglich, weil das Aufrufsignal in den Einheiten KSi gespeichert ist. Gleichzeitig wird den Prozessoren ZP, EAPI, EAP2 über Quittierleitungen OPI, QP2, OP3 mitgeteilt, daß ihre Anforderung bearbeitet wird.The other gates from the units KS3 are accordingly and KS4 controlled via acknowledgment lines OKS3 and KS. When outputting the switching signals for the coupling elements of the data switch field occurs at the output of the output gate QGi a signal that is fed to the memory selection units SAWi and in them causes the call signal output on lines APiSk to be withdrawn will. This is possible because the call signal is stored in the units KSi is. At the same time, the processors ZP, EAPI, EAP2 are sent via acknowledgment lines OPI, QP2, OP3 informed that their request is being processed.

Nach Beendigung der Datenübertragung sendet der an der Übertragung beteiligte Speicher über eine Quittierleitung QS1, QS2, QS3, QS4 ein Quittungssignal an die ihm zugeordnete Einheit KSI, KS2, KS3, KS4. Diese schaltet daraufhin das Signal auf ihrer Ausgangsleitung QKSk um, das Ausgangssignal des Quittiergatters QGi wird ebenfalls geändert, woraus die angeschlossene Speicherauswahleinheit SAWi erkennt, daß die Datenübertragung beendet ist. Sie gibt ein entsprechendes Quittungssignal über die Leitung QPi auf den ihr zugeordneten Prozessor. Gleichzeitig mit der Ausgabe eines Quittungssignals auf die Ausgangsleitung QKSi wird der Speicher für das Aufrufsignal in den Einheiten KSi gelöscht und das Schaltsignal auf der Leitung DPiSk verschwindet. Die Datenverbindung zwischen dem Prozessor und dem Speicher ist damit unterbrochen.After the data transfer has ended, the sends to the transfer involved memory via an acknowledgment line QS1, QS2, QS3, QS4 an acknowledgment signal to the unit assigned to it KSI, KS2, KS3, KS4. This then switches the Signal on its output line QKSk, the output signal of the acknowledgment gate QGi is also changed, from which the connected memory selection unit SAWi recognizes that the data transfer has ended. It gives a corresponding acknowledgment signal via the line QPi to the processor assigned to it. Simultaneously with the issue an acknowledgment signal on the output line QKSi becomes the memory for the call signal deleted in the KSi units and the switching signal on the DPiSk line disappears. The data connection between the processor and the memory is thus interrupted.

Um zu verhindern, daß im Falle eines Fehlers, bei dem auf einer der Leitungen QSi kein Quittungssignal vom Speicher eingeht, die Datenverbindung stets erhalten bleibt, werden die Anforderungssignale ZAP1, ZAP2 und ZAP3 der Prozessoren den Koordinatoreinheiten KSi unmittelbar zugeführt. Erhält ein Prozessor nach Aufbau einer Datenverbindung oder nach Übertragung eines bestimmten Datums vom oder zu einem Speicher kein Quittungssignal über die Leitung QPI, welches das Ende der Datenübertragung anzeigt, nimmt er das Anforderungssignal zurück. Dies wirkt in den Koordinatoreinheiten KSi wie ein Ouittungssignal vom Speicher über die Leitung OSk, so daß darauf der P-v7essor jn der besctrieSenèn Weise vom Speicher getrennt wird.In order to prevent that in the event of an error on one of the Lines QSi do not receive an acknowledgment signal from the memory, the data connection always is retained, the request signals ZAP1, ZAP2 and ZAP3 of the processors directly fed to the coordinator units KSi. Receives a processor after construction a data connection or after a certain date has been transmitted from or to a memory no acknowledgment signal over the line QPI, which indicates the end of the data transmission indicates, it cancels the request signal. This works in the coordinator units KSi like an Ouittungssignal from the memory over the Head of OSk, so that the P-processor is then separated from the memory in the manner described.

In der bisherigen Beschreibung der Anordnung nach Figur 2 wurde vorausgesetzt, daß Jeweils nur ein Prozessor ein Anforderungssignal zu einem Speicher stellt. Es kann jedoch der Fall auftreten, daß gleichzeitig zwei Prozessoren eine Anforderung auf Zugriff zum seltxn Speicher stellen. Zur Bearbeitung dieses Kollisionsfalles enthalten die Einheiten KSi je eine Prioritierungsschaltung, in der die unterschiedlichen Prioritäten der Prozessoren eingestellt sind. Der Zentralprozessor ZP habe die höchste Priorität, es folgt der Ein-Ausgabeprozessor EAP1. Die niedrigste Priorität habe der Ein-Ausgabeprozessor EAP2. Stellen der Zentralprozessor ZP und der Ein-Ausgabeprozessor EAP1 gleichzeitig eine Anforderung auf Zugriff zum Speicher SPI, so gibt die Einheit KS1 zunächst ein Schaltsignal auf die Leitung DP1S1, damit der Zentralprozessor ZP mit dem Speicher SP1 verbunden wird. Nach Eintreffen des Quittungssignals QS1 wird die Leitung DP2S1 mit einem Signal belegt, mit dem die Verbindung zwischen dem Ein-Ausgabeprozessor EAP1 und dem Speicher SP1 hergestellt wird.In the previous description of the arrangement according to FIG. 2, it was assumed that that only one processor at a time provides a request signal to a memory. It however, the case may arise that two processors are making a request at the same time set to access to the seltxn memory. To process this collision case the units KSi each contain a prioritization circuit in which the different Processor priorities are set. The central processor ZP has the highest Priority, followed by the I / O processor EAP1. Have the lowest priority the input-output processor EAP2. Provide the central processor ZP and the input-output processor EAP1 at the same time a request for access to the memory SPI, the unit gives KS1 first sends a switching signal to the line DP1S1, so that the central processor ZP is connected to the memory SP1. After receipt of the acknowledgment signal QS1 the line DP2S1 is assigned a signal with which the connection between the input-output processor EAP1 and the memory SP1.

Bei einer strengen Prioritierung der Prozessoren kann der Fall eintreten, daß ein Prozessor niedriger Priorität über lange Zeit keinen Zugriff zu einem Speicher erhält, weil die Prozessoren höherer Priorität stets eine Zugriffsanforderung stellen. Die Einheiten KSi können zur Vermeidung dieses Nachteils Zugriffssperren enthalten, die bewirken, daß, wenn durch eine Bearbeitung eine andere Anforderung niedrigerer Priorität unterdrückt wurde und während der Bearbeitung eine weitere Anforderung höherer Priorität als die bearbeitete Anforderung hinzukommt, zunächst die Anforderung mit der niedrigeren Priorität bearbeitet wird.With a strict prioritization of the processors, the case may arise that a low priority processor does not have access to a memory for a long time because the processors of higher priority always make an access request. The KSi units can contain access barriers to avoid this disadvantage, which have the effect that if by processing another request is lower Priority was suppressed and another request was made during processing higher priority than the processed request is added, first the request is processed with the lower priority.

Im Falle einer Störung kann ein Prozessor eine Dauerzugriffsanforderung abgeben, die einen Speicher blockieren würde. Schaltungsmaßnahmen sorgen dafür, daß nach Eintreffen eines Cuittungssignals vom Speicher über eine der Leitungen Si die bearbeitete Anforderung in den Einheiten KSi gelöscht wird, und eine neue Anforderung desselben Prozessors erst dann bearbeitet wird, wenn das Anforderungssignal zurückgenommen und eine neue Anforderung gestellt wird.In the event of a malfunction, a processor can make a persistent access request that would block a memory. Circuit measures ensure that after the arrival of a Cuittungssignals from the memory via one of the lines Si the processed request in the units KSi is deleted, and a new one Request from the same processor is not processed until the request signal withdrawn and a new request is made.

Figur 3 zeigt eine der den Spëiolleln zugeo:dneten Koordinatoreinheiten KSI, KS2, KS3, KS im einzelnen. Die von den Speicherauswahleinheiten SAH1, SAW2 und SAW3 (Fig. 2) kommenden Leitungen AP1Sk, AP2Sk, AP3Sk sind mit den einen Eingängen von als Koinzidenzschaltungen arbeitenden ODER-Gliedern N06, N07 und N08 verbunden. Deren Ausgänge sind an die einen Kontakte eines Umschalters US angeschlossen, dessen Ausgänge über nicht bezeichnete Invertierglieder mit den Eingängen von Speichern AS1, AS2, AS3 für die Aufrufsignale verbunden sind. In einem weiteren Speicher SSk wird ein Steuersignal für den zugeordneten Speicher gebildet.FIG. 3 shows one of the coordinator units assigned to the bowls KSI, KS2, KS3, KS in detail. The memory selection units SAH1, SAW2 and SAW3 (Fig. 2) lines AP1Sk, AP2Sk, AP3Sk are one of the inputs connected by OR gates N06, N07 and N08 operating as coincidence circuits. Their outputs are connected to one of the contacts of a changeover switch US Outputs via unmarked inverting elements with the inputs of memories AS1, AS2, AS3 for the call signals are connected. In another memory SSk a control signal for the assigned memory is generated.

Jeder Speicher hat zwei Ausgänge Q, Q, an denen zwei zueinander inverse Signale auftreten. Diese Signale werden Eingängen einer Prioritätsschaltung PRS mit NAND-Gliedern N1, N2 und N3 zugeführt, deren Ausgänge die Leitungen DP1Sk, DP2Sk und DP3Sk speisen, die zu Steuereingängen des Datenschaltfeldes DASF (Fig. 1) führen.Each memory has two outputs Q, Q, two of which are inverse to each other Signals occur. These signals become inputs of a priority circuit PRS with NAND gates N1, N2 and N3, the outputs of which are the lines DP1Sk, DP2Sk and feed DP3Sk, which lead to control inputs of the data switch panel DASF (Fig. 1).

Im folgenden wird die Funktion der Schaltung nach Figur 3 für den Fall beschrieben, daß erstmalig von einem Prozessor eine Anforderung auf Zugriff zu dem mit der Schaltung nach Figur 3 verbundenen Speicher gestellt wird. Im Ruhezustand sind die Kontakte des Umschalters US in der eingezeichneten Stellung. Wird kein Anforderungssignal gestellt, wird den Speichern AS1, AS2 und AS3 ~O"-Signal zugeführt, das an ihren Ausgängen Q wieder ausgegeben wird.In the following the function of the circuit of Figure 3 for the Described case that for the first time from a processor a request for access to the memory connected to the circuit according to FIG. 3. At rest the contacts of the changeover switch US are in the position shown. Will not The request signal is sent to the memories AS1, AS2 and AS3 ~ O "signal, which is output again at their Q outputs.

Die NAND-Glieder N1, N2 und N3 geben daher Signal ab, zum Zeichen dafür, daß keine Datenverbindung geschaltet sein soll. Am Ausgang 5 des Speichers SSk liegt "O"-Signal, das auf den einen Eingang eines NAND-Gliedes N4 gelangt, dessen anderem Eingang von einem Quittungsflipflop QFF Signal zugeführt ist. Auf der Leitung ZSk, die zum Steuereingang des Speichers SPk führt, liegt daher nl"-Signal, zum Zeichen dafür, daß der Speicher nicht aktiv sein soll.The NAND gates N1, N2 and N3 therefore emit a signal to signal that no data connection should be switched. At output 5 of the memory SSk is "O" signal, which arrives at one input of a NAND gate N4, whose another input is supplied by an acknowledgment flip-flop QFF signal. On the line ZSk, which leads to the control input of the memory SPk, is therefore nl "signal to the Indicates that the memory should not be active.

Für die Beschreibung der Funktion der Koordinatoreinheit nach Figur 3 wird angenommen, daß der Ein-Ausgabeprozessor EAP1 (F# 2) eine Anforderung auf Zugriff zu dem Speicher stellt, dem die Anordnung nach Figur 3 zugeordnet ist. Es erscheint daher auf der Leitung AP2Sk "O"-Signal, das von der voraussetzungsgemäß freigegebenen Torschaltung N07 auf den Umschalter US gegeben und von diesem über ein Invertierglied an den Eingang des Speichers AS2 gelegt wird. Mit dem nächsten Taktimpuls auf der Leitung Tl wird der Speicher AS2 gesetzt, , en seinen Ausgang ° erscheint 0 gnal und an seinem Ausgang U "C"-Signal. Da der. Ausgang Q des Speichers nl auf "1"-Signal liegt, erscheint am usgang des NAi#-Gliedes N2 der Prioritierungsachaltung PRS "O"-Signal, das über die Leitung DP2Sk zum Datenschaltfeld DlSF übertragen wird und dort ein Koppelelement durchschaltet, das den Ein-Ausgabeprozessor EAP1 mit dem Speicher SPk verbindet.For the description of the function of the coordinator unit according to FIG 3 it is assumed that the input-output processor EAP1 (F # 2) has received a request Provides access to the memory to which the arrangement according to FIG. 3 is assigned. It therefore appears on the line AP2Sk "O" signal, which is from the prerequisite enabled gate circuit N07 is given to the switch US and from this via an inverter is applied to the input of the memory AS2. With the next Clock pulse on the line Tl is the memory AS2 is set,, 0 signal appears at its output ° and a "C" signal appears at its output U. Since the. Output Q of the memory nl is at the "1" signal, appears at the output of the NAi # element N2 of the prioritization circuit PRS "O" signal which is sent via the line DP2Sk to the data control panel DISF is transmitted and there a coupling element switches through, which the input-output processor EAP1 connects to the memory SPk.

Das am Ausgang Q des Speichers A52 auftretende "O"-Signal sperrt das NSATD-Glied N3 der Prioritierungsschaltung PRS. Ferner bewirkt es, daß das Ausgangssignal eines NAND-Gliedes N7, das bisher "O" war, "1" wird. Das Ausgangssignal eines weiteren NAND-Gliedes N6, das den Umschalter US steuert, wird daher "O" und der Umschalter US nimmt die nicht gezeicnnete Schalterstellung ein. In dieser Stellung gelangt auf die Speicher AS1 und AS3 weiterhin "O"-Signal, auf die Eingänge der Speicher AS2 und 55k aber "1"-Signal.The "O" signal appearing at the output Q of the memory A52 blocks this NSATD element N3 of the prioritization circuit PRS. It also causes the output signal of a NAND gate N7 which has been "O" so far becomes "1". The output of another NAND gate N6, which controls the changeover switch US, is therefore "O" and the changeover switch US assumes the switch position not shown. Arrived in this position on the memories AS1 and AS3 continue "O" signal, on the inputs of the memory AS2 and 55k but "1" signal.

Mit dem nächsten Taktimpuls auf der Leitung T1 worden diese Signale in die Speicher übernommen, was keine nderung des Zustandes der Speicher AS1, AS2 und AS3 zur Folge hat. Am Ausgang Q des Speichers SSk erscheint jedoch "1"-Signal, das Signal auf der Leitung ZSk wird "O" und der Speicher SPk aktiviert. Damit beginnt die Datenübertragung zwischen diesem Speicher und dem Ein-Ausgabeprozessor EAPI.With the next clock pulse on the line T1 these signals become transferred to the memory, which does not change the state of the memories AS1, AS2 and AS3 results. At the output Q of the memory SSk, however, a "1" signal appears, the signal on the line ZSk is "O" and the memory SPk is activated. That begins the data transfer between this memory and the input-output processor EAPI.

Das am Ausgang Q des Speichers 85k auftretende tB O"-Signal bewirkt keine Anderung der Ausgangssignale von NOR-Gliedern N02 und N04, da diese weiterhin "1"-Signal von den NAND-Gliedern N1 und N3 erhalten. Dagegen wird beiden Eingängen eines NOR-Gliedes N03 "O"-Signal zugeführt, so daß dessen Ausgangssignal "1" wird und auf der Leitung QP2Sk ein Quittungssignal erscheint, das der dem Prozessor EAP2 zugeordneten Einheiten KP2 zugeführt wird und dort die Rücknahme des Aufrufsignals auf der Leitung AP2Sk bewirkt.The tB 0 "signal appearing at the output Q of the memory 85k causes no change in the output signals of NOR gates N02 and N04, since these continue "1" signal received from the NAND gates N1 and N3. On the other hand, both entrances a NOR gate N03 "O" signal is supplied so that its output signal becomes "1" and an acknowledgment signal appears on the line QP2Sk, which the processor EAP2 assigned units KP2 is supplied and there the withdrawal of the call signal on the line AP2Sk.

Ferner ist die Koinzidenzbedingung für ein UND-Glied U2, dessen erster Eingang an den Ausgang des NOR-Gliedes N03 und dessen anderer Eingang mit der Leitung ZAP2, auf der das Anforderungssignal des Ein-AusgabeprozessorsEAP2 liegt, vorbereitet. Am Ausgang eines vom UND-Glied U2 gesteuerten NOR-Gliedes N05 tritt daher "1"-Signal auf, so daß mit dem nächsten Taktimpuls auf einer Taktleitung T2, die zweckmäßig mit der Taktleitung T1 verbunden ist, das Quittungsflipflop OFF die Schaltstellung beibehält, in der am Ausgang # "1"-Signal liegt.Furthermore, the coincidence condition for an AND element U2 is its first Input to the output of the NOR element N03 and its other input to the line ZAP2, on which the request signal from the input-output processor EAP2 is located, is prepared. A "1" signal therefore occurs at the output of a NOR element N05 controlled by the AND element U2 on, so that with the next clock pulse on a clock line T2, which is expedient is connected to the clock line T1, the acknowledgment flip-flop OFF the switch position maintains, in which there is a "1" signal at output #.

Nach Beendigung der DatanW#er#&gung legt der die Quittierleitung QSk "O"-Signal, das infolge der Invertierung im NAND-Glied N5 am Vorbereitungseingang des Quittungsflipflops QFF "1"-Signal ergibt. Mit dem nächsten Taktimpuls auf der Taktleitung T2 wird das C'uittungsflipflop daher umgeschaltet. Aus dem Signalwechsel auf der Leitung QKSk erkennt die Einheit KP2 (Fig. 2), daß das Ouittungssignal vom Speicher SPk eingegangen ist, und sie meldet dies dem Ein-Ausgabeprozessor EAP2, worauf dieser das auf der Leitung ZAP2 stehende Anforderungssignal zurücknimmt.After the end of the data processing, the sets the acknowledgment line QSk "O" signal, which as a result of the inversion in the NAND gate N5 at the preparation input of the acknowledgment flip-flop QFF results in a "1" signal. With the next clock pulse on the The signal flip-flop is therefore switched over to clock line T2. From the signal change on the line QKSk recognizes the unit KP2 (Fig. 2) that the Ouittungssignal from Memory SPk has been received and it reports this to the I / O processor EAP2, whereupon the latter withdraws the request signal on line ZAP2.

Das Umschalten des Quittungsflipflops QFF hat weiter zur Folge, daß das Ausgangssignal des NAND-Gliedes N6 1" wird, der Umschalter US in die eingezeichnete Schalterstellung gebracht wird und daher neue Aufrufsignale in die Speicher AS1, AS2 und A53 eingetragen werden können. Es wird vorausgesetzt, daß keine neue Anforderung und daher auch kein Aufrufsignal vorliegt; das auf der Leitung AP2Sk liegende Signal wurde bereits bei Ausgabe des Steuersignals für das Datenschaltfeld durch den Signalwechsel auf der Leitung QP2Sk von der Koordinatoreinheit KP2 (Fig. 2) zurückgenommen. Auf der Ausgangsleitung DP2Sk der Prioritierungsschaltung PRS wird daher wieder nl-Signal gelegt und die Verbindung zwischen dem Prozessor EAP1 und dem Speicher SPk getrennt; der Ausgangszustand ist wieder erreicht.Switching the acknowledgment flip-flop QFF also has the consequence that the output signal of the NAND gate N6 is 1 ", the switch US in the drawn Switch position is brought and therefore new call signals in the memory AS1, AS2 and A53 can be entered. It is assumed that there is no new requirement and therefore there is also no call signal; the signal on line AP2Sk was already when the control signal for the data control panel was output by the signal change withdrawn on the line QP2Sk by the coordinator unit KP2 (FIG. 2). on the output line DP2Sk of the prioritization circuit PRS therefore becomes an nl signal again placed and the connection between the processor EAP1 and the memory SPk disconnected; the initial state is reached again.

Stellt der Zentralprozessor ZP oder der Ein-Ausgabeprozessor EAP2 eine Anforderung, während die des Ein-Ausgabeprozessors EAP1 bearbeitet wird, so werden die dadurch entstandenen Aufrufsignale zunächst nicht in die Speicher AS1 und AS2 eingetragen, da die Ausgänge der ODER-Glieder N06 und N08 durch den Umschalter US von den Eingängen der Speicher AS1- und AS3 getrenntvsind. Erst nach Erscheinen eines Quittungssignals vom Speicher SPk auf der Leitung QSk und nach Umschalten des Quittungsflipflops QFF können die neuen Anforderungen in den Speicher übernommen werden.If the central processor ZP or the input-output processor EAP2 a request while that of the input / output processor EAP1 is being processed, so the resulting call signals are not initially in the memory AS1 and AS2 entered, since the outputs of the OR gates N06 and N08 are through the switch US are separated from the inputs of the memories AS1 and AS3. Only after publication an acknowledgment signal from the memory SPk on the line QSk and after switching of the acknowledgment flip-flop QFF, the new requests can be transferred to the memory will.

Liegt nur eine neue Anforderung vor, so wird diese in der oben beschriebenen Weise bearbeitet. Stellten der Zentralprozessor ZP und der Ein-Ausgabeprozessor EAP2 Anforderungen, so werden beide Speicher AS1 und ASD gesetzt. Am Ausgang Q des Speichers AS1 erscheint "l"-Signal, das vom NAND-Gatter N7 invertiert wird und auf die Leitung DP1Sk zur Steuerung des Datenschaltfeldes gege- ben wird. Das "O"-Signal a.nd-Lfl 3 des Speichers aS1 blockiert die NAND-Glieder N2 und N3, so daß das ~I"-Cignal am Ausgang Q des Speichers AS3 kein Schaltsignal auf der Leitung DP3Sk ergibt.If there is only one new request, it will be added to the one described above Way edited. Provided the central processor ZP and the input-output processor EAP2 requests, both memories AS1 and ASD are set. At the output Q of the Memory AS1 appears "1" signal, which is inverted by the NAND gate N7 and on the line DP1Sk for controlling the data control panel ben will. The "O" signal a.nd-Lfl 3 of the memory aS1 blocks the NAND gates N2 and N3, so that the ~ I "signal at the output Q of the memory AS3 does not have a switching signal the line DP3Sk results.

Das in den Speicher ASI eingetragene Aufrufsignal wird in der oben beschriebenen Weise bearbeitet, wobei der Einheit KPI (Fig. 2) die Bearbeitung über die Leitung OPI 5k gemeldet wird und diese das Aufrufsignal auf der Leitung AP1Sk zurücknimmt. Die Einheit KP3 erhält keine solche Meldung über die Bearbeitung; sie nimmt daher das Aufrufsignal auf der Leitung AP3Sk nicht zurück. Nach dem Bearbeiten der Anforderung des Zentralprozessors wird der Umschalter US in der oben beschriebenen Weise in die eingezeichnete Schalterstellung gebracht so daß mit dem nächsten Taktimpuls "O"-Signal in den Speicher AS1 übernommen und dieser dadurch gelöscht wird, der Speicher A53 dagegen nochmals das auf der Leitung AP3Sk stehende Aufrufsignal erhält, das dann in der oben beschriebenen Weise behandelt wird. Mit einer derartigen Schaltungsanordnung werden daher die Anforderungen des Zentralprozessors bevorzugt bearbeitet.The call signal entered in the memory ASI is shown in the above described manner, the unit KPI (Fig. 2) the processing over the line OPI 5k is reported and this the call signal on the line AP1Sk takes back. Unit KP3 does not receive such a message about the processing; she therefore does not cancel the call signal on the line AP3Sk. After editing the request of the central processor is the switch US in the above-described Way brought into the switch position shown so that with the next clock pulse "O" signal taken over into the memory AS1 and this is deleted by the Memory A53, on the other hand, again receives the call signal on line AP3Sk, which is then treated in the manner described above. With such a circuit arrangement therefore the requirements of the central processor are processed preferentially.

Soweit bisher beschrieben, wird die Einheit nach Figur 3 nur durch ein vom Speicher SPk über die Quittierleitung QSk ausgesandtes Quittungssignal zurückgesetzt. Eine solche Schaltung hätte den Nachteil, daß, falls das Quittungssignal infolge eines Fehlers des Speichers SPk oder bei Adressieren eines nicht ausgebauten Speicherbereiches, die Einheit nicht mehr zurückgesetzt würde und daher stets für weitere Anforderungen blockiert wäre.As far as described so far, the unit according to Figure 3 is only through an acknowledgment signal sent out by the memory SPk via the acknowledgment line QSk is reset. Such a circuit would have the disadvantage that, if the acknowledgment signal as a result an error in the memory SPk or when addressing a memory area that has not been expanded, the unit would no longer be reset and therefore always for further requests would be blocked.

Zur Vermeidung dieses Nachteils wird in den Prozessoren der Eingang des Quittungssignals überwacht. Tritt dieses während einer vorgegebenen Zeit nicht auf, werden die auf die Leitungen ZAP1, ZAP2, ZAP3 gegebenen Anforderungssignale zurückgenommen. Dies hat in den Einheiten nach Figur 3 zur Folge, daß das Ausgangssignal des NOR-Gliedes N05 "O" wird und das Quittungsflipflop QFF so umgeschaltet wird, als. ob ein Quittungssignal über die Leitung QSk eingegangen wäre. Eine Blockierung ist somit vermieden. Die ODER-Glieder N08 und N07 dienen dazu, vom Zentralprozessor initiiert, Anforderungen der Prozessoren EAP1 und EAP2 zu sperren, indem auf eine Leitung ZS "1"Signal gegeben wird. In diesem Falle sperren die ODER-Glieder N07 und N08 die auf den Leitungen AP2Sk und AP3Sk eintreffenden Anforderungssignale.In order to avoid this disadvantage, the input of the acknowledgment signal monitored. If this does not occur during a specified time on, the request signals given on the lines ZAP1, ZAP2, ZAP3 withdrawn. In the units according to FIG. 3, this has the consequence that the output signal of the NOR element N05 becomes "O" and the acknowledgment flip-flop QFF is switched over so that as. whether an acknowledgment signal would have been received via the line QSk. A blockage is thus avoided. The OR gates N08 and N07 are used by the central processor initiates blocking requests from processors EAP1 and EAP2 by clicking on a Line ZS "1" signal is given. In this case, the OR gates block N07 and N08 the request signals arriving on lines AP2Sk and AP3Sk.

In der bisher beschriebenen Schaltung kann u. U. der Prozessor mit niedrigster Priorität über lange Zeit keinen Zugriff zu einem Speicher erhalten, weil die Prozessoren höherer Priorität, also der Zentralprozessor ZP und der Ein-Ausgabeprozessor EAP1 stets eine Zugriffsanforderung stellen. Um dies zu vermeiden, ist eine Zugriffssperre vorgesehen, die im wesentlichen aus einer bistabilen Kippstufe SFF und einem von diesem gesteuerten NOi-Glied NOl, sowie dem NOR-Glied N06 besteht, das in die Aufrufsignalleitung AP1Sk geschaltet ist. Der Vorbereitungseingang der Kippstufe SFF ist an den Ausgang Q des Speichers A53 angeschlossen, d. h. diese Kippstufe wird vorbereitet, wenn in den Speicher AS3 ein Aufrufsignal eingetragen ist. Der dynamische Steuereingang der Kippstufe SFF ist an das NOR-Glied N03 angeschlossen, so daß die Kippstufe umgeschaltet wird, wenn die Datenverbindung zwischen dem Ein-Ausgabeprozessor EAP? und dem Speicher SPk hergestellt wird und zu diesem Zeitpunkt ein Aufrufsignal im Speicher AS3 enthalten ist. Die Kippstufe SFF gibt dann 11111-Signal auf das ODER-Glied N06, so daß die Aufrufsignale auf der Leitung AP1Sk gesperrt sind. Der Rücksetzeingang der bi stabilen Kippstufe SFF ist an das NOR-Glied N01 angeschlossen, dessen Eingänge mit dem ausgang ~ des Speichers AS3 und dem Ausgang des NOR-Gliedes N02 verbunden sind. Die Kippstufe SFF wird daher zurückgesetzt, wenn im Speicher AS3 kein Aufrufsignal gesetzt ist oder ein Steuersignal zum Herstellen einer Datenverbindung zwischen dem Ein-Ausgabeprozessor EAP2 und dem Speicher SPk geschaltet wird.In the circuit described so far, the processor can, under certain circumstances the lowest priority have not been given access to a memory for a long time, because the processors have a higher priority, i.e. the central processor ZP and the input-output processor EAP1 always make an access request. To avoid this, there is an access block provided, which essentially consists of a bistable multivibrator SFF and one of this controlled NOi element NOl, as well as the NOR element N06, which is in the call signal line AP1Sk is switched. The preparation input of the flip-flop SFF is connected to the output Q of memory A53 connected, d. H. this flip-flop is prepared when a call signal is entered in the memory AS3. The dynamic control input the flip-flop SFF is connected to the NOR element N03, so that the flip-flop is switched will when the data connection between the input-output processor EAP? and the memory SPk is produced and at this point in time a call signal is contained in the memory AS3 is. The flip-flop SFF then outputs the 11111 signal to the OR gate N06, so that the Call signals on line AP1Sk are blocked. The reset input of the bi stable Flip-flop SFF is connected to the NOR element N01, the inputs of which with the output ~ of the memory AS3 and the output of the NOR gate N02 are connected. The tilt stage SFF is therefore reset if no call signal is set in memory AS3 or a control signal for establishing a data connection between the input-output processor EAP2 and the memory SPk is switched.

Figur 4 zeigt das Schaltbild der mit den Prozessoren verbundenen Koordinateneinheiten KP1, KP2 und KP3. Mit ZAPi ist die Leitung bezeichnet, auf die der zugehörige Prozessor das Anforderungssignal gibt. Auf die Adressenleitung ADPi schaltet er die Adresse des Speichers, zu dem er einen Zugriff anfordert. Diese Adresse wird in einem Decodierer DEC decodiert, an dessen Ausgänge die Leitungen APiS1, APiS2, APiS3 und APiS4 angeschlossen sind, über welche die Aufrufsignale zu den den Speichern zugeordneten Einheiten KSk Xbertragen werden. Der Freigabe eingang dieses Decoders DEC ist über ein Koinzidenzglied an die Leitung ZAPi und eine bistabile Kippstufe FF1 angeschlossen, die aus zwei NAND-Gliedern Nil und N12 besteht und von dem Anforderungssignal auf die Leitung ZAPi über ein lnverticrgl'ed NIO und vom Ausgangssignal des Quittungsgatters QG1 gesteuert ist. Im Ruhezustand, in dem das Ausgangssignal der Kippstufe FF1 "O" ist, ist das Koinzidenzglied durch das auf der Leitung ZAPi liegende "#-Signal gesperrt.FIG. 4 shows the circuit diagram of the coordinate units connected to the processors KP1, KP2 and KP3. The line on which the associated processor is called ZAPi gives the request signal. He switches the address to the address line ADPi of the memory to which it is requesting access. This address is used in a decoder DEC decodes, to whose outputs the lines APiS1, APiS2, APiS3 and APiS4 are connected are via which the call signals to the units assigned to the memories KSk X be transmitted. The release input of this decoder DEC is via a coincidence element connected to the line ZAPi and a bistable flip-flop FF1, which consists of two NAND gates Nil and N12 and is based on the request signal the Line ZAPi via an inverted NOK and from the output signal of the acknowledgment gate QG1 is controlled. In the idle state, in which the output signal of the flip-flop FF1 is "O" is, the coincidence element is blocked by the "#" signal on the line ZAPi.

In der Beschreibung der Figur 2 wurde erwähnt, daß mit der Ausgabe des Steuersignals für das Datenschaltfeld von den Einheiten KSk ein Quittungssignal über die Leitungen QPiSk zu den Einheiten KPi rückgemeldet wird, worauf diese ihr Anforderungssignal zurücknehmen. Diese Quittungssignale sind Quittungsgattern QGi zugeführt, die in Figur 2 eingezeichnet sind und deren Funktion dort erläutert wurde. Eine Anforderung auf Zugriff zu einem Speicher wird dadurch gestellt, daß der Prozessor auf die Leitung ZAPi Signal gibt, das den Schaltzustand der Kippstufe FF1 nicht verändert, das aber bewirkt, daß der Decoder DEC freigegeben ist. Auf einer der Leitungen APiS1, APiS2, APiS3 oder APiS4 erscheint daher ein Aufrufsignal. Wird die Anforderung bearbeitet, indem eine Einheit KSk ein Steuersignal zum Datenschaltfeld sendet, wird auf das Quittungsgatter QGi ein Rückmeldesignal gegeben, das bewirkt, daß das Ausgangssignal des Gatters QGi "O" wird. Damit gibt das NAND-Glied N12 "1"-Signal ab, die Kippstufe FF1 schaltet um und der Decoder DEC ist gesperrt.In the description of FIG. 2 it was mentioned that with the output of the control signal for the data control panel from the units KSk an acknowledgment signal is reported back via the lines QPiSk to the units KPi, whereupon they Withdraw the request signal. These acknowledgment signals are acknowledgment gates QGi supplied, which are shown in Figure 2 and whose function was explained there. A request for access to a memory is made by the processor on the line ZAPi gives a signal that the switching state of the flip-flop FF1 is not changed, but this causes the decoder DEC to be enabled. On one of the A call signal therefore appears on lines APiS1, APiS2, APiS3 or APiS4. Will the request is processed by a unit KSk sending a control signal to the data control panel sends, a feedback signal is sent to the acknowledgment gate QGi, which causes that the output of the gate QGi becomes "O". The NAND gate N12 thus emits a "1" signal off, the flip-flop FF1 switches over and the decoder DEC is blocked.

Das auf einer der Leitungen APiSk stehende Aufrufsignal wird zurückgenommen. Mit der Rücknahme des Quittungssignals, bei dem das Ausgangssignal des Quittungsgatters QGi wieder "1" wird, und nach Zurücknahme des Anforderungssignals auf der Leitung ZAPi ist der Ausgangszustand wieder erreicht, in dem die Kippstufe FF1 "O"-Signal abgibt. Sinne neue Anforderung des Prozessors ist nur dann wirksam, wenn er das auf der Leitung ZAPi stehende Anforderungssignal zurücknimmt und ein neues Anforderungssignal setzt.The call signal on one of the lines APiSk is withdrawn. With the withdrawal of the acknowledgment signal, in which the output signal of the acknowledgment gate QGi becomes "1" again, and after withdrawal of the request signal on the line ZAPi, the initial state is reached again, in which the flip-flop FF1 "O" signal gives away. Meaning new request from the processor is only effective if it does On the line ZAPi standing request signal takes back and a new request signal puts.

Es wurde schon beschrieben, daß den Prozessoren die Bearbeitung ihrer Anforderungen mit Quittungssignalen, die auf Leitungen QPi gegeben werden, gemeldet wird. Die Speicher von Datenverarbeitungsanlagen können verschiedene Ausbaugrade aufweisen. Bei nicht voll ausgebauten Speichern kann ein Fehler dadurch begangen werden, daß ein nicht ausgebauter Speicherbereich angewählt wird.It has already been described that the processors handle their Requests with acknowledgment signals, which are given on lines QPi, reported will. The memory of data processing systems can be expanded to various degrees exhibit. This can lead to an error if the storage system is not fully expanded that a memory area that has not been expanded is selected.

In einem solchen Falle li-efert der Speicher zwar ein Quittungssignal für die Beendigung der Datenübertragung, aber auch ein Fehlersignal, das auf eine Leitung SFPi aurchgeschaltet wird.In such a case, the memory delivers an acknowledgment signal for terminating the data transfer, but also a Error signal, which is switched to a line SFPi.

Zum Erkennen eines solchen Fehlers und zum Erzeugen der Quittungssignale für die Prozessoren ist in den den Prozessoren zugeordneten Einheiten eine Kippstufe FF2 und ein NAND-Glied N13 enthalten, das an die Kippstufe FF2 angeschlossen ist. Im Ruhezustand, wenn kein Anforderungssignal auf der Leitung ZAPi steht, ist die Kippstufe FF2 von dem Invertierglied N10 in den Schaltzustand zurückgesetzt, in dem auf das NAND-Glied N13 ?"-Signal gegeben wird. Da, wie oben beschrieben, die Kippstufe FF1 im Ruhezustand "O"-Signal abgibt, ist somit das Ausgangssignal des NAND-Gliedes N13 und damit das Quittungssignal auf der Guittierleitung OPi ~1". Nach Eingang des Quittungssignals am Quittungsgatter QGi schaltet die Kippstufe FF1 um und das Quittungssignal auf der Leitung QPi wird "O". Dem Prozessor wird damit gemeldet, daß seine Anforderung bearbeitet wird. Es wird zunächst vorausgesetzt, daß kein Speicherfehler vorliegt, der eine Fehlermeldung auf der Leitung SFPi bewirkt. In diesem Falle liegt auf dieser Leitung "O"-Signal. Wird das Quittungssignal am Eingang des Quittungsgatters QGi weggenommen, wird dessen Ausgangssignal "1", was keine Wirkung auf den Schaltzustand der Kippstufe FF1 hat, aber die Kippstufe FF2 so schaltet, daß sie dem NAND-Glied N15 "O"-Signal zuführt. Damit wird auf die Leitung QGi "i-Signal geschaltet. Liegt dagegen ein Speicherfehler vor und wird daher dem Vorbereitungseingang der Kippstufe FF2 "1"-Signal zugeführt, schaltet die Kippstufe FF2 nicht um und die Leitung QGi bleibt auf "O"-Signal. Der Prozessor stellt fest, daß das Quittungssignal nicht zurückgenommen wird, und er gibt eine entsprechende Fehlermeldung ab. Durch Unterdrücken des Quittungssignals kann also dem Prozessor ein Speicherfehler gemeldet werden.To recognize such an error and to generate the acknowledgment signals for the processors there is a flip-flop in the units assigned to the processors Contain FF2 and a NAND gate N13, which is connected to the flip-flop FF2. In the idle state, when there is no request signal on the ZAPi line, the Flip-flop FF2 reset to the switching state by the inverter N10, in which is given to the NAND gate N13? "signal. Since, as described above, the Flip-flop FF1 emits "O" signal in the idle state, is thus the output signal of the NAND gate N13 and thus the acknowledgment signal on the control line OPi ~ 1 ". After receipt of the acknowledgment signal at the acknowledgment gate QGi, the flip-flop switches FF1 around and the acknowledgment signal on the line QPi becomes "O". The processor will thus reported that his request is being processed. It is initially assumed that there is no memory error that would cause an error message on the SFPi line. In this case there is an "O" signal on this line. If the acknowledgment signal on Input of the acknowledgment gate QGi removed, its output signal is "1", what has no effect on the switching state of flip-flop FF1, but flip-flop FF2 does switches so that it supplies the NAND gate N15 "O" signal. This is on the line QGi "i signal switched. If, on the other hand, there is a memory error and is therefore the The preparatory input of the flip-flop FF2 is supplied with a "1" signal, the flip-flop switches FF2 is not around and the line QGi remains on the "O" signal. The processor determines that the acknowledgment signal is not withdrawn, and he gives a corresponding Error message. By suppressing the acknowledgment signal, the processor a memory error will be reported.

17 Patentansprüche 4 Figuren Leerseite17 claims 4 figures Blank page

Claims

Claims () 1. Data processing system with several processors, to these connectable memories and with a between the processors and the Memory-switched coordinator, the request signals from the processors and Address signals (request for access to a memory) can be supplied and the when a request signal is supplied from a processor, this is matched by the Address signal connects specific memory, according to patent. ... ... (patent no. P 26 35 130.4), characterized in that the coordinator units (KPi, KP2, KP3), each of which is connected to a processor (ZP, EAP1, EAP2) and units (KSI, KS2, KS3, K54), each connected to a memory (SP1, SP2, SP3, SPIN) contains that the units connected to the processors (KP1, KP2, KP3) each have a memory selection unit (SATT1, SAH2, SAV13) that is controlled by the processor supplied address signals (ADP1, ADP2, ADP3), which indicate the memory with which a connection should be produced, specify, decoded and the unit (KS1, KS2, KS3, KS4) which is connected to the addressed memory and which in turn calls a Emits signal that the data path between the memory connected to it and the the signal connection requesting processor switches through.

2. Data processing system according to claim 1, characterized in that that the units connected to the memories (KSI, KS2, KS3, KS4) call signal memory (AS1, AS2, AS3), which are each assigned to a processor that is used in a Request of the assigned processor are set and at their outputs a Prioritization circuit (PRS) is connected, which is the output signal of the set Memory (AS1, AS2, AS3) switches through, which is assigned to the processor of the the processors assigned to the set memories have the highest priority.

3. Data processing system according to claim 2, characterized in that that the prioritization circuit (PRS) consists of coincidence elements (N1, N2, N3), one of which is connected downstream of a call signal memory (AS1, AS2, AS3) and that the set memory di Koinziaenzglieder, the processors are assigned with a lower priority.

4. Data processing system according to one of claims 1 to 3, characterized characterized in that the call signal memory (AS1, AS2, AS3) after output of the signal, which connects the data path from the assigned memory to the requesting processor, a memory control signal is applied to the assigned memory, which is to be read out or the writing of data is initiated and from which a coordinator acknowledgment signal is also generated (OP1, OP2, QP3) is formed, which indicates to the processor that its request is processed.

5. Data processing system according to claim 4, characterized in that that the units assigned to the memories (KSI, KS2, KS3, K54) from the memory control signal form an Öuittungssignal (QKSk), which is assigned to the requesting processor Coordinator unit (KP1, KP2, KP3) is supplied, from which the coordinator acknowledgment signal (QPi) generated and after receiving the memory control signal, the call signal for the the coordinator unit assigned to the activated memory (KS1, KS2, KS3, KS4) withdraws.

6. Data processing system according to one of claims 1 to 5, characterized characterized in that the inputs of the coordinator units assigned to the memories (KSI, KS2, KS3, KS4) from gate circuits (N06, N07, N08) are formed, which signals can be supplied that block the storage of request signals from the processors.

7. Data processing system according to one of claims 2 to 6, characterized characterized in that the inputs of the processors are assigned with high priority Call signal memories (AS1) gate circuits (Nol) are connected upstream, which are of the the signal path between memory and a low priority processor switching signals or signals derived therefrom are blocked.

8. Data processing system according to one of claims 2 to 7, characterized characterized in that the acknowledgment signals (QSk) of the Memory (SPk), with those with #peic] #er the completion of a writing or reading process indicate the coordinator unit (KSi, KS2, ES3, KSLs-)) are fed to the call signal memory (AS1, AS2, AS3), associated with the processor to which the memory is connected, erases and takes back the signal switching through the signal and emits a signal that the Switches the data path between the memory connected to it and the processor, that of the processors from which a request signal is stored is the highest Has priority.

9. Data processing system according to one of claims 1 to 8, characterized characterized in that when the request signal is withdrawn (ZAP1, ZAP2, ZAP3) one Processor whose connection with a memory (SP1, SP2, SP3, SP4) is canceled is.

10. Data processing system according to claims 8 and 9, characterized characterized that in the coordinator units (KSk) assigned to the memories Gate circuits (U1, U2, U3) are provided with the signals that the connection establish between the associated memory and a processor, be released, to which the request signals (ZAP1, ZAP2, ZAP3) of the processors are fed and the outputs of which are fed to one input of an OR gate (N5), whose the acknowledgment signals (QSk) of the memory are fed to another input.

11. Data processing system according to one of claims 2 to 10, characterized characterized in that the coordinator units assigned to the memories (SPk) (KSk) changeover switches (US) are provided, which in one position the call signals from the units (KPi) assigned to the processors to the call signal memory (AS1, AS2, AS3) and after storing a call signal in a Call signal memory (AS1, AS2, AS3) are controlled in the other position in which they send the output signals of the call signal memory (ASI, AS2, AS3) to their inputs return that an additional memory (SSk) is provided, the one with the other changeover contacts parallel actuated changeover contact upstream is, which in one position a 1 and in the other position a "0" on the input of the memory (SSk) switches and that the control signal from the output of the memory (SSk) for the allocated memory (SPk) has been removed.

12. Circuit arrangement according to claim 11, characterized in that that the call signal memory (AS1, AS2, ZtS3) and the control signal memory (SSk) when a clock pulse is supplied, the signals at their inputs take over and that from the signals which the data path between the processor and the memory switch through, a signal is generated that with the next clock pulse to the Control input of the changeover switch is switched.

13. Circuit arrangement according to claim 11 or 12, characterized in that that the memory acknowledgment signal (QSk) optionally via the OR gate (N5) to the Control input of the changeover switch (US) is supplied.

14. Data processing system according to one of claims 2 to 13, characterized characterized in that the coordinator units assigned to the processors (KP1, KP2, KP3) contain receipt gates (QGi) with gate circuits to which on the one hand the Acknowledgment signals (QKS1, QKS2 ...) from the units assigned to the memories (KS1, KS2 ...) and on the other hand the signals that set the connection of the assigned processor control with a memory, are supplied, and their outputs via an OR gate are linked, the output signal of which means that the call signals (APiS1, APiS2 ...) for the coordinator units (kr1, KS2 ...) assigned to the memories.

15. Data processing system according to claim 14, characterized in that that the output signal of the acknowledgment gate (OGi) with one input of a bistable Flip-flop (FF1) is connected, the other input of which is the request signals (ZAPi) of the associated processor are supplied and at the output of the release input a decoder (DEC) is connected to which the address signals (ADPi) are fed are.

16. Data processing # 'iilage according to claim 15, dadur6hU # e # e # i # 2 indicates that the acknowledgment signal (QPi) from the output of the bistable multivibrator (FF1) for the processor has been removed.

17. Data processing system according to one of claims 1 to 16, characterized characterized in that there is one gate circuit in each of the units assigned to the processors (N13) is included, via which the acknowledgment signal for the process computer is carried out and which is locked in the event of memory errors.