DE3151937C1

DE3151937C1 - Channel control for multiplex channels of an input/output mechanism of a data processing system

Info

Publication number: DE3151937C1
Application number: DE19813151937
Authority: DE
Inventors: Kurt Dipl.-Ing. 8000 München Lange; Pierre Olivier
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1981-12-30
Filing date: 1981-12-30
Publication date: 1983-04-14

Abstract

Channel control with two mutually independent control devices (ACT-ST, STB-ST) and two address memories (ATKNR, STKNR), which set the selection switches (MUX-A to D) at the channel interface, the first one of which (ACT-ST) receives requests (SRi) from the individual channel line groups (T0 to T7) and initiates the provision of the device number needed for the data transfer and of the input word and the request of a fixed signal cycle of the higher-level control system, which cycle, in conjunction with a channel-oriented buffer memory controls the reception of the input word and the provision of the output word and starts the second control device. The latter concludes the data transfer between the relevant peripheral unit and the channel control and cancels the allocation of the associated channel line group (Ti). The partially non-uniform setting of the selection switches (MUX-A to D) at the channel interface dependent on the address memories (ATKNR, STRNR, LOCKNR) ensures a high data throughput in conjunction with the buffer memory with little loading of the higher-level control. <IMAGE>

Description

Die Erfindung betrifft eine Kanalsteuerung für The invention relates to a channel control for

Multiplexkanäle eines Ein-/Ausgabewerkes einer Datenverarbeitungsanlage zur Übertragung von Zeichen zwischen über den Multiplexkanal ansteuerbaren peripheren Einheiten und dem Arbeitsspeicher- der Datenverarbeitungsanlage unter Verwendung von Pufferspeichern, von denen einer der Schnittstelle zum Arbeitsspeicher und einer der Kanalsteuerung zugeordnet ist, wobei der Austausch der Zeichen zwischen den beiden Pufferspeichern durch die Steuerung des Ein-/Ausgabewerkes erfolgt, während der Zeichenaustausch zwischen den peripheren Einheiten und dem kanaleigenen Pufferspeicher der Kanalsteuerung selbst abhängig von Steuersignalen der Steuerung des Ein-/Ausgabewerkes erfolgt. Eine entsprechend arbeitende Anordnung ist z. B. durch die DE-AS 2845218 bekannt, ohne daß jedoch den Aufbau der Kanalsteuerungen selbst betreffende Einzelheiten dieser Druckschrift zu entnehmen sind.Multiplex channels of an input / output unit of a data processing system for the transmission of characters between peripherals that can be controlled via the multiplex channel Units and the main memory of the data processing system using of buffers, one of which is the interface to the main memory and one is assigned to the channel control, the exchange of characters between the two buffers by controlling the input / output unit while the exchange of characters between the peripheral units and the channel's own buffer memory the channel control itself depends on control signals from the control of the input / output unit he follows. A correspondingly working arrangement is z. B. by DE-AS 2845218 known, but without any details concerning the structure of the channel controls themselves can be found in this publication.

Durch die DE-PS 26 06295 ist des weiteren eine Kanalsteuerung bekannt, die es ermöglicht, das Wechselspiel zwischen der Entgegennahme einer Anforderung einer peripheren Einheit mit Übertragung der Gerätenummer und einem Datenwort als Zeichen (Ablauf A), der Weiterleitung und gegebenenfalls Bereitstellung eines ausgehenden Zeichens durch die übergeordnete Steuerung (Ablauf C) sowie der Aussendung des Zeichens bzw. einer Quittung mit zugehörigem Steuersignal zur peripheren Einheit (Ablauf B) so zu gestalten, daß unnötige Wartezeiten der beiden benötigten Steuereinrichtungen vermieden werden. From DE-PS 26 06 295 a channel control is also known, which enables the interplay between the receipt of a request a peripheral unit with transmission of the device number and a data word as Character (sequence A), the forwarding and, if necessary, the provision of an outgoing Character by the higher-level control (sequence C) as well as the transmission of the character or an acknowledgment with the associated control signal to the peripheral unit (sequence B) to be designed so that unnecessary waiting times for the two control devices required be avoided.

Insbesondere ist es durch getrennte Pufferspeicher in beiden Übertragungsrichtungen möglich, während des Ablaufes C bereits einen weiteren Ablauf A bei Vorliegen einer weiteren Anforderung durchzuführen.In particular, it is due to separate buffers in both directions of transmission possible, during the process C already another process A if there is a carry out further request.

Die Abläufe A und B der einen Steuerung, d.h. die Entgegennahme von Anforderungen und Zeichen einerseits und die Ausgabe von Zeichen andererseits erfolgen dagegen immer zeitlich getrennt voneinander also nacheinander, wobei die Adresse für das jeweilige Kanalleitungsbündel vom Beginn des Ablaufes A bis zum Ende des Ablaufes B zwischengespeichert werden muß. Das bedeutet bei mehreren gleichzeitigen Anforderungen einen ständigen Wechsel der die Multiplexer für die Schnittstellenleitungen zu den peripheren Geräten in ihrer Gesamtheit steuernden Adressen und zusätzlichen Zeitverlust Aufgabe der Erfindung ist es daher, bei einer Kanalsteuerung der eingangs genannten Art den Arbeitsablauf bei einem Datentransfer einfacher zu gestalten und bei geringem Arbeitsaufwand für die übergeordnete Steuerung die Leistungsfähigkeit der Kanalsteuerung zu erhöhen.The processes A and B of the one control, i.e. the receipt of Requirements and characters on the one hand and the output of characters on the other on the other hand, always separated from one another in time, i.e. one after the other, with the address for the respective trunking bundle from the beginning of sequence A to the end of Sequence B must be cached. That means with several at the same time Requirements a constant change of the multiplexer for the interface lines to the peripheral devices in their entirety controlling addresses and additional Loss of time The object of the invention is therefore, in a channel control of the initially named type to make the workflow for a data transfer easier and with little effort for the higher-level control, the performance to increase the channel control.

Diese Aufgabe wird durch die im Kennzeichen des Patentanspruches 1 genannten Merkmale gelöst Die neue Kanalsteuerung ermöglicht es also, zwei verschiedene Übertragungsabläufe an der Kanalschnittstelle zu den peripheren Geräten gleichzeitig abzuwikkeln, ohne daß dabei das zwangsläufige Nacheinander der Abläufe A und B stört Dies wird durch die Aufteilung der Aufgaben auf zwei Teilsteuerungen, nämlich die erste und die zweite Steuereinrichtung erreicht, die unabhängig voneinander arbeiten, wobei durch die beiden Adressenspeicher mit ihrer gespaltenen Zuständigkeit für die Schnittstellenmultiplexer trotz der Parallelarbeit und ohne Mithilfe der übergeordneten Steuerung die richtige Auswahl der jeweils zuständigen Kanalleitungsbündel gesichert wird. Bei mehreren Anforderungen können diese daher wegen der zeitlich überlappenden Tätigkeit beider Steuereinrichtungen schneller abgewickelt und im Pufferspeicher der Kanalsteuerung bereitgestellte Zeichenblöcke schneller zeichenweise ausgegeben bzw. im Pufferspeicher Zeichen zu einem Block angesammelt werden, d. h. die Abläufe B für die einzelnen Kanalleitungsbündel können unmittelbar aufeinander folgen. This task is carried out in the characterizing part of the patent claim The new channel control enables two different Transmission processes at the channel interface to the peripheral devices at the same time to unwind without the inevitable successive sequence of processes A and B interfering This is achieved by dividing the tasks over two sub-controls, namely the reaches first and second control devices, which operate independently of one another, whereby by the two address memories with their split responsibility for the interface multiplexer despite the parallel work and without the help of the superordinate Control ensures the correct selection of the relevant trunking bundle will. If there are several requirements, these can therefore be due to the overlapping times Activity of both control devices processed more quickly and in the buffer storage Character blocks made available to the channel control are output more quickly, character by character or characters are accumulated into a block in the buffer memory, d. H. the processes B for the individual trunking bundles can follow one another directly.

Die Mithilfe der übergeordneten Steuerung beschränkt sich dabei zunächst allein auf die Steuerung des Pufferspeicher, damit die Zeichen richtig eingeordnet bzw. bereitgestellt werden, und auf den entsprechenden Start der zweiten Steuereinrichtung bei gleichzeitiger Freigabe der ersten Steuereinrichtung. The help of the higher-level control is initially limited solely on the control of the buffer memory so that the characters are correctly classified or are provided, and on the corresponding start of the second control device with simultaneous release of the first control device.

Weiterbildungen der Erfindung ergeben sich aus den weiteren Patentansprüchen und betreffen die Ausbildung der beiden Steuereinrichtungen, die Ableitung der Adresse des jeweils anfordernden Kanalleitungsbündels, die Sicherung der Gerätenummer für den Pufferspeicher bei mehreren gleichzeitigen Anforderungen und die Kopplung der Kanalsteuerung mit der als Mikroprozessor ausgebildeten übergeordneten Steuerung. Further developments of the invention emerge from the further patent claims and relate to the design of the two control devices, the derivation of the address of the respective requesting trunking bundle, the backup of the device number for the buffer memory for several simultaneous requests and the coupling of the Channel control with the superordinate control designed as a microprocessor.

Weitere Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung eines in der Zeichnung dargestellten Ausführungsbeispieles der Erfindung. Im einzelnen zeigt Fig. 1 ein Ubersichtsschaltbild einer Datenverarbeitungsanlage, F i g. 2 ein Ablaufzeitdiagramm der bekannten Anordnung nach DE-PS 2606 295, Fig. 3 ein erweitertes Übersichtsschaltbild in Anlehnung an das von Fig 1 mit weiteren Einzelheiten der Kanalsteuerung, F i g. 4 ein Ubersichtsschaltbild der Auswahlsteuerung für die jeweiligen - Kanalleitungsbündel nach Fig.3, Fig. 5 ein ausführliches Schaltbild eines Teiles der Auswahlsteuerung nach F i g. 4 und F i g. 6 ein Ablaufzeitdiagramm der Auswahlsteuerungnach Fig. 4 und 5. Further details of the invention emerge from the following Description of an embodiment of the invention shown in the drawing. In detail, Fig. 1 shows an overview circuit diagram of a data processing system, F i g. 2 is a timing diagram of the known arrangement according to DE-PS 2606 295, Fig. 3 shows an expanded overview circuit diagram based on that of FIG. 1 with others Channel control details, FIG. 4 is an overview diagram of the selection control for the respective - duct bundle according to FIG. 3, FIG. 5 is a detailed circuit diagram part of the selection control according to FIG. 4 and FIG. 6 is a timing diagram the selection control of Figs.

Bei dem in F i g. 1 gezeigten Übersichtsschaltbild einer bekannten Datenverarbeitungsanlage sind an den Arbeitsspeicher PMS über gleichartige Schnittstellen-Anschlüsse SSI eine Zentraleinheit CPU und ein Ein4Ausgabewerk IOP angeschlossen. Bei diesem Ein-/Ausgabewerk handelt es sich ebenfalls um einen selbständigen Prozessor, an den mehrere Kanäle mit den Kanalsteuerungen CH1 bis CHn angeschlossen sind. Diese Kanäle stehen wiederum über gleichartige Kanalleitungsbündel mit gleichartiger sogenannter »Standardschnittstelle« SSS mit nichtgezeigten peripheren Einrichtungen PEin Verbindung. In the case of the FIG. 1 shown block diagram of a known Data processing systems are connected to the main memory PMS via interface connections of the same type SSI a central processing unit CPU and an input / output unit IOP are connected. With this one The input / output unit is also an independent processor to which several channels are connected with the channel controls CH1 to CHn. These Channels are in turn available via similar trunking bundles with similar so-called "Standard interface" SSS with peripheral devices (not shown) PEin connection.

Die Übertragung von Zeichen zwischen den peripheren Einheiten PEund dem Arbeitsspeicher PMS erfolgt dabei bekanntlich jeweils in drei Arbeitsphasen, nämlich 1. Veranlassen der Ein-Ausgabeoperation durch Anstoßen des Ein-/Ausgabewerkes IOP durch die Zentraleinheit CPU die über die interne Schnittstelle SSII mit dem Ein-/Ausgabewerk gekoppelt ist, 2. Durchführen der Ein-/Ausgabeoperation infolge Übertragung der benötigten Zeichen und 3. Abschließen der Ein-/Ausgabeoperation mit Rückmeldung an die Zentraleinheit CPU Außerdem wird die Übertragung eines jeden Zeichens während der Durchführung einer Ein-/Ausgabeoperation durch eine Anforderung der zuständigen peripheren Einheit an die zugehörige Kanalsteuerung, z. B. CHn, gestartet. The transmission of characters between the peripheral units PEund As is well known, the main memory PMS takes place in three work phases, namely 1. Initiation of the input / output operation by triggering the input / output unit IOP by the central processing unit CPU which communicates with the Input / output unit is coupled, 2. Carrying out the input / output operation as a result Transfer of the required characters and 3. Completion of the input / output operation with feedback to the central processing unit CPU In addition, the transmission of each Character while an input / output operation is being performed by a request the responsible peripheral unit to the associated channel control, z. B. CHn started.

Die mittlere Arbeitsphase, also die Zeichenübertragung, kann gemäß der DE-PS 2606 295 ebenfalls in drei Phasen ablaufen, was in F i g. 2 aufgezeigt ist. Die erste Phase oder der Ablauf A beginnt mit einer Anforderung durch eine der peripheren Einheiten Po; wobei in einem ersten Grundschritt die Kanalsteuerung CHn die Gerätesteuerung der peripheren Einheit veranlaßt, die Gerätenummer des anfordernden peripheren Gerätes anzuliefern. Im zweiten Grundschritt meldet die Kanalsteuerung der übergeordneten Steuerung lOCmit einem Koordinierungssignal a 1, daß sie von einem peripheren Gerät eine Datenanforderung erhalten hat Beim dritten Grundschritt wird schließlich die Gerätesteuerung von der Kanalsteuerung CHn aufgefordert, das Eingabebyte anzuliefern, dessen Vorliegen mit einem zweiten Koordinierungssignal a 2 der übergeordneten Steuerung IOC mitgeteilt wird. Damit ist der Ablauf A beendet. The middle work phase, i.e. the transfer of characters, can be carried out according to DE-PS 2606 295 also run in three phases, which is shown in FIG. 2 shown is. The first phase or sequence A begins with a request by a of the peripheral units Po; where in a first basic step the channel control CHn causes the device control of the peripheral unit, the device number of the requesting peripheral device. In the second basic step, the channel control reports the higher-level controller IOC with a coordination signal a 1 that it is from has received a data request from a peripheral device In the third basic step the device control is finally requested by the channel control CHn, the To deliver input byte, its presence with a second coordination signal a 2 is communicated to the higher-level control IOC. Sequence A is thus ended.

Die zweite Phase oder der Ablauf C wird von der übergeordneten Steuerung IOC durchgeführt. Dieser Ablauf C überlappt sich teilweise zeitlich mit dem Ablauf A und beginnt mit dem Eintreffen des Koordinierungssignals a 1, das die Ermittlung der für die Ausführung des Transfers erforderlichen Steuerinformationen veranlaßt. Mit dem zweiten Koordinierungssignal a 2 wird dann der eigentliche Datentransfer eingeleitet, in dem entweder das von der Kanalsteuerung CHn bereitgestellte Eingabewort übernommen oder das auszugebende Datenwort für die Kanalsteuerung bereitgestellt wird, wobei der Abschluß dieses zweiten Grundschrittes durch das Koordinierungssignal c an die Kanalsteuerung CHn gemeldet wird. In einem dritten Grundschritt des Ablaufes C wird dann die zugehörige Steuerinformation modifiziert, um die Voraussetzungen für den Transfer des nachfolgenden Datenbytes zu schaffen. The second phase or sequence C is handled by the higher-level controller IOC carried out. This sequence C partially overlaps in time with the sequence A and begins with the arrival of the coordination signal a 1, which the determination the control information required to carry out the transfer. The actual data transfer then takes place with the second coordination signal a 2 initiated in which either the input word provided by the channel control CHn accepted or the data word to be output made available for the channel control the conclusion of this second basic step by the coordination signal c is reported to the channel control CHn. In a third basic step of the process C the associated control information is then modified to meet the requirements for the transfer of the following data byte.

Mit dem Koordinierungssignal c der übergeordneten Steuerung IOCwird schließlich die dritte Phase, nämlich der Ablauf B, eingeleitet, der wiederum von der Kanalsteuerung CHn ausgeführt wird, indem entweder das bereitgestellte Datenbyte oder aber eine Quittung an die zuständige periphere Einheit ausgesendet wird. With the coordination signal c of the higher-level controller IOC finally the third phase, namely sequence B, initiated, which in turn is initiated by of the channel control CHn is executed by either the provided data byte or an acknowledgment is sent to the responsible peripheral unit.

Auch dieser dritte Ablauf B überlappt sich teilweise zeitlich mit dem Ablauf C Wie F i g. 2 erkennen läßt, erfolgen die beiden Abläufe, z. B. An und Bn, im Rahmen eines Datentransfers mit erheblichem zeitlichen Abstand aufeinander, so daß gegebenenfalls in der Zwischenzeit die Anforderung einer weiteren peripheren Einheit mit einem Ablauf An + 1 von der Kanalsteuerung CHn bearbeitet werden kann. Allerdings kann die Kanalsteuerung jeweils nur einen der Abläufe, also entweder A oder X, durchführen. Dennoch führt bei mehreren gleichzeitigen Anforderungen die zwischenzeitliche Bearbeitung einer weiteren Anforderung, z. B. mit dem Ablauf An + 1, dazu, daß die übergeordnete Steuerung IOCdie Abläufe C ohne Zeitverlust nacheinander durchführen kann und damit der Datendurchsatz der Kanalsteuerung insgesamt erhöht wird. Voraussetzung ist jedoch dafür, daß die Dauer der Abläufe C ausreichend groß ist. Da diese Bedingung jedoch bei leistungsfähigeren Ausgabewerken in Frage gestellt ist und gegebenenfalls nicht mehr erfüllt wird, war es notwendig, eine neue Kanalsteuerung zu schaffen.This third sequence B also partially overlaps in time the sequence C as in F i g. 2 reveals, the two processes take place, for. B. To and Bn, within the scope of a data transfer with a considerable time interval between one another, so that if necessary in the meantime the request for a further peripheral Unit can be processed by the channel control CHn with a sequence An + 1. However, the channel control can only do one of the processes, i.e. either A or X, do it. Nevertheless, if there are several simultaneous requests, the interim processing of a further request, e.g. B. with the sequence An + 1, in addition, that the higher-level control IOC the processes C without loss of time one after the other can perform and thus increases the overall data throughput of the channel control will. A prerequisite for this, however, is that the duration of the processes C is sufficiently long is. However, since this condition is called into question in the case of more powerful output units is and may no longer be met, it was necessary to set up a new channel control system to accomplish.

F i g. 3 zeigt demzufolge das Übersichtsschaltbild einer solchen neuen Kanalsteuerung CHn mit dem Ein-/Ausgabeprozessor IOC in Anlehnung an die DE-AS 28 45 218, wobei lediglich der für den eigentlichen Datentransfer benötigte Teil berücksichtigt ist. F i g. 3 consequently shows the general circuit diagram of such new channel control CHn with the IOC input / output processor based on DE-AS 28 45 218, with only the part required for the actual data transfer is taken into account.

Der Schnittstellenanschluß des Arbeitsspeichers PMS ist über die Schnittstelle SS I zunächst mit einer internen Schnittstellensteuerung MINT verbunden, an dessen einen Eingang der Pufferspeicher MMD angeschlossen ist. Dieser Pufferspeicher steht andererseits über ein Datenleitungssystem D-BUSmit einem der Datentransfer steuernden Mikroprozessor DVP-STsowie mit den angeschlossenen Kanalsteuerungen, von der nur die Kanalsteuerung CHn gezeigt ist, in Verbindung. Die Kanalsteuerung weist gleichfalls einen Pufferspeicher BYMST auf, der für jedes angeschlossene Gerät eine Reihe von Datenwörtern zusammen mit Steuerinformationen für die richtige Einordnung der nacheinander eintreffenden bzw. abzugebenden Datenwörter auf, wobei zwischen den beiden Pufferspeichern MMD und BYMST in beiden Richtungen jeweils ganze Gruppen von Datenwörtern abhängig von Steuersignalen des Mikroprozessors DVP-STübertragen werden können. The interface connection of the main memory PMS is via the Interface SS I initially connected to an internal MINT interface control, to one of the inputs of which the MMD buffer memory is connected. This buffer storage is on the other hand via a data line system D-BUS with one of the data transfer controlling microprocessor DVP-ST as well as the connected channel controls, of which only the channel controller CHn is shown. The channel control also has a buffer memory BYMST for each connected device a series of data words along with control information for proper classification of the successively arriving or to be output data words, with between the two buffers MMD and BYMST in both directions with whole groups of data words are transmitted depending on control signals from the microprocessor DVP-ST can be.

Die über die Schnittstelle SSS angeschlossenen Kanalleitungsbündel für die verschiedenen angeschlossenen peripheren Einheiten werden in an sich bekannter Weise durch Multiplexer MUX ausgewählt, wobei die einzelnen Auswahladressen durch die Auswahlsteuerung MUX-ST bereitgestellt werden. Weiterhin sind zwei Datenwortregister DINR für die Datenworteingabe und DOUTR für die Datenausgabe vorgesehen, die jeweils einerseits mit den entsprechenden Kanalleitungsbündeln DlNbzw. DOUTund andererseits mit den Datenleitungen DAT des Leitungssystems D-BUS verbunden sind. An den Ausgang des Dateneingaberegisters DINR ist ein weiteres Register DEVR angeschlossen, das der Zwischenspeicherung der jeweiligen Gerätenummer dient und damit eine Teiladresse für die Ansteuerung des Pufferspeichers BYMST liefert, die jeweils einen ganzen Speicherbereich im Pufferspeicher BYMSTfür die Aufnahme der Parameterdaten und der einzelnen Datenwörter kennzeichnet. Außerdem ist mit dem Pufferspeicher BYMST ein Parameterregister PARAMS gekoppelt, dessen Werte in Verbindung mit der Gerätenummer aus dem Register DEVR in Verbindung mit der Steuerung ST die Einordnung bzw. The trunking bundles connected via the SSS interface for the various connected peripheral units are known per se Way selected by multiplexer MUX, the individual selection addresses through the selection control MUX-ST can be provided. There are also two data word registers DINR is intended for data word input and DOUTR for data output, each on the one hand with the corresponding trunking bundles DlNbzw. DOUT and on the other hand are connected to the data lines DAT of the line system D-BUS. To the exit Another register DEVR is connected to the data input register DINR, the serves for the intermediate storage of the respective device number and thus a partial address for the control of the buffer memory BYMST, each of which supplies a whole Memory area in the BYMST buffer memory for storing the parameter data and the identifies individual data words. There is also a BYMST with the buffer memory Parameter register PARAMS coupled, its values in connection with the device number from the DEVR register in connection with the ST control the classification or

die Bereitstellung der einzelnen Datenwörter beim Datentransfer mit den angeschlossenen peripheren Einheiten steuert, wobei die die einzelnen Datenwörter auf den Kanalleitungsbündeln CIN/COUTbegleitenden Signale ebenfalls von der Auswahlsteuerung MUX-ST abhängig von Steuersignalen auf den Signalleitungen CONTROL des Datenleitungssystems D-BUS ausgewertet bzw. geliefert werden.the provision of the individual data words during data transfer controls the connected peripheral units, with the individual data words signals accompanying the trunking bundles CIN / COUT also from the selection control MUX-ST depending on control signals on the CONTROL signal lines of the data line system D-BUS evaluated or delivered.

Der gesamte Datenverkehr zwischen den peripheren Einheiten PEund dem Arbeitsspeicher PMS erfolgt also unabhängig von der Übertragungsrichtung in drei Stufen, nämlich Übernahme mehrerer Datenwörter aus dem Arbeitsspeicher PMS in den Pufferspeicher MMD, Weiterleitung der zwischengespeicherten Datenwörter vom Pufferspeicher MMD an den Pufferspeicher BYMST und schließlich die Weiterleitung der Datenwörter einzeln nacheinander an die jeweils zuständige periphere Einheit und umgekehrt, wobei abgesehen von der Übertragung der Daten zwischen dem Arbeitsspeicher PMS und dem Pufferspeicher MMD alle Übertragungsschritte von dem Prozessor DVP-ST gesteuert und kontrolliert werden. Dabei ist der Austausch von Daten zwischen zwei Pufferspeichern abhängig von einem Mikroprozessor allgemein bekannt und soll im nachfolgenden auch nicht mehr erläutert werden. Statt dessen soll im nachfolgenden entsprechend der Erfindung vielmehr der neuartige Aufbau der Auswahlsteuerung MUX-STund dessen Zusammenwirken mit den Schnittstellenleitungen der Standardschnittstelle SSS sowie den übrigen gezeigten Baugruppen der Kanalsteuerung CHn im Vordergrund stehen. The entire data traffic between the peripheral units PE and the main memory PMS is therefore independent of the transmission direction in three stages, namely transfer of several data words from the main memory PMS into the buffer memory MMD, forwarding of the buffered data words from Buffer MMD to the buffer BYMST and finally the forwarding of the data words one after the other to the relevant peripheral unit and vice versa, apart from the transfer of data between the working memory PMS and the buffer memory MMD all transfer steps from the processor DVP-ST controlled and monitored. This is the exchange of data between two Buffer memories dependent on a microprocessor are generally known and should not be explained in the following either. Instead, in the following rather, according to the invention, the novel structure of the selection control MUX-STund its interaction with the interface lines of the standard interface SSS and the other shown assemblies of the channel control CHn in the foreground stand.

Zu diesem Zweck zeigt F i g. 4 ein erweitertes Obersichtsschaltbild mit näheren Einzelheiten der Auswahlsteuerung MUX-ST in Verbindung mit den verschiedenen Anschlußleitungen. Zusätzlich gezeigt sind zum besseren Verständnis die beiden Datenregister DINR für die Dateneingabe und DOUTR für die Datenausgabe sowie die vier notwendigen Auswahlschaltungen für die einzelnen Leitungsgruppen innerhalb der insgesamt z. B. acht Kanalleitungsbündel TO bis T7, nämlich die Auswahlschaltung MUX-A und MUX-D für die Dateneingabe DIN bzw. -ausgabe DOUTsowie die Auswahlschalter MUX-B und MUX-C für die ankommenden Signale CINbzw. die abgehenden Signale COUE Wesentlicher Bestandteil der neuen Auswahlsteuerung sind die beiden Steuereinrichtungen ACTST und STB-ST die mit zwei Adressenspeichern ATKNR und STKNR zusammenarbeiten, wobei eine zusätzliche Schalteinrichtung MP-ZYC über die Signalleitung CONTROL des Leitungssystems D-BUS die Verbindung mit der übergeordneten Prozessorsteuerung DVP-ST herstellt Beide Steuereinrichtungen liefern nach ihrem Anlassen jeweils eine feste Folge von Steuersignalen und kehren dann in die Ruhelage zurück. To this end, FIG. 4 an expanded overview circuit diagram with further details of the selection control MUX-ST in connection with the various Connecting cables. The two data registers are also shown for better understanding DINR for data input and DOUTR for data output as well as the four necessary Selection circuits for the individual line groups within the total z. B. eight channel bundles TO to T7, namely the selection circuit MUX-A and MUX-D for data input DIN or output DOUT as well as the selection switches MUX-B and MUX-C for the incoming signals CIN or the outgoing signals COUE integral part of the new selection control are the two control devices ACTST and STB-ST which work together with two address memories ATKNR and STKNR, with an additional Switching device MP-ZYC via the CONTROL signal line of the D-BUS line system the connection with the higher-level processor control DVP-ST is established by both Control devices deliver a fixed sequence of control signals after they have been started and then return to the rest position.

Die erste Steuerschaltung ACT-ST wird durch das Signal ENACT freigegeben und gestartet, wenn aber das Eingangsleitungsbündel CIN auf einem der angeschlossenen Kanalleitungsbündel eine Anforderung SRi festgestellt wird. Die aufgrund einer solchen Anforderung ermittelte Adresse des Kanalleitungsbündels wird im ersten Adressenspeicher ATKNR gespeichert, der vorübergehend die Auswahlschalter MUX-A bis MUX-Can der Standardschnittstelle SSS entsprechend einstellt Nachfolgend wird die Anforderungsquittung ACT gesetzt und über die zugehörige Leitung im Leitungsbündel COUT an die anfordernde periphere Einheit gesendet Die daraufhin über das Datenleitungsbündel DIN gesendete Gerätenummer wird mit dem Einschreibtakt CLDINR in das Dateneingaberegister DINR übernommen und gegebenenfalls mit dem weiteren Einschreibetakt CLDEVR an das Steuerregister DEVR weitergeleitet Gleichzeitig wird das Signal SEL = 0 über die zugehörige Leitung im Leitungsbündel COUTals Anforderungssignal für das Eingabebyte ausgesendet, das nachfolgend über die Dateneingabeleitung DIN empfangen wird. Außerdem wird mit dem Signal SETBYREQ die Anforderung BYREQ für die übergeordnete Steuerung ausgesendet, das Quittungszeichen ACT wieder zurückgesetzt und das Kanalleitungsbündel endgültig belegt Der Steuerungsablauf der ersten Steuereinrichtung ACT-STist damit beendet Der weitere Steuerungsablauf der Auswahleinrichtung wird anschließend vorübergehend durch die übergeordnete Steuerung mit einem festen Steuerzyklus von Befehlssignalen kontrolliert, die nacheinander, z. B.The first control circuit ACT-ST is enabled by the signal ENACT and started, but if the input trunk group CIN on one of the connected Channel trunk group a requirement SRi is determined. The due to such The address of the trunk group determined on the request is stored in the first address memory ATKNR, which temporarily switches the selection switches MUX-A to MUX-Can of the standard interface SSS sets accordingly The request acknowledgment ACT is then set and via the associated line in the line bundle COUT to the requesting peripheral Unit sent The device number then sent via the DIN data cable bundle is transferred to the data input register DINR with the write clock CLDINR and possibly with the further write clock CLDEVR to the control register DEVR forwarded At the same time, the signal SEL = 0 is transmitted via the associated line sent out in the trunk group COUT as a request signal for the input byte, the is subsequently received via the data input line DIN. In addition, the Signal SETBYREQ sends the request BYREQ for the higher-level controller, the acknowledgment character ACT is reset again and the trunking bundle finally occupied The control sequence of the first control device ACT-ST is thus ended The further control sequence of the selection device is then temporary by the higher-level controller with a fixed control cycle of command signals controlled, one after the other, e.g. B.

in codierter Form, über die Signalleitung MCF in Verbindung mit einem Strobesignal MCSTB der Schalteinrichtung MP-ZYC zugeleitet werden. Als erstes wird dabei ein Steuerimpuls LDPÄRAM für die Übernahme der durch die Gerätenummer im Steuerregister DEVR gekennzeichneten Parameterdaten aus dem Pufferspeicher BYMST in das Parameterregister PARAMS ausgelöst und damit der Pufferspeicher BYMST für den Datentransfer vorbereitet, indem der Speicherabschnitt für das nächste einzuschreibende bzw. auszulesende Datenwort angesteuert wird. Mit einem nachfolgenden Registertakt CLDADINR bzw.in coded form, via the signal line MCF in connection with a Strobe signal MCSTB of the switching device MP-ZYC are fed. The first will be a control pulse LDPÄRAM for the acceptance of the device number in the control register DEVR marked parameter data the BYMST buffer in the parameter register PARAMS triggered and thus the BYMST buffer memory prepared for the data transfer, in that the memory section for the next data word to be written in or read out is controlled. With a subsequent register clock CLDADINR or

CLDOUTR wird dann entweder das über das Leitungsbündel DIN anliegende Datenwort in das Eingaberegister DINR übernommen oder aber das im Pufferspeicher BYMSTausgewählte Datenwort für die Aussendung in das Ausgaberegister DOUTR. Weiterhin wird mit dem Taktsignal CL die im ersten Adressenspeicher ATKNR enthaltende Auswahladresse in den zweiten Adressenspeicher STKNR übernommen und die Adresse im ersten Adressenspeicher für ungültig erklärt, so daß die Auswahlschalter MUX-C und MUX-D entsprechend eingestellt werden. Mit dem nachfolgenden Steuersignal SEMwird dann die zweite Steuereinrichtung STB-ST angelassen und die erste Steuereinrichtung ACT-ST für die Entgegennahme einer weiteren Anforderung freigegeben. Mit Anlassen der zweiten Steuereinrichtung STB-ST wird als erstes das Gültigkeitssignal STB für die Entgegennahme des im Ausgaberegister DOUTR gespeicherten Ausgabewortes ausgelöst, das bei einer Dateneingabe eine Quittung beinhaltet Im weiteren Verlauf wird dann das Gültigkeitszeichen STB wieder zurückgesetzt und das Signal SEL= I erzeugt, sowie die Belegung des zugehörigen Kanalleitungsbündels wieder aufgehoben und die Adresse im zweiten Adressenspeicher STKNR für ungültig erklärt Für den Fall, daß aus durch die Schnittstelle bedingten Grunden die Belegung darüber hinaus noch aufrechtzuerhalten ist, ist ein dritter Adressenspeicher LOCKNR erforderlich, der in F i g. 4 gestrichelt angedeutet ist und in den die Adresse des Kanalleitungsbündels mit dem Signal 555 übernommen wird, so daß auch nach Ungültigwerden der Adresse im zweiten Adressenspeicher STKNR ein Zugriff zu dem belegten Kanalleitungsbündel möglich ist F i g. 5 zeigt weitere Einzelheiten der bereits anhand von F i g. 4 beschriebenen Auswahlsteuerung.CLDOUTR is then either the one present via the DIN line bundle Data word accepted in the input register DINR or that in the buffer memory BYMST selected data word for transmission to the output register DOUTR. Farther becomes the selection address contained in the first address memory ATKNR with the clock signal CL transferred to the second address memory STKNR and the address in the first address memory declared invalid, so the selection switches MUX-C and MUX-D are set accordingly will. The second control device is then activated with the subsequent control signal SEM STB-ST started and the first control device ACT-ST for receiving a released for further request. When the second control device STB-ST is started is the first the validity signal STB for the receipt of the in the output register DOUTR triggered output word that is an acknowledgment when data is entered contains In the further course of the process, the validity character STB is reset again and the signal SEL = I is generated, as well as the assignment of the associated trunking bundle canceled again and the address in the second address memory STKNR is invalid explains In the event that for reasons related to the interface, the assignment a third address memory LOCKNR is also to be maintained required, which in F i g. 4 is indicated by dashed lines and in which the address of the trunking bundle is accepted with the signal 555, so that even after it becomes invalid the address in the second address memory STKNR an access to the occupied channel trunk group possible is F i g. 5 shows further details of the processes already based on FIG. 4th selection control described.

Zur Entgegennahme von Anforderungen SRisind die einzelnen Anforderungsleitungen der Kanalleitungsbündel TO bis T7 über ein UND-Gatter U1 mit dem Eingang einer Prioritätsauswahlschaltung PRIO verbunden. Diese Schaltung wählt bei mehreren gleichzeitigen Anforderungen jeweils eine aus und liefert die dazugehörige Adresse des Kanalleitungsbündels über ein Synchronregister SYR an den ersten Adressenspeicher ATKNR Gleichzeitig wird über den Signalausgang SO 1 OHR das Anliegen einer Anforderung über das Gatter U2 weitergeleitet, wenn die Kippstufe ENACT gesetzt ist und die erste Steuereinrichtung ACT-ST für die Entgegennahme einer Anforderung bereitsteht Mit dem Ausgangssignal des Gatters U2 wird einerseits die Kippstufe ACINRV gese;tzt, die die Übernahme der anstehenden Adresse des Kanalleitungsbündels in den ersten Adressenspeicher ATKNR bewirkt Des weiteren wird mit dem Ausgangssignal des Gatters U2 die Kippstufe ACTRUN gesetzt, so daß über das UND-Gatter U5 der Fortschaltetakt T auf den Zähler ACTCT einwirken kann, der anhand der einzelnen Zählerstände über den nachfolgenden Decoder DECA die verschiedenen Steuersignale der ersten Steuereinrichtung ACT-ST erzeugt, wobei mit dem letzten Signalausgang fünfb die Kippstufe ACTRUN und der Zähler ACTCT wieder zurückgesetzt wird Während dieses Zählerlaufes steuert die im ersten Adressenspeicher A TKNR enthaltene Adresse über den Decoder DEC 11 den Zugriff zu den in F i g. 4 gezeigten Leitungsbündeln an der Schnittstelle SSS. So wird mit dem Signal SETLOCK über das UND-Gatter U3 die Kippstufe TRLOCK gesetzt, die damit das die Anforderung SRi weiterleitende UND-Gatter U 11 sperrt und damit das zugehörige Kanalleitungsbündel belegt. The individual request lines are used to receive requests the channel bundle TO to T7 via an AND gate U1 to the input of a priority selection circuit PRIO connected. This circuit is suitable for multiple simultaneous requirements one each and delivers the associated address of the trunking bundle a synchronous register SYR to the first address memory ATKNR at the same time via the signal output SO 1 OHR there is a request via the gate U2 forwarded when the flip-flop ENACT is set and the first control device ACT-ST is ready to receive a request With the output signal of the gate U2, on the one hand, the flip-flop ACINRV is set, which takes over the pending address of the trunking bundle in the first address memory ATKNR also causes the trigger stage with the output signal of the gate U2 ACTRUN is set so that the increment clock T is sent to the counter via the AND gate U5 ACTCT can act, which is based on the individual counter readings on the following Decoder DECA receives the various control signals from the first control device ACT-ST generated, with the last signal output fiveb the flip-flop ACTRUN and the Counter ACTCT is reset again During this counter run, the im controls first address memory A TKNR contained address via the decoder DEC 11 gives access to the in F i g. 4 cable bundles shown at the interface SSS. With the signal SETLOCK via the AND gate U3, the trigger stage TRLOCK set, which blocks the AND gate U 11 which is forwarding the request SRi and thus occupies the associated trunking bundle.

Die mit der Kippstufe BYREQ ausgelöste Anforderung für die übergeordnete Prozessorsteuerung löst eine Folge von vier Signalen aus, die im Decodierer MP-DECaus den Steuersignalen MCFbis auf das Signal GO als letztes Steuersignal des Zyklus ermittelt werden und in der bereits anhand von Fig.4 beschriebenen Reihenfolge wirksam werden. Das Steuersignal CL wird dabei von den beiden Registersteuersignalen CLDA-DINR und CLDOUTR über das ODER-Gatter Of abgeleitet, so daß durch Rücksetzen der Kippstufe ACTNRV die im ersten Adressenspeicher ATICNR enthaltene Adresse für ungültig und statt dessen mit Setzen der Kippstufe STKNRV die in den zweiten Adressenspeicher STKNR übernommene Adresse für gültig erklärt wird. Diesem zweiten Adressenspeicher ist wiederum ein Decodierer DES nachgeschaltet, der das jeweils zuständige Kanalleitungsbündel unmittelbar markiert Mit dem nachfolgenden Steuersignal SEM am Ausgang des Decoders MP-DEC wird einerseits die Anforderungsklppstufe B YREQ wieder zurückgesetzt sowie die Kippstufe ENACT und die Kippstufe SES gesetzt Mit Setzen der erstgenannten Kippstufe wird die erste Steuereinrichtung ACT-ST für die Entgegennahme einer weiteren möglichen Anforderung freigegeben und zum anderen die zweite Steuereinrichtung STB-ST angelassen, indem die Kippstufe STßRUN gesetzt wird und damit der Fortschaltetakt T über das UND-Gatter U6 auf den Zähler STBCT einwirken kann. Beide Steuereinrichtungen können also gleichzeitig tätig werden, auch sind sie gleichartig aufgebaut, indem auch dem Zähler STBCT ein Decoder DECS nachgeschaltet ist, der die erforderlichen Steuersignale nacheinander an seinen Ausgängen wirksam werden läßt. Dabei besteht in einfacher Weise die Möglichkeit, die Abstände zwischen den einzelnen Signalen durch entsprechende Wahl der decodierenden Zählerstände zu variieren. The request triggered with the BYREQ flip-flop for the higher-level Processor control triggers a sequence of four signals, which in the decoder MP-DEC the control signals MCF except for the signal GO as the last control signal of the cycle are determined and are effective in the sequence already described with reference to FIG will. The control signal CL is derived from the two register control signals CLDA-DINR and CLDOUTR derived via the OR gate Of, so that by resetting the flip-flop ACTNRV the address contained in the first address memory ATICNR for invalid and instead by setting the flip-flop STKNRV in the second address memory STKNR accepted address is declared valid. This second address memory a decoder DES is in turn connected downstream of the respective responsible trunking bundle marked immediately With the following control signal SEM at the output of the decoder MP-DEC, on the one hand, the request fold level B YREQ is reset and the ENACT flip-flop and the SES flip-flop set When the first-mentioned flip-flop is set becomes the first control device ACT-ST for receiving a further possible The request is released and, on the other hand, the second control device STB-ST is left on, by setting the multivibrator STßRUN and thus the increment cycle T via the AND gate U6 can act on the counter STBCT. Both control devices can So be active at the same time, they are also structured in the same way, in that also the STBCT counter is followed by a DECS decoder that sends the required control signals can take effect one after the other at its outputs. It consists of a simple Way the possibility of the distances between the individual signals by appropriate Choice of decoding meter readings to vary.

Da im vorliegenden Falle das Signal RESTRLOCK zur Aufhebung der Belegung eines Kanalleitungsbüw dels erst erfolgen soll, wenn bereits die Adresse im zweiten Adressenspeicher STKNR infolge Zurücksetzen der Kippstufe STKNRVfür ungültig erklärt ist, wird mit Setzen der Kippstufe SSS die Markierung des belegten Kanalleitungsbündels in einen dritten Adressenspeicher LOCKNR übernommen, der dann im Nachhinein über das UND-Gatter U4 die zugehörige Kippstufe TRLOCK für das Signal RESLOCK freigibt. Since in the present case the signal RESTRLOCK to cancel the occupancy of a bundle of sewer lines should only take place when the address in the second Address memory STKNR declared invalid as a result of resetting the multivibrator STKNRV is, when the toggle stage SSS is set, the marking of the occupied trunking bundle is set taken over into a third address memory LOCKNR, which is then transferred afterwards the AND gate U4 enables the associated flip-flop TRLOCK for the signal RESLOCK.

Damit bei mehreren gleichzeitigen Anforderungen SRI verschiedener Kanalleitungsbündel der von der ersten Steuereinrichtung ACT-ST ausgelöste Übernahmeimpuls CLDEVR für das Steuerregister DEVR dieses nicht fälschlich beeinflußt, so lange die zweite Steuereinrichtung STB-ST noch wirksam ist, wird das Steuersignal gegebenenfalls verzögert, bis das Freigabesignal GO von der übergeordneten Prozessorsteuerung den Abschluß des Steuerzyklus kennzeichnet. Zu diesem Zweck ist eine weitere Kippstufe MPACT vorgesehen, die zu Beginn des Steuerzyklus mit dem Signal LDPARAM gesetzt und mit dem letzten Signal GO wieder zurückgesetzt wird. Diese Kippstufe beeinflußt zwei UND-Gatter U7 bis U8, deren Ausgänge über ein ODER-Gatter O 2 zusammengefaßt sind, in der Weise, daß bei gesetzter Kippstufe MPACT das Gatter U7 gesperrt ist und damit die Weiterleitung des Steuerimpulses der ersten Steuereinrichtung ACT-ST verhindert, und statt dessen über das UND-Gatter U8 das Signal GO als Steuerimpuls CLDEVR weitergeleitet wird. With several simultaneous requirements, SRI of different Channel line bundle the transfer pulse triggered by the first control device ACT-ST CLDEVR for the DEVR control register does not falsely affect this as long as it is the second control device STB-ST is still in effect, the control signal is possibly delayed until the release signal GO from the higher-level processor control the Indicates completion of the control cycle. For this purpose there is another flip-flop MPACT is provided, which is set at the beginning of the control cycle with the signal LDPARAM and is reset with the last signal GO. This tilting stage influenced two AND gates U7 to U8, the outputs of which are combined via an OR gate O 2 are, in such a way that when the flip-flop MPACT is set, the gate U7 is blocked and thus the forwarding of the control pulse of the first control device ACT-ST prevented, and instead via the AND gate U8 the signal GO as a control pulse CLDEVR is forwarded.

Fig 6 zeigt schließlich ein Ablaufdiagramm zu der Anordnung von F i g. 5, wobei nacheinander die Tätigkeitszyklen der verschiedenen Steuereinrichtungen dargestellt sind. In der obersten Zeile MP-ZYCsind jeweils die vier Steuersignale der übergeordneten Mikroprozessorsteuerung nacheinander aufgetragen. Finally, FIG. 6 shows a flow chart relating to the arrangement of FIG i g. 5, with the operating cycles of the various control devices in succession are shown. The top line MP-ZYC contains the four control signals the superordinate microprocessor control applied one after the other.

Als nächstes folgen die Arbeitszyklen der ersten Steuereinrichtung ACT-ST und der zweiten Steuereinrichtung STB-STsowie die Belegung dreier verschiedener Kanalleitungsbündel LOCI<-Tn bis LOCK-Tn + 2 entsprechend den Anforderungen SRn, SRn + 1 und SRn + 2 mit den entsprechenden Steuersignalen auf den Leitungsbündeln CIN und C 171 Weiterhin sind die Gültigkeitsphasen für die Adressen der einzelnen Kanalleitungsbündel in den einzelnen Adressenspeichern AKTNR, STKNR und LOCKNR angegeben.The work cycles of the first control device follow next ACT-ST and the second control device STB-ST as well as the assignment of three different ones Sewer line bundle LOCI <-Tn to LOCK-Tn + 2 according to the requirements SRn, SRn + 1 and SRn + 2 with the corresponding control signals on the trunk groups CIN and C 171 are also the validity phases for the addresses of the individual Channel bundle specified in the individual address memories AKTNR, STKNR and LOCKNR.

Mit jeder Anforderung, i B. SRn eines Kanalleitungsbündels wird ein Ablauf A durch die erste Steuereinrichtung ACT-ST eingeleitet, dem ein Steuersignalzyklus der übergeordneten Mikroprogrammsteuerung folgt, der mit Anlassen der zweiten Steuereinrichtung STB-ST schließlich den Ablauf B einleitet und gleichzeitig die erste Steuereinrichtung ACT-ST wieder freigibt. Beide Steuereinrichtungen können also gleichzeitig arbeiten mit der Folge, daß die Abläufe B, im vorliegenden Falle die Abläufe Bn, Bn + 1 und Bn + 2 lückenlos aufeinanderfolgen können. Der Zeichendurchsatz der Kanalsteuerung ist damit in erster Linie von der Dauer der Abläufe B durch die zweite Steuereinrichtung STB-STabhängig, was in erster Linie durch die Schnittstellenbedingungen an der Standardschnittstelle SSS bestimmt wird. Andererseits nehmen die Steuersignale der übergeordneten Mikroprogrammsteuerung das gemeinsame Leitungssystem D-BUS jeweils nur kurzfristig in Anspruch, so daß bei einer entsprechend leistungsfähigen Mikroprogrammsteuerung auch kürzere Abläufe B bewältigt werden können. With each request, e.g. SRn of a trunking trunk group, a Sequence A initiated by the first control device ACT-ST, to which a control signal cycle the superordinate microprogram control follows that when the second control device is started STB-ST finally initiates sequence B and at the same time the first control device ACT-ST releases again. Both control devices can therefore work at the same time with the result that the processes B, in the present case the processes Bn, Bn + 1 and Bn + 2 can follow one another without gaps. The character throughput of the channel control is thus primarily a function of the duration of processes B by the second control device STB-ST dependent, which is primarily due to the interface conditions at the standard interface SSS is determined. On the other hand, take the control signals from the superordinate microprogram controller the common D-BUS line system is only used for a short time, so that With a correspondingly powerful microprogram control, shorter processes are also possible B can be mastered.

Wie die im unteren Teil von F i g. 6 gezeigten Gültigkeitsphasen für die verschiedenen Adressenspeicher erkennen lassen, wird nicht wie bisher üblich, die Einstellung der einzelnen Auswahlschalter an der Schnittstelle 555 von einer einzigen Adresse in ihrer Gesamtheit gesteuert, sondern die Adressenzuständigkeiten sind unterteilt, so daß zwei verschiedene Kanalleitungsbündel gleichzeitig ankommend und abgehend bedient werden können. Like those in the lower part of FIG. 6 validity phases shown for the various address memories are not, as was usual up to now, the setting of the individual selection switches on the interface 555 from a single address is controlled in its entirety, but the address responsibilities are divided so that two different trunking bundles arrive at the same time and can be served outbound.

Insgesamt ergibt sich somit eine sehr leistungsfähige Kanalsteuerung mit hohem Zeichendurchsatz, der in Verbindung mit einem kanaleigenen Pufferspeicher B YMSTvorteilhaft genutzt werden kann. Overall, this results in a very powerful channel control with high character throughput, in connection with a channel's own buffer memory B YMST can be used advantageously.

Abschließend sei noch darauf hingewiesen, daß die Zugriffsmöglichkeit der übergeordneten Mikroprozessorsteuerung nicht allein auf die Übermittlung der Steuersignale für den Steuerungsablauf Cbeschränkt ist, sondern daß darüber hinaus in an sich bekannter Weise die einzelnen Register neben dem Pufferspeicher BYMST auch gezielt angesteuert werden können, um Daten und#Steuerparameter eingeben oder auslesen zu können, was insbesondere auch für Prüfzwecke notwendig ist. Finally, it should be noted that the access option the superordinate microprocessor control does not only focus on the transmission of the Control signals for the control sequence C is limited, but that beyond the individual registers next to the BYMST buffer memory in a manner known per se can also be specifically controlled to enter data and # control parameters or to be able to read out what is especially necessary for test purposes.

Claims

Claims: 1. Channel control (e.g. CHn) for multiplex channels an input / output unit (IOP) of a data processing system for the transmission of Character between peripheral units (PE) that can be controlled via the multiplex channel and the main memory (PMS) of the data processing system using Buffer memories, one of which (MMD) is the interface (551) to the main memory (PMS) and one (BYMST) of the channel control (CHn) is assigned, the exchange of the characters between the two buffers by the control (DVP-ST) of the Input / output unit (IOP) takes place during the exchange of characters between the peripheral Units (PE) and the channel's own buffer memory (BYMST) of the channel control (CHn) itself dependent on control signals from the controller (DVP-ST) of the input / output unit (IOP) takes place, characterized in that - that the channel control (CHn) two of each other independent control devices (AC7 «-ST and STB-ST), which successively control the traffic control from and to the connected peripheral units (PE), and two address memories (ATKNR and STKNR) for the selection of the respectively active channel line bundle (Ti), - that the - - a control device (ACT-ST) each - by a request (SRi) a peripheral unit (PE) is started and the traffic with the requesting peripheral unit based on the derived from the active trunking bundle (Ti) and handles the address cached in the first address memory (ATKNR), until the address of the peripheral unit and the first character are sent, - that after forwarding the request from the active peripheral unit to the controller (DVP-ST) of the input / output unit (IOP) from this a sequence of a fixed control cycle forming control signals (LDPARAM, CLDA DINR / CLDOUTR, SEM, GO) is provided, the buffer memory (BYMST) of the channel control (CHn) for recording or

Set output of a character, the characters in register (DINR resp. DOUTR) and the address of the associated trunking bundle (Ti) from (STIC! \ TR) and the second control device (5TB-ST) with simultaneous release of the first Start the control device (ACT-ST) for a new request, and - that the second Control device (STB-ST) based on the stored in the second address memory (STKNR) Channel address the character transfer if necessary with simultaneous sending of the in the output register (DOUTR) is acknowledged and after bridging the transmission time triggers the release of the occupied channel bundle.

2. Channel control according to claim 1, characterized in that the both control devices (ACT-ST STB-ST) each have a counter 6ACUT or STBCT) whose outputs one after the other of the required control signals in each case deliver a fixed sequence.

3. Channel control according to claim 2, characterized in that the Counters (ACTCT, STBCT) are binary counters with a decoder (DECA or DECS) is connected.

4. Channel control according to one of claims 1 to 3, characterized in that that the request lines (SRi) of the individual channel line bundle (Ti) through a priority control device (PRIO) monitors the presence of a request which, if there are several simultaneous requests, give priority to one of them and supplies the address of the associated trunking bundle that is available with the start of the first control device (ACT-ST) transferred to the first address memory (ATKNR) will.

5. Channel control according to one of claims 1 to 4, characterized in that that after sending out a request acknowledgment (ACT) from the peripheral unit (PE) sent device address via the data input register (DINR) to a control register (DEVR) of the buffer memory (BYMST) of the channel control is forwarded that the Transfer pulse (CLDINR) for the data input register (DINR) in each case of the first control device (ACT-ST) and the transfer pulse (CLDEVR) for the control register (DEVR) is only supplied by this facility if not the control cycle for the control signals supplied by the controller (DVP-ST) of the input / output unit (IOP) runs, which is monitored with a flip-flop (MPACT) with the first control signal (LDPARAM) of the control cycle and again with the last control signal (GO) is reset and that the transfer pulse is activated while the control cycle is running (MPACT set) (CLDEVR) for the control register (DEVR) from the last control signal (GO) of the control cycle is derived.

6. Channel control according to one of claims 1 to 5, characterized in that that the control (DVP-ST) of the input / output unit (IOP) is a microprocessor that Both buffer stores (MMD, BYMST) are connected to the line system (D-BUS) of the processor are and are connected to one another via this and that the control signals the control cycle for the channel controls (CH 1 to CHn) sub-functions of the microprogram for the processor that coordinates via the channel requests (BYREQ) will.

7. Channel control according to one of the claims 1 to 6, characterized characterized in that in the case of one over the validity period in the second address memory (STKNR) stored address in addition to permanent occupancy of a upon request (ski) occupied channel line bundle (TiJ from the second address memory (STKNR) derived sewer line bundle marking (Ti-AD) each with one when starting the second control device (STB-ST) triggered control signal (555) in a third Address memory (LOCKNR) is buffered so that the allocation is independent can be canceled again by the second address memory (STKNR) (with RESLOCK).