DE2631285A1 - Static memory element with negative differential resistor - has high ohmic substrate with source, drain and emitter regions and gate and terminal electrodes with connections to bit and word lines - Google Patents

Static memory element with negative differential resistor - has high ohmic substrate with source, drain and emitter regions and gate and terminal electrodes with connections to bit and word lines

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DE2631285A1 DE19762631285 DE2631285A DE2631285A1 DE 2631285 A1 DE2631285 A1 DE 2631285A1 DE 19762631285 DE19762631285 DE 19762631285 DE 2631285 A DE2631285 A DE 2631285A DE 2631285 A1 DE2631285 A1 DE 2631285A1
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Abstract

The static memory element consists of a number of components all mounted on the same substrate. In one embodiment, a high ohmic substrate, with a resistivity of 20 omega/cm and a charge camping concentration of about 8.1014 cm-3. Above the substrate is a highly doped surface region (40) into which is embedded a drain region (17), a source region (18) and a collector region (21). Between the sources and drain is an insulating film (19) typically of SiO2, on which is mounted a gate-electrode (11) interconnected with another electrode (22) over the collector region. Other electrodes (12, 43) are on top of the drain and source regions. The first pair of regions and their electrodes form an MOS transistor and the second pair a bipolar transistor and have appropriate connections to the bit and word lines.

Description

Statisches Speicherelement, Die Erfindung bezieht sich auf ein statisches Speicherelement nach dem Oberbegriff des Patentanspruches 1. Static storage element, the invention relates to a static storage element Storage element according to the preamble of claim 1.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein statisches Speicherelement anzugeben, das nur mit einem einfachen NOS-Prozeß und einer zusätzlichen ganzflächigen Implantation realisierbar ist. The object of the present invention is to provide a static Specify a storage element that can only be used with a simple NOS process and an additional full-area implantation is feasible.

Diese Aufgabe wird durch ein wie eingangs bereits erwähntes statisches Speicherelement gelöst, das durch die in dem kennzeichnenden Teil des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist. This task is carried out by a static one, as already mentioned at the beginning Memory element solved by the in the characterizing part of claim 1 is marked.

Der wesentliche Vorteil des erfindungsgemäßen Speicherelementes besteht darin, daß es im wesentlichen nur aus einem Transistor und einem Auswahltransistor besteht, da der bipolare Transistor durch den Abstand zweier Diffusionsgebiete gegeben ist. The main advantage of the memory element according to the invention consists in that it consists essentially only of a transistor and a selection transistor exists because the bipolar transistor is given by the distance between two diffusion regions is.

Ein weiterer Vorteil der Erfindung besteht darin, daß nur in einem logischen Zustand Leistung verbraucht wird. Another advantage of the invention is that only in one logical state power is consumed.

Vorteilhafterweise kann bei einer entsprechenden Ansteuerung ein großer Auslesehub erreicht werden. With a corresponding control, a large readout stroke can be achieved.

Im folgenden wird die Erfindung anhand der Figuren und der Beschreibung näher erläutert. In the following the invention with reference to the figures and the description explained in more detail.

Die Fig. 1 zeigt das Schaltbild eines erfindungsgemäßen statischen Speicherelementes.Fig. 1 shows the circuit diagram of a static according to the invention Storage element.

Die Fig. 2 zeigt in schematischer Darstellung einen Querschnitt durch den negativen Widerstand des Speicherelementes nach der Fig. 1.Fig. 2 shows a schematic representation of a cross section through the negative resistance of the memory element according to FIG. 1.

Die Fig. 3 zeigt in schematischer Darstellung das Schaltbild eines weiteren erfindungsgemäßen statischen Speicherelementes.Fig. 3 shows a schematic representation of the circuit diagram of a further static memory element according to the invention.

Die Fig. 4 zeigt die Kennlinien eines erfindungsgemäßen Speicherelementes.4 shows the characteristics of a memory element according to the invention.

Die Fig. 5 zeigt in schematischer Darstellung einen Querschnitt durch das Speicherelement nach der Fig. 1.5 shows a schematic representation of a cross section through the memory element according to FIG. 1.

Die Fig. 6 zeigt das Layout eines erfindungsgemäßen Speicherelementes nach der Fig. 1.6 shows the layout of a memory element according to the invention according to FIG. 1.

Wie aus der Fig. 1 ersichtlich ist, besteht das erfindungsgemäße Speicherelement im wesentlichen aus einem spannungsgesteuerten negativen differentiellen Widerstand 5, einem Lastelement 7 und einem Auswahltransistor 6. Der negative Widerstand 5 besteht aus einem NOS-Transistor 1, einem bipolaren Transistor 2, einem pn-Ubergang 42 und Widerständen 3 und 41, die in der aus der Fig. 1 ersichtlichen Weise zusammengeschaltet sind. Zwischen den Punkten i4 und 16 wird der spannungsgesteuerte negative differentielle Widerstand gemessen.As can be seen from FIG. 1, there is the memory element according to the invention essentially a voltage controlled negative differential resistance 5, a load element 7 and a selection transistor 6. The negative resistor 5 consists of an NOS transistor 1, a bipolar transistor 2, a pn junction 42 and resistors 3 and 41, which are interconnected in the manner shown in FIG are. Between points i4 and 16 the voltage controlled negative becomes differential Resistance measured.

Mit dem Punkt 14 ist der Drainanschluß 12 des MOS-Transistors 1 verbunden. Der Sourceanschluß 13 des NOS-Transistors t ist mit dem Anschluß 16, desse Potential etwa dem Potential am Anschluß 24 entspricht, verbundene Das Gate des MOS-Transistors 1 ist Ueber einen Widerstand 3, der zu diesem Zweck zwischen den Gateanschluß 11 des MOS-Transistors 1 und einem Anschluß 31 angeordnet ist, ansteuerbar. Der Gateanschluß 11 des MOS-Transistors 1 ist über den Kollektor-Emitter-Kreis des btpoMren Transistors 2 mit dem Anschluß 16 verbunden. Der Basisanschluß des bipolaren Transistors 2 ist über eine Diode 42 mit dem Punkt 14 verbunden. Die Basis 25 des bipolaren Transistors 2 ist über den Widerstand 41, der einerseits mit der Basis 25 des bipolaren Transistors 2 und andererseits mit dem Anschluß 24 verbunden ist, steuerbar..The drain connection 12 of the MOS transistor 1 is connected to the point 14. The source connection 13 of the NOS transistor t is connected to the connection 16, whose potential corresponds approximately to the potential at terminal 24, connected the gate of the MOS transistor 1 is via a resistor 3, which for this purpose is connected between the gate terminal 11 of the MOS transistor 1 and a terminal 31 is arranged, controllable. The gate terminal 11 of the MOS transistor 1 is via the collector-emitter circuit of the btpoMren transistor 2 connected to terminal 16. The basic connection of the bipolar Transistor 2 is connected to point 14 via a diode 42. The base 25 of the bipolar transistor 2 is across the resistor 41, the one hand to the base 25 of the bipolar transistor 2 and on the other hand is connected to the terminal 24, controllable ..

In der Fig. 2 ist ein Querschnitt durch den negativen Widerstand 5 dargestellt. Dieser ist auf einem halbleitenden Substrat, vorzugsweise auf einem Siliziumsubstrat 4 aufgebaut. Beispielsweise handelt es sich bei diesem Siliziumsubstrat 4 um ein hochohmiges Grundmaterial der Dotierung p P 8 . 1014cm 3. An der Oberfläche des Substrates 4 wird vorzugsweise mittels eines Ioneimplantationsschrittes, beispielsweise durch das Eindringen von Borionen, die p-Dotierung im Bereich 40, beispielsweise auf p - 5 . 1016cm 3 erhöht. Mittels eines Diffusionsprozesses werden nun die n-dotierten Wannen 17, 18 und 21 in das Substrat 4 und in den Bereich 40 eingebracht. Dabei dient das Diffusionsgebiet 17 als Draingebiet des MOS-Transistors 1. An der Oberfläche dieses Draingebietes ist eine Drainelektrode 12, die mit dem Punkt 14 verbunden ist, angeordnet. Das Sourcegebiet 18 des MOS-Transistors 1 ist durch einen Abstand von dem Draingebiet 17, der die Kanalzone bildet, entfernt. Oberhalb der Kanalzone des MOS-Transistors 1 ist durch eine elektrisch isolierende Schicht 19, bei der es sich vorzugsweise um eine SiO2-Schicht handelt, dpe Gateelektrode 11 des MOS-Transistors 1 angeordnet.2 shows a cross section through the negative resistor 5 shown. This is on a semiconducting substrate, preferably on one Silicon substrate 4 constructed. For example, it is this silicon substrate 4 around a high-resistance base material of the doping p P 8. 1014cm 3. On the surface of the substrate 4 is preferably by means of an ion implantation step, for example by the penetration of boron ions, the p-doping in the area 40, for example on p - 5. 1016cm 3 increased. The n-doped Troughs 17, 18 and 21 are introduced into substrate 4 and into region 40. Included the diffusion region 17 serves as the drain region of the MOS transistor 1. On the surface this drain area is a drain electrode 12, which is connected to point 14 is arranged. The source region 18 of the MOS transistor 1 is separated by a distance from the drain region 17 which forms the channel zone. Above the canal zone of the MOS transistor 1 is through an electrically insulating layer 19 in which it is preferably a SiO2 layer, the gate electrode 11 of the MOS transistor 1 arranged.

Das Sourcegebiet 18 des MOS-Transistors 1 dient gleichzeitig als Emittergebiet des bipolaren npn-Transistors 2. Das Diffusionsgebiet 21 dient als KdILektorgebiet des bipolaren npn-Transistors 2. Es ist mit einer Elektrode 22 versehen, die über eine Verbindung 15 mit der Gateelektrode 11 des MOS-Transistors 1 elektrisch in Verbindung steht. Zwischen dem Kollektorgebiet 21 und dem Emittergebiet 18 bzw. dem Sourcegebiet befindet sich die Basis 25 des bipolaren npn-Transistors. Mit der Kollektorelektrode 22 ist der im Zusammenhang mit der Fig. 1 bereits beschriebene Widerstand 3 verbunden. Das Substrat 4 weist eine Elektrode 23 mit einem Anschluß 24 auf. Zwischen dieser Elektrode 23 und der Basis 25 des bipolaren npn-Transistors 2 befindet sich der Widerstand 41 (Fig. 1), der durch das hochohmige p-Substrat gebildet wird. Die in der Fig. 1 dargestellte Diode 42 wird durch den pn-Übergang zwischen den Bereichen 40 und 4 und dem Draingebiet 17 des MOS-Transistors 1 gebildet.The source region 18 of the MOS transistor 1 also serves as an emitter region of the bipolar npn transistor 2. The diffusion region 21 serves as a Kdi detector region of the bipolar npn transistor 2. It is provided with an electrode 22, which over a connection 15 to the gate electrode 11 of the MOS transistor 1 electrically in Connection. Between the collector region 21 and the emitter region 18 or the source region is the base 25 of the bipolar npn transistor. With the Collector electrode 22 is that already described in connection with FIG. 1 Resistor 3 connected. The substrate 4 has an electrode 23 with a terminal 24 on. Between this electrode 23 and the base 25 of the bipolar npn transistor 2 is the resistor 41 (Fig. 1), which is through the high-resistance p-substrate is formed. The diode 42 shown in Fig. 1 is through the pn junction between areas 40 and 4 and the drain region 17 of the MOS transistor 1 formed.

Im folgenden soll die Funktion des negativen Widerstandes im Zusammenhang mit der Fig. 4.erläutert werden. An dem Anschluß 31 liegt die Spannung UG, an dem Anschluß 24 die Spannung Usub und an dem Anschluß 14 die Spannung UD an. Vom Anschluß 14 zum Anschluß 16 fließt der Strom ID. In der Fig. 4 ist eine ID-UD-Kennlinie für eine vorgegebene Substratspannung von beispielsweise +0,23 V und für eine vorgegebene Gatespannung von beispielsweise 4 V dargestellt. Bis zu einer bestimmten Drainspannung UD< UBD, die vonder Dotierung des Siliziums in den Bereich 40 abhängt, verhält sich die Anordnung wie ein normaler MOS-Transistor, an dessen Gate die Spannung UG liegt.The following is the function of the negative resistance in context can be explained with FIG. 4. At the terminal 31 is the voltage UG, at which Terminal 24 the voltage Usub and at terminal 14 the voltage UD. From the connection 14 to terminal 16, the current ID flows. In Fig. 4 is an ID-UD characteristic for a specified substrate voltage of, for example, +0.23 V and for a specified Gate voltage of 4 V, for example, is shown. Up to a certain drain voltage UD <UBD, which depends on the doping of the silicon in the region 40, behaves the arrangement is like a normal MOS transistor, at the gate of which the voltage Basement is located.

Dieser Bereich entspricht in dem Kennlinienfeld der Fig. 4 dem dort mit A bezeichneten Bereich. Ab einer Drainspannung von UD#UBD (Bereich B in der Fig. 4), bildet sich zwischen dem Draingebiet 17 und dem Substrat 4 ein Strompfad, der beispielsweise durch einen Lawinendurchbruch an dem Draingebiet erzeugt wird. Durch den Spannungsabfall im hochohmigen Substrat, d.h. am Widerstand 41 erhöht sich das Potential in der Umgebung der Schaltanordnung. Das diffundierte Sourcegebiet 18 beginnt Minoritätsladungsträger, d.h. Elektronen, zu inJizieren, die von dem Kollektorgebiet eingefangen werden und über den Widerstand 3 an die mit dem Anschluß 31 verbundene Spannungsquelle abgeführt werden. Auf diese Weise wird das Potential an der Elektrode 11 abgesenkt und der MOS-Transistor gesperrt.In the family of characteristics in FIG. 4, this area corresponds to that there area marked with A. From a drain voltage of UD # UBD (area B in the 4), a current path is formed between the drain region 17 and the substrate 4, which is generated, for example, by an avalanche breakthrough in the drainage area. Increased by the voltage drop in the high-resistance substrate, i.e. at resistor 41 the potential in the vicinity of the switching arrangement. The diffused source area 18 begins to inject minority charge carriers, i.e. electrons, generated by the Collector area are captured and via the resistor 3 to the terminal 31 connected voltage source can be dissipated. This way the potential becomes lowered at the electrode 11 and the MOS transistor blocked.

Durch Anschalten eines Lastelementes 7 und eines Auswahltransistors 6 an den oben näher beschriebenen negativen Widerstand 5 gelangt man zu dem erfindungsgemäßen statischen Speicherelement (Fig. 1). Der Auswahltransistors 6, bei dem es sich vorzugsweise um einen MOS-Transistors handelt, ist einerseits mit dem Punkt 14 des negativen Widerstandes 5 und andererseits mit einer Bitleitung 62 verbunden. Die Gateelektrode des Auswahltransistors 6 ist mit einer Wortleitung 61 verbunden. Das Lastelement 7, das einerseits mit dem Punkt 14 verbunden ist, ist andererseits vorteflhafterweise mit dem Anschluß 31 und somit mit der Spannung UDD verbunden. Wie aus der Fig. 4 hervorgeht, ergibt sich für das Lastelement die Kennlinie K7. Diese Kennlinie K7 schneidet die bereits beschriebene Kennlinie K5 des negativen Widerstandes in den Punkten S1 Punkt L und S2. Dabei stellen die Punkte S1 und S2 stabile Zustände und der Punkt L einen labilen Zustand dar.By switching on a load element 7 and a selection transistor 6 to the negative resistor 5 described in more detail above, one arrives at the one according to the invention static storage element (Fig. 1). The selection transistor 6, which is preferably is a MOS transistor is on the one hand with the point 14 of the negative Resistor 5 and on the other hand connected to a bit line 62. The gate electrode of the selection transistor 6 is connected to a word line 61. The load element 7, which is connected to point 14 on the one hand, is advantageous on the other hand connected to the terminal 31 and thus to the voltage UDD. As from FIG. 4 is shown, the characteristic curve K7 results for the load element. This characteristic curve K7 intersects the K5 characteristic already described negative resistance in points S1, point L and S2. The points S1 and S2 represent stable states and the point L represents an unstable state.

Wie in der Fig. 3 dargestellt, kann die Bitleitung 62 auch über einen Auswahltransistors 63 mit dem Punkt 11 verbunden sein. Dabei wird dann der Auswahltransistor 63 über die Wortleitung 64 angesteuert. Einzelheiten der Fig. 3 die bereits im Zusammenhang mit der Fig. 1 beschrieben wurden, tragen die entsprechenden Bezugszeichen.As shown in FIG. 3, the bit line 62 can also have a Selection transistor 63 must be connected to point 11. The selection transistor then becomes 63 controlled via word line 64. Details of Fig. 3 already in context with the Fig. 1 have been described have the corresponding reference numerals.

Das erfindungsgemäße Speicherelement nach der Fig. 1 wird dadurch ausgewählt, daß an die Wortleitung 61 ein Potential angelegt wird, welches den Auswahltransistor 6 öffnet. Überdie Bitleitung 62 wird ein der einzuschreibenden Information entsprechendes Potential angelegt, das das Speicherelement entweder in den stabilen Punkt S1 oder in den stabilen Punkt S2 setzt. Beim Auslesen wird der Auswahltransitor 6 wieder über die Wortleitung 61 in den leitenden Zustand geschaltet. Durch eine mit der Bitleitung 62 verbundene Regenerierschaltung 8 wird dann das an dem Punkt 14 anliegende Potential bewertet oder der Zustand der Leitfähigkeit des Transistors 1 bewertet.The memory element according to the invention according to FIG. 1 is thereby selected that a potential is applied to the word line 61, which the selection transistor 6 opens. The information to be written is transmitted via the bit line 62 Potential applied, which the storage element either in the stable point S1 or in the stable point S2. When reading out, the selection transistor 6 is again switched to the conductive state via the word line 61. By one with the The regeneration circuit 8 connected to bit line 62 then becomes the one present at point 14 Evaluated potential or evaluated the state of conductivity of transistor 1.

Vorteilhafterweise handelt es sich bei dem Widerstand 3 und bei dem Lastelement 7 ebenfalls um MOS-Transistoren vom Anreicherungstyp oder vom Verarmungstyp oder um implantierte Widerstände. In Verbindung mit dem oben angegebenen Beispiel für den Aufbau des negativen Widerstandes werden vorzugsweise n-Kanal-MOS-Transistoren vom Anre icherungstyp verwendet. In diesem Fall ist jeweils die Gateelektrode dieser Transistoren mit dem Drainanschluß verbunden. Bei der Verwendung von Transistoren vom Verarmungstyp ist die Gateelektrode mit dem Source-Anschluß verbunden. In der Fig. 5 ist der Querschnitt durch eine aus dem negativen Widerstand 5, dem Lastelement 7 und dem Auswahltransistor 6 bestehendes Speicherelement dargestellt. Dabei handelt es sich bei dem Widerstand 3 und dem Lastelement 7 um Feldeffekttransistoren vom Anreicherungstyp. Einzelheiten der Fig. 5, die bereits im Zusammenhang mit den Fig. 1 und 2 beschrieben wurden, tragen die entsprechenden Bezugszeichen.Advantageously, it is the resistor 3 and the Load element 7 also includes MOS transistors of the enhancement type or the depletion type or implanted resistors. In connection with the example given above n-channel MOS transistors are preferably used to build up the negative resistance used by the enrichment type. In this case, this is the gate electrode in each case Transistors connected to the drain terminal. When using transistors of the depletion type, the gate electrode is connected to the source terminal. In the Fig. 5 is the cross section through one of the negative resistor 5, the load element 7 and the selection transistor 6 existing memory element is shown. It acts the resistor 3 and the load element 7 are field effect transistors from Enrichment type. Details of FIG. 5, which have already been mentioned in connection with FIGS. 1 and 2 have been given the corresponding reference numerals.

Als Lastelementekönnen auch implantierte Widerstandsbahnen dienen.Implanted resistance tracks can also serve as load elements.

Das Potential am Anschluß 16 (Fig. 1) wird vorteilhafterweise so gewählt, das es etwa dem Substratpotential entspricht, das z.B. -5 V betragen kann. Die peripheren Schaltungen behalten dann ihre Eigenschaften bei, wobei auch sichergestellt ist, daß das Potential an dem Anschluß 16 und dem Punkt 25 etwa gleich ist.The potential at connection 16 (Fig. 1) is advantageously chosen so that that it corresponds roughly to the substrate potential, which can be -5 V, for example. The peripheral Circuits then retain their properties, whereby it is also ensured that the potential at terminal 16 and point 25 is approximately the same.

Die Fig. 6 zeigt eine Aufsicht auf die Anordnung nach der Fig.FIG. 6 shows a plan view of the arrangement according to FIG.

5. Einzelheiten der Fig. 6, die bereits im Zusammenhang mit der Fig. 5 beschrieben#wurden, tragen die entsprechenden Bezugszeichen. In der Fig. 6 ist der in der Fig. 5 dargestellte Schnitt eingetragen. Wie' aus der Fig. 5 hervorgeht, sind die Feldeffekttransistoren, die den Widerstand 3 und das Lastelement 7 bilden, ebenfalls in der Schicht 40 und in dem Substrat 4 aufgebaut.5. Details of FIG. 6, which were already used in connection with FIG. 5 # have been given the corresponding reference numerals. In Fig. 6 is the section shown in FIG. 5 entered. As can be seen from FIG. 5, are the field effect transistors that form the resistor 3 and the load element 7, also built up in the layer 40 and in the substrate 4.

Die Fig. 6 zeigt das Layout des Speicherelementes nach der Fig. 5. Anstelle der Widerstände 3 und 7 sind Transistoren vom Verarmungstyp. verwendet. Vorteilhafterweise ist das Speicherelement nach der Fig. 6 in einer Al-Gate-Technologie mit selbstjustierenden Gates aufgebaut. Es bedeuten schraffierte Flächen Diffusionsgebiete, strichliert umrandete Flächen Aluminium-Leiterbahnen bzw. Elektroden, mit durchgehenden Linien umrandete Flächen Gateoxidschichten und Flächen mit Diagonalen Kontaktlochätzungen. Die.strich-punktiert umrandetenGebiete stellen Dünnoxidbereiche dar.FIG. 6 shows the layout of the memory element according to FIG. 5. Instead of resistors 3 and 7, transistors are of the depletion type. used. The memory element according to FIG. 6 is advantageously made of Al gate technology built with self-adjusting gates. Hatched areas mean diffusion areas, Dashed-out bordered areas of aluminum conductor tracks or electrodes, with continuous Lines bordered areas of gate oxide layers and areas with diagonal contact hole etchings. The areas outlined by dash-dotted lines represent thin oxide areas.

9 Patentansprüche 6 Figuren L e e r e i t e9 claims 6 figures E n g e r i t e

Claims (9)

P a t e n t a n 5 1>pr. che Spannungsgesteuerter negativer differentieller Widerstand, dadurch g e k e n n z e i c h n e t , daß ein hochohmiges halbleitendes Substrat (4) vorgesehen ist, auf dessen Oberfläche ein gegenüber dem Substrat hochdotierter Bereich (40) angeordnet ist, der in der gleichen Weise aber höher dotiert ist als das Substrat (4), daß an der Oberfläche des Bereiches (40) entgegengesetzt zu diesem Bereich dotierte Wannen (17, 18,21, 62, 31, 71) vorgesehen sind, die durch den Bereich (40) hindurchgreifen, daß eine Wanne (17) den Drainbereich und eine Wanne (18) den Sourcebereich eines MOS-Transistors (1) darstellen, wobei zwischen dem Drainbereich und dem Sourcebereich die Kanalzone des MOS-Transistors (1) angeordnet ist, daß oberhalb dieser Kanalzone durch eine elektrisch isolierende Schicht (19) von dem Bereich (40) getrennt die Gateelektrode (11) des MOS-Transistors (1) vorgesehen ist, daß der Drainbereich (17) über eine Drainelektrode (12) mit einem Knoten (14) in Verbindung steht und daß der Sourcebereich (18) über eine Sourceelektrode (13) mit einem Anschluß (16) in Verbindung steht, daß der Sourcebereich (18) des MOS-Transistors (1) gleichzeitig den Emitterbereich des bipolaren Transistors (2) darstellt, daß der Bereich (21) den Kollektorbereich dieses bipolaren Transistors darstellt, wobei der Bereich (21) durch den Basisbereich (25) von dem Emitterbereich (18) entfernt ist, daß der Bereich (21) mit einer Elektrode (22) versehen ist, die über eine Leiterbahn (15) mit der Gateelektrode (11) des MOS-Transistors (1) in Verbindung steht, daß die Elektrode (22) über einen Widerstand (3) mit einem Anschluß (31) verbunden ist, daß das Substrat (4) eine Elektrode (23) mit einem Substratanschluß (24) aufweist, daß ein Auswahltransistors 6 63) und ein Lastelement (7) vorgesehen sind, daß das Lastelement (7) einerseits mit dem Drainbereich (17) des Transistors (1) und andererseits mit einem Versorgungsspannungsanschluß (31) zuzu)verbunden ist, daß der Auswahltransiior (6, 63) einerseits mit dem Punkt (14) und andererseits mit einer Bitleitung (62) oder-einerseits mit dem Punkt (11) und andererseits mit der Bitleitung (62) verbunden ist, und daß mit der Gateelektrode des Auswahltransistors (6, 63) eine Wortleitung (61, 64) verbunden ist. P a t e n t a n 5 1> pr. che voltage controlled negative differential Resistance, by the fact that a high-resistance semiconducting Substrate (4) is provided, on the surface of which is a highly doped compared to the substrate Area (40) is arranged, which is doped in the same way but more highly than the substrate (4) that on the surface of the area (40) opposite to this Area doped wells (17, 18, 21, 62, 31, 71) are provided through the area (40) reach through that a trough (17) the drain area and a trough (18) the Represent the source region of a MOS transistor (1), with between the drain region and the channel region of the MOS transistor (1) is arranged in the source region in that above this channel zone by an electrically insulating layer (19) of the Area (40) provided separately the gate electrode (11) of the MOS transistor (1) is that the drain region (17) has a drain electrode (12) with a node (14) is in connection and that the source region (18) via a source electrode (13) is connected to a terminal (16) that the source region (18) of the MOS transistor (1) at the same time represents the emitter region of the bipolar transistor (2) that the area (21) represents the collector area of this bipolar transistor, where the region (21) is removed from the emitter region (18) by the base region (25) is that the area (21) is provided with an electrode (22) which is over a conductor track (15) is connected to the gate electrode (11) of the MOS transistor (1) that the electrode (22) is connected to a terminal (31) via a resistor (3), that the substrate (4) has an electrode (23) with a substrate connection (24), that a selection transistor 6 63) and a load element (7) are provided that the Load element (7) on the one hand with the drain region (17) of the transistor (1) and on the other hand is connected to a supply voltage connection (31) zuzu) that the selection transistor (6, 63) on the one hand with the point (14) and on the other hand with a bit line (62) or-connected on the one hand to the point (11) and on the other hand to the bit line (62) is, and that with the gate electrode of the selection transistor (6, 63) is a word line (61, 64) is connected. 2. Negativer Widerstand nach Anspruch 1, dadurch g e k e n n -z e i c h n e t , daß das Substrat (4) eLi-hochohmiges p-(n)-leitendes Substrat ist, daß der Bereich (40) ein pt(n+ )-leitender Bereich ist und daß der Drainberech (17), der Sourcebereich (18) Und der Kollektorbereich (21) n+- (p+)-diffundierte Wannen sind.2. Negative resistance according to claim 1, characterized in that g e k e n n -z e i c h n e t that the substrate (4) is an eLi high-resistance p- (n) -conductive substrate, that the area (40) is a pt (n +) -conducting area and that the drain area (17), the source region (18) and the collector region (21) n + - (p +) - diffused wells are. 3. Negativer Widerstand nach Anspruch 1 oder 2, dadurch g e -k e n n z e i c h n e t , daß das hochohmige Substrat (4) ein 20 # cm-Substrat mit einer Ladungsträgerkonzentration von etwa 8 . 10 cm ist.3. Negative resistance according to claim 1 or 2, characterized in that g e -k e n It should be noted that the high-resistance substrate (4) is a 20 # cm substrate with a Carrier concentration of about 8. 10 cm. 4. Negativer Widerstand nach einem der Ansprüche 1 bis 3, dadurch g e k e n n z e i c h n e t , daß16er Bereich (40) eine Ladungsträgerkonzentration von 5 . 10 cm 5 aufweist.4. Negative resistance according to one of claims 1 to 3, characterized It is not noted that the 16 region (40) has a charge carrier concentration of 5 . 10 cm 5. 5. Negativer Widerstand nach einem der Ansprüche 1 bis 4, dadurch g e k e n n z e i c h n e t , daß der hochdotierte Bereich (40) durch Ionenimplantation, durch Diffusion oder durch Aufgringen einer hochdotierten Epitaxie-Schicht hergestellt- ist.5. Negative resistance according to one of claims 1 to 4, characterized it is not noted that the highly doped area (40) is by ion implantation, produced by diffusion or by applying a highly doped epitaxial layer- is. 6. Negativer Widerstand nach Anspruch 5, dadurch g e k e n n -z e i c h n e t , daß der Bereich (40) mittels eines Ionenimplantationsschrittes durch Einbringen von Bor (Phosphor) hergestellt ist.6. Negative resistance according to claim 5, characterized in that g e k e n n -z e i c h n e t that the region (40) is carried out by means of an ion implantation step Introducing boron (phosphorus) is made. 7. Negativer Widerstand nach einem der Ansprüche 1 bis 6, dadurch g e k e n n z e i c h n e t , daß das Lastelement (7) ein MOS-Feldeffekttransistor vom Anreicherungstyp ist, wobei der Gateanschluß (72) dieses Transistors mit dem Drainanschluß verbunden ist.7. Negative resistance according to one of claims 1 to 6, characterized it is noted that the load element (7) is a MOS field effect transistor is of the enhancement type, the gate terminal (72) of this transistor with the Drain connection is connected. 8. Negativer Widerstand nach einem der Ansprüche 1 bis 6, dadurch g e k e n nz e i c h n e t , daß das Lastelement (7) ein MOS-Feldeffekttransistor vom Verarmungstyp ist, wobei der Gateanschluß (72) dieses Transistors mit dem Sourceanschluß verbunden ist, und wobei der Kanalbereich gegendotiert ist.8. Negative resistance according to one of claims 1 to 6, characterized G e k e n nz e i c h n e t that the load element (7) is a MOS field effect transistor of the depletion type, the gate terminal (72) of this transistor being connected to the source terminal is connected, and wherein the channel region is counter-doped. 9. Negativer Widerstand nach einem der Ansprüche 1 bis 6, dadurch g e k e n n z e i c h n e t , daß die Lasteleme#te aus implant rten Widerstand~tXp4gB 1?##9. Negative resistance according to one of claims 1 to 6, characterized it is not noted that the load elements consist of an implanted resistor ~ tXp4gB 1?##
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Publication number Priority date Publication date Assignee Title
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