DE2628280A1

DE2628280A1 - Camera exposure control circuitry - has feed back path within output control circuit for analogue data storage facility

Info

Publication number: DE2628280A1
Application number: DE19762628280
Authority: DE
Inventors: Fumio Ito; Tadashi Ito; Masaharu Kawamura; Hiroyashu Murakami; Nobuaki Sakurada; Nobuhiko Shinoda
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1975-06-24
Filing date: 1976-06-24
Publication date: 1977-01-13
Also published as: JPS522730A; DE2628280C2

Abstract

The exposure control circuit for a photographic camera controls the calculating processes in a sequential manner suitable for highly integrated circuitry construction. A calculating process status signal is applied to a signal produced by a light control device to regulate the output status of a course setting control circuit i.e. the final combination of aperture value and shutter setting. A feed-back path is provided between input and output terminals of the course setting control circuit for storage of analogue data for greater accuracy and stability. The control circuit output signal is matched with the signal from the exposure control device.

Description

Belichtungssteuerschaltung für eine Kamera Die Erfindung bezieht sich auf eine Belichtungssteuereinrichtung, insbesondere für die Steuerung sowohl des Belichtungsvorgangs als auch der Belichtungssteuerbewegung mit Hilfe einer digitalen Rechenschaltung und einer Ablaufsteuerschaltung. Exposure control circuit for a camera The invention relates relying on an exposure control device, especially for controlling both the exposure process as well as the exposure control movement with the help of a digital Arithmetic circuit and a sequence control circuit.

Bisher waren eine Belichtungsrechenschaltung, die eine Belichtungsrechenoperation mit Hilfe einer digitalen Rechenschaltung durchführt, und eine Belichtungsbewegungs-oder Belichtungseinstellungs-Steuerschaltung bekannt, die die Belichtungssteuereinstellung -oder Bewegung mittels einer Folgesteuerschaltung durchführt, wobei die Belichtungssteuereinstellung in der Weise in kleinste Einheiten oder Stufen aufgeteilt ist, daß die Belichtungssteuereinstellung in zeitlicher Reihenfolge durch Vorrücken eines Klinken-oder Schrittschalters in Übereinstimmung mit den genannten Schritten gesteuert wird, so daß es dabei notwendig ist, daß an den Schrittschalter Signale abgegeben werden, deren Anzahl mit derjenigen der den Steuereinstellungen entsprechenden Schritte übereinstimmt. Heretofore, there has been an exposure calculation circuit that uses an exposure calculation operation with the help of a digital arithmetic circuit, and an exposure movement or Exposure setting control circuit known that the exposure control setting -or performs movement by means of a sequence control circuit, the exposure control setting is divided into smallest units or steps in such a way that the exposure control setting in chronological order by advancing a ratchet or step switch in Compliance with the steps mentioned is controlled so that it is necessary that signals are given to the step switch, their Number corresponds to that of the steps corresponding to the control setting.

Als Folge davon ist die Anzahl der zu dem Schrittschalter führenden Signalleitungen erhöht, so daß es bei der Anwendung dieses Verfahrens an der tatsächlichen Kamera nicht möglich ist, aufgrund des Schaltungsaufbaus die Ablaufsteuerung durchzuführen, außer wenn die Steuerung mit einer Zentralrecheneinheit oder Zentraleinheit (CPU) mittels eines Mikroprogramms durchgeführt wird, was sehr schwierig ist. Ferner wird im Falle der herkömmlichen Belichtungssteuerung die fotografische APEX-Rechenoperation mittels einer Analog-Rechenschaltung durchgeführt und nur das Ergebnis der Rechenoperation in einen digitalen Wert umgesetzt, so daß es wesentlich für die Anwendung der genannten Rechenschaltung bei der Belichtungssteuereinrichtung ist,bei der die Belichtungssteuerbewegung mit Hilfe einer Digitalschaltung in der genannten aufeinanderfolgenden Reihe gesteuert wird, die analoge Steuereinheit an die die digitale Steuereinheit anzupassen, was sehr schwierig ist. Es ist ferner denkbar, daß zur Vermeidung der vorgenannten Unzulänglichkeiten alle Belichtungsinformationen in der Weise in digitale Informationen umgesetzt werden, daß die APEX-Rechenoperation in digitaler Weise durchgeführt wird, wodurch aber Analog-Digital-Umsetzschaltungen in einer den Belichtungsinformationen entsprechenden Anzahl notwendig werden und die Kosten erhöhen, was gleichfalls nachteilig ist.As a result, the number of those leading to the step switch Signal lines increased so that when using this method it is at the actual Camera is not able to carry out the sequence control due to the circuit structure, unless the control is with a central processing unit or central processing unit (CPU) is performed by means of a microprogram, which is very difficult. Furthermore, in the case of the conventional exposure control, the APEX photographic arithmetic operation carried out by means of an analog arithmetic circuit and only the result of the arithmetic operation converted into a digital value so that it is essential for the application of the said Arithmetic circuit in the exposure control device is in which the exposure control movement controlled by means of a digital circuit in said consecutive series will adapt the analog control unit to the digital control unit, what is very difficult. It is also conceivable that to avoid the above-mentioned inadequacies all exposure information is converted into digital information in such a way that that the APEX arithmetic operation is carried out in a digital manner, which however Analog-to-digital conversion circuits in a corresponding to the exposure information Number become necessary and increase the cost, which is also disadvantageous.

Aufgabe der Erfindung ist es, eine Belichtungssteuereinrichtung anzugeben, mittels der die Belichtungssteuereinstellbewegung in Aufeinanderfolge ohne eine Zentraleinheit (CPU) durchgeführt werden kann. The object of the invention is to specify an exposure control device, by means of which the exposure control adjusting movement in succession without a Central processing unit (CPU) can be carried out.

Erfindungsgemäß soll eine Belichtungssteuereinrichtung angegeben werden, mittels der sowohl der Belichtungsvorgang als auch die Belichtungssteuereinstellbewegung in Aufeinanderfolge mit Hilfe einer Digitalschaltung gesteuert werden können. According to the invention, an exposure control device is to be specified by means of both the exposure process and the exposure control setting movement can be controlled in sequence by means of a digital circuit.

Weiterhin sollen bei der erfindungsgemäßen Steuereinrichtung eine Mehrzahl von Belichtungsinformationen mittels einer einzigen Analog-Digital-oder A-D-Umsetzschaltung in digitale Werte umgesetzt werden können. Furthermore, in the control device according to the invention, a Multiple exposure information by means of a single analog-digital or A-D conversion circuit can be converted into digital values.

Ferner soll mit der Erfindung eine automatische Belichtungssteuereinrichtung geschaffen werden, die so ausgelegt ist, daß die Schritte für unterschiedliche Belichtungssteuerungen automatisch dadurch erhalten werden, daß nahezu alle Steuerschaltungen aus digitalen elektrischen Schaltungen zusammengesetzt sind, die integriert werden können, und daß an den Steuerschaltungen eine Ablauf steuereinrichtung angewendet wird, so daß dadurch die Einrichtung auf einfache Weise bei einer einäugigen Spiegelreflexkamera mit einem TTL-Lichtmeßsystem angewendet werden kann und in Serie gefertigt werden kann, was die Herstellung eines kompakten und wirtschaftlichen Geräts ermöglicht. Another object of the invention is to provide an automatic exposure control device designed so that the steps for different exposure controls can be obtained automatically by making almost all of the control circuits digital electrical circuits are composed that can be integrated, and that a sequence control device is applied to the control circuits, so that thereby the facility in a simple manner in a single-lens reflex camera can be used with a TTL light measuring system and manufactured in series can, which enables the manufacture of a compact and economical device.

Bei der erfindungsgemäßen Belichtungssteuereinrichtung sollen alle elektrischen Schaltungen und insbesondere nahezu die ganzen Steuerschaltungen mittels einer hochintegrierten Schaltung in der Weise aufgebaut sein, daß die Einrichtung unter verringerten Kosten, einer hohen Genauigkeit, einer verbesserten Zuverlässigkeit und bemerkenswert überlegener Informationsrechengenauigkeit kompakt gemacht werden kann. In the exposure control device according to the invention, all should electrical circuits and in particular almost all of the control circuits by means of a large scale integrated circuit in such a way that the device with reduced cost, high accuracy, improved reliability and remarkably superior information computation accuracy can be made compact can.

Vorteilhafterweise wird mit der Erfindung eine automatische Belichtungssteuereinrichtung geschaffen, bei der die Belichtungszeit und der Blendenwert bei dem Belichtungsrechenvorgang zueinander äquivalent verarbeitet werden, so daß in Abhängigkeit von der Entwicklung des Systems die Einrichtung in der Weise ausgelegt werden kann, daß die Betriebsart mit Blendenwertvorrang und die Betriebsart mit Belichtungszeitvorrang mittels eines Wechselschalters frei gewählt werden können. Advantageously, the invention provides an automatic exposure control device created at which the exposure time and the aperture value in the exposure calculation process processed equivalent to each other, so that depending on the development of the system, the device can be designed in such a way that the operating mode with aperture value priority and the operating mode with exposure time priority by means of a Changeover switch can be freely selected.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert. The invention is described below using exemplary embodiments Referring to the drawing explained in more detail.

Fig. 1 zeigt eine Tabelle von APEX-Werten (Tv), APEX-Werten entsprechenden Werten (Tv+ &) und digitalen Codierungen, die der automatischen Belichtungssteuereinrichtung einzugeben sind. 1 shows a table of APEX values (Tv), corresponding to APEX values Values (Tv + &) and digital codes that the automatic exposure control device are to be entered.

Fig. 2a zeigt ein Blockschaltbild eines Ausführungsbeispiels der automatischen Belichtungssteuereinrichtung. Fig. 2a shows a block diagram of an embodiment of the automatic exposure control device.

Fig. 2b zeit eine SusftEhrungsform der in Fig. 2a gezeigten Schaltung ES.FIG. 2b shows an embodiment of the circuit shown in FIG. 2a IT.

Fig. 2c zeigt eine Ausführungsform der in Fig. 2a gezeigten Schaltung ET.Fig. 2c shows an embodiment of the circuit shown in Fig. 2a ET.

Fig. 2d zeigt eine Ausführungsform der in Fig.2a gezeigten Schaltung AS.Fig. 2d shows an embodiment of the circuit shown in Fig. 2a AS.

Fig. 2e zeigt eine Ausführungsform der in Fig. 2a gezeigten Schaltung AP.Fig. 2e shows an embodiment of the circuit shown in Fig. 2a AP.

Fig. 2f zeigt eine Ausführungsform in Fig. 2a gezeigter Analog-Schaltglieder AG 1 bis AG 4.FIG. 2f shows an embodiment of the analog switching elements shown in FIG. 2a AG 1 to AG 4.

Fig. 2g zeigt eine Ausführungsform in Fig.2a gezeigter Schaltungen TI und AI.FIG. 2g shows an embodiment of the circuits shown in FIG. 2a TI and AI.

Fig. 3 zeigt eine Ausführungsform eines in Fig. 2a gezeigten Steuerzählers CC.Fig. 3 shows an embodiment of a control counter shown in Fig. 2a CC.

Fig. 4 zeigt eine Ausführungsform einer in Fig. 2a gezeigten Abrufschaltung FCG.Fig. 4 shows an embodiment of a polling circuit shown in Fig. 2a FCG.

Fig. 5 zeigt eine Ausführungsform der Schaltung einer in Fig. 2a gezeigten Wähleinrichtung SEL.Fig. 5 shows an embodiment of the circuit of one shown in Fig. 2a Selector device SEL.

Fig. 6 zeigt eine Ausführungsform einer in Fig. 2a gezeigten Ladeschaltung LO.Fig. 6 shows an embodiment of one shown in Fig. 2a Charging circuit LO.

Fig. 7 zeigt eine Ausführungsform einer A-D-Umsetzeinrichtung AD, einer Torschaltung AG und eines Registers MR, die in Fig. 2a gezeigt sind. 7 shows an embodiment of an A-D converter AD, a gate circuit AG and a register MR shown in Fig. 2a.

Fig. 8 zeigt eine Ausführungsform einer in Fig. 2a gezeigten Subtraktionsschaltung SUB.Fig. 8 shows an embodiment of a subtraction circuit shown in Fig. 2a SUB.

Fig. 9 zeigt einen Verschlußmechanismus und einen Blendensteuermechanismus, die bei der Erfindung Anwendung finden sollen.Fig. 9 shows a shutter mechanism and an aperture control mechanism; to be used in the invention.

Fig. 10 zeigt ein Zeitdiagramm für die Erläuterung der Wirkungsweise der in den Fig. 2a, 3 und 4 gezeigten Schaltungen.Fig. 10 shows a timing chart for explaining the operation of the circuits shown in FIGS. 2a, 3 and 4.

Fig. 11 zeigt eine Ausführungsform einer in Fig. 2a gezeigten Belichtungszeit-Steuerschaltung RTC.Fig. 11 shows an embodiment of an exposure time control circuit shown in Fig. 2a RTC.

Fig. 12 zeigt ein Zeitdiagramm für die Erläuterung der Funktionsweise der in Fig. 11 gezeigten Schaltung.Fig. 12 shows a timing diagram for explaining the mode of operation of the circuit shown in FIG.

Fig. 13 zeigt eine Ausführungsform der Schaltung eines in Fig.Fig. 13 shows an embodiment of the circuit of a in Fig.

11 gezeigten Decodierers DC. 11 decoder DC shown.

Fig. 14 zeigt ein Steuerablaufdiagramm der automatischen Belichtungssteuereinrichtung.Fig. 14 shows a control flow chart of the automatic exposure control device.

Fig. 15 a und b zeigen jeweils eine Ausführungsform einer in Fig. 2a gezeigten Anzeigeschaltung DISP 1 bzw. FIGS. 15 a and b each show an embodiment of one in FIG. 2a display circuit DISP 1 or

2. 2.

Nachstehend werden unter Bezugnahme auf die Zeichnung vorzugsweise gewählte Ausführungsformen der Belichtungssteuerschaltung beschrieben, die sich auf ein automatisches Belichtungssteuerverfahren mit Vorrang nicht nur auf der Belichtungszeit sondern auch auf dem Blendenwert beziehen Im Falle der nachstehend erläuterten Ausführungsformen werden die Informationen für die Steuerung der Belichtung als Informationen mit 4 Binärstellen verarbeitet, wobei sowohl die Mechanismen als auch der Operationsablauf zum Verarbeiten von Informationen kompliziert wird, welche in den negativen Bereich von digitalen APEX-Werten reichen, und ferner der praktische Belichtungssteuerbereich beispielsweise -4 bis +11 für die Belichtungsgröße (APEX: Ev), -4 bis +11 für die Belichtungszeit und 1 bis 10 für die Blende umfaßt, so daß die durch digitale Werte mit 4 Binärstellen darstellbaren APEX-Werte jenseits des praktischen Bereichs im Positiven liegen. Folglich werden im Falle der nachstehenden Ausführungsformen die Informationen für die Belichtungssteuerung in digitalen Werten oder digitalen Werten entsprechenden analogen Werten gemäß der Darstellung in Fig. 1 verarbeitet. Für die Belichtungsgröße und die Belichtungszeit werden nämlich die APEX-Werte unter Zuzählen einer Kompensationsgröße "4" als Steuerwerte verarbeitet. In der nachstehenden Erläuterung werden die Informationen für die Belichtungssteuerung, die gemäß der Darstellung in Fig. 1 durch numerische Werte "0" bis "15" dargestellt sind, als den APEX-Werten entsprechende Werte bezeichnet. Hereinafter, referring to the drawing, preferred selected embodiments of the exposure control circuit described, which are to an automatic exposure control method with priority not only on the exposure time but also refer to the aperture value in the case of the embodiments explained below will use the information for controlling the exposure as information 4 binary digits processed, both the mechanisms and the operational sequence to process information becomes complicated, which in the negative realm of digital APEX values, as well as the practical exposure control range for example -4 to +11 for the exposure size (APEX: Ev), -4 to +11 for the Exposure time and 1 to 10 for the aperture includes, so that by digital values APEX values that can be represented with 4 binary digits beyond the practical range in Positives lie. Thus, in the case of the following embodiments, the Information for exposure control in digital values or digital values corresponding analog values as shown in FIG. 1 are processed. For namely, the exposure size and the exposure time will be below the APEX values Adding a compensation variable "4" processed as control values. In the following Explanation will be given to the information for the exposure control, which according to the Representation in Fig. 1 represented by numerical values "0" to "15" are referred to as values corresponding to the APEX values.

Die Fig. 2a zeigt ein Blockschaltbild einer Ausfiihrungsform der automatischen Belichtungssteuereinrichtung für das Durchführen eines automatischen Belichtungssteuerverfahrens, wobei ES eine Belichtungsgrößen-Umsetzschaltung ist, mittels der die für den fotografischen Film nötige Belichtungsgröße, die durch Verarbeiten des Ausgangssignals einer Objekthelligkeitsmeßeinrichtung (Fig.2b) für die Erfassung der Helligkeit des aufzunehmenden Objekts und desjenigen einer Filmempfindlichkeitseinstelleinrichtung (Fig.2b) für das Einstellen der Empfindlichkeit des fotografischen Films erhalten wird, entsprechend der Darstellung in Fig. 1 in den analogen Wert umgesetzt wird, der mit dem Wert (Ev +oL ) übereinstimmt, welcher gemäß der Darstellung in Fig. 1 dem APEX-Wert entspricht; ET ist eine Belichtungszeitinformationseingabeschaltung, die mit dem Ausgangs signal einer Belichtungszeiteinstelleinrichtung (Fig.2c) zu speisen ist, welche aus einem veränderbaren Widerstand usw. für die Erzeugung eines analogen Signals besteht, das dem sog. dem APEX-Wert entsprechenden Wert (Tv +) ) gemäß der Darstellung in Fig. 1 entspricht; AS ist eine Einstellblenden-Informationseingabeschaltung, die mit dem Ausgangssignal einer Blendeneinstelleinrichtung (Fig.2d) aus einem veränderbaren Widerstand usw. für die Erzeugung eines dem APEX-Wert des Blendenwerts entsprechenden analogen Signals zur Einstellung des Blendenwerts des Objektivs zu speisen ist; AP ist eine Informationseingabeschaltung für den ermittelten Blendenwert, die mit dem Ausgangssignal einer Blendenerfassungseinrichtung aus einem veränderbaren Widerstand usw. für die Erzeugung eines dem APEX-Wert AvR des tatsächlichen Blendenwerts des Objektivs entsprechenden analogen Signals gespeist ist; AG1 ist ein Analogschaltglied für das Ein-und Ausschalten des Eingabesignals von der genannten Belichtungsgrößen-Umsetzschaltung ES; AG2 ist ein Analogschaltglied für das Ein-und Ausschalten des Eingabesignals von der genannten Belichtungszeit-Informationseingabeschaltung ET; AG3 ist ein Analogschaltglied für das Ein-und Ausschalten des Ausgangssignals der genannten Einstellblenden-Informationseingabeschaltung AS; AG4 ist ein Analogschaltglied für das Ein-und Ausschalten des Ausgangssignals der vorstehend genannten Blenden-Informationseingabeschaltung AP; COM ist ein Vergleicher, dessen ein Anschluß mit dem Ausgangssignal eines der Analogschaltglieder AG1, AG2, AG3 oder AG4 gespeist ist und dessen zweiter Anschluß mit dem analogen Ausgangssignal eines später erläuterten Digital-Analog-oder D-A-Umsetzers DA gespeist ist; MR ist ein Register tnit vier Binär-AusgangssignalenMR 1, MR 2, MR 3 und MR 4 mit dem jeweiligen Gewicht "1", "2", "4" und "8"; DA ist der D-A-Umsetzer zum Umsetzen des Inhalts des genannten Registers MR in einen analogen Wert; AR ist ein Register mit 4 Binär-Ausgängen AR1, AR2, AR3 und AR4 mit den jeweiligen Gewichten "1", "2", "4" und "8" für die Aufnahme der Ausgabedaten des genannten Registers NR in Übereinstimmung mit einem Eingangssignal an einen Steueranschluß CA; TR ist ein Register mit 4 Binär-Ausgängen TR1, TR2, TR 4 und TR8 mit den jeweiligen Gewichten "1", "2", "4" und "8" für die Aufnahme der Ausgabe' daten in Übereinstimmung mit einem Eingangssignal an einen Steueranschluß CT; DISP 1 ist eine erste Anzeigeeinrichtung zum Umsetzen der Daten des genannten Registers AR in die gewünschten digitalen Daten für eine digitale Anzeige; DISP 2 ist eine zweite Anzeige einrichtung für das Umsetzen der Daten des genannten Registers TR in die gewünschten digitalen Daten für eine digitale Anzeige; SEL ist eine Wähleinrichtung für das wahlweise Aufnehmen der Ausgangsdaten der genannten Register AR und TR; SUB ist eine Subtraktionseinrichtung, die mit den Ausgangssignalen des genannten Registers NR und der genannten Wähleinrichtung SEL so gespeist ist, daß sie das Ausgangssignal der Wähleinrichtung von dem Inhalt des Registers MR abzieht; LO ist eine Ladeschaltung für das Übertragen des Ausgangs der Wähleinrichtung SEL zu dem Register NR; AD ist eine A-D-Umsetzsteuereinrichtung für das Durchführen einer A-D-Umsetzfunktion mit aufeinanderfolgender Annäherung in Zusamn:enwirken mit dem Register MR, dem D-A-Umsetzer DA und den Vergleicher COM; GA ist eine Tor schaltung für die Aufnahme des Ausgangssignals der das Ausgangssignal jeweils erzeugenden Subtraktionseinrichtung SUB, der Ladeschaltung LO oder der A-D-Umsetzsteuereinrichtung AD in das Register MR; CG ist ein Taktimpulsgenerator für die Erzeugung von Taktimpulsen CP als Normal für die ganze Einrichtung; PG ist eineTeilerschaltung zum Umsetzen der Ausgangsimpulse des Taktimpulsgenerators CG in für die Steuerung der Belichtungszeit nötige Normalzeitimpulse CTO; RTC ist eine Belichtungszeit-Steuerschaltung für die Ableitung der tatsächlichen Belichtungszeit aus der Belichtungszeitinformation, die als digitaler Wert in Übereinstimmung mit einem dem APEX-Wert entsprechenden Wert gegeben ist. CC ist ein Steuer zähler für die Abgabe von Ablaufsteuersignalen CC1, CC2,CC3, CC4, CC 5 an die gesamte Einrichtung; FCG ist eine Such-oder Abrufschaltung für die Erzeugung von Steuertaktsignalen CA, CT und CM für die jeweiligen Register AR, TR und MR in Übereinstimmung mit den Ausgangssignalen des genannten Steuerzählers CC und des Taktimpulsgenerators CG; ASLC ist ein Vorrangwählschalter, der im Falle des Vorrangs auf der Blende zu schließen und im Falle des Vorrangs auf der Belichtungszeit zu öffnen ist; AI ist eine Blendenvorrang-Anzeigeeinrichtung für die Anzeige darüber, daß sich die Einrichtung entsprechend dem Signal des Vorrangwählschalters ASLC in dem Zustand mit Vorrang auf der Blende befindet; TI ist eine Belichtungszeitvorrang-Anzeigeeinrichtung für die Anzeige darüber, daß sich die Einrichtung entsprechend dem über einen Inverter INV gelangenden Signal von dem genannten Vorrangwählschalter ASLC in dem Betriebszustand mit Vorrang auf der Belichtungszeit befindet; SHTR ist ein zum Zeitpunkt der Verschlußauslösung schließender Auslöseschalter; A1 ist ein UND-Glied für die Abgabe des logischen Produkts aus dem Steuersignal CC2 und dem über den Inverter INV erhaltenen invertierten Ausgangssignal des Vorrangwählschalters ASLC an das Analog-Schaltglied AG 2 als Steuersignal; A2 ist ein UND-Glied für die Abgabe des logischen Produkts aus dem Steuersignal CC2 und dem Ausgangssignal des Vorrangwählschalters ASLC an das Analog-Schaltglied AG3 als Steuersignal; A3 ist ein UND-Glied für die Abgabe des logischen Produkts aus dem Steuersignal CC1 -und dem Ausgangs signal des Vorrangwählschalters ASLC an die Ladeschaltung LO als Steuersignal; A4 ist ein UND-Glied für die Abgabe des Produkts aus dem Steuersignal CC3 und einem von der A-D-Umsetzsteuerschaltung AD als Signal für die Beendigung der A-D-Umsetzung erzeugten Signal END an die Subtraktionschaltung SUB als Steuersignal; FF ist ein Flipflop, dessen Takteingang mit dem Ausgangssignal oder Normalzeitj.mpuls CTO der Normalzeitgenerator-oder Teilerschaltung PG gespeist ist und dessen D-Eingang mit dem Steuersignal CC4 gespeist ist, um so ein Steuersignal RL für die Belichtungszeit-Steuerschaltung RTC zu erhalten; AO ist ein mit dem Ausgangssignal RL des Flipflops FF und dem Steuersignal CC4 gespeistes UND-Glied für die Erzeugung eines Verschlußöffnungssignals SO. Dabei ist das vorstehend genannte Register AR für die Speicherung des digitalen Werts des dem APEX-Wert des Blendenwerts entsprechenden Werts Av vorgesehen, während das Register TR für das Speichern des digitalen Werts des dem APEX-Wert der Eelichtungszeit entsprechenden Werts vorgesehen ist. 2a shows a block diagram of an embodiment of the automatic exposure control device for performing an automatic Exposure control method, where ES is an exposure amount conversion circuit, by means of the exposure size necessary for the photographic film obtained by processing the output signal of an object brightness measuring device (Fig.2b) for the detection the brightness of the object to be photographed and that of a film speed adjusting device (Fig.2b) for adjusting the sensitivity of the photographic film is converted into the analog value according to the representation in Fig. 1, which corresponds to the value (Ev + oL), which according to the representation in Fig. 1 corresponds to the APEX value; ET is an exposure time information input circuit, with the output signal of an exposure time setting device (Fig.2c) feed is which from a variable resistor etc. for the generation of a analog signal exists, the value corresponding to the so-called APEX value (Tv +) ) corresponds to the illustration in FIG. 1; AS is an adjustment aperture information input circuit, with the output signal of an aperture setting device (Fig.2d) from a changeable Resistance, etc. for generating one corresponding to the APEX value of the aperture value analog signal to adjust the aperture value of the lens is to be fed; AP is an information input circuit for the determined aperture value, with the output signal of a diaphragm detection device from a changeable resistance etc. for the generation of an APEX value AvR of the actual aperture value of the Lens corresponding analog signal is fed; AG1 is an analog switching element for switching the input signal from said exposure quantity conversion circuit on and off IT; AG2 is an analog switching element for switching the input signal on and off from said exposure time information input circuit ET; AG3 is an analog switching element for switching on and off the output signal of said adjusting screen information input circuit AS; AG4 is an analog switching element for switching the output signal on and off the aforementioned aperture information input circuit AP; COM is a comparator, one connection with the output signal of one of the analog switching elements AG1, AG2, AG3 or AG4 is fed and its second connection with the analog output signal a later explained digital-to-analog or D-A converter DA is fed; MR is a register with four binary output signals MR 1, MR 2, MR 3 and MR 4 with the respective Weight "1", "2", "4" and "8"; DA is the D-A converter for converting the content said register MR to an analog value; AR is a register with 4 binary outputs AR1, AR2, AR3 and AR4 with the respective weights "1", "2", "4" and "8" for the Recording of the output data of the said register NR in accordance with a Input signal to a control terminal CA; TR is a register with 4 binary outputs TR1, TR2, TR 4 and TR8 with the respective weights "1", "2", "4" and "8" for the Receiving the output 'data in accordance with an input signal to a Control connection CT; DISP 1 is a first display device for Converting the data of the mentioned register AR into the desired digital data for a digital display; DISP 2 is a second display device for the repositioning the data of said register TR into the desired digital data for a digital display; SEL is a selection device for the optional recording of the output data the aforementioned registers AR and TR; SUB is a subtracter that works with the output signals of said register NR and said selector SEL is powered so that it takes the output of the selector from the content subtracts from register MR; LO is a charging circuit for transmitting the output the selector SEL to the register NR; AD is an A-D conversion controller for performing an A-D conversion function with successive approximation in cooperation with the register MR, the D / A converter DA and the comparator COM; GA is a gate circuit for receiving the output signal of the output signal each generating subtraction device SUB, the charging circuit LO or the A-D conversion control device AD into the register MR; CG is a clock pulse generator for generating clock pulses CP as normal for the whole facility; PG is a divider for converting the output pulses of the clock pulse generator CG in for controlling the exposure time necessary normal time pulses CTO; RTC is an exposure time control circuit for the Deriving the actual exposure time from the exposure time information, those as a digital value in accordance with one corresponding to the APEX value Value is given. CC is a control counter for the delivery of sequence control signals CC1, CC2, CC3, CC4, CC 5 to the entire facility; FCG is one Search or retrieval circuit for the generation of control clock signals CA, CT and CM for the respective registers AR, TR and MR in accordance with the output signals said control counter CC and clock pulse generator CG; ASLC is a priority selector switch, which in the case of precedence to close on the aperture and in the case of precedence on which exposure time is to open; AI is an aperture priority indicator to indicate that the device is in accordance with the signal from the priority selector switch ASLC is in the priority state on the bezel; TI is an exposure time priority indicator for the indication that the device is corresponding to the one via an inverter INV coming signal from said priority selector switch ASLC in the operating state priority is given to the exposure time; SHTR is on at the time of shutter release closing trigger switch; A1 is an AND element for the output of the logical Product of the control signal CC2 and the inverted one obtained via the inverter INV Output signal of the priority selector switch ASLC to the analog switching element AG 2 as Control signal; A2 is an AND element for the delivery of the logical product of the Control signal CC2 and the output signal of the priority selector switch ASLC to the analog switching element AG3 as a control signal; A3 is an AND element for the delivery of the logical product from the control signal CC1 and the output signal of the priority selector switch ASLC to the charging circuit LO as a control signal; A4 is an AND element for the delivery of the A product of the control signal CC3 and one from the A-D conversion control circuit AD signal END generated as a signal for the completion of the A-D conversion to the subtraction circuit SUB as control signal; FF is a flip-flop whose clock input is with to the Output signal or normal time pulse CTO of the normal time generator or divider circuit PG is fed and its D input is fed with the control signal CC4, so as to to receive a control signal RL for the exposure time control circuit RTC; AO is one fed with the output signal RL of the flip-flop FF and the control signal CC4 AND gate for generating a shutter opening signal SO. That’s the thing above called register AR for storing the digital value of the APEX value of the The corresponding value Av is provided for the aperture value, while the register TR is for the Saving the digital value corresponding to the APEX value of the exposure time Value is provided.

Nachstehend werden die Komponenten der in Fig. 2a gezeigten Schaltung im einzelnen erläutert. The following are the components of the circuit shown in Figure 2a explained in detail.

Die Fig. 3 zeigt eine Ausführungsform des in Fig. 2a gezeigten Steuerzählers CC, wobei T1 ein Eingangsanschluß für ein von der Belichtungszeit-Steuerschaltung RTC kommendes Signal RT über die Beendigung der Belichtungszeitzählung ist, T2 ein Eingangsanschluß für ein von dem Auslöseschalter SHTR kommendes Verschlußauslösesignal ist, T3 ein Eingangsanschluß für ein Ausgangssignal COMP des Vergleichers COM ist, T4 ein Eingangsanschluß für das von der A-D-Umsetzsteuerschaltung AD kommende Signal END über die Beendigung der A-D-Umsetzung ist, T5 ein Eingangsanschluß für die von dem Taktimpulsgenerator CG kommenden Taktimpulse CP ist, T6 ein Eingangsanschluß für ein für die nächste Belichtungssteuerung notwendiges Anfangs-Rücksetzsignal RESET ist, welches zwangsläufig mittels einer Belichtungsbetätigung wie der Beendigung des Filmtransportes erzeugt wird, F1, F2 und F3 jeweils Flipflops mit Eingangsanschlüssen J und K, Takteingangsanschlüssen CP, Direktsetzarlschlüssen SD, Direktrücksetzanschlüssen RD und Ausgangsanschlüssen Q und Q sind, All ein mit dem Q-Ausgangssignal des Flipflops F1 und den T-Ausgangssignalen der Flipflops F2 und F3 gespeistes UND-Glied für die Erzeugung des Steuersignals CC1 ist, A12 ein mit den Q -Ausgangssignalen der Flipflops F1 und F3 und dem Q-Ausgangssignal des Flipflops F2 gespeistes UND-Glied für die Erzeugung des Steuersignals CC2 ist, A13 ein mit den Q-Ausganyssignalen der Flipflops F1 und F2 und dem Q -Ausgangssignal des Flipflops F3 gespeistes UND-Glied für die Erzeugung des Steuersignals CC3 ist, A14 ein mit den QT-Ausgangssignalen der Flipflops F1 und F2 und dem Q-Ausgangssignal des Flipflops F3 gespeistes UND-Glied für die Erzeugung des Steuersignals CC4 ist, und A15 ein mit den Q-Ausgangssignalen der Flipflops F1 und F3 und dem Q-Ausgangssignal des Flipflops F2 gespeistes UND-Glied für die Erzeugung des Steuersignals CC5 ist. FIG. 3 shows an embodiment of the control counter shown in FIG. 2a CC, where T1 is an input terminal for one of the exposure time control circuit RTC incoming signal RT is about the completion of the exposure time counting, T2 a Input connection for a shutter release signal coming from the release switch SHTR T3 is an input terminal for an output signal COMP of the comparator COM, T4 is an input terminal for the signal coming from the A-D conversion control circuit AD END is about the completion of the A-D conversion, T5 is an input terminal for the from the clock pulse generator CG is clock pulses CP, T6 is an input terminal for an initial reset signal necessary for the next exposure control RESET is, which inevitably by means of an exposure actuation such as the Completion of the film transport is generated, F1, F2 and F3 each with flip-flops Input connections J and K, clock input connections CP, direct setting connections SD, direct reset terminals RD, and output terminals Q and Q are, all one with the Q output of flip-flop F1 and the T-output of flip-flop F2 and F3 is a fed AND gate for generating the control signal CC1, A12 on with the Q output signals of the flip-flops F1 and F3 and the Q output signal of the Flip-flops F2 is fed AND gate for generating the control signal CC2, A13 one with the Q output signals of the flip-flops F1 and F2 and the Q output signal of the flip-flop F3 is fed AND gate for the generation of the control signal CC3, A14 on with the QT output signals of flip-flops F1 and F2 and the Q output signal of the flip-flop F3 is fed AND gate for the generation of the control signal CC4, and A15 on with the Q output signals of the flip-flops F1 and F3 and the Q output signal of the flip-flop F2 is fed AND gate for generating the control signal CC5.

Dabei ist der J-Eingangsanschluß des Flipflops F1 über den Eingangsanschluß T4 mit dem Signal END über den A-D-Umsetzungsabschluß gespeist, während der K-Eingangsanschluß über ein ODER-Glied 01 mit dem durch ein UND-Glied A20 erzeugten logischen Produktsignal aus dem invertierten Signal COM eines Inverters V 3 für das am Eingangsanschluß T3 zugeführte Ausgangssignals CONP des Vergleichers COM und dem Steuersignal CC5 oder mit dem mittels eines UND-Glieds A21 erhaltenen logischen Produktsignal aus dem mittels eines Inverters INV1 invertierten Signal des über den Eingangsanschluß T2 zugeführten Auslösesignal SHTR und dem Steuersignal Ccl gespeist wird.The J input terminal of the flip-flop F1 is via the input terminal T4 supplied with the END signal via the A-D conversion termination, while the K input terminal via an OR gate 01 with the logical product signal generated by an AND gate A20 from the inverted signal COM of an inverter V 3 for that at the input terminal T3 supplied output signal CONP of the comparator COM and the control signal CC5 or with the logical product signal obtained by means of an AND gate A21 the signal inverted by means of an inverter INV1 via the input terminal T2 applied trigger signal SHTR and the control signal Ccl is fed.

Ferner wird der J-Eingangsanschluß des Flipflops F2 mit dem Ausgangssignal des vorstehend genannten UND-Glieds A21 gespeist, während der K-Eingangsanschluß über ein UND-Glied A23 mit dem logischen Produktsignal aus dem Steuersignal CC3 und dem Signal END über den A-D-Umsetzungsabschluß gespeist wird. Der J-Eingangsanschluß des Flipflops F3 wird mittels eines UND-Glieds A22 mit dem logischen Produktsignal aus dem über den Eingangsanschluß T2 zugeführten Auslösesignal SHTR und dem Steuersignal CCl gespeist, während der K-Eingangsanschluß mit dem Belichtungszeit-Abschlußsignal RT über den Eingangsanschluß T1 gespeist wird. Ferner wird das über den Eingangsanschluß T6 zugeführte anfängliche Rücksetzsignal RESET an die Direktrücksetzanschlüsse der Flipflops F1 und F3 und den Direktsetzanschluß des Flipflops F2 angelegt.Further, the J input terminal of the flip-flop F2 is connected to the output signal of aforementioned AND gate A21 fed while the K input terminal via an AND gate A23 with the logical product signal from the control signal CC3 and the Signal END is fed through the A-D conversion termination. The J input port of the flip-flop F3 is by means of an AND gate A22 with the logical product signal from the trigger signal SHTR supplied via the input terminal T2 and the control signal CCl fed, while the K input terminal with the exposure time completion signal RT is fed through the input terminal T1. This is also done via the input terminal Initial reset signal RESET fed to T6 to the direct reset terminals of the Flip-flops F1 and F3 and the direct set terminal of flip-flop F2 are applied.

Von den auf diese Weise erhaltenen Steuersignalen CC1 bis CCS wird das Steuersignal CCl an die Abrufschaltung FCG und zugleich über ein UND-Glied A3 an die Ladeschaltung LO angelegt. Of the control signals CC1 to CCS obtained in this way, becomes the control signal CCl to the retrieval circuit FCG and at the same time via an AND element A3 applied to the charging circuit LO.

Weiterhin wird das Steuersignal CC2 an die Abrufschaltung FCG, die A-D-Umsetzsteuerschaltung AD und gleichzeitig über das UND-Glied Al an das Analogschaltglied AG2 angelegt. Das Steuersignal CC3 wird an die Abrufschaltung FCG, das Analogschaltglied AG1, die A-D-Umsetzsteuerschaltung AD und zugleich über ein UND-Glied A4 an die Subtraktionsschaltung SUB angelegt. Das Steuersignal CC4 ist an den D-Eingang des Flipflops FF und gleichzeitig an das UND-Glied AO angelegt. Das Steuersignal CC5 liegt an dem Analog-Schaltglied AG4 an und dient zugleich als Blendenstellsignal.Furthermore, the control signal CC2 to the polling circuit FCG, the A-D conversion control circuit AD and at the same time via the AND element Al to the analog switching element AG2 created. The control signal CC3 is sent to the retrieval circuit FCG, the analog switching element AG1, the AD conversion control circuit AD and at the same time via an AND gate A4 to the Subtraction circuit SUB applied. The control signal CC4 is at the D input of the Flip-flops FF and at the same time applied to the AND gate AO. The control signal CC5 is applied to the analog switching element AG4 and also serves as a diaphragm setting signal.

Die Fig. 4 zeigt eine Ausführungsform der in Fig. 2a gezeigten Abrufschaltung FCG, durch die das Steuertaktsignal CT für das Register TR dadurch erhalten werden kann, daß über ein ODER-Glied 050 das Ausgangssignal von UND-Gliedern A53 und A54 an ein UND-Glied A50 angelegt wird, das an dem zweiten Eingangsanschluß mit den Taktimpulsen CP gespeist ist, nachdem mittels des UND-Glieds A53 der UND-Zustand des mit Hilfe eines Inverters INV 5 invertierten Signals des Blendenvorrangs-Wählsignals bzw. des Vorrang-Wählschalters ASLC für das mittels eines UND-Glieds A58 gebildete logische Produktsignal aus dem Signal END für den A-D-Umsetzabschluß und dem Steuersignal CC2 erhalten ist oder der UND-Zustand des Blendenvorrang-Wählsignals ASLC mittels des UND-Glieds 54 für das Steuersignal CCl erhalten ist. Ferner kann das Steuertaktsignal CA für das Register AR dadurch erhalten werden, daß über ein ODER-Glied 051 die Ausgangssignale von UND-Gliedern A55 und A56 an ein UND-Glied A51 angelegt werden, das an dessen zweite m Eingangsanschluß mit den Taktimpulsen CP gespeist ist, nachdem der UND-Zustand des Blendenvorrang-Wählsignals ASLC mit Hilfe des UND-Glieds A56 für das durch das UND-Glied A58 erzeugte logische Produktsignal aus dem Signal END für den A-D-Umsetzabschluß und dem Steuersignal CC2 oder aber der UND-Zustand bei dem UND-Glied A 55 aus dem mittels eines Invertierers INV 6 invertierten Signals des Blendenvorrang-Wählsignals ASLC für das Steuersignal CCI erreicht ist. Ferner kann das Steuertaktsignal CM für das Register MR dadurch erzielt werden, daß über ein ODER-Glied 052 das aus einem UND-Glied A57 das logische Produktsignal aus dem Steuersignal CC1 und dem Blendenvorrangs-Wählsignal ASLC oder das Steuersignal CC2 oder CC3 an ein UND-Glied A52 angelegt wird, das an seinem zweiten Eingangsanschluß mit den Taktimpulsen gespeist ist. FIG. 4 shows an embodiment of the polling circuit shown in FIG. 2a FCG, through which the control clock signal CT for the register TR thereby it can be obtained that the output signal of AND gates via an OR gate 050 A53 and A54 is applied to an AND gate A50 which is connected to the second input terminal is fed with the clock pulses CP after the AND state by means of the AND gate A53 the signal of the diaphragm priority selection signal inverted by means of an inverter INV 5 or the priority selector switch ASLC for the formed by means of an AND gate A58 logical product signal from the signal END for the A-D conversion termination and the control signal CC2 is received or the AND state of the aperture priority selection signal ASLC by means of of the AND gate 54 for the control signal CCl is obtained. Furthermore, the control clock signal CA for the register AR can be obtained in that the Output signals from AND gates A55 and A56 are applied to an AND gate A51, which is fed to the second m input terminal with the clock pulses CP after the AND state of the aperture priority selection signal ASLC with the aid of the AND gate A56 for the logical product signal generated by the AND gate A58 from the signal END for the A-D conversion completion and the control signal CC2 or the AND state at the AND gate A 55 from the signal inverted by means of an inverter INV 6 of the aperture priority selection signal ASLC for the control signal CCI is reached. Further the control clock signal CM for the register MR can be achieved in that via an OR gate 052 from an AND gate A57 the logical product signal from the Control signal CC1 and the diaphragm priority selection signal ASLC or the control signal CC2 or CC3 is applied to an AND gate A52 which is connected to its second input terminal is fed with the clock pulses.

Die Fig. 5 zeigt eine Ausführungsform der Schaltung der in Fig. 2a gezeigten Wähleinrichtung SEL. Bei dieser Schaltung sind 51 bis 54 UND-Glieder, deren eine Eingangsanschlüsse jeweils mit den Ausgangsanschlüssen AR1 bis AR4 verbunden sind und deren andere Eingangsanschlüsse an den Vorrang-Wählschalter ASLC angeschlossen sind. Ferner sind die einen Eingangsanschlüsse von UND-Gliedern 55 bis 58 jeweils an die Ausgangsanschlüsse des Registers TR angeschlossen, während die zweiten Eingangsanschlüsse über einen Inverter 59 an den Vorrangwählschalter ASLC angeschlossen sind. FIG. 5 shows an embodiment of the circuit in FIG. 2a shown selector device SEL. In this circuit there are 51 to 54 AND gates, one of its input terminals is connected to the output terminals AR1 to AR4, respectively and their other input connections are connected to the priority selector switch ASLC are. Further, the ones are input terminals of AND gates 55 to 58, respectively connected to the output terminals of the register TR, while the second input terminals are connected via an inverter 59 to the priority selector switch ASLC.

Die Fig. 6 zeigt eine Ausführungsform der in Fig. 2a gezeigten Ladeschaltung LO, die aus UND-Gliedern AJ6-1 bis AJ6-4 sowie AK6-1 bis AK6-4 besteht, deren erste Eingangsanschlüsse mit dem genannten UND-Glied A3 verbunden sind und deren zweite Eingangsanschlüsse mit den Ausgangsanschlüssen der vorstehend beschriebenen Wähleinrichtung direkt oder über Inverter I6-1 bis I6-4 verbunden sind. Die Fig. 7 zeigt eine Ausführungsform der A-D-Umsetz-Steuereinrichtung AD, der Torschaltung AG und des Registers NR, die in Fig. 2a gezeigt sind. Dabei besteht die A-D-Umsetz-Steuereinrichtung aus D-Flipflops F 70 bis F 76, einem UND-Glied A 70, dessen ein Eingangsanschluß an den Q -Ausgangsanschluß des Flipflops F70 und dessen zweiter Eingangsanschluß an den Ausgangsanschluß des vorstehend genannten UND-Glieds A13 angeschlossen ist, einem UND-Glied A 71, dessen ein Eingangsanschluß an den Q -Ausgangsanschluß des Flipflops F71 und dessen zweiter Eingangsanschluß an den Ausgangsanschluß des vorstehend genannten UND-Glieds A12 angeschlossen ist, UND-Gliedern A 72 bis A 75, der erste Eingangsanschlüsse an den Ausgangsanschluß des Vergleichers COM und deren zweite Eingangsanschlüsse jeweils an die Q-Ausgangsanschlüsse der Flipflops F72 bis F75 angeschlossen sind, einem ODER-Glied Ob71; dessen Eingangsanschlüsse an die UND-Glieder A70 und A71 angeschlossen sind, ODER-Gliedern OR 72 bis OR 74, deren erste Eingangsanschlüsse an das ODER-Glied OR 71 und deren zweite Eingangsanschlüsse jeweils an die UND-Glieder A73 bis A75 angeschlossen sind, und UND-Gliedern 71 bis 78, deren eine Eingangsanschlüsse an die UND-Glieder A12 und A13 angeschlossen sind. Ferner besteht die Torschaltung GA aus ODER-Gliedern ORG 1 bis ORG8. FIG. 6 shows an embodiment of the charging circuit shown in FIG. 2a LO, which consists of AND gates AJ6-1 to AJ6-4 and AK6-1 to AK6-4, the first of which Input terminals are connected to said AND gate A3 and the second Input connections with the output connections of the selection device described above connected directly or via inverters I6-1 to I6-4. Fig. 7 shows an embodiment the A-D conversion control device AD, the gate circuit AG and the register NR, the are shown in Fig. 2a. The A-D conversion control device consists of D flip-flops F 70 to F 76, an AND gate A 70, one input terminal of which is connected to the Q output terminal of the flip-flop F70 and its second input terminal to the output terminal of the above-mentioned AND gate A13 is connected, an AND gate A 71, whose one input terminal to the Q output terminal of the flip-flop F71 and its second Input terminal to the output terminal of the aforementioned AND gate A12 is connected, AND gates A 72 to A 75, the first input terminals to the Output terminal of the comparator COM and their second input terminals are each connected to the Q output terminals of the flip-flops F72 to F75, an OR gate Ob71; its input connections to AND gates A70 and A71 are connected, OR gates OR 72 to OR 74, their first input terminals to the OR gate OR 71 and its second input connections to the AND gates A73 to A75 are connected, and AND gates 71 to 78, one of which is input terminals connected to AND gates A12 and A13. There is also the gate circuit GA from OR elements ORG 1 to ORG8.

Weiterhin besteht das Register NR aus JK-Flipflops FM1 bis FM 4.The register NR also consists of JK flip-flops FM1 to FM 4.

Dabei ist der J-Anschluß des Flip-Flops FM1 an das ODER-Glied ORG1 angeschlossen, während der K-Anschluß des Flipflops FA11 an das ODER-Glied ORG 2 angeschlossen ist . Der J-Anschluß des Flipflops FM2 ist an das ODER-Glied ORG3 angeschlossen, während dessen K-Anschluß an das ODER-Glied ORG4 angeschlossen ist. Der J-Anschluß des Flipflops FM3 ist an das ODER-Glied ORG5 angeschlossen, während dessen K-Anschluß an das ODER-Glied ORG6 angeschlossen ist.The J connection of the flip-flop FM1 is to the OR gate ORG1 connected, while the K connection of the flip-flop FA11 to the OR gate ORG 2 connected . The J connection of the flip-flop FM2 is to the OR gate ORG3 connected, while the K terminal is connected to the OR gate ORG4. The J terminal of the flip-flop FM3 is connected to the OR gate ORG5, while whose K connection is connected to the OR gate ORG6.

Der J-Anschluß des Flipflops FM4 ist an das ODER-Glied ORG7 angeschlossen, während dessen K-Anschluß an das ODER-Glied ORG8 angeschlossen ist. Die Taktanschlüsse CP der Flipflops FM1 bis FM4 sind an das genannte UMD -Glied A52 angeschlossen.The J connection of the flip-flop FM4 is connected to the OR gate ORG7, while its K connection is connected to the OR gate ORG8. The clock connections CP of the flip-flops FM1 to FM4 are connected to the aforementioned UMD element A52.

Die Fig. 8 zeigt ein Ausführungsbeispiel der in Fig.2a gezeigten Subtraktionsschaltung SUB, bei der exl bis ex4 Antivalenz-oder Exklusiv-ODER-Glieder sind, deren erste Eingangsanschlüsse zur normalen Speisung mit dem logischen Pegel "1" mit der Stromquelle verbunden sind und deren zweite Eingangsanschlüsse mit den Ausgängen 051 bis 054 der genannten Wähleinrichtung SEL gespeist sind. SN 7483 ist eine binäre Additions-und Subtraktionsschaltung (von Texas Instruments Co.), deren Ausgangsanschlüsse über UND-Glieder AJ1 bis AJ4 und AK1 bis AK4 an die vorstehend genannte Torschaltung GA angeschlossen sind. Die zweiten Eingangsanschlüsse der UND-Glieder AJ1 bis AJ4 und AK1 bis AK4 sind an das genannte UND-Glied A4 angeschlossen. I8-1 bis I8-4 sind Inverter. FIG. 8 shows an embodiment of the one shown in FIG. 2a Subtraction circuit SUB, in which exl to ex4 antivalence or exclusive OR elements are whose first input terminals for normal supply with the logic level "1" are connected to the power source and its second input terminals to the Outputs 051 to 054 of said selector SEL are fed. SN 7483 is a binary one Addition and subtraction circuit (from Texas Instruments Co.), their output terminals via AND gates AJ1 to AJ4 and AK1 to AK4 to the aforementioned gate circuit GA are connected. The second input terminals of the AND gates AJ1 to AJ4 and AK1 to AK4 are connected to said AND gate A4. I8-1 through I8-4 are Inverter.

Die Fig. 2(b) bis 2 (e) zeigen jeweils eine der Schaltungen ES, ET, AS, und AP, die Fig. 2 (f) den die Analog-Schaltglieder AG1 bis AG4 bildenden Feldeffekttransistor (FET) und die Fig. 2 (g) den Schaltungsaufbau der Anzeigeeinrichtungen TI und AI. FIGS. 2 (b) to 2 (e) each show one of the circuits ES, ET, AS, and AP, FIG. 2 (f), the field effect transistor forming the analog switching elements AG1 to AG4 (FET) and FIG. 2 (g) shows the circuit structure of the display devices TI and AI.

Die Fig. 9 zeigt den Verschlußmechanismus und den Blendensteuermechanismus, die bei der erfindungsgemäßen Schaltung verwendet sind, wobei 91 ein Blendenvoreinstellring ist, der im Uhrzeigersinn mittels einer Feder 91a vorgespannt ist. Der Ring 91 weist einen Arm 91c auf. 92 ist eine Aufzugswelle eines in der Zeichnung nicht gezeigten Aufzugshebels, an deren einer Stirnfläche ein Aufzugs-Nocken 93 befestigt ist. Der Nocken 93 schließt einen Rücksetzschalter RESW während des Aufzugsvorgangs und öffnet ihn am Ende des Aufzugsvorgangs. 94 ist ein drehbarer Zwischenhebel, an dessen einen Ende ein Stift 94a angebracht ist, der an dem Aufzugs-Nocken 93 angreift. An dem anderen Ende des Zwischenhebels 94 ist ferner ein Stift 94b angebracht, der mit einem Ende eines zweiten Zwischenhebels 95 in Eingriff steht. Mittels eines an dem Zwischenhebel 94 angebrachten Stifts 94c wird ein erster Haltehebel 96 gespannt. Das andere Ende des Zwischenhebels 95 ist so ausgelegt, daß es an einem an einem Ende eines drehbaren Spannhebels 97 angebrachten Stift 97a angreift. Der Spannhebel 97 wird mittels einer Feder 97d entgegen dem Uhrzeigersinn vorgespannt. MR' ist ein mit einem Permanentmagneten versehener erster Haltemagnet, der mit einem Ende 96a des ersten Haltehebels 96 in Eingriff steht, dessen anderes Ende 96b gegen die Kraft der Feder 96c an einem Ende 98a eines Auslösehebels 98 angreift. Ferner greift durch Drehung des Zwischenhebels 94 ein an diesem angebrachter Stift 94c an eine Stirnfläche 96d des ersten Haltehebels 96 an. An Stirnflächen 98d und 98e des Auslösehebels 98 werden sowohl ein Ende eines drehbaren EE-Haltehebels 99 als auch ein an dem Spannhebel 97 angebrachter Stift 97b gehalten. Der Auslösehebel 98 wird entgegen dem Uhrzeigersinn mittels einer Feder 98f vorgespannt. 100 ist ein EE-Sektorzahnrad, das an dem zweiten Ende des genannten EE-Haltehebels 99 gehalten wird. Mit diesem Sektorzahnrad 100 kämmen Zahnräder 101a und 101b und ein Sperrad 101c, die einen Geschwindigkeitsregelmechanismus 101 bilden. Das Sektorzahnrad 100 ist ferner mit einem Schleifteil Ra versehen, das in Kontakt mit einem Schleifwiderstand Ral steht. Fig. 9 shows the shutter mechanism and the diaphragm control mechanism, which are used in the circuit according to the invention, 91 being an aperture presetting ring which is biased clockwise by a spring 91a. The ring 91 has an arm 91c. 92 is an elevator shaft of one not shown in the drawing Elevator lever, on one end face of which an elevator cam 93 is attached. Of the Cam 93 closes a reset switch RESW during the elevator operation and opens him at the end of the elevator process. 94 is a rotatable intermediate lever, on one of which End a pin 94a is attached, which engages the elevator cam 93. To the At the other end of the intermediate lever 94, a pin 94b is also attached, which is connected to one end of a second intermediate lever 95 is engaged. By means of one at that Intermediate lever 94 attached pin 94c, a first holding lever 96 is tensioned. The other end of the intermediate lever 95 is designed so that it engages a pin 97a attached to one end of a rotatable tension lever 97. The tensioning lever 97 is biased counterclockwise by means of a spring 97d. MR 'is a permanent magnet provided with a first holding magnet with a End 96a of the first holding lever 96 is engaged, the other end 96b against the force of the spring 96c acts on one end 98a of a release lever 98. Further By rotating the intermediate lever 94, a pin 94c attached to it engages to an end face 96d of the first holding lever 96. On end faces 98d and 98e of the release lever 98 are both one end of a rotatable EE holding lever 99 as a pin 97b attached to the tension lever 97 is also held. The release lever 98 is biased counterclockwise by means of a spring 98f. 100 is an EE sector gear held on the second end of said EE holding lever 99 will. With this sector gear 100 mesh gears 101a and 101b and a ratchet wheel 101c that constitute a speed control mechanism 101. The sector gear 100 is further provided with a grinding part Ra which is in contact with a grinding resistor Ral is standing.

Eine Achswelle 100a des Sektorzahnrads 100 ist mit einem Zahnrad 102 ausgestattet, das mit einem EE-Spannzahnrad 103 kämmt. An axle shaft 100a of the sector gear 100 is provided with a gear 102, which meshes with an EE tensioning gear 103.

An diesem Spannzahnrad 103 ist koaxial ein Hebel 104 befestigt, der mit einer weiteren Stufe 97e des Spannhebels 97 in Berührung steht.A lever 104 is attached coaxially to this tensioning gear 103, which is in contact with a further step 97e of the clamping lever 97.

Der Zahnradsektor 100 ist mit einem Stift 100b versehen, an dessen Stirnfläche ein mit einem Stützhebel 105 verbundener Signalhebel 106 befestigt ist. Das abgebogene Ende dieses Signalhebels 106 hält den Arm 91c des Blendenvoreinstellrings 91. Das EE-Sektor- Zahnrad 100 ist kräftig im Uhrzeigersinn mittels der Feder 91a gegen die Feder 101c vorgespannt, die das Sektorzahnrad 100 entgegen den Uhrzeigersinn drückt.The gear sector 100 is provided with a pin 100b on which A signal lever 106 connected to a support lever 105 is attached to the end face. The bent end of this signal lever 106 holds the arm 91c of the diaphragm presetting ring 91. The RE sector Gear 100 is vigorously clockwise means the spring 91a is biased against the spring 101c, which opposes the sector gear 100 clockwise.

AS ist ein Magnet zur Steuerung der Blende, der so ausgelegt ist, daß er das Eisenteil 108 eines Anzugshebels 107 anzieht. AS is a magnet for controlling the aperture, which is designed to that he pulls the iron part 108 of a tightening lever 107.

Dieser Anzughebel 107 ist mittels einer Feder 108a entgegen dem Uhrzeigersinn vorgespannt, wobei das abgebogene Ende des Anzughebels 107 mit dem Sperrad 101c des Geschwindigkeitsregelmechanismus 101 in Eingriff kommen kann. Ferner steht mit dem zweiten Ende des Anzughebels 107 ein Zweigende 97f des Spannhebels 97 in Berührung. 333 ist ein Verschluß-Vordervorhang-Haltehebel, der mittels einer Feder 333a entgegen dem Uhrzeigersinn vorgespannt ist, wobei eine Stirnflache an einem Stift 334a angreift, der an einem Verschluß-Vordervorhang-Zahnrad 334 angebracht ist, während die andere Stirnfläche von einem mit einem Permanentmagneten versehenen Verschluß-Steuermagneten Mgs angezogen werden kann. Das Verschluß-Vordervorhang-Zahnrad 334 kämmt mit einem Verschluß- Vordervorhang-Ritzel 335 einer in der Zeichnung nicht gezeigten Verschluß-Vordervorhang-Trommel.This tightening lever 107 is counterclockwise by means of a spring 108a biased, wherein the bent end of the tightening lever 107 with the ratchet 101c of the speed control mechanism 101 can be engaged. Furthermore stands with the second end of the tightening lever 107, a branch end 97f of the tightening lever 97 is in contact. 333 is a shutter front curtain holding lever which is counteracted by means of a spring 333a is biased clockwise, one end face engaging a pin 334a, which is attached to a shutter front curtain gear 334, while the other End face of a shutter control magnet provided with a permanent magnet Mgs can be attracted. The shutter front curtain gear 334 meshes with one Shutter front curtain pinion 335 of a shutter front curtain drum, not shown in the drawing.

339 ist ein koaxial mit dem Verschluß-Vordervorhang- Zahnrad 334 angebrachtes Verschluß-Hintervorhang-Zahnrad, das mit einem Verschluß-Hintervorhang-Ritzel 500 für eine in der Zeichnung nicht gezeigte Verschluß-Hintervorhang-Trommel kämmt. An dem Verschluß-Hintervorhang-Zahnrad 339 ist ferner ein Stift 339a angebracht. 339 is coaxial with shutter front curtain gear 334 attached shutter rear curtain gear that connects to a shutter rear curtain pinion 500 for a shutter rear curtain drum, not shown in the drawing. A pin 339a is also attached to the shutter rear curtain gear 339.

340 ist ein Anzugshebel, der mit Hilfe des Stifts 339a gedreht wird, wobei er mittels eines Verschluß-Steuermagneten MT mit dem Eisenteil 340a angezogen wird.340 is a tightening lever that is rotated with the help of the pin 339a, he by means of a lock control magnet MT with the iron part 340a is attracted.

341 ist ein Eingriffhebel für den Eingriff des Eisenteils -340a an dem Verschlußsteuermagneten NT mit Hilfe einer Feder 342. 341 is an engagement lever for engaging the iron part -340a the shutter control magnet NT with the aid of a spring 342.

Die Fig. 10 zeigt das Zeitdiagramm für die Erläuterung der Funktionsablauffolge der in den Fig. 2a, 3 und 4 gezeigten Schaltungen. 10 shows the timing diagram for explaining the sequence of functions of the circuits shown in FIGS. 2a, 3 and 4.

Nachstehend wird die Wirkungsweise der Belichtungssteuereinrichtung erläutert. Es sei angenommen, daß der in der Zeichnung nicht gezeigte Stromversorgungsschalter geschlossen ist und der Verschluß gespannt ist. Durch das sofortige Schließen des Schalters RESW wird der in Fig. 3 gezeigte Steuerzähler CC sofort über den Eingangsanschluß T6 in der Weise mit dem Rücksetzsignal RESET gespeist, das synchron mit dem Abfallen des Signals die an den Direkt-Rücksetzanschlüssen RD mit dem Signal gespeisten Flipflops F1 und F3 in den Rücksetzzustand versetzt werden, nämlich in den Zustand, bei dem das Q-Ausgangssignal auf "1" gehalten ist, während das an dem Direktsetzanschluß SD mit dem Signal gespeiste Flipflop F2 in den Setzzustand gebracht wird, nämlich in den Zustand, bei dem der Q-Ausgang auf "1" gehalten ist. Auf diese Weise wird durch das UND-Glied A12 ein "1"-Ausgangssignal, nämlich das CC2-Ausgangssignal erzeugt. Dieses Ausgangssignal CC2 wird über das ODER-Glied 052 der Abrufschaltung FCG so an das UND-Glied A52 angelegt, daß dieses ein Ausgangssignal erzeugt, das mit den Taktimpulsen CP synchron ist und das an das Register MR als dessen Steuertakt angelegt wird. The operation of the exposure control device will now be described explained. Assume that the power switch not shown in the drawing is closed and the shutter is cocked. By immediately closing the Switch RESW is the control counter CC shown in Fig. 3 immediately via the input terminal T6 fed with the reset signal RESET in such a way that it is synchronous with the fall of the signal, the flip-flops fed with the signal at the direct reset connections RD F1 and F3 are placed in the reset state, namely in the state in which the Q output is held at "1" while that at the direct set terminal SD with the signal fed flip-flop F2 is brought into the set state, namely to the state in which the Q output is held at "1". That way will a "1" output signal, namely the CC2 output signal, is generated by the AND gate A12. This output signal CC2 is via the OR gate 052 of the retrieval circuit FCG so applied to the AND gate A52 that this generates an output signal that with the Clock pulses CP is synchronous and applied to the register MR as its control clock will.

Wie aus Fig. 2a ersichtlich ist, wird das Signal CC2 zugleich an die A-D-Umsetzsteuerschaltung AD und die UND-Glieder Al und A2 abgegeben, so daß mittels des in der Zeichnung nicht gezeigten Betriebsart-Wählscha lters die Verschlußvorrang-Betriebsart gewählt und der Schalter ASLC geöffnet ist. Im Falle des Blendenvorrang-Wählsignals ASLC gleich "0" wird über das UND-Glied Al ein Signal "1" an das Analog-Schaltglied AG2 angelegt, während im Falle einer Wahl der Blendenvorrangs-Betriebsart der Schalter ASLC geschlossen ist und das Blendenvorrangs-Wählsignal gleich "1" ist, das über das UND-Glied A2 an das Analog-Schaltglied AG3 angelegt wird.As can be seen from Fig. 2a, the signal CC2 is at the same time to the A-D conversion control circuit AD and the AND gates A1 and A2 output so that by means of of the mode selector, not shown in the drawing, the shutter priority mode selected and the ASLC switch is open. In the case of the aperture priority selection signal ASLC equal to “0”, a signal “1” is sent to the analog switching element via the AND element A1 AG2 is applied, while in the case of a selection of the aperture priority mode, the switch ASLC is closed and the aperture priority select signal is "1" which is above the AND element A2 is applied to the analog switching element AG3.

Auf diese Weise wird die Analogspannung entsprechend dem Wert (Tv + >G ), der dem APEX-Wert des Einstellbelichtungs-Zeitsignals entspricht, das von der Schaltung ET mit einen veränderbaren Widerstand 20c erzeugt ist, dessen Wert in funktioneller Kopplung mit einer in Fig. 2 (c) gezeigten Verschluß-Wählscheibe TD so verändert wird, daß er den der eingestellten Verschlußzeit entsprechenden Wert annimmt, oder aber die dem APEX-Wert Av des eingestellten Blendenwerts entsprechende Analogspannung, die von der Schaltung AS mit einem veränderbaren Widerstand 20d erzeugt wird, dessen Wert in funktioneller Kopplung mit dem in Fig. 2 (d) gezeigten Blendeneinstellring AD so verändert wird, daß er den dem eingestellten Blendenwert entsprechenden Wert annimmt, über das Analogschaltglied AG2 oder über das Analogschaltglied AG3 in den Vergleicher COM eingegeben. In this way, the analog voltage is calculated according to the value (Tv +> G), which corresponds to the APEX value of the setting exposure time signal that is generated by the circuit ET with a variable resistor 20c, its Value functionally coupled to a shutter dial shown in Fig. 2 (c) TD is changed to match that of the shutter speed that has been set Assumes a value, or the one corresponding to the APEX value Av of the set aperture value Analog voltage generated by the circuit AS with a variable resistor 20d is generated, the value of which is functionally coupled to that shown in Fig. 2 (d) Aperture setting ring AD is changed so that it corresponds to the set aperture value assumes the corresponding value via the analog switching element AG2 or via the analog switching element AG3 entered into the comparator COM.

Da ferner das Steuersignal CC2 in die A-D-Umsetz-Steuerschaltung AD (Fig.7) eingegeben wird, öffnen die UND-Glieder 71 bis 78. Ferner wird zu diesem Zeitpunkt das Steuersignal CC2 an dem D-Anschluß des Flipflops F71 angelegt, so daß dieses synchron mit dem Taktimpuls gesetzt wird, wobei das Flipflop F 71 ein D-Flipflop ist und daher einen Taktimpuls später gesetzt wird, so daß von dem Q -Ausgangsanschluß des Flipflops F71 während eines Taktimpulses ein Ausgangssignal hohen Pegels an das UND-Glied A71 derart angelegt wird, daß es über die ODER-Glieder OR71 bis OR 74J die UND-Glieder 71, 74, 76 und 78 und die ODER-Glieder ORG1, ORG4, ORG6 und ORG8 dem J-Eingangsanschluß des Flipflops FM1 und den K-Eingangsanschlüssen der Flipflops FM 2 bis FM 4 des Registers MR zugeführt wird, womit das Flipflop FM1 gesetzt wird, während die Flipflops FM2 bis FM4 rückgesetzt werden. Auf diese Weise wird lediglich das Signal MR4 erzeugt, wobei das Gewicht des Signals MR4 gleich "8", dasjenige des Signals MR3 gleich "4", das des Signals MR2 gleich "2" und das des Signals MR1 "1" ist, so daß das Signal NR4 mittels des D-A-Umsetzers DA in eine Analog-Spannung mit dem Gewicht "8" umgesetzt und mittels des Vergleichers COM mit dem Ausgangssignal der Schaltung ET oder der Schaltung AS verglichen wird. Wenn das Ausgangs signal der Schaltung ET oder der Schaltung AS niedriger ist als die Ausgangsspannung des D-A- Umsetzers DA, wird von dem Vergleicher COM ein Signal "1" erzeugt, und über die UND-Glieder A72 und das ODER-Glied ORG2 zum Rücksetzen des Flipflops FM1 dem K-Eingangsanschluß desselben zugeführt. Furthermore, since the control signal CC2 is input to the A-D conversion control circuit AD (Fig.7) is entered, the AND gates 71 to 78 open Time the control signal CC2 is applied to the D terminal of the flip-flop F71, so that this is set synchronously with the clock pulse, the flip-flop F. 71 is a D flip-flop and is therefore set one clock pulse later, so that from the Q output terminal of the flip-flop F71 during a clock pulse high level is applied to the AND gate A71 so that it is through the OR gates OR71 to OR 74J the AND gates 71, 74, 76 and 78 and the OR gates ORG1, ORG4, ORG6 and ORG8 to the J input terminal of the flip-flop FM1 and the K input terminals the flip-flops FM 2 to FM 4 of the register MR is supplied, whereby the flip-flop FM1 is set while the flip-flops FM2 to FM4 are reset. To this Thus, only the signal MR4 is generated, the weight of the signal MR4 being equal "8", that of the signal MR3 equal to "4", that of the signal MR2 equal to "2" and the of the signal MR1 is "1", so that the signal NR4 is converted into a Analog voltage with the weight "8" converted and using the comparator COM with the output signal of the circuit ET or the circuit AS is compared. if the output signal of the circuit ET or the circuit AS is lower than that Output voltage of the D-A converter DA is a signal from the comparator COM "1" is generated, and via the AND gates A72 and the OR gate ORG2 for resetting of the flip-flop FM1 is supplied to the K input terminal thereof.

Falls das Ausgangssignal der Schaltung ET oder AS höher als dasjenige des D-A-Umsetzers DA ist, erzeugt der Vergleicher COM ein Signal "O", so daß das Flipflop FM1 in dem Setzzustand verbleibt.If the output of the circuit ET or AS is higher than that of the D-A converter DA, the comparator COM generates a signal "O" so that the Flip-flop FM1 remains in the set state.

Nachdem auf diese Weise der Zustand des Flipflops FM1 festgelegt ist, werden aufeinanderfolgend die Zustände der Flipflops FM2 bis FM4 mittels der Ausgangssignale der Schaltung ET oder der Schaltung AS auf gleiche Weise synchron mit den Taktimpulsen festgelegt, wobei die Analogspannung der Schaltung ET oder der Schaltung AS in einen digitalen Wert umgesetzt wird. Dabei ist das A-D-Umsetzverfahren weitgehend als Folgevergleichs-A-D-Umsetzung bekannt, so daß dessen Erläuterung weggelassen ist. Wenn auf diese Weise die A-D-Umsetzung beendigt worden ist, nämlich das Flipflop an der letzten Stufe der vorstehend genannten D-Flipflops ein Ausgangssignal erzeugt hat, wird dieses als Signal END an den Anschluß T4 des Steuerzählers CC abgegeben und an den J-Einganosanschluß des Flipflops F1 angelegt. Zugleich wird das Signal END an das UND-Glied A 58 der Abrufschaltung FCG abgegeben, an welchem das Steuersignal CC2 anliegt, so daß das UND-Glied A58 ein an die UND-Glieder A53 und A56 angelegtes Ausgangssignal "1" erzeugt. Dabei ist das UND-Glied A53 über den Inverter INV 5 mit dem Blendenvorrang-Wählsignal ASLC gespeist, während das UND-Glied A56 direkt mit dem Blendenvorrang-Wählsignal gespeist ist, so daß bei einem Signal ASLC "0" das UND-Glied A53 ein Ausgangssignal "1" erzeugt, während bei einem Signal ASLC 1 das UND-Glied A56 ein Ausgangssignal 1 erzeugt. Falls das UND-Glied A53 ein Ausgangssignal "1" erzeugt, wird dieses über das ODER-Glied 050 an das UND-Glied A50 angelegt, so daß dieses synchron mit den Taktimpulsen CP Steuertaktimpulse CT in der Weise erzeugt, daß die Belichtungszeit mit dem dem APEX-Wert entsprechenden Wert, die mittels der A-D-Umsetzung in einen digitalen Wert ungesetzt und in dem Register MR gespeichert ist, in das Register TR übertragen wird. Falls das UND-Glied A56 ein Ausgangssignal 1 erzeugt, wird es über das ODER-Glied 051 an das UND-Glied A51 abgegeben, damit dieses synchron mit dem Taktimpuls CP ein Steuertaktsignal CA in der Weise erzeugt, daß der mittels der genannten A-D-Umsetzung in einen digitalen Wert umgesetzte und in dem Register MR gespeicherte Blendenwert als APEX-Wert in das Register AR übertragen wird.After the state of the flip-flop FM1 has been determined in this way, the states of the flip-flops FM2 to FM4 are successively displayed by means of the output signals the circuit ET or the circuit AS in the same way in synchronism with the clock pulses set, the analog voltage of the circuit ET or the circuit AS in a digital value is implemented. The A-D conversion process is largely called Sequence comparison A-D conversion is known, so its explanation is omitted. When the A-D conversion has been completed in this way, namely the flip-flop generates an output signal at the last stage of the aforementioned D flip-flops has, this is output as a signal END to the terminal T4 of the control counter CC and applied to the J input terminal of flip-flop F1. At the same time the signal is END to the AND element A 58 of the retrieval circuit FCG, at which the control signal CC2 is applied, so that the AND gate A58 is applied to the AND gates A53 and A56 Output signal "1" generated. The AND gate A53 is via the inverter INV 5 fed with the aperture priority selection signal ASLC, while the AND gate A56 directly is fed with the aperture priority selection signal, so that with a signal ASLC "0" the AND gate A53 generates an output signal "1", while with a signal ASLC 1 the AND gate A56 generates an output signal 1. If the AND gate A53 has an output signal "1" is generated, this is applied to the AND element A50 via the OR element 050, so that this synchronizes with the clock pulses CP control clock pulses CT in the manner generated that the exposure time with the value corresponding to the APEX value, the by means of the A-D conversion into a digital value and in the register MR is stored, is transferred to the register TR. If the AND gate A56 If an output signal 1 is generated, it is sent via the OR gate 051 to the AND gate A51 issued so that this synchronously with the clock pulse CP a control clock signal CA in generated in a way that by means of said A-D conversion into a digital Value converted and stored in the register MR Aperture value is transferred to the AR register as an APEX value.

Andererseits wird das an seinem J-Eingangsanschluß mit dem Signal END gespeiste Flipflop F1 synchron mit dem Abfallen der Taktimpulse CP gesetzt, so daß es das Q-Ausgangssignal "1" erzeugt und daher die Q-Ausgangssignale der Flipflops F1 und F2 gleich "1" sind, während das Q - Ausgangssignal des Flipflops F3 gleich "1" ist, so daß das UND-Glied A13 ein Ausgangssignal "1", nämlich das Ausgangs - bzw. Steuersignal CC3 erzeugt. Dieses Steuersignal CC3 wird über das ODER-Glied 052 der Abrufschaltung FCG an das UND-Glied A52 angelegt, so daß dieses synchron mit den Taktimpulsen CP das an das Register MR als Steuertakt abzugebende Signal CM erzeugt. Ferner wird das Steuersignal CC3 an die A-D-Umsetz-Steuerschaltung AD und das Analog-Schaltglied AG 1 angelegt, wodurch die A-D-Umsetz-Steuerschaltung AD die Umsetzung des analogen Werts des dem APEX-Wert des dem Vergleicher C0M über das Analog-Schaltglied AG1 einzugebenden Belichtungsgrößensignals entsprechenden Werts (Ev +) zur Speicherung in dem Register NR in einen digitalen Wert beginnt. Mit Hilfe des Steuersignals CC3 wird nämlich das Analog-Schaltglied AG1 geöffnet, so daß an den Vergleicher COM eine Analogspannung angelegt wird, die dem dem APEX-Wert entsprechenden Wert (Ev + l) des Belichtungsgrößensignals aus der in Fig. 2 (b) gezeigten Schaltung ES mit der Lichtmeßschaltung aus einem Lichtmeßelement 20b, einer Diode 21b und einem Rechenverstärker 22b, der Filmempfindlichkeitsinformationseingabeschaltung aus einem veränderbaren Widerstand 23b in funktioneller Kopplung mit einer ASA-Wåhlscheibe ASAD zum Einnehmen eines eingestellten Widerstandswertsund einer Rechenschaltung aus Widerständen 26b und 27b, einem Re.chenverstärker 28b und einem Kopplungswiderstand 24b entspricht, während mittels des Steuersignals CC3 die UND-Glieder 71 bis 78 geöffnet werden, wodurch das Signal an den D-Anschluß des Flipflops F70 der Umsetz-Steuerschaltung AD so angelegt wird, daß auf gleiche Weise wie vorstehend beschrieben, die Analog-Spannung aus der Schaltung ES in einen digitalen Wert umgesetzt wird, der in dem Register MR gespeichert wird. Otherwise, it will be at its J input terminal with the signal END-fed flip-flop F1 is set synchronously with the fall of the clock pulses CP, so that it produces the Q output "1" and therefore the Q outputs of the flip-flops F1 and F2 are equal to "1", while the Q output signal of flip-flop F3 is the same "1" is so that the AND gate A13 has an output signal "1", namely the output - or control signal CC3 generated. This control signal CC3 is via the OR gate 052 of the retrieval circuit FCG applied to the AND gate A52, so that this synchronously with the clock pulses CP the signal to be output to the register MR as a control clock CM generated. Further, the control signal CC3 is sent to the A-D conversion control circuit AD and the analog switching element AG 1 is applied, whereby the A-D conversion control circuit AD the implementation of the analog value of the APEX value of the comparator C0M the analog switching element AG1 corresponding to the exposure amount signal to be input Value (Ev +) for storage in the register NR in a digital value begins. With the help of the control signal CC3, the analog switching element AG1 is opened, so that an analog voltage is applied to the comparator COM which corresponds to the APEX value corresponding value (Ev + l) of the exposure amount signal from the in Fig. 2 (b) circuit ES shown with the light measuring circuit comprising a light measuring element 20b, a diode 21b and an operational amplifier 22b, the film sensitivity information input circuit from a variable resistor 23b in functional coupling with an ASA dial ASAD for taking a set resistance value and an arithmetic circuit the end Resistors 26b and 27b, a computing amplifier 28b and a Coupling resistor 24b corresponds to the AND gates by means of the control signal CC3 71 to 78 are opened, whereby the signal to the D terminal of the flip-flop F70 the conversion control circuit AD is applied in the same manner as above described, the analog voltage from the circuit ES converted into a digital value which is stored in the register MR.

Gemäß vorstehender Beschreibung wird nach Beendigung der A-D-Umsetzung von der A-D-Umsetz-Steuerschaltung AD das Signal END erzeugt und von dem Anschluß T4 des Steuer zählers CC über das mit dem Signal CC3 gespeiste UND-Glied A23 an den K-Eingangsanschluß des Flipflops F2 angelegt. Zugleich wird dieses Signal END über das mit dem Signal CC3 gespeiste UND-Glied A4 in der Weise an die Subtraktionsschaltung SUB (Fig.8) angelegt, daß von den in dem Register MR gespeicherten Belichtungsgrößendaten entweder die in dem Register TR gespeicherten Einstell-Belichtungszeitdaten oder die in dem Register AR gespeicherten Einstellblendenwerte abgezogen werden, wobei das Ergebnis in dem Register MR gespeichert wird. Das Signal END wird nämlich erzeugt, wenn die Q-Ausgangssignale der Flipflops F70 bis F75 alle auf "O" sind, so daß die UND-Glieder 71 bis 78 der A-D-Umsetzsteuerschaltung AD offen sind, und die Ladeschaltung LO kein Ausgangs signal erzeugt, während nur die Subtraktionsschaltung SUB ein Ausgangssignal erzeugt. Daher ist die an das Register MR über die ODER-Glieder ORG 1 bis ORG 8 anzulegende Information das Ausgangssignal der Subtraktionsschaltung SUB. Ferner gibt die vorstehend beschriebene Wählschaltung (SEL) den Inhalt des Registers TR als Ausgänge 051 bis 054 aus, da die UND-Glieder 55 bis 58 aufgesteuert sind, wenn gemäß der Darstellung in Fig. 5 der Schalter ASLC geöffnet ist, nämlich das Signal ASLC 1 gleich "0" ist, und den Inhalt des Registers AR als Ausgänge 051 bis 054 aus, wenn das Signal gleich " "1" ist, so daß entweder der Inhalt des Registers AR oder derjenige des Registers TR zu der Subtraktionsschaltung SUB übertragen wird. As described above, after completion of the A-D conversion the signal END is generated from the A-D conversion control circuit AD and from the terminal T4 of the control counter CC via the AND gate A23 fed with the signal CC3 applied to the K input terminal of flip-flop F2. At the same time, this signal becomes END via the AND gate A4 fed with the signal CC3 in the manner to the subtraction circuit SUB (Fig.8) that of the exposure amount data stored in the register MR either the set exposure time data stored in the register TR, or the aperture values stored in the register AR are subtracted, whereby the result is stored in the register MR. The END signal is generated when the Q outputs of the flip-flops F70 to F75 are all "O" so that the AND gates 71 to 78 of the A-D conversion control circuit AD are open, and the charging circuit LO generates no output signal, while only the subtraction circuit SUB generates an output signal generated. Therefore, it is sent to the register MR via the OR gates ORG 1 to ORG 8 information to be applied is the output signal of the subtraction circuit SUB. Further gives the selection circuit described above (SEL) the content of the register TR as outputs 051 to 054, since the AND gates 55 to 58 are activated when the switch ASLC is open as shown in FIG. 5, namely the signal ASLC 1 is equal to "0", and the content of the register AR as outputs 051 to 054 when the signal is equal to "" 1 ", so that either the content of the register AR or that of the register TR is transmitted to the subtraction circuit SUB.

Wenn nämlich der Inhalt des Registers TR von demjenigen des Registers MR abgezogen wird, wird der für den Erhalt einer richtigen Belichtung nötige Blendenwert in das Register aufgenommen, während bei Subtrahieren des Inhalts des Registers AR von demjenigen des Registers MR die für den Erhalt der richtigen Belichtung notwendige Belichtungszeit in das Register MR aufgenommen wird.Namely, if the content of the register TR differs from that of the register MR is subtracted, it becomes the aperture value necessary to get proper exposure added to the register while subtracting the contents of the register AR from that of the register MR that necessary to obtain the correct exposure Exposure time is recorded in the register MR.

Andererseits wird das an dem K-Eingangsanschluß mit dem Signal END gespeiste Flipflop F2 synchron mit dem Abfallen der Taktimpulse CP rückgesetzt und erzeugt ein Q - Ausgangssignal "1", wobei das Flipflop F1 das Q-Ausgangssignal "1" erzeugt, während die Flipflops F2 und F3 das Q - Ausgangssignal 1 erzeugen, so daß das UND-Glied All ein Ausgangssignal 1 , nämlich das Ausgangs-Steuersignal CC1 erzeugt. Dieses Signal CC1 wird an die UND-Glieder A54, A55 und A57 der Abrufschaltung FCG angelegt, wobei die UND-Glieder A54 und A57 mit dem Blendenvorrangwählsignal ASLC gespeist werden, während das UND-Glied A55 mit dem über den Inverter INV 6 invertierten Signal des Blendenvorrang-Wählsignals ASLC gespeist ist, so daß bei dem Signal ASLC gleich "O" das UND-Glied A55 das Ausgangssignal "1" erzeugt, das über das ODER-Glied 051 in der Weise an das UND-Glied 51 angelegt wird, daß dieses synchron mit dem Taktimpuls CP das- Ausgangssignal CA erzeugt, welches als Steuertakt an das Register AR angelegt wird, während bei einem Signal ASLC gleich "1" die UND-Glieder A54 und A57 in der Weise Ausgangssignale "1" erzeugen, daß das Ausgangssignal "1" des UND-Glieds A54 über das ODER-Glied 050 an das UND-Glied A50 angelegt wird, während das Ausgangssignal "1" des UND-Glieds A57 über das ODER-Glied 052 an das UND-Glied A52 angelegt wird, so daß das UND-Glied A50 synchron mit den Taktimpulsen CP das Ausgangssignal CT erzeugt, das als Steuertakt an das Register TR angelegt wird, während das UND-Glied A52 synchron mit den Taktimpulsen CP ein Ausgangssignal CM erzeugt, das als Steuertakt an das Register MR angelegt wird. On the other hand, this is done at the K input terminal with the signal END fed flip-flop F2 is reset synchronously with the fall of the clock pulses CP and generates a Q output signal "1", whereby the flip-flop F1 generates the Q output signal "1" generated, while the flip-flops F2 and F3 generate the Q output signal 1, so that the AND gate All generates an output signal 1, namely the output control signal CC1. This signal CC1 is sent to the AND gates A54, A55 and A57 of the retrieval circuit FCG applied, the AND gates A54 and A57 with the diaphragm priority selection signal ASLC are fed, while the AND gate A55 with the inverted via the inverter INV 6 Signal of the aperture priority selection signal ASLC is fed, so that the signal ASLC equals "O" the AND gate A55 generates the output signal "1", which via the OR gate 051 is applied to the AND gate 51 in such a way that this synchronous generated with the clock pulse CP the output signal CA, which as a control clock the register AR is applied, while with a signal ASLC equal to "1" the AND gates A54 and A57 generate output signals "1" in such a way that the output signal "1" of the AND gate A54 is applied to the AND gate A50 via the OR gate 050, while the output signal "1" of the AND gate A57 via the OR gate 052 to the AND gate A52 is applied so that the AND gate A50 synchronously with the clock pulses CP the Output signal CT generated, which is applied to register TR as a control clock, while the AND gate A52 synchronously with the clock pulses CP an output signal CM generated, which is applied as a control clock to the register MR.

Wenn das Blendenvorrang-Wählsignal ASLC "0" ist, erzeugt die Abrufschaltung FCG ein Steuertaktsignal CA für das Register AR, so daß die Daten, nämlich der Blendenwert des durch die Rechenoperation erhaltenen APEX-Werts, von dem Register NR zu dem Register AR übertragen werden. When the aperture priority selection signal ASLC is "0", the polling circuit generates FCG a control clock signal CA for the register AR, so that the data, namely the aperture value of the APEX value obtained by the arithmetic operation, from the register NR to the Register AR are transferred.

Wenn das Blendenvorrang-Wählsignal ASLC "1" ist, erzeugt das mit diesem gespeiste UND-Glied A3 mit Hilfe des Signals CC1 ein Ausgangssignal "1", das an die Ladeschaltung LO (Fig.6) angelegt wird. Andererseits legt die mit dem Eingangssignal "1" aus dem Signal ASLC gespeiste Wählschaltung SEL den Inhalt des Registers AR wahlyemäß an die Ladeschaltung LO an. Wenn in der Folge die Abrufschaltung FCG die Steuertaktsignale CT und CM für die Register TR und MR erzeugt, werden die durch die Rechenoperation erhaltenen Daten, nämlich die Belichtungszeit mit dem dem APEX-Wert entsprechenden Wert, von dem Register MR zu dem Register TR übertragen, während zugleich die Daten von dem Register AR, nämlich der Blendenwert des eingestellten APEX-Werts, zu dem Register MR übertragen werden. When the aperture priority selection signal ASLC is "1", it generates with this fed AND gate A3 with the help of the signal CC1 an output signal "1", which is applied to the charging circuit LO (Fig. 6). On the other hand, she lays with the Input signal "1" from the signal ASLC fed selection circuit SEL the content of the Register AR optionally to the charging circuit LO. If in the sequence the polling circuit FCG generates the control clock signals CT and CM for the registers TR and MR, the data obtained by the arithmetic operation, namely the exposure time with the the APEX value corresponding value, from the register MR to the register TR transferred while at the same time the data from the register AR, namely the aperture value of the set APEX value are transferred to the register MR.

Gemäß vorstehender Erlauterung ist der dem für den Erhalt einer richtigen Belichtung notwendigen APEX-Wert Av entsprechende Blendenwert in den Registern AR. und MR gespeichert, während die Belichtungszeit, die dem für den Erhalt einer richtigen Belichtung notwendigen APEX-Wert entsprechenden Wert (Tv + oil ) entspricht, mittels des Signals CCl in den Register TR gespeichert ist. According to the explanation above, this is the one for obtaining a correct Exposure necessary APEX value Av corresponding aperture value in the registers AR. and MR stored while the exposure time necessary for obtaining a correct one Exposure necessary APEX value corresponds to the corresponding value (Tv + oil), by means of of the signal CCl is stored in the register TR.

In dem Steuerzähler CC wird das Signal CCl an die UND-Glieder A21 und A22 angelegt, wobei das UND-Glied A21 mit Hilfe des Inverters INV 1 mit dem invertierten Signal des Verschlußauslösesignals SHTR gespeist ist, während das UND-Glied A22 mit dem Verschlußauslösesignal SHTR gespeist ist. Wenn folglich das Verschlußauslösesignal SHTR "O" ist, erzeugt das UND-Glied A21 ein Ausgangssignal "1", das über das ODER-Glied Ol an den K-Eingangsanschluß des Flipflops F1 und zur gleichen Zeit an den J-Eingangsanschluß des Flipflops F2 angelegt wird. In der Folge erzeugt synchron mit dem Abfallen der Taktimpulse CP das Flipflop F2 das Q-Ausgangssignal "1", während die Flipflop F1 und F3 die Q - Ausgangssignale "1" erzeugen, so daß das UND-Glied A12 das Ausgangssignal 1, nämlich das Signal CC2 erzeugt. Mittels dieses Signals CC2 wiederholt die Schaltung den gleichen Betriebsablauf, wie er vorstehend beschrieben ist, so daß/solange das Verschlußauslösesignal SHTR gleich "O" ist, der Steuerzähler CC die Steuersignale CC2, CC3, CCl in wiederholter Weise unter Einschluß der vorstehend beschriebenen unterschiedlichen Schaltungsbetriebsabläufe erzeugt. Wenn ferner der in der Zeichnung nicht gezeigte Verschlußauslöseknopf zur Erzeugung des Verschlußauslösesignals 1 niedergedrückt wird, erzeugt zu dem Zeitpunkt, an dem der Steuerzähler CC das Signal Ccl erzeugt, das UND-Glied A22 das Ausgangssignal "1", das dem J-Eingangsanschluß des Flipflops F3 zugeführt wird, so daß synchron mit dem Abfallen der Taktimpulse CP das Flipflop F3 das Q-Ausgangssignal "1" erzeugt, wobei die Flipflops F1 und F3 das Q-Ausgangssignal "1" erzeugen, und das Flipflop F2 das Q - Ausgangssignal "1" erzeugt, wodurch das UND-Glied A15 ein Ausgangssignal "1", nämlich das Signal CC5 erzeugt. In the control counter CC, the signal CCl to the AND gates A21 and A22, the AND gate A21 using the inverter INV 1 with the inverted signal of the shutter release signal SHTR is fed, while the AND gate A22 is supplied with the shutter release signal SHTR. If consequently the shutter release signal SHTR is "O", the AND gate A21 generates an output signal "1" which is passed through the OR gate Ol to the K input terminal of the flip-flop F1 and at the same time to the J input terminal of the flip-flop F2 is applied. As a result, generated synchronously with the fall of the Clock pulses CP the flip-flop F2 the Q output signal "1", while the flip-flop F1 and F3 generate the Q output signals "1", so that the AND gate A12 the output signal 1, namely the signal CC2 is generated. The circuit repeats by means of this signal CC2 the same operational sequence as described above, so that / as long as the Shutter release signal SHTR is "O", the control counter CC the control signals CC2, CC3, CCl in a repeated manner including the above different circuit operations described. Furthermore, if the Shutter release button, not shown in the drawing, for generating the shutter release signal 1 is depressed at the time the control counter CC generates the Signal Ccl generates the AND gate A22, the output signal "1", which is the J input terminal of the flip-flop F3 is supplied so that in synchronism with the fall of the clock pulses CP the flip-flop F3 generates the Q output signal "1", the flip-flops F1 and F3 generate the Q output signal "1", and the flip-flop F2 the Q output signal "1" is generated, whereby the AND gate A15 produces an output signal "1", namely the signal CC5 generated.

Dieses Steuersignal CC5 wird gemäß der Darstellung in Fig. 2 als Blendenstellsignal AD' an die Blendenstelleinrichtung angelegt, so daß es die in der Zeichnung nicht gezeigte Blende verstellt. Zugleich wird das Signal CC5 an das Analog-Schaltglied AG4 angelegt, das mit dem erfaßten Blendenwert AVR von der Blendendetektoreinrichtung gespeist ist, die über die Schaltung AP einen dem APEX-Wert entsprechenden analogen Wert in Übereinstimmung mit dem tatsächlichen Blendenwert erzeugt, so daß der erfaßte Blendenwert AVR an den Vergleicher COM angelegt wird. Wie vorstehend beschrieben, entspricht der Inhalt des Registers NR dem Wert Av, so daß der Vergleicher COM mit dem Inhalt des Registers MR gespeist wird, nämlich dem dem für den Erhalt der richtigen Belichtung notwendigen APEX-Werts entsprechenden und mittels des D-A-Umsetzers DA in einen analogen Wert umgesetzten Blendenwert, so daß daher zum Zeitpunkt des Anlaufens der Blendenverstellung der Steuer-Blendenwert AV größer als der erfaßte Blendenwert AVR ist und ein Ausgangssignal "1" erzeugt wird, während ein Ausgangssignal "0" erzeugt wird, nachdem der erfaßte Blendenwert AVR größer als der Steuer-Blendenwert wird. Wenn folglich die Blende bis zu der Stellung verstellt wird, an der die richtige Belichtung erzielt wird, wechselt das Ausgangssignal COMP des Vergleichers C0M von "1" auf "0", wobei dieses Ausgangssignal COMP von dem Anschluß T3 des Steuerzählers CC über den Inverter INV 3 an das mit dem Steuersignal CC5 gespeiste UND-Glied A20. angelegt wird, so daß das mit dem Ausgangssignal des UND-Glieds A20 über das ODER-Glied 01 an seinem K-Eingangsanschluß gespeiste Flipflop F1 synchron mit dem Abfallen des Taktimpulses CP unmittelbar nach dem Wechsel des Vergleicherausgangssignals CONP von "1" auf "O" rückgesetzt wird und das Q-Ausgangssignal "O" erzeugt. In der Folge davon sind die Q - Ausgangssignale der Flipflops F1 und F2 des Steuerzählers CC gleich "1", während das Q-Ausgangssignal des Flipflops F3 "1" ist, so daß das UND-Glied A14 das Ausgangssignal "1", nämlich das Steuersignal CC4 erzeugt, während das Steuersignal CC5 "O" ist. Daher ist das Blendenstellsignal AD' gleich "O", so daß die Blendeneinstellung in der Weise unterbrochen wird, daß die Blende auf einem Wert gehalten wird, der für die Erzielung richtiger Belichtung notwendig ist. This control signal CC5 is shown in Fig. 2 as Aperture setting signal AD 'applied to the diaphragm setting device, so that it is the in Adjusted the diaphragm, not shown in the drawing. At the same time, the CC5 signal is sent to the Analog switching element AG4 applied, the one with the detected aperture value AVR from the aperture detector device is fed, via the circuit AP a corresponding to the APEX value analog Value generated in accordance with the actual aperture value, so that the detected Aperture value AVR is applied to the comparator COM. As described above, the content of the register NR corresponds to the value Av, so that the comparator COM with the content of the register MR is fed, namely the one for obtaining the correct Exposure necessary APEX value corresponding and by means of the D-A converter DA f-stop value converted into an analog value, so that therefore to the The time at which the diaphragm adjustment starts, the control diaphragm value AV is greater than the detected aperture value is AVR and an output "1" is generated while an output "0" is generated after the detected aperture value AVR is larger than the control aperture value. If consequently the diaphragm is adjusted up to the position at which the correct exposure is obtained, the output signal COMP changes of the comparator C0M from "1" to "0", this output signal COMP from the terminal T3 of the control counter CC via the inverter INV 3 to the one with the control signal CC5 fed AND gate A20. is applied, so that with the output of the AND gate A20 through the OR gate 01 at its K input terminal fed flip-flop F1 synchronously with the fall of the clock pulse CP immediately after the change in the comparator output signal CONP is reset from "1" to "O" and generates the Q output signal "O". In the This results in the Q output signals of the flip-flops F1 and F2 of the control counter CC is "1" while the Q output of flip-flop F3 is "1", so that AND gate A14, the output signal "1", namely the control signal CC4 generated while the control signal CC5 is "O". Therefore, the diaphragm setting signal AD 'is "O", see above that the aperture setting is interrupted in such a way that the aperture on a Value is maintained which is necessary to obtain correct exposure.

Durch die Erzeugung des Blendenstellsignals AD' werden nämlich die in Fig. 9 gezeigten Magneten MA und MR' in der Weise mit Strom versorgt, daß der Magnet MR' in Gegenrichtung erregt wird, wodurch der erste Haltehebel 96 mittels der Feder 96c im Uhrzeigersinn gedreht wird und der Auslösehebel 98 entgegen dem Uhrzeigersinn gedreht wird. Daher wird der EE-Haltehebel 99 entgegen dem Uhrzeigersinn gedreht und löst den Eing-rif an dem Sektorzahnrad 100. Ferner wird durch die Freigabe des Sektorzahnrads 100 der Blendenvoreinstellring 91 mittels der Feder 91a im Uhrzeigersinn gedreht, so daß das Sektorzahnrad 10 gegen die Kraft der Feder 100c im Uhrzeigersinn gedreht wird. Durch die Drehung des Sektcrzahnrads schleift das Schleifteil bzw. die Schleifbürste Ra über den Schiebewiderstand Ral, so daß der in Fig. 2 (e) gezeigte Widerstand Ral den Wert annimmt, der dem Blendenwert entspricht, welcher über das Analog-Schaltglied AG4 dem Vergleicher COM zugeführt wird, damit er mit dem in dem Register NR gespeicherten Blendenwert verglichen wird, wodurch bei gegenseitiger Übereinstimung der beiden Spannungen das Blendenstellsignal AD' von "1" auf "0" wechselt. Auf diese Weise ist der Magnet Ma nicht länger erregt und der Anzugshebel 107 dreht gegen die Kraft der Feder 108a gegen den Uhrzeigersinn, so daß der abgebogene Teil des Hebels mit dem Sperrad 101c in Eingriff kommt und die Drehung des Sektorzahnrads 100 anhält, wobei der Blendenvoreinstellring 91 in die dem in dem Register NR gespeicherten Blendenwert entsprechende Stellung gedreht ist und die Blende in die richtige Stellung eingestellt ist. By generating the diaphragm setting signal AD ', the Magnets MA and MR 'shown in Fig. 9 in such a way that the Magnet MR 'is excited in the opposite direction, whereby the first holding lever 96 by means of the spring 96c im Is turned clockwise and the release lever 98 is rotated counterclockwise. Therefore, the EE holding lever 99 is opposed rotated clockwise and disengages the sector gear 100. Further is by releasing the sector gear 100 of the diaphragm presetting ring 91 by means of the spring 91a rotated clockwise so that the sector gear 10 against the force the spring 100c is rotated clockwise. By turning the champagne gear grinds the grinding part or the grinding brush Ra via the sliding resistor Ral, so that the resistor Ral shown in Fig. 2 (e) becomes the value that is the aperture value which is fed to the comparator COM via the analog switching element AG4 so that it is compared with the aperture value stored in the register NR, whereby, when the two voltages match, the diaphragm setting signal AD 'changes from "1" to "0". In this way the magnet Ma is no longer excited and the tightening lever 107 rotates counterclockwise against the force of the spring 108a, so that the bent part of the lever engages with the ratchet 101c and the rotation of the sector gear 100 stops with the aperture preset ring 91 in rotated to the position corresponding to the aperture value stored in the register NR and the diaphragm is set to the correct position.

Ferner wird das vorgenannte Steuersignal CC4 an den D-Einfluß des Flipflops FF angelegt, dessen Steuertakt der Normalzeitimpuls CTO aus der Teilerschaltung PG ist, das Q-Ausgangssignal RL dieses Flipflops FF wird an die Belichtungszeit-Steuerschaltung RTC und zugleich an das mit dem Signal CC4 gespeiste UND-Glied AO angelegt, wodurch dessen Ausgangssignal SO den in Fig. 9 gezeigten Magneten MT und Mgs zugeführt wird, um diese beiden Magneten zu betätigen. Daher wird der mit einem Permanentmagneten versehene Magnet Mgs in Gegenrichtung erregt, der Haltehebel 333 wird mittels der Feder 333a im Uhrzeigersinn gedreht, das Vordervorhang-Zahnrad 334 und das Vordervorhang-Ritzel 335 werden gedreht und der vordere Verschlußvorhang beginnt abzulaufen. Furthermore, the aforementioned control signal CC4 to the D influence of the Flip-flops FF applied, the control clock of which is the normal time pulse CTO from the divider circuit PG is, the Q output signal RL of this flip-flop FF is sent to the exposure time control circuit RTC and at the same time applied to the AND gate AO fed with the signal CC4, whereby whose output signal SO is fed to the magnets MT and Mgs shown in FIG. 9, to operate these two magnets. Hence the one with a permanent magnet provided magnet Mgs is excited in the opposite direction, the holding lever 333 is by means of the Spring 333a rotated clockwise, the front curtain gear 334 and the front curtain pinion 335 are rotated and the front shutter curtain begins to expire.

Dabei wird die Verschlußzeit mit Hilfe des vorstehend genannten Signals RL gesteuert. Nachstehend wird die Wirkungsweise der Belichtungszeit-Steuerschaltung unter Bezugnahme auf die Zeichnung näher erläutert. At this time, the shutter speed is determined with the aid of the above-mentioned signal RL controlled. The following is the operation of the exposure time control circuit explained in more detail with reference to the drawing.

Die Fig. 11 zeigt den Schaltungsaufbau der Belichtungszeit-Steuerschaltung RTC im einzelnen. In der Zeichnung ist DC ein Decodierer, dem die Ausgangssignale der 4 Binärstellen TR1, TR2, TR3 uni TR4 des Registers TR zugeführt sind, damit decodierte Ausgangssignale an 16 Ausgangsleitungen DC 0 bis DC 15 ausgegeben werden, wobei der Decodiever so ausgelegt ist, daß er in Übereinstimmung mit der Eingabe an eine bestimmte festgelegte Ausgangsleitung ein Signal "O" abgibt. Die Ausgänge DC O bis DC 15 des Decodierers DC werden jeweils über ODER-Glieder 011 bis 026 an ein UND-Glied A30 angelegt, wobei die UND-Glieder O 11 bis 026 an einem zweiten Ausgangsanschluß mit den Ausgangssignalen einer später beschriebenen Frequenzteilerschaltung gespeist sind. Fig. 11 shows the circuit construction of the exposure time control circuit RTC in detail. In the drawing, DC is a decoder to which the output signals the 4 binary digits TR1, TR2, TR3 and TR4 of the register TR are supplied so that decoded output signals are output on 16 output lines DC 0 to DC 15, wherein the decoder is arranged to be in accordance with the input emits a signal "O" to a certain fixed output line. The exits DC 0 to DC 15 of the decoder DC are connected via OR gates 011 to 026, respectively an AND gate A30 applied, the AND gates O 11 to 026 at a second Output terminal with the output signals of a frequency divider circuit described later are fed.

Die Frequenzteilerschaltung besteht aus 16 Flipflops Ell bis F26, deren Q-Ausgangssignale an die entsprechenden ODER-Glieder O 11 bis 0 26 und zugleich an den T-Eingang des Flipflops der nächsten Stufe angel(g. sind.The frequency divider circuit consists of 16 flip-flops Ell to F26, their Q output signals to the corresponding OR gates O 11 until 0 26 and at the same time to the T input of the flip-flop of the next level (g. Are.

Dabei ist über ein UND-Glied 0 16 an den T-Eingang des Flipflops F11 das logische Produktsignal aus dem Steuersignal RL und dem Normalzeitsignal CTO der die Normalzeit erzeugenden Teilerschaltung PG angelegt. Falls der an die auf diese Weise zusammengesetzte Frequenzteilerschaltung der Normalzeitimpuls CTO an den T-Eingangsanschluß des Flipflops F11 über das UND-Glied A 16 angelegt wird, wird er mittels des Flipflops F11 halbiert und wiederum mittels des Flipflops F12 halbiert. Durch Anlegen des Ausgangssignals eines Flipflops an den T-Eingangsanschluß des nachfolgenden Flipflops erzeugt nämlich das Flipflop F26 ein Impulsausgangssignal, das bezüglich der Frequenz durch 216 geteilt ist. An AND element 0 16 is connected to the T input of the flip-flop F11 the logical product signal from the control signal RL and the normal time signal CTO of the dividing circuit PG generating the normal time is applied. If the frequency divider circuit composed in this way of the normal time pulse CTO is applied to the T input terminal of the flip-flop F11 via the AND gate A 16, it is halved by means of flip-flop F11 and again by means of flip-flop F12 halved. By applying the output of a flip-flop to the T input terminal of the subsequent flip-flop, the flip-flop F26 generates a pulse output signal, which is divided by 216 in frequency.

Wenn nämlich als Normalzeitimpuls CTO ein Impuls mit 1/4096 sek.If the normal time pulse CTO is a pulse with 1/4096 sec.

Periodendauer verwendet ist, ist das Ausgangssignal des Flipflops F 11 ein Impuls mit 1/2048 sec. Periodendauer, das Ausgangssignal des Flipflops F12 ein Impuls mit 1/1024 sec.Period is used is the output of the flip-flop F 11 a pulse with a period of 1/2048 sec., The output signal of the flip-flop F12 a pulse with 1/1024 sec.

Periodendauer, das Ausgangssignal des Flipflops F13 ein Impuls mit 1/512 sec.Period duration, the output signal of the flip-flop F13 with a pulse 1/512 sec.

Periodendauer, das Ausgangssignal des Flipflops F14 ein Impuls mit 1/256 sec.Period duration, the output signal of the flip-flop F14 with a pulse 1/256 sec.

Periodendauer, das Ausgangssignal des Flipflops F15 ein Impuls mit 1/128 sec.Period, the output of flip-flop F15 a pulse with 1/128 sec.

Periodendauer, das Ausgangssignal des Flipflops F16 ein Impuls mit 1/64 sec.Period duration, the output signal of the flip-flop F16 with a pulse 1/64 sec.

Periodendauer, das Ausgangssignal des Flipflops F17 ein Impuls mit 1/32 sec.Period duration, the output signal of the flip-flop F17 with a pulse 1/32 sec.

Periodendauer, das Ausgangssignal des Flipflops F18 ein Impuls mit 1/16 sec.Period duration, the output signal of the flip-flop F18 with a pulse 1/16 sec.

Periodendauer, das Ausgangssignal des Flipflops F19 ein Impuls mit 1/8 sec.Period duration, the output signal of the flip-flop F19 with a pulse 1/8 sec.

Periodendauer, das Ausgangssignal des Flipflops F20 ein Impuls mit 1/4 sec.Period duration, the output signal of the flip-flop F20 with a pulse 1/4 sec.

Periodendauer, das Ausgangssignal des Flipflops F21 ein Impuls mit 1/2 sec.Period duration, the output signal of the flip-flop F21 with a pulse 1/2 sec.

Periodendauer, das Ausgangssignal des Flipflops F22 ein Impuls mit 1 sec.Period duration, the output signal of the flip-flop F22 with a pulse 1 sec.

Periodendauer, das Ausgangssignal des Flipflops F23 ein Impuls mit 2 sec.Period duration, the output signal of the flip-flop F23 with a pulse 2 sec.

Periodendauer, das Ausgangssignal des Flipflops F24 ein Impuls mit 4 sec.Period duration, the output signal of the flip-flop F24 with a pulse 4 sec.

Periodendauer, das Ausgangssignal des Flipflops F25 ein Impuls mit 8 sec.Period duration, the output signal of the flip-flop F25 with a pulse 8 sec.

Periodendauer, und das Ausgangssignal des Flipflops F26 ein Impuls mit 16 sec.Period, and the output signal of the flip-flop F26 is a pulse with 16 sec.

Periodendauer.Period duration.

Die Ausgangssignale eines jeden Flipflops erden an die zweiten Eingangsanschlüsse der ODER-Glieder O 11 bis 026 angelegt, deren erste Eingangsanschlüsse mit den Ausgängen DC 0 bis DC 15 des Decodierers DC gespeist sind, so daß das mit dem Ausgangsslgnal "C" des Decodierers DC gespeiste ODER-Glied ein Ausgancvssignal "1" zu dem Zeitpunkt erzeugt, an dem das Ausgangssignal des Flipflops "1" ist, wodurch das Ausgangssignal des mit allen Ausgangssignalen der GDER-Glieder O 11 bis 0 26 gespeisten UND-Glieds A 30 gleich "1" ist. Das UND-Glied A 30 erzeugt nämlich das gleise Ausgangssignal wie das Q-Ausgangssignal eines bestirrten besonderen Flipflops unter den Flipflops F 11 bis F 26 in Übereinstitnr:ung mit dem Stand des Ausgangssignals des Decodierers DC. Wenn beispielsweise das Ausgangssignal DC 15 des Decodierers "G" ist, erzeugt das UND-Glied A 30 das gleiche Ausyangssignal wie der Ausgang des Flipflops F 11, wenn das Ausgangssignal DC 14 "0" ist, erzeugt das UND-Glied A 30 das gleiche Ausgangssignal wie der Q-Ausgang des Flipflops F 12, und schließlich erzeugt auf die gleiche Weise wie vorstehend beschrieben bei einem Ausgangssignal DC O zu "0" das UND-Glied A 30 das gleiche Ausgangssignal wie der Q-Ausgang des Flipflops F 26. Das Ausgangssignal des UND-Glieds A 30 wird an den Steuertaktanschluß eines Flipflops F4 angelegt, wobei dessen D-Eingangsanschluß mit dem Signal "1" aus einem Inverter INV 2 gespeist ist, so daß das Flipflop F4 synchron mit dem Abfallen des Ausganassignals des UND-Glieds A 30 zur Erzeugung eines Q-Ausgangssignals "1" gesetzt wird. Dieses Ausgangssignal "1" wird an den D-Eingangsanschluß eines Flipflops F 5 angelegt, dessen Steuertaktanschluß mit dem Taktimpuls CP in der Weise gespeist ist, daß das Flipflop F 5 synchron mit dem Abfallen des nächsten Taktimpulses CP das Q-Ausgangssignal "1" erzeugt. Als Folge davon erzeugt das mit dem Ausgangssignal des genannten Inverters INV 2 und de Q-Ausgangssignal des Flipflops F5 gespeiste NOR-Glied NR das Impulssignal RT, dessen zeitliche Ereite sich von dem Zeitpunkt, an dem das Flipflop F4 gesetzt wird, nämlich das Ausgangssignal des Inverters INV 2 zu "0" wird, bis zu dem Zeitpunkt erstreckt, an dem das Q-Ausgangssignal des Flipflops F5 zu "1" wird, wobei dieses Signal RT an den Steuerzähler CC als Ausgangs signal RT der Eeliaitungszeitsteuerschaltung RTC angelegt wird. The output signals of each flip-flop are grounded to the second input terminals the OR gates O 11 to 026 applied, their first input terminals with the outputs DC 0 to DC 15 of the decoder DC are fed, so that the output signal "C" of the decoder DC fed OR gate an output signal "1" at the time at which the output signal of the flip-flop is "1", whereby the output signal of the AND element fed with all output signals from the GDER elements O 11 to O 26 A 30 is equal to "1". The AND gate A 30 namely generates the track output signal like the Q output of a particular flip-flop among the flip-flops F 11 to F 26 in agreement with the status of the output signal of the decoder DC. For example, when the output signal DC 15 of the decoder is "G", generated the AND gate A 30 the same output signal as the output of the flip-flop F 11, when the output signal DC 14 is "0", the AND gate A 30 produces the same output signal as the Q output of flip-flop F 12, and finally generated in the same way As described above, the AND gate A when the output signal DC O is "0" 30 has the same output signal as the Q output of flip-flop F 26. The output signal of AND gate A 30 is applied to the control clock connection of a flip-flop F4, the D input terminal of which is fed with the signal "1" from an inverter INV 2 is so that the flip-flop F4 in synchronism with the fall of the output signal of the AND gate A 30 is set to generate a Q output signal "1". This output signal "1" is applied to the D input terminal of a flip-flop F 5, its control clock terminal is fed with the clock pulse CP in such a way that the flip-flop F 5 is synchronous with the fall of the next clock pulse CP, the Q output signal "1" generated. As a result, the generated with the output of said inverter INV 2 and the Q output signal of the flip-flop F5 fed NOR gate NR the pulse signal RT, the temporal event of which is from the point in time at which the flip-flop F4 is set becomes, namely, the output of the inverter INV 2 becomes "0" until the point of time at which the Q output of the flip-flop F5 becomes "1", this being Signal RT to the control counter CC as an output signal RT of the Eeliaitungszeitsteuerschaltung RTC is created.

Die Fig. 12 zeigt das Zeitiagramm für die Erläuterung der Wirkungsweise der in Fig. 11 gezeigten Schaltung, wobei das Zeitdiagramm dem Fall entspricht, daß das digitale Ausgangssignal TR 1 des Registers TR gleich "1"das Ausgangssignal TR 2 gleich "1", das Ausgangssignal TR 3 gleich "0", und das Ausgangssignal TR 4 gleich "1" ist, nämlich die Belichtungszeit-Steuerung dem Fall entspricht, daß der dem für die richtige Belichtung notwendigen APEX-Wert entsprechende Wert (Tv +ru, ), der in dem Register TR gespeichert ist, bleich "11" ist. Fig. 12 shows the timing chart for explaining the operation the circuit shown in Fig. 11, the timing diagram corresponding to the case that the digital output signal TR 1 of the register TR equals "1" the output signal TR 2 is equal to "1", the output signal TR 3 is equal to "0", and the output signal TR 4 is equal to "1", namely, the exposure time control corresponds to the case that the the APEX value necessary for the correct exposure (Tv + ru, ) stored in the register TR is pale "11".

In Übereinstimmung mit dem Ausgangssignal des Registers TR gibt der Decodierer DC das Ausgangssignal "1" an jede der Ausgangsleitungen DC 0 bis DC 10 und DC 12 bis DC 15 und das Ausganyssignal "0" auf die Ausgangsleitung DC 11, wobei die Abgabe der Ausgangssignale mittels des Signals RL gesteuert ist, welches das Q-Ausgangssignal des Flipflops FF ist. In accordance with the output of the register TR gives the Decoder DC sends the output signal "1" to each of the output lines DC 0 to DC 10 and DC 12 to DC 15 and the Ausganyssignal "0" on the output line DC 11, where the delivery of the output signals is controlled by means of the signal RL, which the Q output of flip-flop FF is.

Als Folye davon ist das an das UND-Glied A 30 abgegebene Ausgangssignal eines jede ODER-Glieds O 11 bis 0 14 und 0 16 bis 0 26 gleich "1", während das Ausgangssignal des von dem Ausgang DC 11 des Decodierers DC gespeisten ODER-Glieds 0 15 gleich "O" ist. The output signal delivered to AND gate A 30 is the result of this of each OR gate 0 11 to 0 14 and 0 16 to 0 26 equals "1", while the output signal is fed from the output DC 11 of the decoder DC OR gate 0 15 is equal to "O".

Andererseits bedeutet das Signal RL gemäß vorstehender Beschreibung den Beginn der Belchtung, wobei das Ansteigen des Verschlußöffnungssignals SO durch das Ansteigen des Signals RL bestimmt ist, und wobei das mit dem Signal RL gespeiste UND-Glied A 16 beginnt, ein mit dem Normalzeitimpuls CTO von 1/4096 synchronisiertes Impuissignal zu erzeugen. Wie aus der Fig. 12 ersichtlich ist, wir d das Signal RL synchron mit dem Abfallen des Normalzeit-Impulses CT0 mittels des Flipflops FF zu "1", so daß aus der Fig.12 gleichfalls ersichtlich ist, daß mittels des UND-Glieds A 16 erzeugte Impulse in jeweils 1/4096 sec. nach dem Ansteigen des Signals RL abfallen. In der Folge wiederholt das mit dem Ausgangsimpuls des UND-Glieds A 16 an dem T-S;nschluB gespeiste Flipflop F 11 das Setzen und Rücksetzen bei jedem Abfallen des Impulses und erzeugt daher an dem O-Ausgangsanschluß das Impulsausgangssignal jeweils 1/2048 sec. nach dem Ansteigen des Signals RL, während das mit den Ausgangsimpulsen aus dem Flipflop F 11 an dem T-Eingangsanschluß gespeiste Flipflop F 12 das Setzen und Rücksetzen bei jedem Abfall des Impulses wiederholt und daher an dem Q-Ausgangsanschluß bei jeweils 1/1024 sec. nach dem Ansteigen des Signals RL das Impulsausgangssignal erzeugt. Gemäß der Darstellung in Fig. 12 erzeugt auf die gleiche Weise das Flipflop F 13 das Impulsausgangssignal jeweils in 1/512 sec.-Abstand nach dem Ansteigen des Signals RL, das Flipflop F 14 , das Impulsausgangssignal für jede 1/256 sec. On the other hand, the signal RL means as described above the start of exposure, the rise of the shutter opening signal SO by the rise of the signal RL is determined, and the one fed with the signal RL AND gate A 16 begins, a synchronized with the normal time pulse CTO of 1/4096 Generate pulse signal. As can be seen from FIG. 12, we d the signal RL synchronous with the fall of the normal time pulse CT0 by means of the flip-flop FF to "1", so that it can also be seen from FIG. 12 that by means of the AND gate A 16 generated pulses fall every 1/4096 sec. After the rise of the RL signal. This is then repeated with the output pulse of the AND gate A 16 at the T-S; connection powered flip-flop F 11 sets and resets each time the pulse drops and therefore generates the pulse output signal 1/2048 at the 0 output terminal sec. after the rise of the signal RL, while that with the output pulses off the flip-flop F 11 fed to the T input terminal, the setting and Reset repeated on each fall of the pulse and therefore at the Q output terminal the pulse output signal at 1/1024 sec. after the rise of the RL signal generated. As shown in Fig. 12, the flip-flop generates in the same manner F 13 the pulse output signal every 1/512 sec. After the increase in the Signal RL, the flip-flop F 14, the pulse output signal for every 1/256 sec.

und das Flipflop F 15 das Impulsausyangssignal für jede 1/128 sec.and the flip-flop F 15 the pulse output signal for every 1/128 sec.

Ferner erzeugen auf die gleiche Weise die Flipflops F 16 bis F 26 jeweils Impulsausgangssignale für 1/64 sec., 1/32 sec., 1/16 sec., 1/8 sec., 1/4 sec. , 1/2 sec., 1 sec., 2 Sec., 4 Sec., 8 sec., und 16 sec. nach dem Ansteigen des Signals RL. Das Ausgangssignal eines jeden Flipflops F 11 bis F 26 ist jeweils über ein ODER-Glied O 11 bis 0 26 an das UND-Glied A 30 angelegt, wobei zu Beginn das Ausgangssignal des ODER-Glieds mit dem Ausgangssignal "0" des Decodierers DC an dem Anschluß ein Signal "0" erzeugt. Wenn jedoch das Q-Ausgangssignal des entsprechenden Flipflops zu "1" wird, wird das Ausgangssignal des ODER-Glieds zu 1", während bei einem £-Ausgangssignal "0" das Ausgangssignal des ODER-Glieds zu "0" wird, In der Folge werden zu dem Zeitpunkt, an dem das Ausgangssignal eines solchen ODER-Glieds zu "1" wird, die Ausgangssignale aller ODER-Glieder O 11 bis 0 26 zu "1" , wodurch das Ausgangssignal des UND-Glieds A 30 gleichfalls zu "1" wird. Das Ausgangssignal des UND-Glieds A 30 hängt nämlich von dem Zustand des Q-Ausgangssignals des Flipflops ab, das das Q-Ausgangssignal an das von dem Decoder DC mit "0" gespeiste ODER-Glied abgibt.Furthermore, the flip-flops F 16 to F 26 generate in the same way Pulse output signals for 1/64 sec., 1/32 sec., 1/16 sec., 1/8 sec., 1/4 sec., 1/2 sec., 1 sec., 2 sec., 4 sec., 8 sec., and 16 sec. after the increase of the signal RL. The output signal of each flip-flop F 11 to F 26 is respectively applied via an OR element O 11 to O 26 to the AND element A 30, with at the beginning the output of the OR gate with the output "0" of the decoder DC a "0" signal is generated at the terminal. However, if the Q output of the corresponding Flip-flops becomes "1", the output signal of the OR gate becomes 1 ", while at a £ output signal "0", the output signal of the OR gate becomes "0", In the The result will be at the point in time at which the output signal of such an OR gate becomes "1", the output signals of all OR gates O 11 to O 26 become "1", whereby the output of the AND gate A 30 also becomes "1". The output signal of AND gate A 30 depends on the state of the Q output signal of the flip-flop from which the Q output signal to the OR gate fed with "0" by the decoder DC gives away.

Da nur das Ausgangssignal DC 11 des Decodierers DC "O" ist, gibt das UND-Glied A 30 das gleiche Ausgangssignal wie das Q-Ausgangssignal des Flipflops F 15 ab, das das Q-Ausgangssignal an das mit dem Ausgangssignal DC 11 gespeiste ODER-Glied 0 15 abgibt. Wie aus Fig. 12 ersichtlich ist, gibt folglich das UND-Glied A 30 das Impulsausgangssignal mit dem ersten Abfallen nach 1/128 sec. nach dem Ansteigen des Signals RL, nämlich dem Beginn der Belichtung ab. Since only the output signal DC 11 of the decoder DC is "O", there are the AND gate A 30 has the same output as the Q output of the flip-flop F 15, which feeds the Q output signal to the one fed with the output signal DC 11 OR gate 0 15 emits. As can be seen from FIG. 12, there is consequently the AND gate A 30 is the pulse output signal with the first decrease after 1/128 sec. After the increase of the signal RL, namely the beginning of the exposure.

In der Folge wird das an dem Steuertaktanschluß mit dem Ausgangssignal des UND-Glieds A 30 und an dem D-Eingangsanschluß über den Inverter INV 2 mit dem Signal "1"-gespeiste Flipflop F 4 gesetzt und erzeugt gemäß der Darstellung in Fig. 12 das £-Ausgangssignal "1". Zugleich wird das Ausgangssignal des Inverters INV 2 zu "0". Andererseits wird das an dem D-Eingangsanschluß mit dem Q-Ausgangssignal des Flipflops F 4 gespeiste Flipflop F 5 synchron mit dem ersten Abfallen des Taktimpulses CP nach dem Q-Ausgangssignal des Flipflops F 4 gesetzt und erzeugt das Q-Ausgangssignal "1", wobei das NOR-Glied NR das Signal RT als Ausgangssignal "1" zwischen dem Zeitpunkt , an dem das Flipflop F 4 gesetzt wird und das Q-Ausgangssignal "1" erzeugt, und dem Zeitpunkt erzeugt, an dem das Flipflop F5 gesetzt wird und das Q-Ausgangssignal "1" erzeugt.As a result, this is transmitted to the control clock connection with the output signal of the AND gate A 30 and to the D input terminal via the Inverter INV 2 with the signal "1" -fed flip-flop F 4 is set and generated as shown in Fig. 12 the £ output "1". At the same time the output signal of the inverter INV 2 to "0". On the other hand, that at the D input terminal becomes with the Q output signal of the flip-flop F 4 fed flip-flop F 5 synchronously with the first fall of the clock pulse CP is set after the Q output signal of flip-flop F 4 and generates the Q output signal "1", with the NOR gate NR providing the signal RT as an output signal "1" between the time , at which the flip-flop F 4 is set and generates the Q output signal "1", and generated the time at which the flip-flop F5 is set and the Q output signal "1" is generated.

Aus Fig. 3 ist ersichtlich, daß das genannte Signal RT an den K-Eingangsanschluß des Flipflops F 3 angelegt wird, so daß synchron mit dem Abfallen des ersten Taktimpulses CP nach dem Wechsel des Signals RT auf "0", nämlich mit der gleichen Zeitgabe mit dem Abfallen des Signals RT das Flipflop F 3 in der Weise rückgesetzt wird, daß das Ausgangssignal CC4 des Steuerzählers CC zu "0" wird. From Fig. 3 it can be seen that said signal RT is applied to the K input terminal of the flip-flop F 3 is applied so that in synchronism with the fall of the first clock pulse CP after the change of the signal RT to "0", namely with the same timing with the falling of the signal RT the flip-flop F 3 is reset in such a way that the output CC4 of the control counter CC becomes "0".

Wie aus Fig. 1 ersichtlich ist, gibt in der Folge das UND-Glied AO das Belichtungssignal, da nämlich das Verschlußöffnungssignal SO in Übereinstimmung mit dem UND-Zustand des Signals RL und dem Signal CC 4 das Ausgangs signal "O" zum gleichen Zeitpunkt mit dem Abfallen des Steuersignals CC 4 in der Weise erzeugt, daß der Magnet MT nicht länger erregt ist, wodurch sich der Eingreifhebel 341 mittels der Feder 342 im Uhrzeigersinn dreht, das Verschlußhintervorhang -Zahnrad 339 und das Ritzel 500 gleichfalls drehen, der hintere Verschlußvorhang abzulaufen beginnt und die Belichtung beendigt wird. As can be seen from Fig. 1, there is the AND gate AO in the sequence the exposure signal, namely, the shutter opening signal SO in correspondence with the AND state of the signal RL and the signal CC 4, the output signal "O" to at the same time as the control signal CC 4 drops in such a way that that the magnet MT is no longer excited, whereby the engagement lever 341 means the spring 342 rotates clockwise, the shutter back curtain -Gear 339 and also turn the pinion 500 to run down the rear shutter curtain starts and the exposure stops.

Die Fig. 13 zeigt eine Ausführungsform des in Fig. 11 gezeigten Decodierers DC. In der Zeichnung sind IN 12-1 bis IN 12-4 Inverter und NA 1 bis NA 16 NAND-Glieder, während der Decodierer selbst ein bekannter 4-Auf-16-Decodlerer wie die integrierte Schaltung SN 54154 oder SN 74154 von Texas Instruments Co. ist (4 Leitungen auf 16 Leitungen ), so daß eine ausführliche Erläuterung weggelassen ist. FIG. 13 shows an embodiment of the decoder shown in FIG DC. In the drawing, IN 12-1 to IN 12-4 are inverters and NA 1 to NA 16 are NAND elements, while the decoder itself is a well-known 4-to-16 decoder like the integrated one Circuit SN 54154 or SN 74154 from Texas Instruments Co. is (4 leads on 16 lines), so a detailed explanation is omitted.

Gemäß vorstehender Beschreibung wird jeder Betriebsvorgang mittels des Steuersignals von dem Steuerzähler CC ausgeführt, damit so eine Reihe von Belichtungssteuervorgängen abgeschlossen wird. As described above, each operation is performed using of the control signal from the control counter CC is carried out so as to make a series of exposure control operations is completed.

Die Fig. 14 zeigt das Steuerablaufdiagramm der automatischen Belichtungssteuereinrichtung. Nachstehend wird das erfindungsgemäß angewandte automatische Belichtungs-Steuerverfahren unter Bezugnahme auf dae in Fig. 14 gezeigte Ablaufdiagramm erläutert. Fig. 14 shows the control flow chart of the automatic exposure control device. The following is the automatic exposure control method used in the present invention with reference to the flowchart shown in FIG.

Bei dem Wartezustand HALT befindet sich der Steuerzähler CC in dem Endzustand bei der Belichtungssteuerung in den vorhergehenden Schritten, in dem nämlich alle Steuersignale CC 1 bis CC 5 gleich "0" sind, wobei bei Abgabe des anfänglichen PNücksetzsignals RESET beispielsweise durch den Filmtransportvorgang an den Steuerzähler CC über den Anschluß T6 die Flipflops F 1 und F 3 in den Rücksetzzustand mittels der Signaleingabe in den Direktrücksetzanschluß RD gebracht werden, während das Flipflop F 2 mittels der Signaleingabe in den Direktsetzanschluß SD in den Setzzustand gebracht wird. D.h., der Steuerzähler CC erzeugt das Steuersignal CC 2 in der Weise, daß eine Reihe von Belichtungssteuervorgängen durchgeführt werden. In the waiting state HALT, the control counter CC is in the Final condition of the exposure control in the previous steps, in which namely, all control signals CC 1 to CC 5 are equal to "0", with the output of the initial P reset signal RESET, for example, by the film transport process to the control counter CC via the terminal T6 the flip-flops F 1 and F 3 in the reset state by means of the signal input to the direct reset terminal RD are brought, while the flip-flop F 2 by means of the signal input to the direct setting terminal SD is brought into the set state. That is, the control counter CC generates the control signal CC 2 such that a series of exposure control operations are carried out.

Was für die Durchführung der Belichtungssteuerung wichtig ist, ist zu bestimmen, welches Element mit Vorrang eingestellt wird. What is important to perform exposure control is determine which item is given priority.

Nachstehend wird der Steuerungsvorgang für die Betriebsart mit Vorrang der Belichtungszeit und die Betriebsart mit Vorrang der Blende im einzelnen erläutert.The following is the control procedure for the priority mode the exposure time and the operating mode with priority of the aperture explained in detail.

Im Falle der Betriebsart mit Vorrang der Belichtungszeit wird das Analogsignal, das dem dem APEX-Wert der erwünschten Belichtungszeit gemäß der Darstellung in Fig. 1 entsprechenden Wert entspricht, von dem Einstellbelichtungszeit-Eingangsanschluß ET abgegeben, wobei das Signal mittels eines veränderbaren Widerstands und dergl. gemäß der vorstehenden Beschreibung eingestellt ist. Zugleich ist das Blendenvorrang-Wählsignal ALSC durch Öffnen des Schalters gleich "0" und wird über den Inverter INV an die Belichtungszeit-Vorrang-Anzeigeeinrichtung TI in der Weise angelegt, daß der Fotograf der Anzeigeeinrichtung entnimmt, daß sich die Einrichtung in der Belichtungszeit-Vorrang-Betriebsart befindet. In the case of the operating mode with priority of the exposure time, this will be Analog signal corresponding to the APEX value of the desired exposure time according to the illustration in Fig. 1 corresponds to the corresponding value from the set exposure time input terminal ET delivered, the signal by means of a variable resistor and the like. is set as described above. At the same time is the aperture priority selection signal ALSC equals "0" by opening the switch and is sent to the Exposure time priority display device TI laid out in such a way that the photographer the display device reveals that the device is in the exposure time priority mode is located.

Mit Hilfe des anfänglichen Rücksetzsignals RESET gibt der Steuerzähler CC das Steuersignal CC 2 ab, das von dem mit den mittels des Inverters INV invertierten Signal "1" des Signals "O" des Blendenvorrang-Wählsignals ASEC gespeisten UND-Glied A 1 an das direkt mit der Schaltung ET verbundene Analog-Schaltqlied AG 2 angelegt wird und dieses öffnet. Dieser Betriebsablauf ist der Vorgang für die Bestimmung, ob das Signal ASLC in dem in Fig. 14 gezeigten Ablaufdiagramm "O" oder "1" ist. Zur gleichen Zeit wird das Steuersignal CC 2 an die Abrufschaltung FCG und die A-D-Umsetz-Schaltung AD angelegt. Von dem Analog-Schaltglied AG 2 im offenen Zustand wird der Analogwert, der dem dem APEX-Wert des eingestellten Belichtungszeitsignals entsprechenæm Wert entspricht, an den Vergleicher COM abgegeben, während zugleich die A-D-Umsetz-Schaltung AD den analogen Wert in einen digitalen Wert umzusetzen beginnt. Die A-D-Umsetzschaltung AD bildet eine herkömmliche A-D-Umsetzschaltung mit aufeinanderfolgender Annäherung, wobei die Ausgangsleitung mit dem Gewicht "8" über die Torschaltung GA an das Register NR das Ausgangssignal "1" abgibt. Wie aus dem in Fig. With the help of the initial reset signal RESET, the control counter gives CC from the control signal CC 2, which is inverted by the with the means of the inverter INV Signal "1" of the signal "O" of the diaphragm priority selection signal ASEC fed AND gate A 1 to that Analog-Schaltqlied directly connected to the circuit ET AG 2 is created and this opens. This operational flow is the process for determining whether the ASLC signal is "O" in the flowchart shown in FIG. or "1". At the same time the control signal CC 2 is sent to the polling circuit FCG and the A-D conversion circuit AD applied. From the analog switching element AG 2 im open state becomes the analog value corresponding to the APEX value of the set exposure time signal correspondæm value corresponds to the comparator COM delivered while at the same time the A-D conversion circuit AD convert the analog value into a digital value begins. The A-D conversion circuit AD constitutes a conventional A-D conversion circuit with successive approach, where the output line with the weight "8" outputs the output signal "1" to the register NR via the gate circuit GA. How out the one in Fig.

10 gezeigten Zeitdiagramm ersichtlich ist, ist zu diesem Zeitpunkt das Register MR mit dem mit dem Taktimpuls CO synchronisierten Steuertaktsignal CM in der Weise gespeist, daß das Register MR das Ausgangssignal II 1 " der Signalleitung aufnimmt und vom Ausgang NR 4 des Ausgangssignal "1" abgibt. Dieses Ausgangssignal des Registers NR wird mittels der D-A-Umsetz-Schaltung DA in einen (in diesem Fall "8" entsprechenden) analogen Wert umgesetzt und dann an den Vergleicher GOM abgegeben, mittels dem bestimmt wird, ob der über das Analogschaltglied AG 2 eingegebene analoge Wert größer oder kleiner als "8" ist. Falls der eingegebene Wert kleiner als "8" ist, erzeugt der Vergleicher COM das Ausgangssignal "1", das an die A-D-Umsetz-Steuerschaltung AD angelegt wird, wodurch das Ausgangsignal von MR 4 von "1" auf "O" wechselt. Wenn der eingegebene analoge Wert größer als "8" ist, ist das Ausgangssignal des Vergleichers COM gleich "O", so dt r, das uittels der A-D-Umsetz-Steuerschaltung AD gesetzte Ausgangssignal "1" von MR 4 auf "1" bleibt. Danach gibt die A-D-Umsetz-St@uerschaltung AD das Ausgangssignal "1" von der Ausgangsleitung mit dem Gewicht "4" ab, das über die Torschaltung GA an das Register MR abgegeben wird. Gemäß vorstehender Beschreibung wird das Ausgangssignal des Registers NR mittels des D-A-Umsetzers DA in einen analogen Wert umgesetzt und dann an den Vergleicher COM abgegeben, mittels dem bestimmt wird, ob der über das Analog-Schaltglied AG 2 eingegebene analoge Wert größer oder kleiner als "4" ist. enn der Inhalt des Registers NT kleiner ist, gibt der Vergleicher das Ausgangssignal "1" in der Weise ab, daß das mittels der A-D-Umsetz-Steurschaltung AD gesetzte Ausgangs signal von MR 3 von "1" auf "0" wechselt. Danach gibt dann auf die gleiche Weise jede Ausgangsleitung aufeinanderfolgend das Signal "1" zur Wiederholung des gleichen Eetriebsablaufs ab, so daß der in das Register NR aufgenommene digitale Wert so nahe wie möglich an den über das Analogschaltglied AG 2 eingegebenen analogen Wert herankommt und damit die A-D-Umsetzung beendigt ist. Dieser Betriebsvorgang entspricht der Routine bzw. dem Programmschritt ET -> MR in dem in Fig. 14 gezeigten Ablaufdiagramm.10 can be seen at this point in time the register MR with the control clock signal synchronized with the clock pulse CO CM fed in such a way that the register MR receives the output signal II 1 "of the signal line picks up and emits the output signal "1" from output NR 4. This output signal of the register NR is converted into a (in this case "8" corresponding) analog value converted and then sent to the comparator GOM, by means of which it is determined whether the analog input via the analog switching element AG 2 Value is greater or less than "8". If the entered value is less than "8" is, the comparator COM produces the output "1" to be sent to the A-D conversion control circuit AD is applied, whereby the output signal of MR 4 changes from "1" to "O". if the entered analog value is greater than "8", is the output signal of the comparator COM same "O" means the A-D conversion control circuit Output signal "1" set AD from MR 4 remains at "1". Then the A-D conversion control circuit is activated AD the output signal "1" from the output line with the weight "4", which is above the gate circuit GA is output to the register MR. According to the description above the output signal of the register NR is converted into an analog one by means of the D-A converter DA The value is converted and then sent to the comparator COM, which is used to determine whether the analog value entered via the analog switching element AG 2 is larger or smaller as "4" is. hen the content of the register NT is smaller, the comparator reports that Output signal "1" in such a way that by means of the A-D conversion control circuit AD set output signal of MR 3 changes from "1" to "0". After that there then in the same way, each output line successively sends the signal "1" Repetition of the same operating sequence, so that the recorded in the register NR digital value as close as possible to the value entered via the analog switching element AG 2 analog value comes close and thus the A-D conversion is completed. This operation corresponds to the routine or the program step ET → MR in that shown in FIG Flowchart.

Nach dem vorstehend beschriebenen Betriebsablauf enthält das Register NR einen dem eingegebenen analogen Wert entsprechenden digitalen Wert, d.h. die A-D-Umsetzung ist abgeschlossen, wenn die A-D-Umsetz-Steuerschaltung AD das Signal END abgibt, das an den Steuerzähler- CC und die Abrufschaltung FCG abgegeben wird. Die mit dem genannten Signal END gespeiste Abrufschaltung FCG gibt das Steuertaktsignal CT gemäß der Darstellung in dem in Fig. 10 gezeigten Diagramm in der Weise ab, daß der Inhalt des Registers MR, nämlich der digital umgesetzte WUrt der e.nyestellten Belichtungszeit zu dem Register TR übertragen wird. After the operation described above, the register contains NR a digital value corresponding to the entered analog value, i.e. the A-D conversion is completed when the A-D conversion control circuit AD receives the signal END emits, which is sent to the control counter CC and the retrieval circuit FCG. The retrieval circuit FCG fed with the aforementioned signal END emits the control clock signal CT as shown in FIG. 10 Diagram in the way that the content of the register MR, namely the digitally converted WUrt of the set exposure time is transferred to the register TR.

Gemäß der vorstehenden Beschreibung wird die in das Register TR als dem APEX-Wert entsprechender digitaler Wert übertragene eingestellte Belichtungszeit mittels der Anzeigeeinrichtung DISP 1 decodiert und angezeigt. As described above, the value in the register TR is designated as the set exposure time transferred to the digital value corresponding to the APEX value decoded and displayed by means of the display device DISP 1.

Der vorstehend genannte Vorgang entspricht dem Programmschritt MR -- TR in dem in Fig. 14 gezeigten Ablaufdiagramm. The above process corresponds to program step MR - TR in the flow chart shown in FIG.

Da andereLseits synchron mit dem Abfallen des genannten Signals END das Flipflop F1 gesetzt wird, beginnt der Steuerzähler CC das Steuersignal CC 3 abzugeben, das an das Analogschaltglied AG 1 angelegt wird, und dieses in der Weise öffnet, daß das dem APEX-Wert der Bellchtungsgröße gemäß der Darstellung in Fig. 1 entsprechende Analogsignal über das Schaltglied an den Vergleicher COM angelegt wird. Zur gleichen Zeit wird das Steuersignal CC 3 an die A-D-Umsetz-Steuerschaltung AD angelegt, wodurch mittels des gleichen Prozesses, wie er vorstehend erläutert ist, die über das Analog-Schaltglied AG 1 ausgegebene analoge Information, nämlich die Belichtungsgrößeninformation in einen digitalen Wert umgesetzt und dann in dem Register MR gespeichert wird. Dieser Vorgang entspricht dem Programm:chritt Ev NR in dem in Fig. 14 gezeigten Ablaufdiagramm. Andererseits gibt die Abrufschaltung FCG das Steuersignal CM gemäß der Darstellung in Fig. 10 an das Register MR ab, während der Programmschritt Ev NR durchgeführt wird.Since the flip-flop F1 is set on the other side synchronously with the fall of the aforementioned signal END, the control counter CC begins to emit the control signal CC 3, which is applied to the analog switching element AG 1, and this opens in such a way that the APEX value of the signaling variable According to the illustration in Fig. 1, the corresponding analog signal is applied to the comparator COM via the switching element. At the same time, the control signal CC 3 is applied to the AD conversion control circuit AD, whereby the analog information output via the analog switching element AG 1, namely the exposure quantity information, is converted into a digital value by the same process as explained above and then stored in the register MR. This process corresponds to the program: step Ev NR in the flowchart shown in FIG. On the other hand, the retrieval circuit FCG outputs the control signal CM as shown in FIG. 10 to the register MR, while the program step Ev NR is carried out.

Wenn nach dem vorstehend beschriebenen Betriebsablauf die A-D-Umsetzung der Belichtungsgröße beendet worden ist, gibt die A-D-Umsetz-Steuerschaltung AD das Signal END ab, das über das mit dem Steuersignal CC 3 gespeiste UND-Glied A 4 an die Subtraktionsschaltung SUB angelegt wird. Andererseits wird die Wählschaltung SEL mit dem Signal "0" von der Elendevorrang-Wähleinrichtung ASLC gespeist, so daß die digitalen Daten des Registers TR selektiv an die Subtraktionsschaltung SUB angelegt werden, die zugleich mit den digitalen Daten des Registers NR gespeist ist, so daß mittels der Subtraktionsschaltung SUB der Inhalt des Registers TR von demjenigen des Registers MR subtrahiert wird und das Ergebnis in dem Register NR gespeichert wird. Dieser Vorgang entspricht dem Programmschritt WIR - TR in dem in Fig. 14 gezeigten Ablaufdiagramm. If after the above-described operation, the A-D conversion of the exposure amount has been completed, the A-D conversion control circuit outputs AD the signal END, which is fed via the AND gate A fed with the control signal CC 3 4 is applied to the subtraction circuit SUB. On the other hand, the selection circuit SEL fed with the signal "0" from the misery priority selector ASLC, so that the digital data of the register TR is selectively applied to the subtraction circuit SUB which is fed at the same time with the digital data of the register NR, so that by means of the subtraction circuit SUB the content of the register TR of that of the register MR is subtracted and the result is stored in the register NR will. This process corresponds to the program step WIR - TR in that shown in FIG Flowchart.

Mittels des vorstehend beschriebenen Vorgangs wird die Belichtungszeit als APEX-Wert (Tv + -) ) (mit cikompensierter APEX-Wert Tv) von der Belichtungsgröße als APEX-Wert (Ev + oC) (mit d/ kompensierter APEX-Wert Ev) zu v + OL - (Tv + ob J = Ev - Tv subtrahiert, wodurch mittels der herkömmlichen APEX-Rechenoperation Ev - Tv = Av der Blendenwert als APEX-Wert Av erhalten wird. By means of the procedure described above, the exposure time is determined as APEX value (Tv + -)) (with cicompensated APEX value Tv) of the exposure size as APEX value (Ev + oC) (with d / compensated APEX value Ev) to v + OL - (Tv + ob J = Ev - Tv subtracted, thus using the conventional APEX arithmetic operation Ev - Tv = Av the aperture value is obtained as the APEX value Av.

Andererseits wird synchron mit dem Abfallen des Signals END das Flipflop F 2 rückgesetzt und der mit dem Signal END gespeiste Steuerzähler CC gibt das Ausgangssignal CC 1 ab, das an die Abrufschaltung FCG angelegt wird, welche das Steuertaktsignal CA gemäß der Darstellung in Fig. 10 zum Anlegen an das Register AR erzeugt. On the other hand, the flip-flop becomes synchronous with the fall of the END signal F 2 is reset and the control counter CC fed with the signal END gives the output signal CC 1, which is applied to the retrieval circuit FCG, which the control clock signal CA is generated as shown in FIG. 10 for application to the register AR.

Als Folge davon wird der in dem Register NR als Ergebnis der Rechenoperation erhaltene Blendenwert in das Register AR eingespeichert.As a result, the is in the register NR as the result of the arithmetic operation obtained aperture value is stored in the register AR.

Zu diesem Zeitpunkt wird der als Rechenergehis erhaltene Blendenwert mittels der Anzeigeeinrichtung DISP 2 decodicrt und auf digitale Weise angezeigt. Dieser Vorgang entspricht dem Programmschritt NR AR in dem in Fig. 14 gezeigten Ablaufdiagramm.At this point in time, the aperture value obtained as the computation result is decoded by means of the display device DISP 2 and displayed in a digital manner. This process corresponds to program step NO AR in the flowchart shown in FIG.

Zu dieser Zeit ist der Blendenwert als APEX-Wert, der als Ergebnis der Rechenoperation erhalten wurde, in den Registern AP und NR gespeichert, während die eingestellte Belichtungszeit als dem APEX-Wert äqui--alenter Wert in dem Register TR in digitaler Weise gespeichert ist. At that time, the aperture value is called the APEX value as a result of the arithmetic operation obtained are stored in the registers AP and NR while the set exposure time as the value equivalent to the APEX value in the register TR is stored in a digital manner.

vorstehend genannte Steuersignal CC 1 wird an die UND-Glieder A21 und A 22 des Steuerzählers CC abgegeben, wobei das UND-Glied A 22 mit dem Verschlußauslösesignal SHTR gespeist ist, während das UND-Glied A 21 mit dem mittels des Inverters INV 1 invertierten Signal des Verschlußauslösesignals SHTR gespeist ist, so daß dann, wenn die Verschlußauslösung nicht durchgeführt wird, nämlich das Verschlußauslösesignal SHTR gleich "0" ist, das Ausgangssignal des UND-Glieds A 21 gleich 1 ist, wodurch das Flipflop F 1 rückgesetzt wird, während das Flipflop F 2 gesetzt wird, so daß das Ausgangssignal des Steuerzählers CC das Signal CC 2 ist und der Steuerfluß den gleichen Vorgang erneut wiederholt, wie er vorstehend beschrieben ist, während andererseits bei Durchführen der Verschlußauslösung, nämlich wenn das Verschlußauslösesignal SHTR gleich "1" ist, das Ausgangssignal des UND-Glieds A22 gleich "1" ist, wodurch das Flipflop F3 gesetzt wird, so daß das Ausgangssignal des Steuerzählers CC das Signal CC 5 ist. Dieser Vorgang entspricht in dem in Fig. 14 gezeigten Ablaufdiagramm dem Programmschritt für die Festlegung, ob das Signal SHTR gleich "0" oder "1" ist. aforementioned control signal CC 1 is applied to AND gates A21 and A 22 of the control counter CC output, the AND gate A 22 with the shutter release signal SHTR is fed, while the AND gate A 21 with the means of the inverter INV 1 inverted signal of the shutter release signal SHTR is fed, so that then, when the shutter release is not performed, namely the shutter release signal SHTR is "0", the output of AND gate A 21 is 1, whereby the flip-flop F 1 is reset while the flip-flop F 2 is set so that the output signal of the control counter CC is the signal CC 2 and the control flow is the the same operation as described above is repeated again while on the other hand when performing the shutter release, namely when the shutter release signal SHTR is "1", the output of AND gate A22 is "1", whereby the flip-flop F3 is set so that the output of the control counter CC the Signal CC 5 is. This process corresponds to the flowchart shown in FIG the program step for determining whether the signal SHTR is equal Is "0" or "1".

Solange die Verschlußauslösung nicht durchgeführt wird, wird gemäß vorstehender Beschreibung sowohl die Lichtmessung als auch der Rechenoperationsablauf wiederholt, während nach einen Auslösen des Verschlusses der Steuerzähler CC das Steuersignal CC 5 erzeugt, um so den Blendenstellvorgang einzuleiten. Das Steuersignal CC 5 dient nämlich als Blendeneinstellsignal AD'. Zugleich wird das Steuersignal CC 5 an das Analog-Schaltglied AG 4 in der Weise angelegt, daß der dem APEX-Wert der Öffnung der eingestellten. As long as the shutter release is not carried out, according to above description, both the light measurement and the arithmetic operation sequence repeats, while after a release of the shutter the control counter CC the Control signal CC 5 generated in order to initiate the aperture setting process. The control signal This is because CC 5 serves as the diaphragm setting signal AD '. At the same time the control signal is CC 5 applied to the analog switching element AG 4 in such a way that the APEX value the opening of the set.

Blende entsprechende analoge Wert über den ringangsanschluß für den erfaßten Blendenöffnungswert an einen Eingangsanschluß des Vergleichers GOM angelegt wird. Andererseits wird der Vergleicher GOM von dem Register MR mit dem mittels des D-A-Umsetzers DA in den analogen Wert umgesetzten digitalen Wert gespeist, der dem APEX-Wert für den Blendenwert entspricht, der durch die Rechenoperation für die Steuerung erhalten wurde, wobei zu dem Zeitpunkt, an dem der erfaßte Blendenöffnungswert größer als der Steuerungs-Blendenwert wird, der Vergleicher COM das Ausgangssignal "1 1" erzeugt, das an den Steuerzähler CC angelegt wird. Bei dem Steuer zähler CC wird das Signal "1" als Ausgangssignal des Vergleichers COM über das ODER-Glied 0 1 und das mit dem Steuersignal CC 5 gespeiste UND-Glied A 20 an den K-Anschluß des Flipflops F 1 angelegt, so daß dieses rückgesetzt wird, wodurch das Ausgangssignal des Steuerzählers CC zu dem Steuersignal CC 4 wird.Aperture corresponding analog value via the ring input connection for the detected aperture value is applied to an input terminal of the comparator GOM will. On the other hand, the comparator GOM of the register MR with the means of the D-A converter DA fed into the analog value converted digital value, the corresponds to the APEX value for the aperture value, which is determined by the arithmetic operation for the control was obtained, at the time when the detected aperture value becomes greater than the control aperture value, the comparator COM the output signal "1 1" is generated, which is applied to the control counter CC. With the tax counter CC the signal "1" becomes the output signal of the comparator COM via the OR gate 0 1 and the AND gate A 20 fed with the control signal CC 5 to the K connection of the flip-flop F 1 applied, so that this is reset, whereby the output signal of the control counter CC becomes the control signal CC 4.

Das genannte Steuersignal GC 4 wird gemäß der Darstellung in Fig. 2 an den D-Eingangsanschluß des Flipflops FF angelegt, und in das Belichtungszeitsteuersignal RL umgesetzt, das synchron mit dem ersten Abfallen des von der Normalzeitgeneratorschaltung oder Teilerschaltung PG abgegebenen Normalzeitimpulses CT0 erhalten wird. Said control signal GC 4 is generated as shown in FIG. 2 is applied to the D input terminal of the flip-flop FF, and into the exposure timing control signal RL implemented synchronously with the first fall of the from the normal time generator circuit or dividing circuit PG output normal time pulse CT0 is obtained.

Das Belichtungszeit-Steuersignal RL wird an das mit dem Steuersignal CC 4 gespeiste UND-Glied A 0 und an die Belichtungszeit-Steuerschaltung RTC angelegt, wodurch das UND-Glied A 0 das Verschlußöffnungssignal SO für das Öffnen des Verschlusses für die Belichtung zum Einleiten der Belichtung der Filmebene abgibt. The exposure time control signal RL is connected to the control signal CC 4 fed AND gate A 0 and applied to the exposure time control circuit RTC, whereby the AND gate A 0 the shutter opening signal SO for opening the shutter for the exposure to initiate the exposure of the film plane.

Andererseits zählt gemäß der Beschreibung in Verbindung mit den Fig. 11 und 12 die Belichtungszeit-Steuerschaltung RTC die Zeit in Übereinstimmung mit dem von dem Register TR abgegebenen, dem APEX-Wert der Belichtungszeit entsprechenden digitalen Wert, wobei nach Ablauf einer bestimmten festgelegten Zeit die Belichtungszeit-Steuerschaltung RTC das Belichttmgsabschlußsignal RT in der Weise erzeugt, daß der mit dem Signal gespeiste Steuerzähler CC die Abgabe des Steuersignals CC 4 beendigt, wobei das Flipflop F 3 rückgesetzt wird. D.h., das in Fig. 12 gezeigte Ausgangssignal des UND-Glieds A 0, nämlich das Verschlußcffnungssignal SO fällt zur Beendigung der Belichtung der Filmebene ab. Dieser Vorgang schließt den Belichtungsbeginn, die Echtzeitumsetzung der Belichtungszeitdaten des Registers TR, die Bestimmung, ob die Echtzeitzählung beendigt ist oder nicht, und den Belichtungsabschluß gemäß dem in Fig. 14 gezeigten Ablaufdiagramm ein.On the other hand, according to the description in connection with FIGS. 11 and 12, the exposure time control circuit RTC sets the time in accordance with the one given by the register TR, corresponding to the APEX value of the exposure time digital value, after a certain fixed time the exposure time control circuit RTC generates the exposure completion signal RT in such a way that the one with the signal fed control counter CC terminates the delivery of the control signal CC 4, the Flip-flop F 3 is reset. That is, the output of the AND gate A 0, namely the shutter opening signal SO falls to terminate the Exposure of the film plane. This process closes the start of exposure that Real-time conversion of the exposure time data of the register TR, the determination of whether the real-time counting is completed or not, and the exposure completion according to the 14 is a flowchart shown in FIG.

Wenn andererseits der Steuerzähler CC kein Steuersignal CC 4 mehr erzeugt, wobei das Flipflop F 3 rückgesetzt ist, werden alle Ausgänge CC 1 bis CC 5 zu "0", wodurch der Wartezustand wieder erreicht ist und die Belichtung der Filmebene mit der richtigen Belichtungsgröße abgeschlossen ist. On the other hand, when the control counter CC no longer has a control signal CC 4 generated, the flip-flop F 3 is reset, all outputs CC 1 to CC 5 to "0", whereby the waiting state is reached again and the exposure of the film plane is completed with the correct exposure size.

Falls der Vorrang der Belichtungszeit gewählt ist, wird in Übereinstimmung mit den vorstehend beschriebenen Abläufen der Blendenwert in digitaler Weise automatisch errechnet, wodurch eine richtige Belichtungsgröße mit der eingestellten Belichtungszeit und dem errechneten Blendenwert erzielt werden kann. If the priority of the exposure time is selected, it will be in accordance with the processes described above, the aperture value in a digital manner automatically calculated, whereby a correct exposure size with the set exposure time and the calculated aperture value can be achieved.

Im Falle der Blendenvorrangsbetriebsart wird das Analogsignal, das dem APEX-Wert gemäß der Darstellung in Fig. 1 entspricht, über den gewünschten Blendenwert in die Blendeneinstellwert-Eingabeschaltung AS eingegeben, die gemäß vorstehender Beschreibung mittels eines veränderbaren Widerstandes oder dergl. eingestellt ist. Zugleich wird durch Schließen des Schalters das Blendenvorrang-Wählsignal ASLC zu einem Signal "1", das an die Blendenvorrangsanzeigeeinrichtung AI angelegt wird, mittels der der Fotograf darüber informiert wird, daß das Gerät in der Blendenwertvorrang-Betriebsart arbeitet. In the case of the aperture priority mode, the analog signal that corresponds to the APEX value as shown in FIG. 1, over the desired aperture value is input into the diaphragm setting value input circuit AS, which according to the above Description is set by means of a variable resistor or the like. At the same time, when the switch is closed, the aperture priority selection signal ASLC closes a signal "1" which is applied to the diaphragm priority display device AI, which informs the photographer that the device is in the aperture priority mode is working.

Mit Hilfe des Anfangs-Rücksetzsignals RESET erzeugt der Steuer zähler CC das Steuersignal CC 2 , das über das mit dem das Blendenvorrangs-Wählsignal ASLC bildenden Signal "1" gespeiste UND-Glied A 2 an das direkt an die Schaltung AS angeschlossene Analogschaltglied AG 3 angelegt wird, um dieses zu öffnen. Dieser Vorgang entspricht in dem in Fig. 14 gezeigten Ablaufdiagramm dem Programmschritt für die Unterscheidung des Signals ASLC in "0" oder "1". With the help of the initial reset signal RESET, the control generates counters CC, the control signal CC 2, which via the with which the diaphragm priority selection signal ASLC forming signal "1" fed AND gate A 2 to the directly connected to the circuit AS Analog switching element AG 3 is applied to open it. This process is equivalent to in the flowchart shown in FIG. 14, the program step for the discrimination of the ASLC signal in "0" or "1".

Das Steuersignal CC 2 wird ferner an die Abrufschaltung FCG und die A-D-Umsetz-Steuerschaltung AD abgegeben. Das Analog-Schaltglied AG 3 in geöffnetem Zustand legt das Signal für den eingestellten Blendenwert als dem APEX-Wert entsprechendes analoges Signal an den Vergleicher COM, wobei zugleich die A-D-Umsetz-Steuerschaltung AD die A-D-Umsetzung des Analogwerts einleitet. Die A-D-Umsetz-Steuer-Schaltung AD bildet eine herkömmliche A-D-Umsetz-Schaltung mit aufeinanderfolgender Annäherung, deren Arbeitsweise schon beschrieben wurde. Dieser Vorgang entspricht in dem in Fig. 14 gezeigten Ablaufdiagramm dem Programmschritt AS --- NR.The control signal CC 2 is also to the retrieval circuit FCG and the A-D conversion control circuit AD output. The analog switching element AG 3 in open State sets the signal for the set aperture value as corresponding to the APEX value analog signal to the comparator COM, at the same time the A-D conversion control circuit AD initiates the A-D conversion of the analog value. The AD conversion control circuit AD forms a conventional A-D conversion circuit with successive approximation, whose mode of operation has already been described. This process corresponds to the in 14 shows the flow chart of the program step AS --- NR.

Mittels des vorgenannten Vorgangs wird in dem Register MR ein dem eingegebenen Analogwert entsprechender digitaler Wert erhalten, nämlich die A-D-Umsetzung beendigt, wenn die A-D-Umsetzsteuerschaltung AD das Signal END abgibt, das an den Steuerzähler CC und die Abrufschaltung FCG angelegt wird. By means of the aforementioned process, a dem is in the register MR input analog value received the corresponding digital value, namely the A-D conversion terminated when the A-D conversion control circuit AD outputs the signal END which is sent to the Control counter CC and the retrieval circuit FCG is applied.

Die mit diesem Signal END gespeiste Abrufschaltung FCG erzeugt ein Steuersignal CA, wie es in dem in Fig. 10 gezeigten Diagramm dargestellt ist, so daß der Inhalt des Registers MR, nämlich der in einen digitalen Wert umgesetzte eingestellte Blendenwert in das Register AR übertragen wird. The retrieval circuit FCG fed with this signal END generates a Control signal CA, as shown in the diagram shown in Fig. 10, so that the content of the register MR, namely that converted into a digital value the set aperture value is transferred to the AR register.

Der in dem Register AR als gemäß vorstehender Beschreibung dem APEX-Wert entsprechender digitaler Wert gespeicherte eingestellte Blendenwert wird mittels der Anzeigeeinrichtung DISP 2 decodiert und angezeigt. The one in the register AR as the APEX value as described above The set aperture value stored in the corresponding digital value is saved using the display device DISP 2 is decoded and displayed.

Der vorgenannte Vorgang entspricht in dem in Fig. 14 gezeigten Ablaufdiagramm dem Programmschritt NR AR.The above process corresponds to program step NR in the flowchart shown in FIG AR.

Da andererseits synchron mit dem Abfallen des Signals END das Flipflop F1 gesetzt wird, beginnt der Steuerzähler CC das Steuersignal CC 3 abzugeben, das an das Analog-Schaltglied AG 1 zu dessen Öffnung angelegt wird, wobei ein dem APEX-Wert der Belichtungsgröße gemäß der Darstellung in Fig. 1 entsprechendes analoges Signal über das Analog-Schaltglied an den Vergleicher GOM angelegt wird. Zugleich wird das Steuersignal CC 3 an die A-D-Umsetz-Steurschaltung AD in der Weise angelegt, daß die über das Analog-Schaltglied AG 1 zugeführte analoge Information, nämlich die Belichtungsgrößeninformation auf die gleiche Weise wie vorstehend beschrieben in einen digitalen Wert umgesetzt wird und in dem Register NR gespeichert wird. Dieser Vorgang entspricht in dem in Fig. 14 gezeigten Ablaufdiagramm dem Programmschritt Ev MR.On the other hand, since the flip-flop F1 is set synchronously with the fall of the signal END, the control counter CC begins to emit the control signal CC 3, which is applied to the analog switching element AG 1 to open it, whereby one corresponds to the APEX value of the exposure size as shown In Fig. 1, the corresponding analog signal is applied to the comparator GOM via the analog switching element. At the same time, the control signal CC 3 is applied to the AD conversion control circuit AD in such a way that the analog information supplied via the analog switching element AG 1, namely the exposure size information, is converted into a digital value in the same way as described above and in is stored in the register NR. In the flowchart shown in FIG. 14, this process corresponds to program step Ev MR.

Während des Ablaufvorgangs Ev MR ist das Register MR mit dem Steuertaktsignal CM gemäß der Darstellung in Fig. 10 gespeist.During the process Ev MR, the register MR is supplied with the control clock signal CM as shown in FIG.

Wenn die A-D-Umsetzung der Belichtungsgröße mittels des vorgenannten Funktionsablaufs beendet worden ist, erzeugt die A-D-Uinsetz-Steuerschaltung AD das Signal END, das über das mit dem Steuersignal CC 3 gespeiste UND-Glied A4 an die Subtraktionsschaltung SUB abgegeben wird. Andererseits wird der Wählschaltung SEL als Blendenvorrangswählsignal ASLC das Signal "1" zugeführt, so daß sie selektiv die Daten in dem Register AR an die Subtraktionsschaltung SUB abgibt, wodurch der Inhalt des Registers AR von dem Inhalt des Registers MR in der mit den digitalen Daten in dem Register MR gespeisten Subtraktionsschaltung SUB in der Weise abgezogen wird, daß das Ergebnis in dem Register NR gespeichert wird. Dieser Vorgang entspricht in dem in Fig. 14 gezeigten Ablaufdiagramm dem Programmschritt MR - AR. When the A-D conversion of the exposure amount by means of the above Function sequence has been completed, generates the A-D Uinsetz control circuit AD the signal END, via the AND gate A4 fed with the control signal CC 3 the subtraction circuit SUB is output. On the other hand, the selector circuit SEL supplied the signal "1" as the aperture priority selection signal ASLC, so that it selectively outputs the data in the register AR to the subtraction circuit SUB, whereby the content of the register AR from the content of the register MR in the with the digital data in the register MR fed subtraction circuit SUB in the manner it is deducted that the result is stored in the register NR. This process corresponds to the program step MR-AR in the flowchart shown in FIG. 14.

Mittels des vorstehend beschriebenen Vorgangs wird der Blendenwert Av als APEX-Wert von der Belichtungsgröße Ev + als APEX-Wert (der mit s kompensierte APEX-Wert) zu (Ev + C - Av) ist gleich (Ev - Av) + ob in der Weise subtrahiert, daß aus der APEX-Gleichung Ev - Av = Tv die Belichtungszeit(Tv + ") als APEX-Wert (mito& kompensierter APEX-Wert) erzielt werden kann. Using the procedure described above, the aperture value is determined Av as the APEX value from the exposure value Ev + as the APEX value (the one compensated with s APEX value) to (Ev + C - Av) is equal to (Ev - Av) + whether subtracted in such a way that from the APEX equation Ev - Av = Tv the exposure time (Tv + ") as the APEX value (mito & compensated APEX value) can be achieved.

Da andererseits das Flipflop F2 synchron mit dem Abfallen des Signals END rückgesetzt wird, erzeugt der Steuerzähler CC das Steuerausgangssignal CC 1, das an die Abrufschaltung FCG angelegt wird, welche gemäß der Darstellung in Fig. 10 das an das Register TR anzulegende Steuertaktsignal CT erzeugt. Als Folge davon wird die als APEX-Wert erhaltene Belichtungszeit in dem Register MR als Rechenoperationsergebnis in dem Register TR gespeichert. Zu diesem Zeitpunkt wird die als Rechenergebnis erhaltene Belichtungszeit mittels der Anzeigeeinrichtung DISP 1 auf digitale Weise decodiert und angezeigt. Andererseits wird das Steuersignal CC 1 über das mit dem Blendenvorrang-Wählsignal ASLC "1" gespeiste UND-Glied A 3 an die Ladeschaltung LO angelegt, während der über die Wählschaltung SEL geführte Inhalt des Registers AR in das Register MR übertragen wird. Dieser Vorgang entspricht in dem in Fig. 14 gezeigten Ablaufdiagramm dem Programmschritt MR TR, AR MR.On the other hand, since the flip-flop F2 is reset synchronously with the fall of the signal END, the control counter CC generates the control output signal CC 1, which is applied to the retrieval circuit FCG, which, as shown in FIG. 10, generates the control clock signal CT to be applied to the register TR. As a result, the exposure time obtained as the APEX value is stored in the register MR as an arithmetic operation result in the register TR. At this point in time, the exposure time obtained as the calculation result is digitally decoded and displayed by means of the display device DISP 1. On the other hand, the control signal CC 1 is applied to the charging circuit LO via the AND gate A 3 fed with the diaphragm priority selection signal ASLC "1", while the contents of the register AR conducted via the selection circuit SEL are transferred to the register MR. This process corresponds to the program step MR in the flowchart shown in FIG TR, AR MR.

Zu diesem Zeitpunkt ist der eingestellte Blendenwert als APEX-Wert in den Registern AR und MR als Digitalwert gespeichert, während die mittels der Rechenoperation als APEX-Wert erhaltene Belichtungszeit in dem Register TR als digitaler Wert gespeichert ist. Nach dem vorstehend beschriebenen Ablauf wird der Zustand in jedem Register der gleiche wie derjenige im Falle des Vorrangs auf der Belichtungszeit, so daß bis zum Auslösen des Verschlusses der Steuerzähler CC die Steuersignale CC2, CC3 und CC1 in dieser Reihenfolge wiederholt erzeugt, so daß die Lichtmessung, die Rechenoperation und die Speicherung in die Register wiederholt werden. At this time, the set aperture value is the APEX value stored in the registers AR and MR as a digital value, while the means of the Computation operation as APEX value obtained exposure time in the register TR as a digital one Value is stored. After the procedure described above, the state becomes in each register the same as that in the case of priority on the exposure time, so that until the lock is triggered, the control counter CC outputs the control signals CC2, CC3 and CC1 are generated repeatedly in this order so that the light measurement that The arithmetic operation and the storage in the registers are repeated.

Ferner wird im Falle des Auslösens des Verschlusses ganz auf die gleiche Weise wie im Falle des Vorrangs auf der Belichtungszeit die Blende mittels des Steuersignals CC 5 in übereinstimmung mit den Daten in dem Register MR, nämlich den eingestellten Blendenwert gesteuert und danach die Belichtungszeit in Übereinstimmung mit den Daten in dem Register TR, nämlich dem durch die Rechenoperation erzielten Belichtungszeitwert gesteuert. Furthermore, in the event of the shutter being triggered, the same way as in the case of priority on the exposure time using the aperture of the control signal CC 5 in accordance with the data in the register MR, viz controlled the set aperture value and then the exposure time in accordance with the data in the register TR, namely that obtained by the arithmetic operation Exposure time value controlled.

Hinsichtlich der Anzeige des Vorrangs auf dem Blendenwert oder auf der Verschlußzeit wird bei in Fig. 2 a gezeigten geöffneten Schalter ASLC, nämlich im Falle des Vorrangs auf der Verschlußzeit ein Signal 1 an die Anzeigeschaltung TI angelegt, während bei geschlossenem Schalter ASLC, nämlich im Falle des Vorrangs auf dem Blendenwert ein Signal "1" an die Anzeigeschaltung AI angelegt, so daß in der in Fig. 2 (g) gezeigten Schaltung AI oder TI ein Transistor Trg in den Einschaltzustand gebracht wird und eine Leuchtdiode betätigt wird,damit die bestehende fotografische Betriebsart erkannt werden kann. Regarding the indication of the priority on the aperture value or on the shutter speed is shown in Fig. 2a open switch ASLC, namely in the case of priority on the shutter speed, a signal 1 to the display circuit TI applied, while with the switch ASLC closed, namely in the case of priority on the aperture value, a signal "1" is applied to the display circuit AI, so that in the in Fig. 2 (g) shown circuit AI or TI a transistor Trg in the on-state is brought and a light emitting diode is activated so that the existing photographic Operating mode can be recognized.

Die Fig. 15 (a) und (b) zeigen jeweils eine Ausführungsform der Anzeigeschaltungen DISP 1 bzw. 2 gemäß der Darstellung in Fig. 2a. In Fig. 15 (a) sind 150 und 1502 Decodierer, deren Eingangsanschlüsse jeweils mit den entsprechenden Ausgangsanschlüssen des vorstehend genannten Registers TR in der Weise verbunden sind, daß der Inhalt des Registers TR decodiert wird, wodurch der dem Inhalt des Registers TR entsprechende Ausgang auf "1" gebracht wird, und einer der an die Ausgangsanschlüsse angeschlossenen Transistoren in den Leitzustand gebracht wird, um so eine Lampe für das Beleuchten eines transparenten Anzeigekörpers 1503 einzuschalten, auf dem die Verschlußzeitwerte aufgedruckt sind, und den Inhalt des Registers TR anzuzeigen. Die in Fig. 15 (b) gezeigte Ausführungsform weist den gleichen Aufbau wie die in Fig. Figs. 15 (a) and (b) each show an embodiment of the display circuits DISP 1 or 2 as shown in Fig. 2a. In Fig. 15 (a) are 150 and 1502 Decoders, the input connections of which correspond to the corresponding output connections of the aforementioned register TR are connected in such a way that the content of the register TR is decoded, whereby the corresponding to the content of the register TR Output is brought to "1", and one of the connected to the output terminals Transistors are brought into conduction, so as to provide a lamp for lighting of a transparent display body 1503 on which the shutter speed values are printed on and display the content of the TR register. The in Fig. 15 (b) The embodiment shown has the same structure as that in Fig.

15 (a) gezeigte, wobei der Inhalt des in Fig. 2 a gezeigten Registers AR angezeigt wird.15 (a), the contents of the register shown in Fig. 2a AR is displayed.

Gemäß vorstehender Beschreibung wird erfindungsgemäß eine neuartige automatische Belichtungssteuereinrichtung erzielt, wobei durch das analoge Ausführen der Einstellung der Belichtungsgröße, der Einstellung der Belichtungszeit und des Blendenwerts, sowie der Belichtungssteuerung der Aufbau vereinfacht ist, sowohl die Genauigkeit als auch die Stabilität der Rechenoperation durch digitales Durchführen der Rechenoperation für die Belichtungssteuerung und der Speicherung der Daten erzielt werden kann, und wobei das Umschalten zwischen der Belichtungszeitvorrang-Betriebsart und der Blendenwertvorrang-Betriebsart auf einfache Weise ohne Veränderung des mechanischen Aufbaus des Geräts durchgeführt werden kann. As described above, the present invention is a novel one automatic exposure control device achieved by performing analogously the setting of the exposure size, the setting of the exposure time and the Aperture value, as well as the exposure control the structure is simplified, both the accuracy as well as the stability of the arithmetic operation by performing it digitally the arithmetic operation for exposure control and storage of the data can be obtained, and wherein switching between the exposure time priority mode and the aperture priority mode in a simple manner without changing the mechanical one Structure of the device can be carried out.

Die Erfindung ermöglicht die Anwendung veränderbarer Widerstände oder dergl. zum Durchführen der Einstellung unterschiedlicher fotografischer Informationen in analoger Weise, so daß der Aufbau bemerkenswert vereinfacht werden kann; die Erfindung trägt wesentlich zu einer überlegenen Genauigkeit und Stabilität bei der Ausführung sowohl der Rechenoperation als auch der Speicherung in digitaler Weise bei, während die Speicherung, die Genauigkeit und die Stabilität eines Kondensators im Falle einer analogen Rechenoperation geringwertiger ist; ferner ermöglicht die Erfindung die Behandlung der Belichtungszeit und des Blendenwerts als äquivalente Daten für das Einspeichern der Belichtungszeit oder des Blendenwerts als digitale Werte oder für die Steuerung der Belichtung in Übereinstimmung mit der Belichtungszeit oder dem Blendenwert, die als digitale Werte gespeichert sind, so daß das Umschalten zwischen der Betriebsart mit Belichtungszeitvorrang und der Betriebsart mit Blendenvorrang bemerkenswert einfach durchgeführt werden kann, was sehr vorteilhaft ist. The invention enables the use of variable resistances or the like for performing setting of various photographic information in an analogous manner, so that the structure can be remarkably simplified; the Invention contributes significantly to superior accuracy and stability in the Execution of both the arithmetic operation and the storage in a digital manner at, while the storage, the accuracy and stability of a capacitor is inferior in the case of an analog arithmetic operation; also enables the Invention treats exposure time and aperture value as equivalents Data for storing the exposure time or the aperture value as digital Values or for controlling the exposure in accordance with the exposure time or the aperture value stored as digital values so that switching between the operating mode with priority exposure time and the operating mode with aperture priority can be done remarkably easily, which is very beneficial.

Ferner wird gemäß vorstehender Erklärung der Belichtungs-Steuervorgang in Aufeinanderfolge ohne Benützung einer Zentraleinheit (CPU) durchgeführt, so daß eine preiswerte Einrichtung angeboten werden kann, wobei diese so ausgelegt ist, daß eine große Anzahl von Belichtungsinformationen in digitale Werte mittels eines einzigen A-D-Umsetzers umgesetzt werden kann, so daß in dieser Hinsicht eine wirtschaftlich vorteilhafte Einrichtung angegeben ist. Further, as explained above, the exposure control process carried out in succession without the use of a central processing unit (CPU), so that an inexpensive facility can be offered, which is designed in such a way that that a big one Number of exposure information in digital Values can be converted by means of a single A-D converter, so that in this Regard an economically advantageous device is indicated.

Mit der Erfindung ist eine Belichtungssteuerschaltung für eine Kamera geschaffen, bei der die Belichtungssteuerung und eine Reihe fotografischer Bewegungsvorgänge auf digitale Weise mit Hilfe von digitalen Operationsprozeß-Schaltungen und der Ablauf-Steuerschaltung durchgeführt wird, wobei insbesondere als Ablauf Steuerschaltung eine Wahllogikschaltung verwendet wird, um die Steuerung der Kamera auf wirkungsvolle Weise durchzuführen und die Anzahl der Komponenten der Kamera selbst auf ein Mindestmaß herabzusetzen. With the invention is an exposure control circuit for a camera created in which the exposure control and a series of photographic movement processes in a digital manner with the aid of digital operation process circuits and the Sequence control circuit is carried out, in particular as a sequence control circuit An election logic circuit is used to make controlling the camera at effective level Way to carry out and the number of components of the camera itself to a minimum to belittle.

Claims

Claim

Exposure control circuit that controls the photographic movement in a sequential manner by applying a moving process state a respective exposure control device to a sequence control circuit to change the output state of the sequence control circuit controls, thereby characterized in that between an input terminal and an output terminal of the Sequence control circuit (CC, FCG) a return path is provided, and that for Carrying out the sequence control of the output state of the sequence control circuit in In accordance with a signal from an exposure control device and the output signal of the sequence control circuit fed back via the feedback path is changed.