DE2602966C3 - Low frequency power amplifier - Google Patents

Low frequency power amplifier

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DE2602966C3 DE19762602966 DE2602966A DE2602966C3 DE 2602966 C3 DE2602966 C3 DE 2602966C3 DE 19762602966 DE19762602966 DE 19762602966 DE 2602966 A DE2602966 A DE 2602966A DE 2602966 C3 DE2602966 C3 DE 2602966C3
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Kenji Hamamatsu Shizuoka Yokoyama
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    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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Description

Die Erfindung betrifft einen Niederfrequenz-Leistungsverstärker für hohe Ausgangsleistungen mit einem Sperrschicht-Feldeffekttransistor mit TriodenThe invention relates to a low frequency power amplifier for high output powers with a Junction field effect transistor with triodes

charakteristik.characteristic.

Unter den Sperrschicht-Feldeffekttransistoren (JFET) gibt es solche mi Pentodencharakteristik (gesättigte Kennlinien) und solche mit Triodencharakteristik (ungesättigte Kennlinien). Funkschau 1974, Heft 25, beschreibt beispielsweise auf den Seiten 993, 994 einen Feldeffekttransistor mit vertikalem Strompfad, der eine Triodencharakteristik zeigt.Among the junction field effect transistors (JFET) there are those with pentode characteristics (saturated Characteristics) and those with triode characteristics (unsaturated characteristics). Funkschau 1974, Issue 25, describes, for example, on pages 993, 994 a field effect transistor with a vertical current path, which shows a triode characteristic.

Bei diesen bekannten Sperrschicht-Feldeffekttransistoren ist es nun üblich, die Gatespannung derart auszuwählen, daß sie stets die umgekehrte Polarität bezüglich der Sperrschicht hat. Insbesondere bei einem Sperrschicht-Feldeffekttransistor mit Triodencharakteristik tritt dabei der Nachteil auf, daß die an sich zur Verfügung stehende Leistung nicht voll ausgeschöpft werden kann.In these known junction field effect transistors, it is now customary to set the gate voltage in this way select that it always has the opposite polarity with respect to the barrier layer. Especially with one Junction field effect transistor with triode characteristics occurs the disadvantage that the available power cannot be fully utilized.

Der Erfindung liegt demgemäß die Aufgabe zugrunde, einen Niederfrequenz-Leistungsverstärker für hohe Ausgangsleistungen mit einem Sperrschicht-Feldeffekttransistor mit Triodencharakteristik derart vorzusehen, daß eine optimale Leistungsausnutzung erreicht wird. It is accordingly an object of the invention to provide a low frequency power amplifier for high output power with a junction field effect transistor to be provided with triode characteristics in such a way that optimum power utilization is achieved.

Zur Lösung dieser Aufgabe sieht die Erfindung vor, daß der Sperrschicht-Feldeffekttransistor mit Triodencharakteristik mit einer Gate-Source-Spannung in Flußrichtung betrieben ist.To solve this problem, the invention provides that the junction field effect transistor with triode characteristics with a gate-source voltage in Direction of flow is operated.

Bei dem bereits bekannten Betrieb einer Röhre im Gitterstrombereich handelt es sich demgegenüber um den Fall eines Sende Verstärkers, bei dem größere jo Verzerrungen, wie sie auf dem Gebiet der Niederfrequenz-Leistungsverstärker nicht vertretbar sind, akzeptabel sind (Lehrbuch der Hochfrequenztechnik von F. Vilbig, Band 2, 4. Auflage, 1945, Seite 35).In contrast, the already known operation of a tube in the grid current range is the case of a transmission amplifier with greater jo distortion, as is the case in the field of low-frequency power amplifiers are not justifiable, are acceptable (textbook of high frequency technology by F. Vilbig, Volume 2, 4th edition, 1945, page 35).

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.Preferred embodiments of the invention emerge from the subclaims.

In der Zeichnung zeigtIn the drawing shows

Fig. 1 die triodenartigen Kennlinien eines Sperrschicht-FET, 1 shows the triode-like characteristics of a junction FET,

Fig. 2 eine Äquivalenzschaltung für einen Sperrschicht-FET, 2 shows an equivalent circuit for a junction FET,

Fig. 3-7 erfindungsgemäße Verstärkerschaltungen, 3-7 amplifier circuits according to the invention,

Fig. 8 ein Diagramm zur Erläuterung der Arbeitsweise der Schaltung gemäß Fig. 7,
Fig. 9 eine weitere erfindungsgemäße Verstärkerschaltung. FIG. 8 is a diagram for explaining the mode of operation of the circuit according to FIG. 7,
9 shows a further amplifier circuit according to the invention.

Fig. 1 zeigt die Ausgangs-Strom-Spannungs-Kennlinien eines n-Kanal-Sperrschicht-FET mit triodenartigen Eigenschaften. Auf der Ordinate ist der Drainstrom ID und auf der Abszisse ist die Drain-Source-Spannung VDS aufgetragen. Die mit Vcs = OV bezeichnete Kurve α entspricht der sogenannten Sättigungsdrainstromkurve, welche den von der Drain zur Source fließenden Strom darstellt, wenn das Gate mit der Source kurzgeschlossen ist. Die Fläche unterhalb der Kurve α ist der Bereich, der als der normale Arbeitsbereich angesehen wurde, wobei oberhalb dieses Bereichs angenommen wurde, daß der Sperrschicht-FET nicht mehr als ein FET arbeitet. Wenn ein Lastwiderstand RL in Serie mit dem FET zur Erzeugung einer Ausgangsgröße geschaltet wird, so kann die Lastlinie als Linie P-VDD dargestellt werden, da die Betriebsspannung VDD und der Lastwiderstand RL festliegen und die folgende Beziehung besteht:Fig. 1 shows the output current-voltage characteristics of an n-channel junction FET with triode-like properties. The drain current I D is plotted on the ordinate and the drain-source voltage V DS is plotted on the abscissa. The curve α denoted by V cs = OV corresponds to the so-called saturation drain current curve, which represents the current flowing from the drain to the source when the gate is short-circuited with the source. The area below curve α is the area that was considered to be the normal operating area, above which area it was assumed that the junction FET is no longer operating as an FET. If a load resistor R L is connected in series with the FET to generate an output variable, the load line can be represented as a line PV DD , since the operating voltage V DD and the load resistor R L are fixed and the following relationship exists:

V = V + 1 · RV = V + 1 * R

v DD y DS ~ 1D nL v DD y DS ~ 1 D n L

Typische Werte für RL und VDD sind 8 Ohm bzw. nahezu 100 Volt. Der Punkt P stellt den Zustand dar,Typical values for R L and V DD are 8 ohms and almost 100 volts, respectively. The point P represents the state

wo der FET keinen Widerstand besitzt, und der Punkt VDD den Zustand, wo der FET abgeschaltet ist. Der Arbeitsbereich (aktive Bereich) des Sperrschicht-FET wurde wie oben beschrieben als unterhalb der Kurve a liegend angesehen, und der Abschnitt PQ wurde nicht verwendet. Demgemäß wurde der maximale Drainstrom auf idmax eingestellt, was dem Punkt Q und der Drain-Source-Spannung V4n^ entspricht.where the FET has no resistance, and point V DD the state where the FET is off. The working area (active area) of the junction FET was considered to be below curve a as described above, and the portion P Q was not used. Accordingly, the maximum drain current has been set to i dmax , which corresponds to the point Q and the drain-source voltage V 4n ^ .

In diesem Fall ist die maximale Ausgangsleistung P1111n gegeben durch:In this case the maximum output power P 1111n is given by:

Im Falle von triodenartigen Sperrschicht-FET für Leistungsverwendung ist die Ausnutzungsrate der Spannung in der Größenordnung von 75 %. Wenn der Lastwiderstand kleiner ist, so wird die Ausnutzungsrate schlechter, wie man aus Fig. 1 erkennt. In the case of triode-type junction FETs for power use, the utilization rate of the voltage is on the order of 75 %. As the load resistance is smaller, the utilization rate becomes worse, as can be seen from FIG.

Die Erfindung hat sich zum Ziel gesetzt, die Ausnutzungsrate der Betriebsspannungsquelle zu verbessern. Insbesondere der Arbeitsbereich des Vertikal-FET(V-FET), d. h. des Leistungs-FET mit triodenartigen Eigenschaften, ist schmal, verglichen mit dem des üblichen Sperrschicht-FET mit pentodenartigen Eigenschaften. Der Erfinder hat jedoch erkannt, daß der Gate-Strom eines Sperrschicht-FET selbst dann nicht eine merkliche Größe erreicht, wenn eine Spannung in Flußrichtung (Durchlaßspannung) an die Gate-Source-Sperrschicht angelegt wird, wenn die Gate-Source-Spannung unterhalb einer bestimmten Spannung liegt. Man kann dies auf das Vorhandensein eines nicht linearen Elements zwischen dem Gate und der Source zurückführen. Man kann nämlich eine Äquivalenzschaltung eines Sperrschicht-FET betrachten, wie dies in Fig. 2 dargestellt ist, wo der Block A ein nicht lineares Element darstellt. Die ansteigende Schwellenspannung eines derartigen, nicht linearen Elements A scheint normalerweise im Bereich von 0,2 bis 4 Volt zu liegen. Im Falle des Elements mit den Kennlinien gemäß Fig. 1, wo RL = S Ohm und VDD nahezu 100 V ist, wurde bestätigt, daß der FET normal mit einer Gate-Spannung VGS bis hinauf zu + 4 Volt arbeitet. Dies bedeutet, daß der aktive oder Betriebsbereich bis zur Linie Vcs = + 4 Volt erweitert werden kann, d. h. der maximale Drain-Strom kann bis auf IDmax erhöht werden, und demgemäß kann die minimale Drain-Source-Spannung auf VDmm entsprechend dem Punkt R auf der Widerstandsgeraden reduziert werden. Die maximale Ausgangsgröße Po ist in diesem Fall:The invention has set itself the goal of improving the utilization rate of the operating voltage source. In particular, the working range of the vertical FET (V-FET), that is, the power FET with triode-like properties, is narrow compared with that of the conventional junction FET with pentode-like properties. However, the inventor has recognized that the gate current of a junction FET does not become appreciable even when a forward voltage is applied to the gate-source junction when the gate-source voltage is below a certain voltage. This can be attributed to the presence of a non-linear element between the gate and the source. Namely, one can consider an equivalent circuit of a junction FET as shown in Fig. 2, where the block A represents a non-linear element. The rising threshold voltage of such a non-linear element A normally appears to be in the range of 0.2 to 4 volts. In the case of the element having the characteristics of FIG. 1, where R L = S ohms and V DD is close to 100 V, it was confirmed that the FET operates normally with a gate voltage V GS up to + 4 volts. This means that the active or operating range can be extended up to the line V cs = + 4 volts, ie the maximum drain current can be increased up to I Dmax , and accordingly the minimum drain-source voltage can be increased to V Dmm according to the Point R on the resistance line can be reduced. The maximum output size Po in this case is:

Die Ausnutzungsrate der Betriebsspannung wird dabei ungefähr 90%, ist also um 15 % gegenüber dem üblichen Fall verbessert.The utilization rate of the operating voltage is about 90%, so it is around 15% compared to the usual case improved.

Im folgenden sind einige erfindungsgemäße Ausführungsbeispiele von Leistungsverstärkerschaltungen gezeigt, welche von der Tatsache Gebrauch machen, daß die Durchlaß-Gate-Spannung bezüglich der Gate-Source-Sperrschicht angelegt werden kann, d. h. daß der Sperrschicht-FET übersteuert werden kann.The following are some embodiments of power amplifier circuits in accordance with the present invention which make use of the fact that the forward gate voltage is related to the Gate-source junction can be applied, d. H. that the junction FET will be overdriven can.

Fig. 3 zeigt eine verhältnismäßig einfache Verstärkerschaltung, in der ein Sperrschicht-FET QYi übersteuert wird. In der Figur sind die FET QYl und Q13 in Darlington-Schaltung angeordnet, wobei ihre Drainelektroden mit der positiven Spannungsquelle + B verbunden sind. Die Source des ersten FET QYl und das Gate des zweiten FET QYi sind miteinander über eine Quelle konstanten Stromes CCS mit der negativen Spannungsquelle — B verbunden. Die Source des zweiten FET QYi ist über Widerstände Rl und Ri geerdet. Das Gate des ersten FET QYl ist über einen Widerstand Al, eine Vorspannungsquelle E und eine Signalquelle SS mit dem Verbindungspunkt zwischen den Widerständen Rl und Ri verbunden. Der Widerstand A3 ist der Lastwiderstand. Fig. 3 shows a relatively simple amplifier circuit in which a junction FET QYi is overdriven. In the figure, the FETs QYl and Q13 are arranged in a Darlington configuration, with their drain electrodes connected to the positive voltage source + B. The source of the first FET QYL and the gate of the second FET QYi are a source of constant current CCS together with the negative voltage source - B, respectively. The source of the second FET QYi is grounded through resistors Rl and Ri. The gate of the first FET QYl is connected to the connection point between the resistors Rl and Ri via a resistor A1, a bias voltage source E and a signal source SS. Resistance A3 is the load resistance.

Bei der Schaltungsauslegung wird unter der Annahme, daß die maximale Eingangssignalspannung esm ist und der gewünschte maximale Drainstrom Im sowie die erforderliche Gate-Source-Spannung des zweiten FET QYi V0Sm (VCSm ist die maximale Durchlaßgatespannung, die annähernd -I- 4 Volt im Fall der Verwendung des FET der Fig. 1 war), die Vorspannung E und der Widerstand Rl so bestimmt, daß sie der Bedingung esm -E= VCSm + ImRl genügen. The circuit design is based on the assumption that the maximum input signal voltage is esm and the desired maximum drain current Im and the required gate-source voltage of the second FET QYi V 0Sm (V CSm is the maximum forward gate voltage, which is approximately -I- 4 volts im In the case of using the FET of Fig. 1), the bias voltage E and the resistance Rl are determined so that they satisfy the condition esm -E = V CSm + ImRl.

^o Infolge des Vorhandenseins des nicht linearen Elements zwischen dem Gate und der Source, wie dies in der Äquivalenzschaltung gemäß Fig. 2 gezeigt ist, wird eine Stromrückkopplung angelegt, und die Netto- oder Rest-Gate-Source-Spannung wird Null, wenn die Gatespannung die erwähnte maximale Durchlaßgatespannung wird.^ o As a result of the presence of the non-linear element between the gate and the source, as shown in the equivalent circuit of FIG. 2, a current feedback is applied and the net or residual gate-source voltage becomes zero, when the gate voltage becomes the aforementioned maximum forward gate voltage.

Fig. 4 zeigt einen praktikableren Schaltungsaufbau, bei welchem ein Sperrschicht-FET QYi in der Ausgangsleistungsstufe übersteuert wird. Die Schaltung kann in eine erste Verstärkerstufe mit einem bipolaren Transistor TrIl und eine zweite Verstärkerstufe mit den Sperrschicht-FETs QIl und QYi unterteilt werden. Das grundsätzliche Konzept für die Arbeitsweise der Schaltung gemäß Fig. 4 gleicht jedoch dem für Fig. 3 beschriebenen.Fig. 4 shows a more practical circuit structure in which a junction FET QYi is overdriven in the output power stage. The circuit can be divided into a first amplifier stage with a bipolar transistor TrIl and a second amplifier stage with the junction FETs QIl and QYi . The basic concept for the mode of operation of the circuit according to FIG. 4, however, is the same as that described for FIG.

Fig. 5 zeigt ein weiteres praktisch verwendbares Ausführungsbeispiel der Erfindung, bei welchem der Widerstand RYl der Fig. 4 durch eine Quelle konstanten Stroms CCSl ersetzt ist, um die Gate-Vorspannung eines FET QIl zu stabilisieren und einen Leistungs-FET QIi zu schützen. Im übrigen ist die Schaltung ähnlich wie die in Fig. 4 aufgebaut.Fig. 5 shows another practically usable embodiment of the invention, in which the resistance RYL of Fig. 4 constant by a source current CCSL is replaced, in order to stabilize the gate bias voltage of a FET Qll and protect a power FET QII. Otherwise, the circuit is constructed similarly to that in FIG.

Fig. 6 zeigt einen weiteren praktischen erfindungsgemäßen Schaltungsaufbau, bei welchem die maxi-3 male Gate-Spannung eines Leistungs-FET QiI durch den inneren Drain-Source-Widerstand eines Transistors QiI in seinem vollständig leitenden Zustand und die Widerstände Ä33 und Ri4 bestimmt ist, so daß der Leistungs-FET QiI übersteuert ist, und zwar mit6 shows a further practical circuit construction according to the invention, in which the maximum 3 male gate voltage of a power FET QiI is determined by the internal drain-source resistance of a transistor QiI in its fully conductive state and the resistors Ä33 and Ri4 , so that the power FET QiI is overdriven, with

so seiner Gate-Spannung, die auf beispielsweise + 4 Volt hinaufgebracht wird. Die grundsätzliche Arbeitsweise der Schaltung gemäß Fig. 6 gleicht derjenigen der Schaltung gemäß Fig. 3.so its gate voltage, which is brought up to + 4 volts, for example. The basic way of working the circuit according to FIG. 6 is similar to that of the circuit according to FIG. 3.

Fig. 7 zeigt einen weiteren erfindungsgemäßen Schaltungsaufbau, bei dem die FETs ÖS und ß6 übersteuert werden. Die Treiber-FETs Qi und QA und die Leistungs-FETs QS und ß6 haben ähnliche triodenartige Kennlinien, wie dies in F ig. 8 gezeigt ist. In der Figur bezeichnen TrI und TrI bipolareFig. 7 shows a further circuit structure according to the invention in which the FETs ÖS and ß6 are overridden. The driver FETs Qi and QA and the power FETs QS and ß6 have similar triode-like characteristics, as shown in FIG. 8 is shown. In the figure, TrI and TrI denote bipolar ones

bo Transistoren, Qi und QA FETs zur Ansteuerung der Leistungs-FET QS und Q€, CCl bis CC3 Quellen konstanten Stroms, Vl, — Vl und — Vl Spannungsquellen, RL einen Lastwiderstand und RGl und RGl Gate-Widerstände. Es wird hier angenommen, daß CCl = Io (beispielsweise 10 Milliampere), RGl ■ Io = RGl · Io=Vc (beispielsweise 10 Volt) und Vl= Vl+ 2Vc ist.bo transistors, Qi and QA FETs to control the power FET QS and Q €, CCl to CC3 sources of constant current, Vl, - Vl and - Vl voltage sources, RL a load resistor and RGl and RGl gate resistors. It is assumed here that CCl = Io (e.g. 10 milliamps), RGl · Io = RGl · Io = Vc (e.g. 10 volts) and Vl = Vl + 2Vc .

Wenn keine Signalspannung an die Eingangs-If there is no signal voltage at the input

klemme IN angelegt wird, so kann ein Strom Io durch den Transistor TrI fließen. Der Spannungsabfall im Widerstand RGl infolge dieses Stromes wird zwischen Gate und Source des FET QS über FET ß3 angelegt, so daß die Gate-Source-Spannung Vcss des FET ß5 VCS5 = -Vc wird und der Arbeitspunkt (Arbeitsvorspannung) des FET QS kommt nahe dem Punkt E zu liegen. In ähnlicher Weise wird infolge des Spannungsabfalls im Widerstand RGl infolge dieses Stroms die Spannung VB xm Punkt B die folgende: VB= - Vl+ Vc= - Vl- Vc. Demgemäß wird die Gate-Source-Spannung VCS6 des FET 6 die folgende: Vcs6 = - Vl - Vc- (- Fl) = - Vc. Der Arbeitspunkt des FET Q6 kommt also nahe dem Punkt E zu liegen. Hier werden die Annahmen gemacht, daß die Gate-Source-Spannungen VCS3 und VCS4 und die Source-WiderstänJe der FET QS und ß6 sehr klein sind.terminal IN is applied, a current Io can flow through the transistor TrI . The voltage drop in the resistor RGl as a result of this current is applied between the gate and source of the FET QS via FET ß3, so that the gate-source voltage V css of the FET ß5 V CS5 = -Vc and the operating point (working bias) of the FET QS comes to be near point E. Similarly, as a result of the voltage drop in the resistor RGl due to this current, the voltage VB xm point B becomes: VB = - Vl + Vc = - Vl-Vc. Accordingly, the gate-source voltage V CS6 of the FET 6 becomes the following: V cs6 = - Vl - Vc- (- Fl) = - Vc. The working point of the FET Q6 comes to be close to the point E. Here the assumptions are made that the gate-source voltages V CS3 and V CS4 and the source resistances of the FET QS and ß6 are very small.

Wenn der positive maximale Anstieg eines Signals an die Eingangsklemme IN angelegt wird, so wird der Transistor TrI abgeschaltet und das Potential am Punkt B wird — Vl. Demgemäß wird die Gate-Source-Spannung VCS6 des FET ß6 - Vl - (- Vl) = -2Vc zum Abschalten des FET Q6. Wenn der Transistor Ql abgeschaltet ist, so tritt kein Spannungsabfall im Widerstand RGl auf und die Punkte A und C liegen auf dem gleichen Potential. Im FET QS wird jedoch ein Spannungsabfall VDC5 zwischen der Drain-Elektrode und dem Gate infolge des Widerstands des voll leitenden FET ß5 erzeugt. Diese Spannung wird gleichzeitig zwischen dem Drain und der Source des FET ß3 (VDC5 = V^,) angelegt. Durch die Quelle konstanten Stroms CC3 wird stets das Fließen eines konstanten Stroms ID3 durch den FET ß3 gestattet, und somit wird eine Spannung ~ ^CSi zw'schen dem Gate und der Source des FET ß3 erzeugt, wie dies in Fig. 8 gezeigt ist. Demgemäß wird das Gate-Potential des FET QS (d.h. das Source-Potential des FET ß3) höher als sein Source-Potential durch Vcsy Der FET QS ist übersteuert. When the positive maximum rise of a signal is applied to the input terminal IN , the transistor TrI is switched off and the potential at point B becomes - Vl. Accordingly, the gate-source voltage V CS6 of the FET ß6 - Vl - (- Vl) = -2Vc to turn off the FET Q6. When the transistor Ql is switched off, there is no voltage drop in the resistor RGl and the points A and C are at the same potential. In the FET QS , however, a voltage drop V DC5 is generated between the drain electrode and the gate as a result of the resistance of the fully conductive FET β5. This voltage is applied simultaneously between the drain and the source of the FET ß3 ( V DC5 = V ^,). The constant current source CC3 always allows a constant current I D3 to flow through the FET β3, and thus a voltage CSi is generated between the gate and the source of the FET β3 as shown in FIG . Accordingly, the gate potential of the FET QS (ie the source potential of the FET β3) becomes higher than its source potential by V csy. The FET QS is overdriven.

Wenn der maximale negative Anstieg eines Signals an die Eingangsklemme IN angelegt wird, so wird der Transistor TrI vollständig leitend, und ein Strom von 2Io (Io von CCL und Io durch RL) kann fließen.When the maximum negative rise of a signal is applied to the input terminal IN , the transistor TrI becomes fully conductive and a current of 2Io (Io from CCL and Io through RL) can flow.

Infolge des Spannungsabfalls 2Io ■ RGl = 2 Vc im Widerstand RGl wird die Gate-Source-Spannung des FET QS VCS5 = -2Vc und der FET ß5 wird abgeschaltet. Infolge des Spannungsabfalls 2Io · RGl = 2Vc im Widerstand RGl wird das Potential am Punkt B — Vl + 2 Ve— — Vl und gleich demjenigen am Punkt D. Wie oben in Verbindung mit FET QS beschrieben, wird das Gate-Potential des FET ß6 höher als seine Source-Spannung durch F054, und der FET ß6 wird übersteuert.As a result of the voltage drop 2Io ■ RGl = 2 Vc in the resistor RGl , the gate-source voltage of the FET QS V CS5 = -2Vc and the FET ß5 is switched off. As a result of the voltage drop 2Io · RGl = 2Vc in resistor RGl , the potential at point B - Vl + 2 Ve - - Vl and equal to that at point D. As described above in connection with FET QS , the gate potential of FET β6 is higher as its source voltage through F 054 , and the FET ß6 is overdriven.

In der Schaltung gemäß Fig. 7 sind die FETs ß3 und QA in der Treiberstufe verwendet, sie können aber durch bipolare Transistoren ersetzt werden. Fig. 9 zeigt einen Schaltungsaufbau unter Verwendung bipolarer Transistoren TrZ und TrA in der Treiberstufe. Die Schaltungsfunktion ist ähnlich der gemäß Fig. 7.In the circuit according to FIG. 7, the FETs β3 and QA are used in the driver stage, but they can be replaced by bipolar transistors. Fig. 9 shows a circuit construction using bipolar transistors TrZ and TrA in the driver stage. The circuit function is similar to that of FIG. 7.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims (7)

Patentansprüche:Patent claims: 1. Niederfrequenz-Leistungsverstärker für hohe Ausgangsleistungen mit einem Sperrschicht-Feldeffekttransistor mit Triodencharakteristik, dadurch gekennzeichnet, daß er mit einer Gate-Source-Spannung in Flußrichtung betrieben ist.1. Low frequency power amplifier for high output power with a junction field effect transistor with triode characteristics, characterized in that it is operated with a gate-source voltage in the forward direction is. 2. Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Source-Spannung in Flußrichtung größer als 0 Volt ist und daß vorzugsweise der Absolutwert der Spannung nicht größer als 4 Volt ist.2. Amplifier according to claim 1, characterized in that the gate-source voltage in Direction of flow is greater than 0 volts and that preferably the absolute value of the voltage is not is greater than 4 volts. 3. Verstärker nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die Gate-Source-Spannung in Flußrichtung auf einen Wert eingestellt ist, bei dem im wesentlichen kein Gatestrom fließt, wobei aber oberhalb dieses Werts der Gatestrom schnell ansteigt.3. Amplifier according to claim 1 and / or 2, characterized in that the gate-source voltage in the flow direction is set to a value at which substantially no gate current flows, but above this value the gate current increases rapidly. 4. Verstärker nach Anspruch 1-3, dadurch gekennzeichnet, daß die Gate-Source-Spannung VDS am FET mit Triodencharakteristik in Flußrichtung durch die Gate-Source-Spannung eines vorgeschalteten Feldeffekttransistors erzeugt ist, und daß die beiden Feldeffekttransistoren eine Sourcefolgerschaltung bilden.4. Amplifier according to claim 1-3, characterized in that the gate-source voltage V DS is generated at the FET with triode characteristics in the flow direction by the gate-source voltage of an upstream field effect transistor, and that the two field effect transistors form a source follower circuit. 5. Verstärker nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die Gate-Source-Spannung VDS am JFET mit Triodencharakteristik in Durchlaßrichtung durch die Verwendung der Basisemitterspannung eines vorgeschalteten Transistors erzeugt ist, und daß der Feldeffekttransistor mit dem vorgeschalteten Transistor als Emitterfolger geschaltet ist.5. Amplifier according to claim 1 and / or 2, characterized in that the gate-source voltage V DS is generated at the JFET with triode characteristics in the forward direction by using the base-emitter voltage of an upstream transistor, and that the field effect transistor with the upstream transistor as an emitter follower is switched. 6. Verstärker nach Anspruch 1-5, dadurch gekennzeichnet, daß zur Gewinnung der Gate-Source-Spannung in Flußrichtung eines zweiten Sperrschicht-Feldeffekttransistors (ßl3) mit Triodencharakteristik ein erster Sperrschicht-Feldeffekttransistor (ßl2) vorgesehen ist, dessen Drainelektrode mit der Drainelektrode des zweiten FET ( ßl3) verbunden ist, dessen Sourceelektrode mit der Gateelektrode des zweiten FET (ßl3) verbunden ist, und dessen Gateelektrode über einen Widerstand (Rl), eine Vorspannungsquelle (E) und eine Signalquelle (SS) an einem Verbindungspunkt von zwei Widerständen (R2 und /?3) liegt, die die Sourceelektrode des zweiten FET (ßl3) erden, und daß die Drainelektroden der beiden FETs (Q12, ßl3) an der positiven Spannungsquelle liegen, während die Sourceelektrode des ersten und die Gateelektrode des zweiten FET über eine Quelle konstanten Stromes (CCS) an der negativen Spannungsquelle liegen (Fig. 3).6. Amplifier according to claim 1-5, characterized in that to obtain the gate-source voltage in the flow direction of a second junction field effect transistor ( ßl3) with triode characteristics, a first junction field effect transistor (ßl2) is provided, the drain electrode of which with the drain electrode of the second FET ( ßl3) is connected, whose source electrode is connected to the gate electrode of the second FET (ßl3) , and whose gate electrode is connected via a resistor (Rl), a bias voltage source (E) and a signal source (SS) at a connection point of two resistors ( R2 and /? 3), which ground the source electrode of the second FET (ßl3) , and that the drain electrodes of the two FETs (Q12, ßl3) are connected to the positive voltage source, while the source electrode of the first and the gate electrode of the second FET via a Source of constant current (CCS) are connected to the negative voltage source (Fig. 3). 7. Verstärker nach Anspruch 6, dadurch gekennzeichnet, daß die Sourceelektrode des ersten FET (ß22) über einen Widerstand (Λ23) mit der Gateelektrode des zweiten FET (ß23) verbunden ist (Fig. 5).7. Amplifier according to claim 6, characterized in that the source electrode of the first FET (ß22) is connected via a resistor (Λ23) to the gate electrode of the second FET ( ß23) (Fig. 5).
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US3462701A (en) * 1967-01-26 1969-08-19 Honeywell Inc Biasing circuit for use with field-effect transistors
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