DE2551037C2

DE2551037C2 - Circuit arrangement for correcting the polarity of a data signal consisting of data blocks

Info

Publication number: DE2551037C2
Application number: DE19752551037
Authority: DE
Inventors: Wernhard Dipl -Ing 8000 München Markwitz
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-11-13
Filing date: 1975-11-13
Publication date: 1977-10-20
Also published as: DE2551037B1; NL7611682A

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Korrektur der Polarität eines aus Datenblökken bestehenden Datensignals, dessen Datenblöcke ein charakteristisches Merkmal besitzen. Das Datensignal wird empfangsseitig bitweise in ein Schieberegister mit mehreren Kippstufen eingegeben. Dabei werden mit einem Taktgeber pro Bit ein Eiittakt und pro Blockstellung innerhalb des Ritrasters; je ein Blocktakt erzeugt und eine Prüfeinrichtung spricht unter Zugrundelegung einer vorgegebenen Polarität des Datensignals auf das charakteristische Merkmal der Datenblök· ke an und erzeugt ein Prüfsignal, das das charakteristi sehe Merkmal der Datenblöcke signalisiert.The invention relates to a circuit arrangement for correcting the polarity of a data block existing data signal whose data blocks have a characteristic feature. The data signal is entered bit by bit at the receiving end into a shift register with several flip-flops. With a clock per bit, one input clock and per block position within the raster; one block cycle each generated and a test device speaks based on a predetermined polarity of the data signal on the characteristic feature of the data blocks and generates a test signal which the characteristic see characteristic of the data blocks signaled.

Bei der Datenübertragung müssen bekanntlich die Polaritäten des sendeseitig von der Datenquelh abgegebenen Datensignals und des empfangsseitij einer Datensenke zugeführten Datensignals überein stimmen. Mit Einstellgliedern des sendeseitigen Modu lators und des emnfangsseitigen Demodulators kann in Bedarfsfalle eine der Polaritäten geändert und auf dies Weise die Übereinstimmung der beiden Polaritäte hergestellt werden. Diese bekannte, von Hand au vorgenommene Korrektur der Polaritäten bedingWhen transmitting data, it is known that the polarities of the transmission side must be determined by the data source output data signal and the receiving side of a data sink fed data signal match voices. With adjustment elements of the transmitter-side modulator and the receiver-side demodulator, in If necessary, one of the polarities changed and on this Way the correspondence of the two polarities can be established. This well-known, hand-au Correction of polarities made conditional

• gewissen Zeitverlust und erfordert insbesondere• certain loss of time and requires in particular

^e ·„ beschultes Personal, wenn bei komplizierteren ^e · "trained staff, if more complicated

iTnübertragungssystemen häufig UmschaltungenTransmission systems often switch over

neiner Empfangsstelle auf verschiedene Sendestellenno receiving point to different transmitting points

ner Erfindung liegt die Aufgabe zugrunde, eine schaltungsanordnung anzugeben, die bei der Übertragnes aus Datenbiöcken bestehenden Datensignals jTpo arität überprüft und im Bedarfsfall automatischner invention is based on the object a circuit arrangement to be specified in the transmission from data blocks existing data signal jTpo arity checked and, if necessary, automatically

iook

- _ni- _e Aufgabe wird dadurch gelöst, daß eine weitere „ -f inrirhtune vorgesehen ist, die unter Zugrundele-^PrUl _e?nes Datens^nals umgekehrter Polarität ein •fores Prüfsignal erzeugt, das ein dem Charakteristiken Merkmal entsprechendes weiteres charakteristi-2ϊ Merkmal signalisiert, daß _Pro Blocktakt und pro Prüf ignal je ein Zähler vorgesehen ist, dom die mit dem hSenden Blocktakt kontierenden Prüfs.gnale als Z?hlmp"lse zugeführt werden, daß pro Blocktakt und So weiteres Prüfsignal je ein weiterer Zahler ^pΓ° «hen ist, dem die mit dem betreffenden Blocktakt Szäeienden weiteren Prüfsignale als Zählimpulse Sührt werden, daß die Zähler und d,e weiteren ffir über ihren Ausgang bei Erreichen eines vorgegebenen Zählerstandes ein Zahlerstandssignal Sieben, daß eine bistabile Schaltstufc vorgesehen ist. de? eingangsseitig das Zählerstandssignal zugeführt ist JS d"e ausgangsseitig ein Polaritätssignal abgibt, das S?e richtige bzw. falsche Polarität des Datensignals Ina isiert, daß im Datenübertragungsweg zwischen den Ausgängen der Kippstufen und einer Datensenke Polaritätskorrekturglieder vorgesehen s.nd die in Abhang gkeit vom Binärwert des Polantätssignals die P₀S des Datensignals nicht umkehren bzw. Jn und daß alle Zähler und alle weiteren Zahler nit dem Zählerstandssignal zurückgestellt werden.- _ni - _e object is achieved in that a further "-f inrirhtune provided which reverse under Zugrundele- ^PrU l _e ^ nes data records Nals polarity produces a • fores test signal, which is a feature of the characteristics corresponding further charac-2ϊ characteristic? indicates that _P a counter is provided ro block clock and per test ignal ever, kontierenden with the hSenden block clock Prüfs.gnale dom as Z? HLMP "lse be supplied that per frame clock, and so further test signal depending another payer ^pΓ °" hen is, to which the further test signals pausing with the relevant block clock are sent as counting pulses, that the counters and d, e further ffir a counter status signal seven via their output when a predetermined counter status is reached, that a bistable switching stage is provided If JS d "e outputs a polarity signal on the output side, the correct or incorrect polarity of the data signal Ina is that in the data Transmission path between the outputs of the flip-flops and a data sink polarity correction elements are provided, which, depending on the binary value of the polarity _{signal, do not reverse the P 0} S of the data signal or Jn and that all counters and all other counters are reset with the count signal.

Die erfindungsgemäße Schaltungsanordnung zeich_nef sich dadurch aus, daß sie das Datensignal mpfiwh mit richtiger Polarität an die Datensenke Ä dl ZeL^gerluste entstünden und Umschal-Sn von Hand aus vorgenommen werden mußten.The inventive circuit arrangement drawing _ne f is the fact that they mpfiwh the data signal with the correct polarity to the data sink Ä dl ZEL ^g osses would arise and Umschal-Sn by hand had to be made.

Im folgenden werden Ausführungsbe.spiele derThe following are examples of the

Erfindunganhand der F i g. 1 bis 6 beschrieben, wöbe, inInvention with reference to FIGS. 1 to 6 described, wöbe, in

mehreren Figuren dargestellte gleiche Gegenstande mnseveral figures represented the same objects mn

Seichen Bezugszeichen bezeichnet sind. Es zeigtThe same reference numerals are designated. It shows

F i g 1 "in Datenübertragungssystem m.t Funkverb.n-F i g 1 "in data transmission system with radio link n-

^dU _Ff g 2 mehrere Signale, die empfangsseitig bei dem in F i ε !"dargestellten System eine Rolle spielen, ^dU _F fg 2 several signals that play a role on the receiving side in the system shown in F i ε! ",

Ii 3 eine ausführlichere Darstellung einer in F1 g. 1 «nematisch dargestellten Polaritätskorrekturstu e, wobdDatenblöcke'vorausgesetzt werden, die m.t einemIi 3 shows a more detailed representation of one in F1 g. 1 "Nematically represented polarity correction stage, assuming data blocks" be that with one

in ausführlicherer Darstel-in a more detailed representation

korrekturstufe, bei der die einzelnen Datenblockecorrection level at which the individual data blocks

Polaritätskorrekturstufe eine Rolle spielenPolarity correction stage play a role

ig 1 zeigt sendeseitig d.e Datenquelle DQ, denig 1 shows the data source DQ, the

bestehender Datenblock mit einem m codiert werden. Falls jeder Datenblock aus sieben Bits besteht, dann enthalten die vom Codierer CD abgegebenen Datenblöcke alle je drei Bits mit dem Binärwert 1 und je vier Bits mit dem Binärwert 0. Es wäre grundsätzlich denkbar, daß die Datenquelle DQ bereits Datenblöcke abgibt, die ein derartiges charakteristisches Merkmal besitzen. In ditsem Falle ist der Codierer CD nicht erforderlich. Der Sender und Modulator MOD wird als bekannt vorausgesetzt. Beispielsweise kann als Sender ein Kurzwellensenderexisting data block can be coded with an m. If each data block consists of seven bits, then the data blocks output by the encoder CD all contain three bits each with the binary value 1 and four bits each with the binary value 0. It would be fundamentally conceivable that the data source DQ already outputs data blocks that have such a characteristic Own feature. In this case, the encoder CD is not required. The transmitter and modulator MOD is assumed to be known. For example, a shortwave transmitter can be used as the transmitter

vorgesehen sein.be provided.

Auf der Empfangsseite befinden sich der Empfänger EM, die Polaritätskorrekturstufe PK, der Taktgeber TG und die Datensenke DS. Der Taktgeber TG erzeugt den Bittakt TA und die Blocktakte TBl, TB2, TB3, ΓΒ4, TB 5, TBb, TB 7 entsprechend den verschiedenen Blockstellungen eines Datenblockes. Mit Hilfe der Phasenkorrekturstufe PK wird automatisch die richtige Polarität des Datensignals eingestellt. Als Datensenke kann beispielsweise wieder ein Fernschreiber vorgesehen sein. The receiver EM, the polarity correction stage PK, the clock generator TG and the data sink DS are located on the receiving side. The clock generator TG generates the bit clock TA and the block clocks TB1 , TB2, TB3, ΓΒ4, TB 5, TBb, TB 7 according to the different block positions of a data block. The correct polarity of the data signal is automatically set with the aid of the phase correction stage PK. A teleprinter, for example, can again be provided as the data sink.

F i g. 2 zeigt Signale, die im Bereich der Phasenkorrekturstufe PK eine Rolle spielen. Fig.3 zeigt ausführlicher ein Ausführungsbeispiel einer derartigen Phasenkorrekturstufe. Das demodulierte Datensignal E wird seriell einem Schieberegister mit den Kippstufen Kl, K 2, K 3, K 4, K 5, K 6, K 7 zugeführt. Die Ausgänge dieser Kippstufen sind über die Halbaddierer Hl, H2, H3, H4, H5, H6, H'7 an den Parallel-Seriell-Umsetzer P/S angeschlossen. Über den Ausgang dieses Umsetzers wird das Datensignal A an die in F i g. 1 dargestellte Datensenke DS abgegeben. Die Prüfeinrichtungen PS 1 und PS 2 sind an den Ausgang der Kippstufe K1 angeschlossen und erhalten den Bittakt TA und die Blocktakte TBX bis TB 7. Bei diesem Ausführungsbeispiel wird vorausgesetzt, daß jeder Datenblock aus je sieben Bits besteht, von denen jeweils genau drei 1-Werte und die restlichen Bits jeweils genau vier O-Werte sind. Dies ist das charakteristische Merkmal der übertragenen Datenblöcke und die Prüfstufe PS 1 spricht auf dieses charakteristische Merkmal an und gibt das Signal S1 ab, das dieses charakteristische Merkmal signalisiert. Dieser Sachverhalt ist direkt aus F i g. 2 ersichtlich, wo oben die Blocktakte TB X bis TB 7 eingezeichnet sind. Jedem Bit eines Datenblocks ist somit genau einer der Blocktakte TBX bis TB zugeordnet. Mit dem Bittakt TA wird ein Bitraster festgelegt und es wird angenommen, daß die einzelnen Impulse dieses Bittaktes TA etwa in der Mitte der einzelnen Bits auftreten. Das Datensignal E wird den Kippstufen K 1 bis K 7 seriell zugeführt und mit dem Bittakt TA bitweise weitergeschoben. Die von den Kippstufen KX bis K 7 abgegebenen Signale sind in F i g. 2 mit den gleichen Bezugszeichen eingezeichnet. Ab dem Zeitpunkt rO bis zum Zeitpunkt Π sind insgesamt sieben Bits in den Kippstufen KX bis K gespeichert. Es ist ersichtlich, daß von den sieben Bits insgesamt drei \ -Werte annehmen und daß die restlichen O-Werte annehmen. Die Prüfeinrichtung PS X ) erkennt daran das charakteristische Merkmal eines Datenblocks und gibt zum Zeitpunkt ί 7 einen Impuls ab. Die Prüfeinrichtung PSl zählt dauernd die 1-Werte pro Datenblock und signalisiert insgesamt zu den Zeitpunkien i7, ?8, ί 14, f 15, ί 16. f 17 das charakteristische 5 Merkmal eines Datenblocks.F i g. 2 shows signals which play a role in the area of the phase correction stage PK. 3 shows in more detail an embodiment of such a phase correction stage. The demodulated data signal E is supplied serially to a shift register with the multivibrators Cl, K 2, K 3, K 4, K 5, K 6, K. 7 The outputs of these flip-flops are connected to the parallel-serial converter P / S via the half adders H1, H 2, H3, H 4, H 5, H 6, H'7 . Via the output of this converter, the data signal A is sent to the in FIG. 1 shown data sink DS delivered. The test devices PS 1 and PS 2 are connected to the output of the flip-flop K 1 and receive the bit clock TA and the block clocks TBX to TB 7. In this embodiment, it is assumed that each data block consists of seven bits, of which exactly three 1 Values and the remaining bits are each exactly four O values. This is the characteristic feature of the transmitted data blocks and the test stage PS 1 responds to this characteristic feature and emits the signal S1, which signals this characteristic feature. This fact is directly from FIG. 2 shows where the block clocks TB X to TB 7 are drawn in at the top. Exactly one of the block clocks TBX to TB is thus assigned to each bit of a data block. With the bit clock TA , a bit grid is established and it is assumed that the individual pulses of this bit clock TA occur approximately in the middle of the individual bits. The data signal E is fed serially to the flip-flops K 1 to K 7 and shifted on bit by bit with the bit clock TA. The signals emitted by the flip-flops KX to K 7 are shown in FIG. 2 drawn in with the same reference numerals. From the time r0 to the time Π , a total of seven bits are stored in the flip-flops KX to K. It can be seen that of the seven bits, a total of three take \ values and that the remainder take 0 values. The test device PS X ) recognizes the characteristic feature of a data block and emits a pulse at time ί 7. The test device PS1 continuously counts the 1 values per data block and signals overall at the time points i7, 8, 14, f 15, ί 16. f 17 the characteristic feature of a data block.

Die Prüfeinrichtung PS 2 !signalisiert Datenblöcke mit η Bits vier 1 -Werten und drei 0-Werten. Code Wenn das Signal E mit umgekehrter Polarität derThe test device PS 2 ! Signals data blocks with η bits, four 1 values and three 0 values. Code If the signal E with reversed polarity of the

Kippstufe K 1 zugeführt wird, dann ergibt sich das Signal K1/1, das die umgekehrte Polarität des Signals Ki hat. Ab dem Zeitpunkt fO bis zum Zeitpunkt (7 treten nunmehr insgesamt vier 1-Werte auf, was mit dem Signal 52/1 zum Zeitpunkt 17 signalisiert wird. Ein richtiger Block wird somit bei richtiger Polarität mit dem Signai 5 i = 1 und bei falscher Polarität mit dem Signal S 2 = 1 signalisiert.Flipper K 1 is supplied, then the signal K 1/1 results, which has the opposite polarity of the signal Ki . From the time up to the time fO (7, four 1-values occur on a new total, which is signaled with the signal at the time 52/1 1. 7 A real block is thus at the correct polarity to the Signal 5 i = 1 and false Polarity signaled with the signal S 2 = 1.

Die in Fig.3 dargestellte Zählschaltung ZSl enthält die Zähler Zi, Zl, die ODER-Gatter 11, 12, 13, die UND-Gatter 8,9,10 und die Inverter 14,15. Die Zähler Zl und Z2 haben je einen Zähleingang ζ und je einen Rücksetzeingang r. Über die Ausgänge der Gatter 8 bzw. 10 werden immer dann Zählimpulse an die Gatter Zl bzw. Z2 zugeführt, wenn der Takt TBi und das Signal 52 bzw. der Takt TBi und das Signal 51 koinzidieren. Mit jedem Zählimpuls, der dem Zähler Z1 zugeführt wird, wird gleichzeitig der Zähler Z 2 zurückgesetzt und umgekehrt mit jedem Zählimpuls, den der Zähler Z2 erhält, wird der Zähler Zl zurückgesetzt. Außerdem werden die Zähler zurückgesetzt, wenn über das Verzögerungsglied Vein I-Signal an die Gatter 11 und 12 abgegeben wird. Wenn mit den Signalen 51=0 und 52 = 0 signalisiert wird, daß kein richtiger Block vorliegt, dann wird über den Ausgang des Gatters 13 ein 1-Signal abgegeben. Wenn dieses 1-Signal gleichzeitig mit einem Takt TB 1 auftritt, dann wird über das Gatter 9 ebenfalls ein 1 -Signal abgegeben und die Zähler Z1 und Z2 werden zurückgesetzt. Wenn einer der Zähler Z1 oder Z 2 während mehrerer Blöcke nicht zurückgesetzt wird, dann erhöht sich sein Zählerstand und bei Erreichen eines maximalen Zählerstandes, beispielsweise bei Erreichen des Zählerstandes 32, gibt der betreffende Zähler ein 1-Signal ab. Im vorliegenden Fall wurde angenommen, daß mit dem Signal K 1/1 die falsche Polarität vorliegt, so daß zum Zeitpunkt /7 das Signal 52/1 mehrere Male die Zuführung von Zählimpulsen zum Zähler Zl bewirkt, der schließlich seinen maximalen Zählerstand erreicht. Das vom Zähler Zl abgegebene 1-Signal signalisiert einerseits den richtigen Blocktakt TB1 und andererseits die falsche Polarität des Datensignals £ Hätte der Zähler Z2 ein 1-Signal abgegeben, dann hätte er damit ebenfalls den richtigen Blocktakt TB1 signalisiert und außerdem die richtige Polarität des Signals £The counting circuit ZSl shown in Figure 3 contains the counters Zi, Zl, the OR gates 11, 12, 13, the AND gates 8,9,10 and the inverters 14,15. The counters Zl and Z2 each have a counter input ζ and a reset input r each. Counting pulses are always fed to gates Z1 and Z2 via the outputs of gates 8 and 10 when clock pulse TBi and signal 52 or clock pulse TBi and signal 51 coincide. With each counting pulse that is fed to the counter Z1, the counter Z 2 is reset at the same time and, conversely, with each counting pulse that the counter Z2 receives, the counter Z1 is reset. In addition, the counters are reset when an I signal is output to gates 11 and 12 via the delay element Vin. If the signals 51 = 0 and 52 = 0 indicate that there is no correct block, then a 1 signal is output via the output of gate 13. If this 1 signal occurs at the same time as a clock pulse TB 1, then a 1 signal is also output via the gate 9 and the counters Z1 and Z2 are reset. If one of the counters Z1 or Z 2 is not reset for several blocks, its counter reading increases and when a maximum counter reading is reached, for example when the counter reading 32 is reached, the relevant counter emits a 1 signal. In the present case it was assumed that the signal K 1/1 has the wrong polarity, so that at time / 7 the signal 52/1 causes counting pulses to be fed several times to the counter Zl, which finally reaches its maximum count. The 1 signal output by the counter Zl signals the correct block clock TB 1 on the one hand and the wrong polarity of the data signal £ If the counter Z2 had output a 1 signal, then it would also have signaled the correct block clock TB 1 and also the correct polarity of the Signals £

Die Zählschaltungen Z52, ZS3, ZS 4, Z55, Z56, ZS 7 sind in gleicher Weise wie die Zählschaltung Z51 aufgebaut. Wenn beispielsweise die Zählschaltung ZS6 ein 1-Signal abgegeben hätte, dann würde dies bedeuten, daß der Blocktakt TB 6 der richtige Blocktakt ist und daß die Polarität falsch bzw. richtig ist, wenn dieses 1-Signal vom oberen bzw. unteren Ausgang der Zählschaltung ZS6 abgegeben worden wäre,The counting circuits Z52, ZS3, ZS 4, Z55, Z56, ZS 7 are constructed in the same way as the counting circuit Z51. For example, if the counting circuit ZS 6 had emitted a 1 signal, this would mean that the block clock TB 6 is the correct block clock and that the polarity is wrong or correct if this 1 signal from the upper or lower output of the counting circuit ZS 6 would have been handed in,

Die oberen Ausgänge der Zählschaltungen ZS1 bis Z57 sind an das NOR-Gatter G29 und die unteren Ausgänge dieser Zahlschaltungen sind an das NOR-Gatter G 30 angeschlossen. Diese Gatter G 29 und C 30 geben nur dann ein I-Signal ab, wenn an keinen ihrer Eingänge ein 1-Signai anliegt. Im vorliegenden Fall liegt an einem Eingang des Gatters C 29 ein 1-Signal an, so daß über dessen Ausgang ein 0-Signal an das Gatter C 30 abgegeben wird. Da an allen weiteren Eingängen des Gatters C 30 ebenfalls nur 0-Signale anliegen, wird über den Ausgang des Gatters G 30 das Signal P=I abgegeben, das die falsche Polarität signalisiert. Hätte der Zähler Z2 das 1-Signal abgegeben, dann hätte sich das Signal P=O ergeben, das die richtige Polarität des Signals £ signalisiert. Mit dem Signal P=O werden die von den Kippstufen K 1 bis K 7 abgegebenen Signale nicht geändert und werden dem Parallel-Seriell-Umsetzer P/S zugeführt Da, wie angenommen, mit P= 1 eine falsche Polarität vorliegt, wird mit Hilfe der Halbaddierer HI, H 2, H3, H 4, H5, H6, H7 die Polarität der ihnen von den Kippstufen Ki bis K 7 zugeführten Signale umgekehrt und damit richtiggestellt.The upper outputs of the counter circuits ZS 1 to Z57 are at the NOR gate G29 and the lower outputs this number circuits are connected to the NOR gate G 30th These gates G 29 and C 30 only emit an I signal when none of their inputs have a 1 signal. In the present case, a 1 signal is present at one input of gate C 29, so that a 0 signal is output to gate C 30 via its output. Since only 0 signals are also present at all other inputs of gate C 30, the signal P = I, which signals the wrong polarity, is output via the output of gate G 30. If the counter Z2 had emitted the 1 signal, the signal P = O would have resulted, which signals the correct polarity of the signal £. With the signal P = O, the signals emitted by the flip-flops K 1 to K 7 are not changed and are fed to the parallel-serial converter P / S Half adders HI, H 2, H3, H 4, H5, H6, H7 reversed the polarity of the signals fed to them by the flip-flops Ki to K 7 and thus corrected them.

Die Ausgänge der Zählschaltungen ZS1 bis ZS 7 sind über die Gatter G21, G22, G23, G24, G25, G 26, G 27, G 28 zusammengefaßt und das Ausgangssignal des Gatters G 28 wird mit der Verzögerungsstufe V verzögert und dann allen Zählschaltungen ZS1 bis ZS 7 zugeführt, wo es die Rückstellung aller Zähler bewirkt.The outputs of the counting circuits ZS 1 to ZS 7 are combined via the gates G21, G22, G23, G24, G25, G 26, G 27, G 28 and the output signal of the gate G 28 is delayed with the delay stage V and then all counting circuits ZS 1 to ZS 7, where it resets all counters.

Nachdem nun die richtige Polarität eingestellt ist, wird mit Hilfe der Gatter G H, G 12, G 13, G 14, G 15, G 16, G17 und mit Hilfe der Kippstufen 1,2,3,4,5,6,7 ein Phasenlagensignal PH gewonnen, das den richtigen Blocktakt signalisiert. Bei vorliegendem Ausführungsbeispiel wird nur vom Gatter G 21 ein 1-Signal an die Kippstufe 1 abgegeben, die damit in ihren 1-Zustand versetzt wird und über ihren Ausgang ein 1-Signal abgibt. Über die Ausgänge der Gatter G 22 bis G 27 werden ausschließlich 0-Signale an die Kippstufen 2 bis 7 abgegeben, so daß diese Kippstufen in ihren 0-Zuständen verbleiben und über ihre Ausgänge 0-Signalc abgeben. Die über die Ausgänge der Kippstufen 1 bis 7 abgegebenen Signale kennzeichnen somit mit einem 1 aus 7 Code den richtigen Blocktakt im vorliegenden Fall mit dem Phasenlagensignal PH=IOOOOOO den Blocktakt TBX. Mit dem Phasenlagensignal PH=OOlOOOO wäre der Blocktakt TBZ als der richtige Blocktakt signalisiert worden. Mit dem Phasenlagensignal PH=1000000 wird nur das Gatter G 1 auf Durchgang geschaltet, wogegen die anderen Gatter G2, G3, G4, G 5, Gb, G7 sperren, so daß der Blocktakt TBi über das Gatter GtO durchgeschaltet wird und als richtiger Blocktakt TBdem Parallel-Seriell-Umsetzer P/S zugeführt wird.Now that the correct polarity has been set, a GH, G 12, G 13, G 14, G 15, G 16, G17 and with the help of the flip-flops 1,2,3,4,5,6,7 are set Phase position signal PH obtained, which signals the correct block clock. In the present exemplary embodiment, a 1-signal is only emitted from gate G 21 to flip-flop 1, which is thus put into its 1-state and emits a 1-signal via its output. Only 0 signals are sent to flip-flops 2 to 7 via the outputs of gates G 22 to G 27, so that these flip-flops remain in their 0 states and emit 0 signals via their outputs. The signals emitted via the outputs of the flip-flops 1 to 7 thus identify the correct block clock with a 1 out of 7 code in the present case with the phase position signal PH = 1000000 the block clock TBX. With the phase position signal PH = 000000, the block clock TBZ would have been signaled as the correct block clock. With the phase position signal PH = 1000000 only gate G 1 is switched to through, whereas the other gates G2, G3, G4, G 5, Gb, G7 block, so that the block clock TBi is switched through via the gate GtO and as the correct block clock TB is fed to the parallel-serial converter P / S.

Fig.4 zeigt ausführlicher die in Fig. 3 schematisch dargestellten Prüfeinrichtungen PSl und PS 2. Die Prüfeinrichtung PS 1 enthält die Zähler Z11, Z12, Z13, Z14,Z15,Z16,Z17,denenüberdasUND-GatterG18 Zählimpulse zugeführt werden. Diese Zählimpulse sind die 1-Werte des Signals Kl, die mit dem Bittakt TA koinzidieren. Diese Zähler erhalten der Reihe nach die Blocktakte TB1 bis TB7 und geben über ihren Ausgang nur dann ein 1-Signal an das Gatter G 8 ab, wenn mit dem Auftreten des betreffenden Blocktaktes TB 1 bis TB 7 der Zählerstand 3 erreicht wurde. Auf diese Weise wird über den Ausgang des Gatters G 8 das Prüfsignal S1 abgegeben.4 shows in more detail the test devices PS1 and PS 2 shown schematically in FIG. 3. The test device PS 1 contains the counters Z11, Z12, Z13, Z14, Z15, Z16, Z17, to which counting pulses are supplied via the AND gate G18. These counting pulses are the 1 values of the signal Kl, which coincide with the bit clock TA . These counters receive the block clocks TB 1 to TB7 one after the other and only emit a 1 signal to the gate G 8 via their output if the counter reading 3 has been reached when the relevant block clock TB 1 to TB 7 occurs. In this way, the test signal S1 is output via the output of the gate G 8.

Die Prüfeinrichtung PS2 enthält die Zähler Z 21, Z 22, Z 23, Z 24, Z 25, Z 26, Z 27, die ebenfalls über den Ausgang des Gatters G18 ihre Zählimpulse erhalten und die mit den Blocktaktcn TB1 bis TB 7 zurückgestellt werden. Diese Zähler Z21 bis Z27 geben über ihre Ausgänge je ein 1 -Signal nur dann ab, wenn beirr Auftreten des betreffenden Blocktaktes TBX bis TBl der Zählerstand 4 erreicht wurde. Auf diese Weise wire über das Gatter G 9 das Prüfsignal S2 abgegeben.The test device PS2 contains the counters Z 21, Z 22, Z 23, Z 24, Z 25, Z 26, Z 27, which also receive their counting pulses via the output of the gate G18 and which are reset with the block clocks TB 1 to TB 7 . These counters Z21 to Z27 give about their outputs each signal from a 1 only when beirr occurrence of the respective block clock TBX to TBL has been reached the count. 4 In this way, the test signal S2 is output via the gate G 9.

Fig.5 zeigt ein weiteres Ausführungsbeispiei einei Phasenkorrekturstufe und Fig.6 zeigt die in diesen Bereich auftretenden Signale. Es wird in diesem FaI vorausgesetzt, daß jeder Datenblock genau fünf Bit enthält, von denen die eigentliche Nachricht mit Hilfi der ersten vier Informatiunsbits übertragen wire wogegen das fünfte Bit ein Paritätsbit ist, dessei Binärwert mit Hilfe des in Fig. 1 dargestellteFig.5 shows a further Ausführungsbeispiei eini Phase correction stage and Fig. 6 shows the signals occurring in this area. It will in this case provided that each data block contains exactly five bits, of which the actual message with help the first four information bits are transmitted by wire whereas the fifth bit is a parity bit, the binary value of which is represented by the one shown in FIG

Codierers CD derart festgelegt wird, daß sich eine geradzahlige Anzahl von 1-Werten innerhalb jedes Datenbloekes ergibt. Es können also beispielsweise über den Ausgang des Codicrers CD die Datenblöcke 10001, 11101, 10100, 11110 abgegeben werden. Alle diese Datenblöcke haben eine geradzahlige Anzahl von 1 -Werten. In diesem Fall werden als Taktsignale nur der Billakt TA und die Blocktakte TBX bis 7Ö5 benötigt. Die Blocktakte TB6 und TBl sind somit gemäß F i g. 5 nicht erforderlich.Encoder CD is set in such a way that there is an even number of 1 values within each data block. For example, the data blocks 10001, 11101, 10100, 11110 can be output via the output of the Codicrers CD. All of these data blocks have an even number of 1 values. In this case, only the Billakt TA and the block clocks TBX to 705 are required as clock signals. The block bars and TB6 TBL are thus in accordance with F i g. 5 not required.

Das'empfangenc Datensignal Ewird dem Schieberegister mit den Kippstufen K 1 bis K 5 zugeführt, deren Ausgänge einerseits an die Halbaddicrer /7 1 bis H 5 und andererseits an die Prüfeinrichtungen PS I und PS 2 angeschlossen sind. Außerdem sind die Ausgänge der Kippstufen Ki bis K 5 an die Prüfeinrichtung PSI angeschlossen, die in diesem Fall nur aus einem Halbaddierer besteht. Über den Ausgang dieses Halbaddierers wird das Signal SI abgegeben, das mit einem 1-Wert die gerade Parität der Bits eines Datenbloekes signalisiert. Beispielsweise enthält gemäß Fig. 6 der Datenblock ab dem Zeitpunkt i20 bis zum Zeitpunkt i25 — wie das Signal K I zeigt — genau zwei 1-Werte, so daß also eine gerade Parität vorliegt, die mit dem Signal Sl = I zum Zeitpunkt t 25 signalisiert wird. Die Parität der Datenblöcke ist in diesem Fall das charakteristische Merkmal, auf das die Prüfeinrichtung PS 1 anspricht. Wenn anstelle des Signals E ein Signal umgekehrter Polarität zugeführt wird, dann ergibt sich das Signal ACl/1, dessen Polarität umgekehrt ist im Vergleich zur Polarität des Signals K 1. Das charakteristische Merkmal dieses Signals K l/l umgekehrter Polarität ist die ungerade Parität, auf die die Prüfeinrichtung PS2 anspricht und mit dem Signal S2 signalisiert. Wie aus Fig. b ersichtlich ist, wird die richtige Polarität des Datensignal E und des Signals K I mit dem Signal Sl = I signalisiert, wogegen die richtige Parität des polarilätsmäßig umgekehrten Signals K l/l mit dem Signal K 2/1 = I signalisiert wird. In diesem Fall haben die Signale S 1 bzw. S2 einerseits und die Signale S1/1 und S 2/1 die umgekehrte Polarität, so daß die Prüfeinrichtung PS 2 nur aus einem einzigen Inverter gebildet wird. Abweichend von F i g. 3 sind in F i g. 5 nur jeweils fünf Zählschaltungcn ZS 1 bis ZS 5 bzw. nur die Gatter G 11 bis G 15 bzw. die Gatter G 21 bis G 25 bzw. die Kippstufen 1 bis 5 erforderlich. Außerdem sind die in F i g. 3 dargestellten Bauteile 9,13, 14, 15 gemäß F i g. 5 nicht erforderlich, weil durch eines der beiden Signale S 1 bzw. S 2 in jedem Fall die richtige Polarität des Datensignals angezeigt wird.The received data signal E is fed to the shift register with flip-flops K 1 to K 5, the outputs of which are connected on the one hand to the half adders / 7 1 to H 5 and on the other hand to the test devices PS I and PS 2. In addition, the outputs of the flip-flops Ki to K 5 are connected to the testing device PSI, which in this case only consists of a half adder. The signal SI is output via the output of this half adder, which signals the even parity of the bits of a data block with a 1 value. For example, according to FIG. 6, the data block contains exactly two 1 values from time i20 to time i25 - as signal K I shows - so that there is even parity which signals with signal S1 = I at time t 25 will. In this case, the parity of the data blocks is the characteristic feature to which the test device PS 1 responds. If instead of the signal E a signal of reversed polarity is fed, then the result is the signal ACl / 1, the polarity of which is reversed compared to the polarity of the signal K 1. The characteristic feature of this signal K l / l of reversed polarity is the odd parity, to which the test device PS2 responds and signaled with the signal S2. As can be seen from Fig. B, the correct polarity of the data signal E and the signal K I is signaled with the signal Sl = I, whereas the correct parity of the polarity reversed signal K l / l is signaled with the signal K 2/1 = I will. In this case, the signals S 1 and S2 on the one hand and the signals S1 / 1 and S 2/1 have the opposite polarity, so that the test device PS 2 is formed from a single inverter. Notwithstanding FIG. 3 are shown in FIG. 5 only five counting circuits ZS 1 to ZS 5 or only gates G 11 to G 15 or gates G 21 to G 25 or flip-flops 1 to 5 are required. In addition, the in F i g. 3 illustrated components 9, 13, 14, 15 according to FIG. 5 is not necessary because one of the two signals S 1 or S 2 always indicates the correct polarity of the data signal.

Die Gatter G29 und C 30 bilden wie im Fall der Fig. 3 eine bistabile Schaltstufe und vom Ausgang des Gatters G30 wird wieder das Polaritätssignal / abgegeben, das mit P = O die richtige Polarität und mil P= 1 die falsche Polarität der Signale E bzw. K 1 signalisiert. Mit dem Signal P= 1 wird mit Hilfe dci llalbaddierer /71 bis //4 die Polarität der von der Kippstufen K 1 bis K 4 abgegebenen Signale umgekehr und damit korrigiert. Das Ausgangssignal der Kippstufe K 5 muß nicht korrigiert und dem Parallel-Seriell-Um setzer P/S zugeführt werden, da in dieser Kippstufe K i nach Einstellung des richtigen Bloektaktes TB nu Paritätsbits gespeichert sind, die nicht an die Datensen ke weitergeleitet werden. Über den Ausgang de Parallel-Seriell-Umsetzers P/S wird somit ein Signal / abgegeben, das nur die Nutzbits enthält, die in dei Kippstufen K 1 bis K 4 gespeichert sind.The gates G 29 and C 30 form, as in the case of FIG. 3, a bistable switching stage and the output of the gate G 30 again emits the polarity signal / which, with P = O, the correct polarity and with P = 1, the wrong polarity of the signals E or K 1 signals. With the signal P = 1, the polarity of the signals emitted by the flip-flops K 1 to K 4 is reversed and thus corrected with the aid of dci llalbadders / 71 to // 4. The output signal of the flip-flop K 5 does not have to be corrected and fed to the parallel-serial converter P / S , since parity bits are stored in this flip-flop K i after setting the correct block clock TB , which are not forwarded to the data ke. A signal / is thus emitted via the output of the parallel-serial converter P / S which only contains the useful bits that are stored in the flip-flops K 1 to K 4.

Hierzu 5 Blatt Zeichnungen 709 642/4 5 sheets of drawings 709 642/4

Claims

Patent claims:

1. Circuit arrangement for correcting the polarity of a data block consisting of data blocks whose data blocks have a characteristic feature, the data signal being input bit by bit on the receiving side into a shift register with several flip-flops, with a clock per bit one bit file and per block position within the Bit raster, a block clock can be generated and a test device responds to the characteristic feature of the data blocks on the basis of a predetermined polarity of the data signal and generates a test signal which signals the characteristic feature of the data blocks, characterized in that a further test device (PS2) is provided, which, on the basis of a data signal (K 1/1) of reversed polarity, generates a further test signal (S2) which signals a further characteristic feature corresponding to the characteristic feature that per block cycle (TB 1 to TB 7) and per test signal (S1) a counter (Zl) is provided, to which the test signals (S1) coinciding with the relevant block clock are fed as counting pulses, so that a further counter (Z2) is provided for each block clock {TB 1 to TS7) and for each further test signal (S2) , to which the further test signals (S 2) coinciding with the relevant Blockta.kt are supplied as counting pulses, that the counters (Z 1) and the further counters (Z 2) emit a count signal via their outputs when a predetermined count is reached, that a bistable switching stage (G 29, G 30) is provided, which is supplied with the counter status signal on the input side and emits a polarity signal (P) on the output side, which signals the correct or incorrect polarity of the data signal (E or K 1) that in Da. ten transmission path between the outputs of the flip-flops (K 1 to K 7) and a data sink (DS) a polarity correction element (H 1 to Hl) is provided, which depends on the binary value of the polarity signal (T ^ di e polarity of the data signal does not reverse or reverse and that all counters (Zl) and all other counters (Z2) are reset with the counter status signal (F i g. 3 and 5).

2. Circuit arrangement according to claim 1, according to which data blocks consisting of η bits have the characteristic feature that each data block contains a constant number of m bits of one binary value (1) and a constant number of nm bits of the other binary value (0) and the test device responds to the m bits of one binary value (1) and emits the test signal if a total of m bits with the one binary value (1) occur per data block, characterized in that the further test device (PS 2) responds to the nm bits, which are based on of the data signal of reversed polarity correspond to the m bits and that the further test signal (S 2) is output when nm bits of one binary value (1) occur per data block (FIGS. 2 and 3).

3. Circuit arrangement according to claim 2, characterized in that the test device contains a bit counter (ZIl to Z17) per block position and per block clock (TB 1 to TBl) , that the block clocks (TB 1 to TB 7) each to the assigned bit counter (Z 11 to Z17) and the resetting of the bit counter counts cause the data signal (K 1) and the bit clock to be fed to the inputs of a gate (G 18), the output of which is connected to all inputs of the bit counters (ZU to Z17) that via the outputs of the bit counters (Z 1 II to Z17) signals are issued if at the time of the relevant block clocks (TBl to TB 7) a total of m bits of a binary value (1) of the data signal occur and that the outputs of the bit counters (ZIl to Z17) are brought together via a gate (G 8), via the output of which the test signal (S 1) is emitted.

4. Circuit arrangement according to claim 3, characterized in that the further test device (PS 2) for each block position contains a further bit counter (Z21 to Z27) that the block clocks (TB 1 to TBl ) are fed to the associated further bit counters (Z21 to Z27) that the data signal and the bit clock are fed to the inputs of the further bit counters (Z 21 to Z 27) via the gate, that signals are emitted via the outputs of the further bit counters (Z21 to Z27) if these further bit counters are reset at the time the counter readings nm are set so that the outputs of these further bit counters (Z21 to Z27) are combined via a further gate (G 9) and the further test signal (S 2) is output via the output of this further gate.

5. Circuit arrangement according to claim 1, according to which each data block contains a predetermined number of useful bits and at least one parity bit and these data blocks have the characteristic feature of constant parity and the test device responds to the parity of the data blocks and emits the test signal which signals the parity of the data blocks, characterized in that the further test device (PS2) signals the parity of the data signal (K 1/1) of reversed polarity with the further test signal (S2) (Fig. 5,6).