DE2543392A1

DE2543392A1 - Testing circuit for telephone exchanges time multiplex converter - has comparator comparing binary samples from central unit and counter

Info

Publication number: DE2543392A1
Application number: DE19752543392
Authority: DE
Inventors: Paolo Bonati; Angelo Memini
Original assignee: Societa Italiana Telecomunicazioni Siemens SpA
Current assignee: Italtel SpA
Priority date: 1974-10-07
Filing date: 1975-09-29
Publication date: 1976-04-15
Also published as: BR7504793A; IT1030688B

Abstract

The testing circuit, for a time multiplex converter in a telephone exchange has a binary circuit containing a counter with n-outputs that pass a binary sample depending on counter position to the central unit via an output circuit controlled by a release signal from the central unit. A comparator is coupled to these n-outputs and to the outputs of the central unit that supply a second binary sample. A selection matrix is coupled at one set of inputs to a frequency generator and at another set of inputs to the outputs of the counter. Its own output and the output of the comparator are passed to an evaluator.

Description

Schaltungsanordnunz zum Prüfen von Umsetzern einer Fernsrechvermittlungsstelle Die Erfindung bezieht sich auf eine Schaltungsanordnung nach dem Gattungsbegriff des Anspruchs 1.Circuit arrangement for testing converters of a telephone exchange The invention relates to a circuit arrangement according to the generic term of claim 1.

Ein Fernsprechumsetzer der hier behandelten Art stellt bekanntlich ein zwischen eine zentrale Vermittlungssteme und das Ubertragungssystem einer Bernsprechleitung geschaltetes Anpassungsglied dar, welches neben verschiedenartigen weiteren Aufgaben vor allem den Amts-Code in einen für die verwendeten Übertragungseinrichtungen geeigneten Code umsetzen soll. A telephone converter of the type discussed here is known to be one between a central switching system and the transmission system of a Bern telephone line switched adapter, which in addition to various other tasks especially the office code in one suitable for the transmission equipment used To implement code.

Solche Umsetzer bestehen im wesentlichen aus einer zentralen Einheit und mehreren peripheren Einheiten, welche durch die zentrale Einheit in zyklischer Folge angesteuert werden. Ein in der zentralen Einheit auftretender Fehler verursacht naturgemäß eine erhebliche Betriebsstörung, da er sich auf sämtliche damit verbundene periphere Einheiten auswirkt.Such converters essentially consist of a central unit and several peripheral units, which by the central unit in cyclical Sequence are controlled. An error occurring in the central unit caused naturally a significant malfunction, since it affects all associated affects peripheral units.

Neben der zentralen Einheit ist daher zweckmäßigerweise eine rüfeinrichtung vorzusehen, welche während des Umsetzbetriebes entstehende Fehler rechtzeitig erfaßt und in einem Alarmfeld zur Anzeige bringt, so daß eine Bedienungsperson in der Lage ist, den Fehler zu erkennen und umgehen geeignete Maßnahmen zu ergreifen. Eine solche Prüfeinrichtung soll mit hoher Zuverlässigkeit und Genauigkeit arbeiten und gleichzeitig einen einfachen Aufbau haben, so daß sie auch einfach gewartet werden kann. In addition to the central unit, there is therefore expediently a rüfeinrichtung to be provided which during the repositioning operation resulting errors detected in time and displays in an alarm field, so that an operator is able to recognize the error and take appropriate measures to avoid it. Such a test device should work with high reliability and accuracy and at the same time have a simple structure so that they are also easy to maintain can be.

Aufgabe der Erfindung ist, eine Prüfeinrichtung zu schaffen, welche den erläuterten Zweck erfüllt und insbesondere bei möglichst einfachem Aufbau eine schnelle und sichere Prüfung der Wirkungsweise sämtlicher Glieder der zentralen Reinheit gestattet. The object of the invention is to create a test device which fulfills the explained purpose and, in particular, with the simplest possible structure quick and safe testing of the effectiveness of all links in the central Purity allowed.

Die Erfindung löst diese Aufgabe durch die im Anspruch 1 gekennzeichnete Schaltungsanordnung. The invention solves this problem by what is characterized in claim 1 Circuit arrangement.

An einem bevorzugten Ausführungsbeispiel wird die Rrfindung näher erläutert. In der Zeichnung zeigen: Fig. 1 das Blockschaltblld der swischen eine zentrale Fernsprechvermittlungsstelle und ein Ubertragungssystem geschalteten ausgangsseitigen Umsetzer, Fig. 2 das logische Schaltbild der Prüfeinrichtung, und Fig. 3 das logische Schaltbild einer Auswerteschaltung. The invention is explained in more detail in a preferred exemplary embodiment explained. The drawing shows: FIG. 1 the block diagram of the between one central telephone exchange and a transmission system switched on the output side Converter, FIG. 2 the logic circuit diagram of the test device, and FIG. 3 the logic circuit diagram Circuit diagram of an evaluation circuit.

In Fig. 1 sind ausgangsseitige (abgehende), in ihrer Gesamthit mit TS bezeichnete Umsetzer dargestellt, die einerseits über Leitungen B1 B2 ... Bp mit einer zentralen Bernsprechvermittlungsstelle CO und andererseits über Leitungen L1, 2 ... Lp mit einem Übertragungssystem TR für die von der Vermittlungs stelle CC abgehenden Fernsprechleitungen verbunden sind. Die Umsetzer bestehen aus einer Anzahl p peripherer Leitungseinheiten » UL2 ... ULP, die durch eine zentrale Verarbeitungseinheit UC gesteuert werden, welche ihrerseits von einer daran angeschlossenen PrüSeinheit UP überprüft wird. Die Leitungseinheiten und die Prüfeinheit werden nacheinander mit der zentralen Verarbeitungseinheit verbunden. Letztere erarbeitet jeweils die Adressen der Einheiten UL bzw. UP und setzt sich während eines Zeitzyklus mit allen diesen Einheiten in Verbindung. Die Prüfeinheit UP steht daher während jeder (p + 1)-ten Phase des Zeitzyklus mit der zentralen Verarbeitungseinheit UC in Verbindung. In Fig. 1 the output side (outgoing), in their overall hit with TS designated converter shown, on the one hand via lines B1 B2 ... Bp with a central Bern telephone exchange CO and on the other hand via lines L1, 2 ... Lp with a transmission system TR for the exchange CC outgoing telephone lines are connected. The converters consist of one Number p of peripheral line units »UL2 ... ULP, which are processed by a central processing unit UC are controlled, which in turn by a test unit connected to it UP is checked. The line units and the test unit are sequentially connected to the central processing unit. The latter works out the Addresses of the Units UL or UP and settles during a time cycle associated with all of these units. The test unit UP is therefore during every (p + 1) th phase of the time cycle with the central processing unit UC in connection.

Über die Leitungen A1, A2, ..., Ap und An sendet und empfängt die zentrale Verarbeitungseinheit die in ihr erzeugten Signale bzw. die von den Leitungseinheiten kommenden Signale, die sämtlich binär codiert sind. In den einzelnen Leitungseinheiten werden die eintreffenden Signale sodann in den vorgesehenen geeigneten Code zur Ubertragung auf der Fernsprechleitung umgesetzt, an welche die Gesamtheit der Umsetzer angeschlossen ist. Zu diesem Zweck führen die Betungen B1, B2, ..., Bp und L1 L2 p Lp den Ieitungseinheiten Informationen zu und geben von der zentralen Verarbeitungseinheit verarbeitete Informationen weiter. The. Sends and receives over the lines A1, A2, ..., Ap and An central processing unit the signals generated in it or those from the line units incoming signals, all of which are binary coded. In the individual line units the incoming signals are then converted into the appropriate code provided Transfer implemented on the telephone line to which the entirety of the converters connected. For this purpose, prayers B1, B2, ..., Bp and L1 lead to L2 p Lp to the line units and give information from the central processing unit processed information further.

Die Prüfeinheit UP sendet während ihrer Verbindung mit der zentralen Verarbeitungseinheit UC Prüfsignale über das allgemein mit An bezeichnete Leitungsbündel. Diese Prüfsignale sind derart beschaffen, daß sämtliche in der zentralen Verarbeitungseinheit enthaltene Glieder überprüft werden. Dabei dienen unterschiedliche Signalmuster zur Prüfung von unterschiedlichen Stromkreisen in der zentralen Verarbeitungseinheit. Wenn eines dieser Glieder fehlerhaft ist, erzeugt die Prüfeinheit ein Signal u, welches optisch zur Anzeige gebracht wird und damit einer Bedienungsperson den vorliegenden Fehler meldet. The test unit UP sends during its connection with the central Processing unit UC test signals via the trunk group generally designated An. These test signals are such that all in the central processing unit included links are checked. Different signal patterns are used for this for testing different circuits in the central processing unit. If one of these elements is faulty, the test unit generates a signal u, which is visually displayed and thus the present to an operator Reports error.

In der zentralen Verarbeitungseinheit ist u.a. ein Speicher MR mit darin gespeichertem Programm enthalten, welcher sämtliche Vorgänge steuert, die für den Betrieb der Umsetzer erforderlich sind. Auch im Zeitpunkt, zu welchem die zentrale Verarbeitungseinheit UC mit der Prüfeinheit UP verbunden ist, überwacht dieser Speicher die von der Prüfeinheit UP kommenden Informationen und sendet letzterer geeignete Rückmeldungen zurück. Die zentrale Verarbeitungseinheit UC hat Signale verschiedener Dauer zu erzeugen, wie Belegungszeichen, Wählzeichen, Rückmeldezeichen, usw. In the central processing unit there is, among other things, a memory MR contained in it stored program, which controls all processes that are required for the operation of the converter. Even at the time at which the central processing unit UC is connected to the test unit UP, monitored this memory receives the information coming from the test unit UP and sends the latter appropriate feedback. The central processing unit UC has signals to generate different durations, such as occupancy characters, dial characters, feedback characters, etc.

Sie ist hierfür mit verschiedenen Generatoren versehen, die zur Erzeugung von Binärzeichen mit unterschiedlichen Frequenzen dienen. Die Prüfeinheit UP ist so ausgelegt, daß sie diese Generatoren zu prüfen vermag.It is provided with various generators for this purpose generation of binary characters with different frequencies are used. The test unit UP is designed to test these generators.

In Fig. 2 ist die Prüveinheit UP im Blockschaltbild dargestellt. Sowie die zentrale Verarbeitungseinheit UC sich mit der Prüfungseinheit UP in Verbindung setzt, erhält diese von der zentralen Einheit ein Freigabesignal i, das dem Eingang einer (mit strichpunktierter Linie umrandeten) Ausgangs schaltung CU zugeführt wird, welche aus n UND-Gliedern I1, 12, ..., In besteht, deren erste Eingänge das Signal i gemeinsam erhalten und deren zweite Eingange an die Leitungen C1, C2, ... Cn angeschlossen sind, an welchen die n ausgangsseitigen Signalmuster eines Decodierers DF anstehen. Von dem Decodierer DF werden die Ausgangssignale eines Modulo-n-Zählers CN decodiert. In Fig. 2, the test unit UP is shown in a block diagram. And the central processing unit UC communicates with the checking unit UP sets, it receives an enable signal i from the central unit, which is sent to the input an output circuit CU (outlined by a dash-dotted line) is supplied, which consists of n AND gates I1, 12, ..., In, the first inputs of which are the signal i received together and their second inputs connected to lines C1, C2, ... Cn are to which the n output-side signal patterns of a decoder DF are present. The output signals of a modulo-n counter CN are decoded by the decoder DF.

Das beim Vorliegen des Signals i anfänglich (als Ausgangszustand) vorhandene Signalmuster aktiviert die erste Ausgangsader C1 der Ausgangsschaltung CU, so daß an dieser Ader C1' ' ein logischer Binärwert 1 und an den restlichen n - 1 Ausgangsadern ein logischer Binärwert 0 erscheint. In der Folge wird sodann eine zweite, dritte, usw. Ader bis zur n-ten Ader aktiviert, worauf weiter unten noch näher eingegangen werden soll.That when the signal i is present initially (as an initial state) existing signal pattern activates the first output wire C1 of the output circuit CU, so that a logical binary value 1 on this wire C1 '' and on the remaining n - 1 output wires a logical binary value 0 appears. As a result, then a second, third, etc. wire is activated up to the n-th wire, whereupon further below should be discussed in more detail.

Die Ausgangssignale der Ausgangsschaltung CU werden der zentralen Verarbeitungseinheit UC zugeführt, deren Speicher MR erkennt, daß es sich hierbei um Signale handelt, die von der Prüfeinheit herrühren, und daher über die Leitungen D1, D2, ..., Dn ein entsprechendes Signalmuster zur Prüfeinheit UP zurücksendet. The output signals of the output circuit CU become the central one Processing unit UC supplied, whose memory MR recognizes that this is the case are signals that originate from the test unit, and therefore over the lines D1, D2, ..., Dn sends a corresponding signal pattern back to the test unit UP.

Diese Leitungen fuhren zu den ersten Eingängen einer Vergleicherschaltung CC, deren zweiten Eingängen über die Leitungen E1, E2, En E, das Binärmuster zugeführt ist, das momentan über die Ausgangsschaltung CU übertragen wird. Die Vergleicherschaltung CC vergleicht die beiden eingangsseitigen Signalmuster an den Leitungen D und E und erzeugt bei Übereinstimmung der Signale nach einem besonderen Code, der sowohl von der verwendeten Vergleicherschaltung als auch von den in der zentralen Verarbeitungseinheit und in der Prüfeinheit erzeugtenSignalen abhängt, also bei positivem Prüfergebnis, ein Ausgangssignal f, das an den ersten Eingang eines UND-Gliedes UND3 gelangt. Am zweiten Eingang des UI4I?-Gliedes UND3 liegt das Freigabesignal i, das mit seiner An- bzw. Abwesenheit die Durchschaltung des Ausgangssignals von der Vergleicherschaltung CC zur Auswerteschaltung RV freigibt bzw. sperrt. Das UND-Glied UNDD hat die Funktion, Fehlsteuerungen durch die Vergleicherschaltung zu vermeiden, da diese unter Umständen auch dann ein Signal abgeben könnte, wenn zwischen der zentralen Verarbeitungseinheit und der Prüfeinheit kein Informationsaustausch im Gang ist.These lines lead to the first inputs of a comparator circuit CC, the second inputs of which are supplied with the binary pattern via lines E1, E2, En E that is currently being transmitted via the output circuit CU. The comparator circuit CC compares the two input-side signal patterns on lines D and E. and if the signals match, it generates a special code that contains both from the comparator circuit used as well as from those in the central processing unit and depends on signals generated in the test unit, so with positive Test result, an output signal f, which is applied to the first input of an AND element UND3 reached. The release signal is at the second input of the UI4I? Element UND3 i, which, with its presence or absence, switches through the output signal of the comparator circuit CC to the evaluation circuit RV releases or blocks. The AND element UNDD has the function of avoiding incorrect control by the comparator circuit, as this could possibly also emit a signal if between the central processing unit and the test unit no information exchange in Gear is.

Die von den jeweiligen Signalen betroffenen internen Stromkreise der zentralen Verarbeitungseinheit arbeiten offensichtlich nur dann fehlerfrei, wenn die Prüfung ein positives Ergebnis liefert. Darin besteht aber nur die erste der beiden Voraussetzungen, aus denen man schließen kann, daß diese Stromkreise ordnungsgemäß arbeiten. Als zweite Voraussetzung muß das als Antwort auf die von der zentralen Verarbeitungseinheit kommenden Signale erzeugte Ausgangssignal f der Vergleicherschaltung die Auswerteschaltung innerhalb einer bestimmten Zeitspanne erreichen. The internal circuits affected by the respective signals the central processing unit obviously only work correctly if if the test gives a positive result. But that is only the first of the two conditions from which one can conclude that these circuits work properly. The second requirement must be that as an answer to that of the central processing unit coming signals generated output signal f der Comparator circuit the evaluation circuit within a certain period of time reach.

Diese Zeitspanne wird durch die zur Frequenzauswahl dienende (strichpunktiert umrandete) Wählmatrix SL vorgegeben, welche an ihrem Ausgang eine jeweils genau bestimmte Frequenz in Abhägigkeit vom Binärmuster erzeugt, das an ihre ersten Eingänge über die Leitungen F1, F2, ..., Fn angelegt wird. Die Frequenzen werden unter denjenigen Frequenzen ausgewählt, die von einem Frequenzgenerator DV geliefert werden und an den zweiten Eingängen der Wählmatrix SL über die Leitungen G1, G2, ..., Gn liegen. Die Leitungen B F2, Fn führen zu den ersten Eingängen der UND-Glieder N1, N2,..., Nn, wogegen die Leitungen G1, G2, Gn an die zweiten Eingänge dieser UND-Glieder angeschlossen sind. Die Ausgänge der UND-Glieder N1, N2, ..., Nn sind mit den Eingängen eines ODER-Gliedes Oi gekoppelt, dessen Ausgang mit der Auswerteschaltung RV in Verbindung steht.This time span is indicated by the dash-dotted line used for frequency selection outlined) dialing matrix SL specified, which at its output one exactly certain frequency generated as a function of the binary pattern that is sent to its first inputs is applied via the lines F1, F2, ..., Fn. The frequencies will be among those Frequencies selected that are supplied by a frequency generator DV and to the second inputs of the selection matrix SL via the lines G1, G2, ..., Gn. The lines B F2, Fn lead to the first inputs of the AND gates N1, N2, ..., Nn, whereas the lines G1, G2, Gn to the second inputs of these AND elements are connected. The outputs of the AND gates N1, N2, ..., Nn are connected to the inputs an OR gate Oi coupled, the output of which with the evaluation circuit RV in Connection.

Bei Ubereinstimmung des Signals f mit dem von der Wählmatrix SL kommenden Signal g wird ein erster Ausgang der Auswerteschaltung RV aktiviert, welcher ein Signal h abgibt und damit den Frequenzgenerator DV rückstellt, der daher bereit ist, eine neue Reihe von Frequenzen zu erzeugen. Gleichzeitig bewirkt das Signal h eine Weiterschaltung des Zählers CN um einen Schritt, so daß dieser Zähler ein neues Signalmuster an den Decodierer abgibt. Folglich wird auch vom Decodierer ein neues Signalmuster erzeugt, womit eine weitere Leitung C' aktiviert wird und die beschriebene Wirkungsweise sich wiederholt. Die Auswerteschaltung RV wird jeweils bei der Erzeugung ihres Signals h rückgestellt, wie noch an Hand der Fig. 3 beschrieben wird. If the signal f matches that of the selection matrix SL incoming signal g, a first output of the evaluation circuit RV is activated, which emits a signal h and thus resets the frequency generator DV, which is therefore ready is to create a new set of frequencies. Simultaneously causes the signal h an increment of the counter CN by one step, so that this counter a sends a new signal pattern to the decoder. Consequently, a generated new signal pattern, whereby another line C 'is activated and the described mode of action is repeated. The evaluation circuit RV is each when their signal h is generated, as described with reference to FIG. 3 will.

Bei Nicht-Ubereinstimmung des Signals f mit dem Signal g gibt die Auswerteschaltung RV dagegen an einem zweiten Ausgang ein Alarmsignal u ab, welches (innicht näher beschriebener Weise) gespeichert wird und eine z.B. optische Anzeige bewirkt, s.B. If the signal f does not match the signal g, the Evaluation circuit RV, however, at a second output from an alarm signal u, which (in a manner not described in detail) is stored and e.g. a visual display causes, s.B.

eine Lampe zum Aufleuchten bringt, so daß der aufgefundene Fehler einer Bedienungsperson gemeldet wird.brings a lamp to light up, so that the error found is reported to an operator.

In Fig. 3 ist das logische Schaltbild der Auswerteschaltung RV gezeigt. Jeweils bei Ankunft des Ausgangssignals f der Vergleicherschaltung CC wird eine bistabile Kippschaltung FF gesetzt, die dann an ihrem direkten Ausgang Q den Binärwert 1 und an ihrem negierten Ausgang Q den Binärwert O hat. Die Ausgänge Q und Q sind mit ersten Eingängen zweier UND-Glieder UND1 bzw. UND2 verbunden, deren zweite Eingänge mit dem Ausgang der Wählmatrix SL gekoppelt sind, von welchem, wie bereits beschrieben, die durch die n ausgangsseitigen Signalmuster des Decodierers DF jeweils ausgewählten Frequenzen kommen. Jedem am Eingang der Wählmatrix SL gebildeten Signalmuster entsprechen eine bestimmte Ausgangsfrequenz und eine bestimmte Reaktionszeit der zentralen Verarbeitungseinheit UC. In Fig. 3 the logic circuit diagram of the evaluation circuit RV is shown. Each time the output signal f of the comparator circuit CC arrives, a bistable flip-flop FF set, which then has the binary value at its direct output Q 1 and has the binary value O at its negated output Q. The outputs Q and Q are connected to the first inputs of two AND elements AND1 and AND2, their second inputs are coupled to the output of the selection matrix SL, of which, as already described, each selected by the n output-side signal patterns of the decoder DF Frequencies come. Correspond to each signal pattern formed at the input of the selection matrix SL a certain output frequency and a certain response time of the central processing unit UC.

Trifft das von der zentralen Verarbeitungseinheit und daher von der Vergleicherschaltung CC kommende Signal f ein, bevor der Ausgang der Wählmatrix SL auf den Binärwert 1 umgeschaltet wird, so wird das UND-Glied UND1 aktiviert und folglich eine Sktivierung des UND-Gliedes UND2 verhindert. Erhält die bistabile Kippschaltung FF das Signal f nicht, bevor der Ausgang der Wahlmatrix SL auf den Binärwert 1 umgeschaltet wird, so wird das UND-Glied UND2 aktiviert und das Alarmsignal u erzeugt, welches sodann gespeichert wird. Daher kann beim Eintreffen des Signals f die Aktivierung des UND-Gliedes W;D1 und die damit verbundene Sperrung des UND-Gliedes UND2 den Alarm nicht mehr aufheben, und der weitere Betrieb der Prüfeinheit UP bleibt bis zur Behebung der Störung unterbrochen. Es sei bemerkt, daß die Aktivierung des UND-Gliedes RUND1 und damit die Erzeugung des Signals h die Rückstellung der bistabilen Kippschaltung FF zur Folge hat, welche somit bereit ist, ein neues Schaltsignal aufzunehmen. This is done by the central processing unit and therefore by the Comparator circuit CC incoming signal f a before the output of the selection matrix SL is switched to binary value 1, so becomes the AND element AND1 is activated and consequently the AND gate AND2 is prevented from being activated. Receives the flip-flop FF does not receive the signal f before the output of the selection matrix SL is switched to the binary value 1, the AND element AND2 is activated and the alarm signal u generated, which is then stored. Therefore, on arrival of the signal f the activation of the AND element W; D1 and the associated blocking of the AND element UND2 no longer cancel the alarm and the continued operation of the UP test unit remains interrupted until the fault has been rectified. It should be noted that the activation of the AND gate RUND1 and thus the generation of the signal h the resetting of the flip-flop FF has the consequence, which is thus ready is to record a new switching signal.

Claims

1. Circuit arrangement for testing according to the time division multiplex principle working, centrally controlled converters, which are between a central telephone exchange and an associated line transmission system are connected and made up of a number peripheral units as well as from a central unit with a program containing Memories are formed so that one can Binary circuit (CN, DF) containing counters (CN) and having a number n of outputs is provided is that of the central unit (UC) via one of an enable signal (i) of the central UnitUC) controlled output circuit (CU) with n inputs and n outputs Binary pattern (lines C1) ... 0n which is dependent on the counter position, which also fed to the first inputs (E1 ... En) of a comparator circuit (CC) is whose second inputs (Dl ... Dn) from the central unit (UC) a binary pattern the output circuit (CU) corresponding further binary pattern received that the Comparator circuit (CC) generates an output signal (f) when the two binary patterns in a certain code match that a selection matrix (SL) is provided, which at n first inputs (lines F1 ... F the binary pattern the binary circuit (CN, DF) and square-wave frequency signals at n second inputs receives that from a frequency generator (DV) corresponding to those in the central Unit (UC) generated frequencies are emitted, and that with the outputs of the Comparator circuit (CC) and the selection matrix (SL) each have an input of an evaluation circuit (RV) is connected, which generates a switching signal (h) that the frequency generator (DV) resets and the counter (CN) advances, if that from the comparator circuit (CC) generated signal (f) appears at the relevant input of the evaluation circuit (RV), before the signal (g) of the selection matrix (SL) arrives, during the evaluation circuit (RV) generates an alarm signal (u), when the signal (f) of the comparator circuit the signal (g) of the selection matrix arrives behind.

2. Circuit arrangement according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the binary circuit consists of a modulo-n counter (CN) and a whose binary output states decoding decoding circuit (DF) consists of the activated in each case one of their n outputs connected to the output circuit (CU).

3. Circuit arrangement according to claim 1 or 2, d a -d u r c h g e it is not indicated that the evaluation circuit (RV) is a bistable multivibrator (FF), which at a first input of that of the comparator circuit (CC) incoming signal (f) is controlled, as well as two gate elements (AND1, AND2), the first of which Inputs with the direct or the negated output (Q or Q) of the bistable multivibrator (FF) are connected and their second inputs are common to the output of the selection matrix (SL) are connected, and that at the outputs of these gate elements (AND1, AND2) the switching resp.

Alarm signals (h or u) are generated by the evaluation circuit RV which the switching signal (h) resets the bistable tilt position (off).

L e r s e i t e