DE2540796B2

DE2540796B2 - CODE CONVERTER FOR PULSE COUNT MODULATION MESSAGE SYSTEMS

Info

Publication number: DE2540796B2
Application number: DE19752540796
Authority: DE
Inventors: Kuchi Hachioji Tokio; Takasaki Yoshitaka Tokorozawa Saitama; Yamashita (Japan)
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1974-09-20
Filing date: 1975-09-12
Publication date: 1977-08-04
Also published as: DE2540796A1

Description

)ie Erfindung bezieht sich auf einen Kodewandler, >esondere auf einen Kodewandler für Übertragungsiale, die einem Pulszahlmodulations-Nachrichtensy-) The invention relates to a code converter,> special to a code converter for transmission dials, a pulse rate modulation message system

n zugeführt werden. Übertragungssignale unterlie-n are fed. Transmission signals not

im allgemeinen infolge der Bandbegrenzung wegengenerally due to the band limitation

Übertragungsleitung und infolge unerwünschter riale darin einer Wellenverzerrung und Dämpfung.Transmission line and as a result of undesirable riale therein wave distortion and attenuation.

; Pulszahlmodulations-Nachrichtensystem hat zur Übertragung umfangreicher Nachrichten über groß« Abslände die besten Eigenschaften, da die Originalst' gnale durch bloße Diskriminierung der übertragener Impulse reproduziert werden können,
s Die Rekonstruktion eines Impulses erfolgt durch Rüclcformung, Regeneration und Rückverlegung in das richtige Zeitverhältnis. Dabei haben Schwankungen des Schwellenpegels der diskriminierenden Impulssignale entsprechend den Schwankungen des Arbeitspunktes ίο des Gleichstrom-Rückformungsverstärkers infolge der niedrigen Grenzfrequenz und des Pegels des Rückformungssignals usw. einen starken Einfluß auf die Diskrimination der Impulssignale. Derartige Schwankungen müssen daher soweit wie möglich ausgeschaltet ij werden. Bei einem herkömmlichen System werden die Schwankungen des Arbeitspunktes des Rückformungsverstärkers und des Pegels des rückgeformten Signals entsprechend einem Verstärker mit automatischer Verstärkungsregelung und automatischer Schwellenre-; Pulse number modulation message system has the best properties for the transmission of extensive messages over large areas, since the original signals can be reproduced by simply discriminating against the transmitted pulses.
s The reconstruction of an impulse is done by reshaping, regenerating and relocating it back into the correct time ratio. Here, fluctuations in the threshold level of the discriminating pulse signals corresponding to the fluctuations in the operating point ίο of the direct-current reforming amplifier as a result of the low cut-off frequency and the level of the reforming signal etc. have a strong influence on the discrimination of the pulse signals. Such fluctuations must therefore be eliminated as far as possible. In a conventional system, the fluctuations in the working point of the re-shaping amplifier and the level of the re-shaping signal are corresponding to an amplifier with automatic gain control and automatic threshold control.

jo gelung kompensiert. Die Änderungen der Gleichspannung infolge der niedrigen Bandgrenze werden dadurch eliminiert, daß binär kodierte Signale (z. B. NRZ und RZ) in dreipegelige Kodesignale umgewandelt werden, beispielsweise bipolare Kodesignale und P5T-Kodesignale. jo success compensated. The changes in the DC voltage due to the low band limit are eliminated by converting binary coded signals (e.g. NRZ and RZ) into three-level code signals, e.g. bipolar code signals and P5T code signals.

Wegen der Eigenarten der Lichtquelle kann jedoch bei optischen Nachrichtensystemen kein in drei Pegeln kodiertes Signal verwendet werden, so daß eine Vermeidung der Gleichstrom- bzw. Gleichspannungs-Schwankungen nicht zu erwarten ist. Ferner ist es unmöglich, daß der Verstärker mit der automatischen Schwellenregelung die Schwankungen des Rückformsignalpegels vermeidet, falls eine Avalanche-Photodiode als lichtempfindliches Element benutzt wird, weil sichHowever, due to the nature of the light source, optical communication systems cannot use three levels Coded signal can be used, so that an avoidance of the DC current or DC voltage fluctuations is not to be expected. Furthermore, it is impossible that the amplifier with the automatic Threshold control avoids the fluctuations in the recovery signal level if an avalanche photodiode is used used as a photosensitive element because

der Arbeitspunkt einer solchen Photodiode bei Änderung der Temperatur und der an sie angelegten Spannung sehr stark ändert.the operating point of such a photodiode in the event of a change the temperature and the voltage applied to it changes very sharply.

Zur Vermeidung der obigen Schwierigkeiten wurde ein Kodesystem vorgeschlagen, bei dem das Signal »1« des Binärkodes in ein Signal »10« oder »01« und das Signal »0« in »00« oder »11« umgewandelt wird. Das Signal »1« des Binärkodes kann jedoch in das Signal »00« oder »11« und das Signal »0« in »10« oder »01« umgewandelt werden. Dabei werden, beispielsweise, wenn das Signal »0« des Binärkodes erzeugt wird, die Signale »00« und »11« alternativ erzeugt. Es gibt verschiedene Abwandlungen, beispielsweise das Kodesystem gemäß der US-PS 28 53 351 und IEEE Transactions on Electric Computers, Band EC-16, Nr. 6, Dezember 1967, Seite 732 bis 743, »Sjpectrum Analysis of Digital Magnetic Recording Waveforms«.To avoid the above difficulties, a code system was proposed in which the signal "1" of the binary code is converted into a signal »10« or »01« and the signal »0« into »00« or »11«. That However, the »1« signal of the binary code can be converted into the »00« or »11« signal and the »0« signal into »10« or »01« being transformed. For example, if the signal "0" of the binary code is generated, the Signals "00" and "11" generated alternatively. There are various modifications, for example the code system according to US-PS 28 53 351 and IEEE Transactions on Electric Computers, Volume EC-16, No. 6, December 1967, pages 732 to 743, "Spectrum Analysis of Digital Magnetic Recording Waveforms".

Bei diesem Kodesystem behält die umgewandelte Kodefolge die Informationen der vor der Umwandlung liegenden ursprünglichen Signale auch dann bei, wenn die Polarität der Kodefolge umgekehrt wurde. Es ist einfach, Steuerimpulse aufzufangen,, da die Polarität der Kodefolge in jeder Zeitspanne stets umgekehrt wird. Weiter ist es leicht, einen Impulsfehler durch Überwachung der Verletzung von Umwandlungsregeln zuIn this code system, the converted code sequence retains the information from before the conversion The original signals are included even if the polarity of the code sequence has been reversed. It is easy to pick up control pulses, since the polarity of the code sequence is always reversed in every time span. Further, it is easy to detect a pulse error by monitoring the violation of conversion rules

f>o erfassen und der Gleichstrompegel der Kodefolge wird auch dann konstant gehalten, wenn sich der Eingangspegel ändert, so daß keine automatische Schwellenregelung erforderlich ist.
Obwohl das oben beschriebene Kodiersystem ver-Detect f> o and the DC level of the code sequence is kept constant even if the input level changes, so that no automatic threshold control is required.
Although the coding system described above

"5 schiedene Vorteile hat, ist die Kodieirvorrichtung hierfür deshalb nachteilig, weil sie nicht nur kompliziert aufgebaut sondern auch unzuverlässig und instabil ist.
Der Erfindung liegt die Aufgabe zugrunde, einen"5 has various advantages, the coding device is disadvantageous for this because it is not only complicated in construction but also unreliable and unstable.
The invention has for its object to be a

»infach aufgebauten Kodewandler für das Pulszahlmolulatic^s-Nachrichtensystem zu schaffen, der sehr Euverlässig und stabil arbeitet und der auch bei Licht-Nachrichtensystemen anwendbar ist. Der Kodewandler soll kompakt aufgebaut und !eicht als s integrierte Schaltung zu verwirklichen sein.»Simply constructed code converter for the pulse rate molecular ^ s message system to create, which works very reliably and stably and which also works with Light message systems is applicable. The code converter should be of compact design and! Calibrated as s integrated circuit to be realized.

Der erfindungsgemäße Kodewandler ist gekennzeichnet durch eine Einrichtung zur Erzeugung einer Impulsfolge beim Auftreten vorherbestimmter Signale in einer umzuwandelnden Binärsignalfolge, der die ι ο Binärsignalfolge und Taktimpulse zugeführt werden, durch eine an die Erzeugungseinrichtung angeschlossene Verzögerungseinrichtung, deren Verzögerungszeit gleich etwa der halben Impulsbreite ist, durch einen Addierer zur Addition der Ausgangssignale der Verzögerungseinrichtung und der Taktimpulse, und durch einen an den Addierer angeschlossenen Frequenzteiler, durch den die Ausgangsfrequenz des Addierers geteilt wird, so daß die Binärsignalfolge in Übertragungssignale mit unterschiedlichen Kodes umgewandelt wird.The code converter according to the invention is characterized by a device for generating a Pulse sequence when predetermined signals occur in a binary signal sequence to be converted, which the ι ο Binary signal sequence and clock pulses are supplied by a connected to the generating device Delay device, the delay time is equal to about half the pulse width, by a Adders for adding the output signals of the delay device and the clock pulses, and by a frequency divider connected to the adder, through which the output frequency of the Adder is divided so that the binary signal sequence is converted into transmission signals with different codes will.

Der Stand der Technik und der erfindungsgemäße Kodewandler werden anhand der Zeichnung näher erläutert. Es zeigtThe prior art and the code converter according to the invention are explained in more detail with reference to the drawing explained. It shows

F i g. 1 das schematische Blockschaltbild eines herkömmlichen Kodewandlers,F i g. 1 the schematic block diagram of a conventional code converter,

Fig.2 das schematische Blockschaltbild eines Ausführungsbeispiels des erfindungsgemäßen Kodewandlers, 2 shows the schematic block diagram of an exemplary embodiment of the code converter according to the invention,

Fig.3a und 4a genauere Blockschaltbilder des Ausführungsbeispiels der F i g. 2,3a and 4a more detailed block diagrams of the Embodiment of FIG. 2,

F i g. 3b und 4b Zeitablaufdiagramme zur Erläuterung der Ausführungsbeispiele der F i g. 3a bzw. 4a,F i g. 3b and 4b timing diagrams to explain the exemplary embodiments in FIG. 3a or 4a,

Fig.5a das schematische Blockschaltbild eines abgewandelten Ausführungsbeispiels des erfindungsgemäßen Kodewandlers,5a shows the schematic block diagram of a modified embodiment of the invention Code converter,

Fig.5b ein Zeitablaufdiagramm zur Erläuterung des Ausführungsbeispiels der F i g. 5a,5b shows a timing diagram to explain the Embodiment of FIG. 5a,

F i g. 6a das schematische Blockschaltbild eines weiter abgewandelten Ausführungsbeispiels des erfindungsgemäßen Kodewandlers,F i g. 6a shows the schematic block diagram of a further modified embodiment of the invention Code converter,

F i g. 6b und 6c genauere schematische Blockschaltbilder des Ausführungsbeispiels der F i g. 6a,F i g. 6b and 6c more detailed schematic block diagrams of the embodiment of FIG. 6a,

Fig.7a und 7b das schematische Blockschaltbild einer Einrichtung zur Umwandlung empfangener Signale in die ursprünglichen Signale bzw. das Zeitablaufdiagramm dieser Einrichtung.7a and 7b show the schematic block diagram of a device for converting received Signals into the original signals or the timing diagram of this device.

F i g. 1 zeigt einen herkömmlichen Kodewandler mit einer Eingangsklemme 101, der die umzuwandelnde Binärsignalfolge zugeführt wird, einem an die Eingangsklemme 101 angeschlossenen Diskriminator 102, in dem die Signale »1« und »0« der Binärsignalfolge diskriminiert werden, einem an den Diskriminator 102 angeschlossenen Zähler 103, in dem die Anzahl der Signale »0« zwischen einem Signal »1« und einem nächsten Signal »1« der Binärsignalfolge gezählt werden, eine Kommandoschaltung 104, die unterschiedliche Ausgangsimpulse erzeugt, je nachdem ob die Anzahl der vom Ausgang des Zählers 103 erhaltenen Signale »0« gerade oder ungerade ist, einen an den (>o Diskriminator 102 angeschlossenen Detektor 105, der die Ausgangssignale »0« des Diskriminators 102 erfaßt, eine Kommandoschaltung 106, die aufgrund der Ausgangssignale des Detektors 105 Schaltimpulse erzeugt, Mustergeneratoren 107, 108, 109 und 110, <>> wobei die Mustergeneratoren 107 und 108 an die Kommandoschaltung 104 und die Mustergeneratoren im und 110 an die Kommandoschaltung 106 angeschlossen sind und die je Muster bzw. Signale 10,01,11 bzw. 00 erzeugen, und mit einer lmpuls-Zusammenfügungsschaltung 111, die an die vier Mustergeneratoren angeschlossen ist.F i g. 1 shows a conventional code converter with an input terminal 101, which is to be converted Binary signal sequence is fed to a discriminator 102 connected to the input terminal 101, in which the signals “1” and “0” of the binary signal sequence are discriminated, one to the discriminator 102 connected counter 103, in which the number of signals "0" between a signal "1" and a next signal "1" of the binary signal sequence are counted, a command circuit 104, the different Output pulses generated depending on whether the number of received from the output of the counter 103 Signals "0" is even or odd, a detector 105 connected to the (> o discriminator 102, the the output signals "0" of the discriminator 102 detects, a command circuit 106, based on the Output signals of the detector 105 generated switching pulses, pattern generators 107, 108, 109 and 110, <>> where the pattern generators 107 and 108 to the command circuit 104 and the pattern generators im and 110 connected to the command circuit 106 and which each generate patterns or signals 10, 01, 11 and 00, respectively, and with a pulse combining circuit 111, which is connected to the four pattern generators.

Der vorstehend beschriebene Kodewandler arbeitet folgendermaßen: Ist die vom Zähler 103 gezählte Anzahl der Signale »0« gleich Null oder gerade, so führt die Kommandoschaltung 104 dem Mustergenerator 107 einen Impuls zu, so daß das Signal »10« entsteht. Ist die Anzahl der Signale »0« ungerade, so führt die Kommandoschaltung 104 dem Mustergenerator 108 einen Impuls zu, so daß dieser das Signal »01« erzeugt. Weiter erzeugt, wenn vom Detektor 105 die Signale »0« erfaßt werden, die Kommandoschaltung 106 Schaltimpulse, durch die die Mustergeneratoren 109 und 110 alternativ in Tätigkeit g'esetzt werden, so daß als Ausgangssignale der Mustergeneratoren die Signale »11« und »00« erhalten werden. Die Ausgangssignale der Mustergeneratoren 107,108, J09 und 110 werden in der Schaltung 111 addiert, so daß an deren Ausgang eine umgewandelte Binärsignalfolge erscheint.The code converter described above works as follows: Is the one counted by the counter 103 The command circuit 104 leads the pattern generator 107 to the number of signals “0” equal to zero or even to an impulse, so that the signal "10" arises. If the number of signals »0« is odd, the Command circuit 104 sends a pulse to pattern generator 108 so that it generates signal "01". Furthermore, when the signals "0" are detected by the detector 105, the command circuit 106 generates switching pulses, by which the pattern generators 109 and 110 are alternatively put into operation, so that as Output signals of the pattern generators the signals "11" and "00" can be obtained. The output signals of the pattern generators 107,108, J09 and 110 are in the circuit 111 is added so that a converted binary signal sequence appears at its output.

Dieser herkömmliche Kodewandler ist nicht nur kompliziert und umfangreich, sondern es ist auch schwierig, die von jedem Muster- oder Signalgenerator erzeugten Signalmuster aneinander anzupassen, weil vier Mustergeneratoren verwendet werden.This conventional code converter is not only complicated and bulky, but it is too difficult to match the signal patterns generated by each pattern or signal generator, because four pattern generators can be used.

F i g. 2 zeigt einen erfindungsgemäßen Kodewandler mit zwei Eingangsklemmen 201 und 202, wobei der Eingangsklemme 201 die umzuwandelnde Binärsignalfolge und der Eingangsklemme 202 Taktimpulse zugeführt werden, einer an die beiden Eingangsklemmen 201 und 202 angeschlossenen Torschaltung 203, in der die den Signalen »1« oder »0« in der Binärsignalfolge entsprechenden Taktimpulse ausgetastet werden, einer an die Torschaltung 203 angeschlossenen Verzögerungsschaltung 204, deren Verzögerungszeit etwa gleich der Hälfte des Zeitschlitzes bzw. der Phase ist, einem Addierer 205, dem das Ausgangssignal der Verzögerungsschaltung 204 und die der Eingangsklemme 202 zugeführten Impulse zugeführt werden, und einem an den Addierer 205 angeschlossenen Frequenzteiler 206. Bei dieser Ausführungsform ist die Beziehung bzw. das Verhältnis zwischen der Binärsignalfolge und den Taktimpulsen so gewählt, daß die ansteigenden und abfallenden Teile der Impulse der Binärsignalfolge zwischen den Taktimpulsen liegen. Um diese zeitliche Beziehung einzuhalten, kann der Torschaltung 203 ein nicht gezeigter Phaseneinsteller vorgeschaltet sein. Die Verzögerungszeit der Verzögerungsschaltung 204 ist etwa gleich der Hälfte der Phase oder Impulsbreite. Ist jedoch die Torschaltung 203 mit einer kleinen Verzögerungszeit behaftet, so kann die Verzögerungszeit der Verzögerungsschaltung kleiner als die Hälfte der Impulsbreite sein. Andererseits kann die Verzögerungsschaltung 204 überflüssig werden, wenn die Verzögerungszeit der Torschaltung 203 groß genug ist, um die genannte Zeitbeziehung einzuhalten.F i g. 2 shows a code converter according to the invention with two input terminals 201 and 202, the Input terminal 201 the binary signal sequence to be converted and input terminal 202 clock pulses are fed to a gate circuit 203 connected to the two input terminals 201 and 202, in the clock pulses corresponding to the signals "1" or "0" in the binary signal sequence are blanked, a delay circuit 204 connected to the gate circuit 203, the delay time of which is approximately is equal to half of the time slot or the phase, an adder 205 to which the output signal of the Delay circuit 204 and the pulses applied to input terminal 202, and a frequency divider 206 connected to adder 205. In this embodiment, the relationship is or the ratio between the binary signal sequence and the clock pulses selected so that the rising and falling parts of the pulses of the binary signal sequence lie between the clock pulses. To this temporal To maintain the relationship, the gate circuit 203 can be preceded by a phase adjuster (not shown). the Delay time of delay circuit 204 is approximately equal to half the phase or pulse width. is however, the gate circuit 203 has a small delay time, the delay time of the delay circuit may be less than half be the pulse width. On the other hand, the delay circuit 204 become superfluous if the delay time of the gate circuit 203 is long enough, in order to adhere to the specified time relationship.

Bei dem in Fig.3a gezeigten Ausführungsbeispiel bestehen die Torschaltung 203 und der Addierer 205 der Fig.2 aus einem UND-Gatter 301 bzw. ODER/NOR-Gatter 302. Der Frequenzteiler 206 enthält ein Verzögerungs-Flip-Flop 303 und ein ODER-Gatter 304. Das ODER-Gatter 304 ist überflüssig, wenn das Verzögerungs-Flip-Flop 303 nicht schwingt, wenn seirv Daten-Eingang D direkt mit dem negierten Ausgang Q verbunden ist. Das UND-Gatter 301 hat zwei Eingangsklemmen 201 und 202.In the embodiment shown in Figure 3a, the gate circuit 203 and the adder 205 of Figure 2 consist of an AND gate 301 and OR / NOR gate 302. The frequency divider 206 contains a delay flip-flop 303 and an OR Gate 304. The OR gate 304 is superfluous if the delay flip-flop 303 does not oscillate when its data input D is directly connected to the negated Q output. The AND gate 301 has two input terminals 201 and 202.

Die in Fig.3b gezeigte Impulsfolge (a) wird derThe pulse sequence shown in Fig.3b (a) is the

Eingangsklemme 201 als umzuwandelnde Binärsignalfolge zugeführt. Die Taktimpulse (b)der F i g. 3b werden der Eingangsklemme 202 zugeführt. Infolgedessen erzeugt das UND-Gatter 301 die in Fig.3b gezeigte Impulsfolge (c), d. h., das Gatter 301 erzeugt dann > Impulse, wenn das Signal der Binärsignalfolge »1« ist. Das Ausgangssignal des UND-Gatters 301 wird der Verzögerungsspaltung 204 zugeführt, die die um die halbe Impulsbreite verzögerte Impulsfolge (d) aus der Impulsfolge (c) erzeugt. Die Impulse (d) als Ausgangs- ι ο signal der Verzögerungsschaltung 204 und die Taktimpulse (b) werden dem ODER/NOR-Gatter 302 zugeführt, an dessen direktem Ausgang die Impulsfolge (e) der Fig.3b und an dessen negiertem Ausgang nicht gezeigte, hierzu inverse Impulse abgegriffen werden, ι ^ Das ODER-Ausgangssignal fo/und das NOR-Ausgangssignal werden den Eingangsklemmen C bzw. C des Verzögerungs-Flip-Flops 303 zugeführt. Es braucht jedoch auch nur entweder das ODER-Ausgangssignal (e) oder das NOR-Ausgangssignal dem Flip-Flop 303 ao zugeführt zu werden. Im Ergebnis entsteht an der Ausgangsklemme Q des Flip-Flops 303 die modifizierte Binärsignalfolge (I) der Fig.3b. Die modifizierte Binärsignalfolge (I) wird als Übertragungssignal für Pulszahlmodulations-Nachrichtensysteme verwendet.Input terminal 201 is supplied as a binary signal sequence to be converted. The clock pulses (b) of FIG. 3b are fed to the input terminal 202. As a result, the AND gate 301 generates the pulse sequence (c) shown in FIG. 3b, that is, the gate 301 then generates> pulses when the signal of the binary signal sequence is "1". The output signal of the AND gate 301 is fed to the delay splitter 204, which generates the pulse train (d) delayed by half the pulse width from the pulse train (c) . The pulses (d) as output ι ο signal of the delay circuit 204 and the clock pulses (b) are fed to the OR / NOR gate 302, at its direct output the pulse sequence (e) of FIG. 3b and at its negated output not shown , For this purpose, inverse pulses are tapped, ι ^ The OR output signal fo / and the NOR output signal are fed to the input terminals C and C of the delay flip-flop 303. However, only either the OR output signal (e) or the NOR output signal needs to be fed to the flip-flop 303 ao. As a result, the modified binary signal sequence (I) of FIG. 3b is produced at the output terminal Q of the flip-flop 303. The modified binary signal sequence (I) is used as a transmission signal for pulse number modulation communication systems.

Ein Vergleich der Impulszüge (a) und (I) der F i g. 3b zeigt, daß der Impulszug (I) gegenüber dem Impulszug (a) um die halbe Impulsbreite phasenverschoben ist. Gleichzeitig sind die Signale »I« des Impulszuges (a) in Signale »10« oder »01« der Impulsfolge (I) und die w Signale »0« in die Signale »00« oder »11« umgewandelt.A comparison of the pulse trains (a) and (I) of FIGS. 3b shows that the pulse train (I) is out of phase with the pulse train (a) by half the pulse width. At the same time, the "I" signals of the pulse train (a) are converted into signals "10" or "01" of the pulse train (I) and the w signals "0" are converted into the signals "00" or "11".

Fig.4a zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Kodewandlers. Er unterscheidet sich von dem Kodcwandlcr der F i g. 2 und 3a durch eine zwischen die Eingangsklemme 201 und das UND-Gat- <s tcr 301 geschaltete Umkehrstufe 401. Die übrigen Elemente sind gleich denen der F i g. 2 und 3a. Die Arbeitsweise des in Fig.4a gezeigten Kodcwandlers wird anhand Fig.4b erläutert. Am Ausgang der Umkehrstufe 401 entsteht der Impulszug folder F i g. 4b, ,|o dessen Polarität der der Binarsignalfolge (α) entgegengesetzt ist. Das Ausgangssignal folder Umkehrstufe und die Taktimpulsc (b) werden dem UND-Gatter 301 zugeführt, an dessen Ausgang die Impulsfolge (d) entsteht. Mit anderen Worten, die Umkehrstufe 401 und .|_S das UND-Gatter 301 bilden die Torschaltung 203 der F i g. 2, die die den Signalen »0« der Binttrsignalfolgc entsprechenden Impulse erfaßt. Das Ausgangssignal (d) des UND-Gatters 301 wird in die Impulsfolge (c) umgewandelt, die durch die Verzögerungsschaltung 204 um etwa die halbe Impulsbreite phasenverschoben ist. Dos Ausgangssignal (e) der Verzögerungsschaltung 204 und die Taktimpulsc (b) werden dem ODER/NOR-Gattcr 302 zugeführt, so daß am ODER-Ausgang des ODER/NOR*Gatters 302 die in Fig.4b gezeigte jj Impulsfolge (!) entsteht. Das Ausgangssignal (I) des ODER/NOR-Gatters 302 wird dem Verzögerungs-Fllp-Flop 302 zugeführt und seine Frequenz wird geteilt. Als Ergebnis entsteht die In F i g. 4b gezeigte Blnttrslgnalfolgeländer Ausgangsklemme <?des Flip-Flops 303. (₁₀ 4a shows a further embodiment of the code converter according to the invention. It differs from the code converter of FIG. 2 and 3a by an inverting stage 401 connected between the input terminal 201 and the AND gate <s tcr 301. The other elements are the same as those in FIG. 2 and 3a. The mode of operation of the code converter shown in FIG. 4a is explained with reference to FIG. 4b. The pulse train folder F i g arises at the output of the reversing stage 401. 4b,, | o whose polarity is opposite to that of the binary signal sequence (α). The output signal folder inverter and the clock pulse c (b) are fed to the AND gate 301, at whose output the pulse train (d) is produced. In other words, the inverter 401 and. | _S, the AND gate 301 constitute the gate circuit 203, the F i g. 2, which detects the pulses corresponding to the "0" signals of the Binttrsignalsequc. The output signal (d) of the AND gate 301 is converted into the pulse train (c) which is phase-shifted by the delay circuit 204 by about half the pulse width. The output signal (e) of the delay circuit 204 and the clock pulses (b) are fed to the OR / NOR gate 302, so that the pulse sequence (!) Shown in FIG. 4b is produced at the OR output of the OR / NOR gate 302. The output (I) of the OR / NOR gate 302 is fed to the delay flop 302 and its frequency is divided. As a result, the figure in FIG. Blnttrslgnalsequgeländer output terminal <? Of flip-flop 303 shown in FIG. 4b. ( ₁₀

Ein Vergleich der Binttrsignalfolgc (α) mit der abgewandelten BinHrsignalfolgc (g) der FI g. 4a zeigt, daß letztere gegenüber der ersteren um die halbe Impulsbreite phasenverschoben Ist, Gleichzeitig wurden die Signale »I« der Binarsignalfolge In Signale »II« u\ oder »00« der abgewandelten BinHrsignalfolgc und die Signale »0« in die Signale »10« oder »01« umgewandelt.A comparison of the binary signal sequence (α) with the modified binary signal sequence (g) of the FI g. 4a shows that the latter is phase-shifted by half the pulse width compared to the former. At the same time, the signals "I" of the binary signal sequence were converted into signals "II" u \ or "00" of the modified binary signal sequence and the signals "0" into the signals "10" or converted to "01".

Fl g. 3a zeigt ein abgewandeltes AusfuhrungsbeispielFl g. 3a shows a modified exemplary embodiment

des Kodewandlers, dessen Elemente gleich denen des Ausführungsbeispiels der Fig.2 sind; lediglich der Aufbau dieses Ausführungsbeispiels unterscheidet sich von dem der F i g. 2. Ein Tor oder Gatter 503 ist mit zwei Eingangsklemmen 501 und 502 versehen. Der Eingangsklemme 501 wird die umzuwandelnde Binärsignalfolge of the code converter, the elements of which are identical to those of the embodiment of FIG. only the The structure of this embodiment differs from that of FIG. 2. A gate or gate 503 is with two Input terminals 501 and 502 provided. The input terminal 501 receives the binary signal sequence to be converted

(a) der Fig.5b und der Eingangsklemme 502 der Taktimpuls (b) zugeführt. Das Gatter 503 erzeugt die den Signalen »1« oder »0« der Binärsignalfolge (a) entsprechende Impulsfolge. Mit anderen Worten, enthält das Gatter 503 gemäß F i g. 3a ein UND-Gatter, so erzeugt es bei den Signalen »1« in der Binärsignalfolge (a) die Impulsfolge; enthält das Gatter 503 eine Umkehrstufe und ein UND-Gatter (F i g. 4a), so erzeugt es die Impulsfolge beim Signal »0« in der Binärsignalfolge (a). (a) of FIG. 5b and the input terminal 502 of the clock pulse (b) . The gate 503 generates the pulse sequence corresponding to the signals “1” or “0” of the binary signal sequence (a). In other words, the gate 503 of FIG. 3a an AND gate, it generates the pulse train for the signals "1" in the binary signal sequence (a); If the gate 503 contains an inverter and an AND gate (FIG. 4a), it generates the pulse sequence for the signal "0" in the binary signal sequence (a).

F i g. 5b zeigt das Ablaufdiagramm für den Fall, daß das Gatter 503 ein UDN-Gatter enthält. Die Impulsfolge (c) wird als Ausgangssignal des Gatters 503 erhalten. Die der Eingangsklemme 502 zugeführten TaktimpulseF i g. 5b shows the flowchart for the case that gate 503 contains a UDN gate. The pulse train (c) is obtained as the output of the gate 503. The clock pulses applied to input terminal 502

(b) werden durch eine Verzögerungsschaltung 504 um etwa die halbe Impulsdauer verzögert, so daß am Ausgang der Verzögerungsschaltung 504 die Impulsfolge (d) entsteht. Hat das Gatter 503 eine bestimmte Verzögerung, so wird die Verzögerungszeit der Verzögerungsstufe 504 so gewählt, daß die Impulse der Impulsfolge (c) in der Mitte zwischen den Impulsen der Impulsfolge (d) hegen. Die Ausgangssignale des Gatters 503 und der Verzögcrungsschaltung 504 werden einem Addierer 505 zugeführt, der aus einem ODER/NOR-Gatter bestehen kann und dessen Ausgangssignal die Impulsfolge (e) darstellt. Das Ausgangssignal des Addierers 505 wird einem Frequenzteiler 506 zugeführt, der aus einem Vcrzögerungs-Flip-Flop bestehen kann. Hierdurch ergibt sich eine abgewandelte Binärsignalfol· ge (I) als Ausgangssignal des Frequenzteilers. Die abgewandelte Binärsignalfolge (I) ist eine Signalfolgc, bei der die Signale »1« der in der Signalfolgc »10« oder »01« und die Signale »0« in »11« oder »00« umgewandelt sind. (b) are delayed by a delay circuit 504 by approximately half the pulse duration, so that the pulse train (d) is produced at the output of the delay circuit 504. If the gate 503 has a certain delay, the delay time of the delay stage 504 is chosen so that the pulses of the pulse train (c) are in the middle between the pulses of the pulse train (d). The output signals of the gate 503 and the delay circuit 504 are fed to an adder 505, which can consist of an OR / NOR gate and whose output signal represents the pulse train (e) . The output signal of the adder 505 is fed to a frequency divider 506 which can consist of a delay flip-flop. This results in a modified binary signal sequence (I) as the output signal of the frequency divider. The modified binary signal sequence (I) is a signal sequence in which the signals "1" are converted into the signal sequence "10" or "01" and the signals "0" are converted into "11" or "00".

Umfaßt das Gatter 503 eine Umkehrstufe und ein UND-Gatter, so wird eine abgewandelte Binärsignalfol· gc erzeugt, bei der die Signale »1« der Binärsignalfolgc in »11« oder »00« und die Signale »0« der Binärsignalfolge in die Signale »10« oder »01« erzeugt werden. Diese Signale erscheinen an der Ausgiingsklemmc des Frequenzteilers.If the gate 503 comprises an inverter and an AND gate, a modified binary signal sequence gc, in which the signals "1" of the binary signal sequence c in »11« or »00« and the signals »0« of the binary signal sequence in the signals »10« or »01«. These signals appear at the output terminal Frequency divider.

Fi g, 6a zeigt ein weiter abgewandeltes AusfOhrungsbeispicldcs Kodcwundlers. Dieser Kodcwundler enthält zwei Gatter 603 und 604, denen über die Elngangsklcmmen 601 und 602 je die umzuwandelnde Binttrsignalfolgc und die Taktimpulsc zugeführt werden. Die Gatter 603 und 604 erzeugen Impulse entsprechend den Signalen »I« oder »0« in der Binttrsignalfolgc. Eines der Gatter 603 und 604 Ist so ausgelegt, daß es die dem Signal »I« der Binttrsignalfolgc entsprechenden Impulse erfaßt, wenn das andere Gatter die den Signalen »0« entsprechenden Impulse erfaßt. Die Ausgangsslgnalc der Gatter 603 und 604 werden einem Addierer 603 zugeführt, während eines der Ausgangsslgnule, hler das des Gatters 604 über eine Verzögcrungsschaltung 606 einem dritten Eingang des Addierers 60S zugeführt wird. Die Vcrzögerungszclt der Vorzögerungsschaluing 606 ist gleich der halben Impiilszclt. Die am Ausgang des Addierers 60S erhaltene Impulsfolge wird mittels eines Frequenzteilers 607 In eine abgewandelte Blnttrslgnalfolge umgewandelt. Dieses Ausführungsbelsplcl wird ntthcr anhand der FI g. 6b und 6c erläutert. Fig. 6a shows a further modified embodiment example of Kodcwundler. This Kodcwundler contains two gates 603 and 604, to which the input terminals 601 and 602 are each supplied with the Binttrsignalsequc to be converted and the clock pulses. The gates 603 and 604 generate pulses corresponding to the signals "I" or "0" in the color signal sequence. One of the gates 603 and 604 is designed in such a way that it detects the pulses corresponding to the signal "I" of the color signal sequence when the other gate detects the pulses corresponding to the signals "0". The output signals from gates 603 and 604 are fed to an adder 603, while one of the output signals from gate 604 is fed to a third input of adder 60S via a delay circuit 606. The delay time of the pre-delay circuit 606 is equal to half the time. The pulse train obtained at the output of the adder 60S is converted into a modified pulse train by means of a frequency divider 607. This execution term is ntthcr based on the FI g. 6b and 6c explained.

ι.
e
η
ιι.
e
η
ι

Gemäß Fig.6b umfaßt das Gatter 603 der Fig.6a ein UND-Gatter 608 und eine Umkehrstufe 610. Als Galter 604 der Fig.6a wird ein UND-Gatter 609 verwendet. Die Binärsignalfolge (a)und die Taktimpulse (b) (F i g. 3b) werden z. B. den Eingangsklemmen 601 und 602 zugeführt. Das UND-Gatter 608 empfängt die Taktimpulse und über die Umkehrstufe 610 die Binärsignalfolge, so daß es beim Signal »0« der Binärsignalfolge eine Impulsfolge erzeugt. Dem UND-Gatter 609 werden die Taktimpulse und die Binärsignalfolge direkt zugeführt, so daß es beim Signal »1« in der Binärsignalfolge eine Impulsfolge erzeugt. Am Ausgang des Frequenzteilers 607 wird die abgewandelte Binärsignalfolge ^dcr F i g. 3b abgegriffen.According to FIG. 6b, the gate 603 of FIG. 6a comprises an AND gate 608 and an inverter 610. An AND gate 609 is used as the gate 604 of FIG. 6a. The binary signal sequence (a) and the clock pulses (b) (FIG. 3b) are z. B. the input terminals 601 and 602 supplied. The AND gate 608 receives the clock pulses and, via the inverter 610, the binary signal sequence, so that it generates a pulse sequence when the "0" signal of the binary signal sequence is given. The clock pulses and the binary signal sequence are fed directly to the AND gate 609 so that a pulse sequence is generated when the signal "1" is in the binary signal sequence. At the output of the frequency divider 607, the modified binary signal sequence ^ dcr F i g. 3b tapped.

In F i g. 6c ist jedes Element gleich dem entsprechenden der Fig.6b. Lediglich die Verzögerungsschaltung 606 befindet sich zwischen dem UND-Gatter 608 und dem Addierer 605. Hierbei wird am Ausgang des Frequenzteilers 607 die abgewandelte Binärsignaifolge (g) der F i g. 4b abgegriffen, wenn die Binärsignaifolge (a) und die Taktimpulse (b) der Eingangsklcmmc 601 bzw. 602 zugeführt werden. Anhand F i g. 7a und 7b wird als Ausführungsbeispiel eine auf der Empfängerseite liegende Einrichtung zur Umwandlung der abgewandelten Binärsignaifolge in die ursprüngliche Signalfolge erläutert. Der Eingangsklcmmc 701 wird die abgewandelte Binärsignaifolge f<ijdcr Fi g. 7b zugeführt, die die von einem Sender mit dem Kodcwandler der Fig.3a übertragene Binärsignaifolge darstellt. Vom Eingang 701 wird die abgewandelte Binärsignaifolge (a) einer Ver/.ögeriingsschaltiing 702 zugeführt, deren Verzögerungszeit etwa gleich der halben Impulsbreite ist. DasIn Fig. 6c, each element is the same as the corresponding one in FIG. 6b. Only the delay circuit 606 is located between the AND gate 608 and the adder 605. Here, the modified binary signal sequence (g) of FIG. 4b tapped when the binary signal sequence (a) and the clock pulses (b) are fed to the input terminals 601 and 602, respectively. With reference to F i g. 7a and 7b, a device located on the receiver side for converting the modified binary signal sequence into the original signal sequence is explained as an exemplary embodiment. The input terminal 701 is the modified binary signal sequence f <ijdcr Fi g. 7b, which represents the binary signal sequence transmitted by a transmitter with the code converter of FIG. 3a. The modified binary signal sequence (a) is fed from input 701 to a delay circuit 702, the delay time of which is approximately equal to half the pulse width. That

Ausgangssignal der Verzögerungsschaltung 702 ist die Binärsignalfolgc (b)dcr F i g. 7b.The output signal of the delay circuit 702 is the binary signal sequence c (b) dcr F i g. 7b.

Ein aus NOR-Gattern 704, 705, 706, 707 und 708 bestehendes exklusives ODER-Gatter 703 wird mit dem Ausgangssignal der Verzögerungsschaltung 702 und der der Klemme 701 zugcführten abgewandelten Binärsignalfolge (a) gespeist. Am Ausgang 709 des exklusiven ODERs 703, der an eine Klemme Deines Flip-Flops 711 angeschlossen ist, wird das in Fig. 7b gezeigte Binärsignal (c)abgegriffen. An der zweiten Klemme 710 des exklusiven ODERs 703 entsteht das in Fig. 7b gezeigte Ausgangssignal (d% dessen Polarität entgegengesetzt der des Binärsignals (c) ist.An exclusive OR gate 703 consisting of NOR gates 704, 705, 706, 707 and 708 is supplied with the output signal of the delay circuit 702 and the modified binary signal sequence (a) supplied to the terminal 701. At the output 709 of the exclusive OR 703, which is connected to a terminal of your flip-flop 711, the binary signal (c) shown in FIG. 7b is tapped. The output signal shown in FIG. 7b (d% whose polarity is opposite to that of the binary signal (c)) is produced at the second terminal 710 of the exclusive OR 703.

Eine ein Flip-Flop 713 und zwei ODER-Gatter 714 und 715 enthaltende Schaltung, der das Ausgangssignal (d) des exklusiven ODERs 703 zugeführt wird, erzeugt die in F i g. 7b gezeigten und mit der Binärsignaifolge (c) synchronen Taktimpulse (f). Einer Eingangsklemme 712 wird eine Impulsfolge (e) zugeführt, deren Frequenz doppelt so hoch ist wie die der Taktimpulse (f). Die Taktimpulsc (f) werden der Klemme C des Flip-Flops 711 zugeführt, dessen Ausgangsklemme 716 die in F i g. 7b gezeigte Signalfolge (g) führt. Diese ist gleich der Binärsignaifolge (a) der F i g. 3 (b), d. h., die in Fig.7a gezeigte Schaltung wandelt die modifizierte Binärsignaifolge (a) in die ursprüngliche Binärsignalfolgc (g)um. Statt bei dem Ausführungsbeispiel der F i g. 3a ist die in F i g. 7a gezeigte Schaltung auch bei anderen Kodcwandlern zur Umwandlung der abgewandelten Binärsignaifolge in die ursprüngliche Binärsignalfolgc geeignet, beispielsweise bei den Schaltungen der Fig. 4a, 5a und 6a.A circuit comprising a flip-flop 713 and two OR gates 714 and 715, to which the output signal (d) of the exclusive OR 703 is supplied, generates the circuit shown in FIG. 7b and with the binary signal sequence (c) synchronous clock pulses (f). A pulse train (e) is fed to an input terminal 712, the frequency of which is twice as high as that of the clock pulses (f). The clock pulses c (f) are fed to the terminal C of the flip-flop 711, the output terminal 716 of which is the one shown in FIG. 7b shown signal sequence (g) leads. This is equal to the binary signal sequence (a) in FIG. 3 (b), ie the circuit shown in Fig. 7a converts the modified binary signal sequence (a) into the original binary signal sequence (g). Instead of the embodiment of FIG. 3a is the one in FIG. The circuit shown in FIG. 7a is also suitable in other code converters for converting the modified binary signal sequence into the original binary signal sequence, for example in the circuits of FIGS. 4a, 5a and 6a.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

700 631/700 631 /

Claims

Patent claims:

1. Code converter for transmission signals which are fed to a pulse number modulation message system are characterized by a device (203) for generating a pulse train when predetermined signals occur in a binary signal sequence to be converted, which is the binary signal sequence and clock pulses are supplied by a connected to the generating device Delay device (204), the delay time of which is equal to approximately half the pulse width, by an adder (205) for adding the output signals of the delay device and of the clock pulses, and by a frequency divider (206) connected to the adder, through which the Output frequency of the adder is divided so that the binary signal sequence in transmission signals with different codes.

2. Code converter according to claim!, Characterized by one connected to the generating device (203) and the delay device (204) Input terminal (202).

3. Code converter according to claim 1 or 2, characterized in that the generating device (203) generates the pulse sequence for the signal »1« in the binary signal sequence.

4. Code converter according to claim 3, characterized in that the generating device consists of an AND gate (301), the adder consisting of an OR / NOR gate (302) and the frequency divider consists of a flip-flop (303).

5. Code converter according to claim 1 or 2, characterized in that the generating device (203) generates the pulse sequence for the signal »0« in the binary signal sequence.

6. Code converter according to claim 5, characterized in that the generating device is a AND gate (301) and an inversion stage (401), the binary signal sequence via the inversion stage the AND gate and the clock pulses are supplied to the AND gate, and that the adder consists of an OR / NOR gate (302) and the frequency divider consists of a flip-flop (303).

7. Code converter according to claim 1, characterized in that the generating device has a first device (603) for detecting pulse signals in the event of signals "0" in the to be converted Binary signal sequence and a second device (604) for detecting pulses in the case of signals "1" in the comprises binary signal sequence to be converted, and that the adder (605) with the first device (603), the second device (604) and the delay device (606) is connected.