DE2558328C3

DE2558328C3 - Coding and decoding device for error-detecting monitoring devices, primarily for remote monitoring and remote control systems

Info

Publication number: DE2558328C3
Application number: DE19752558328
Authority: DE
Inventors: Heinz 6242 Kronberg Loreck
Original assignee: Leinfellner, Helmut, Maria-Enzersdorf (Österreich)
Priority date: 1975-01-22
Filing date: 1975-12-23
Publication date: 1978-02-09

Description

Die Erfindung betrifft eine Codier- und Decodiereinrichtung für fehlererkennende Datenübertragungsanlagen gemäß dem Oberbegriff des Patentanspruchs 1, vornehmlich für Femüberwachungs- und Fernwirkanlagen. Bekannte Verfahren zur Fehlererkennung arbeiten beispielsweise mit festen Paritäten der Datenworte, um eine Fehlererkennung zu ermöglichen. Bei diesem System wird eine große Sicherheit der Fehlererkennung S erreicht, die aber nicht für alle Fälle als ausreichend zu betrachten ist da durch Verfälschungen zweier Bit eines Datenwortes die richtige Parität wiederhergestellt ist, obwohl das Datenwort verfälscht wurde. Vornehmlich bei Funkübertragungsanlagen ist eine derartige Störung nicht auszuschließen.The invention relates to a coding and decoding device for error-detecting data transmission systems according to the preamble of claim 1, primarily for remote monitoring and telecontrol systems. Known methods for error detection work, for example, with fixed parities of the data words to enable error detection. In this system, there is a high level of security in error detection S is reached, but this is not to be regarded as sufficient for all cases because of corruption of two bits of one Correct parity is restored even though the data word has been corrupted. Mainly Such interference cannot be ruled out in radio transmission systems.

Andere bekannte Verfahren übertragen jedes Datenwort zweimal aufeinanderfolgend und speichern das erste Wort parallel ab und vergleichen es mit dem darauffolgenden Wort Differenzen werden als Fehler ausgewertetOther known methods transmit each data word twice in succession and store it first word in parallel and compare it with the following word differences are considered errors evaluated

Bekannte Schaltungen haben den Nachteil, daß periodische Störungen beide Worte gleichsinnig verfälschen können, so daß keine Fehlererkennung möglich ist. Ferner erweist sich die bei diesen Schaltungen angewandte Parallelschaltungstechnik als nicht optimal, bezüglich Integration in MOS-Technik.Known circuits have the disadvantage that periodic disturbances falsify both words in the same direction so that no error detection is possible. Furthermore, it turns out to be in these circuits Applied parallel connection technology as not optimal, with regard to integration in MOS technology.

Ferner sind in der drahtgebundenen Datenübertragungstechnik Methoden bekannt, die Daten auf zwei Leitungen parallel zu übertragen, wobei eine Übertragungsleitung die Datenworte, die andere deren Inversion überträgt. Als Fehlerkriterium wird eine auftretende Koezidenz der beiden Übertragungswege verwendet. Diese Methode ist an zwei parallele Übertragungsstrecken gebunden und daher in vielen Fällen nicht anwendbar.Furthermore, methods are known in wired data transmission technology, the data on two Lines to transmit in parallel, one transmission line the data words, the other their inversion transmits. A coincidence of the two transmission paths is used as an error criterion. This method is tied to two parallel transmission links and therefore not in many cases applicable.

Aufgabe der Erfindung ist ein Übertragungssystem für Informationen mittels Impulsleitungen, die eine sichere Fehlererkennung ermöglicht und darüber hinaus schaltungstechnisch optimal, im Hinblick auf die Möglichkeiten einer Integration, in dynamischer MOS-Technik geeignet ist. Die Einrichtung ist gemäß der Erfindung dadurch gekennzeichnet, daß sowohl im Sender als auch im Empfänger als Einrichtung zur Zwischenspeicherung zwei im Takt synchronisierte Schieberegister vorhanden sind, von denen das in der Sende-Einrichtung vorhandene einen zusätzlichen Serien-Eingang aufweist, an den zur Bildung eines an sich bekannten antivalenten zweiten Impulszuges der an die Übertragungsstrecke geführte Serienausgang über eine Inverterstufe zurückgeführt ist und wobei im Empfänger der von der Übertragungsstrecke kommende Eingang einerseits an einen Serieneingang des im Empfänger vorhandenen Schieberegisters und andererseits unter Umgehung desselben an die mit ihrem zweiten Eingang an den Serienausgang des Schieberegisters angeschlossene und als Exclusive-Oder-Schaltung ausgebildete Vergleichseinrichtung angeschlossen ist, die auftretende Übertragungsfehler erkennt und als Fehlersignal in einem dafür vorgesehenen Fehlersignalspeicher abspeichert, welcher die Auswertung der übertragenden Daten im Übernahmeregister im Falle einer Übertragungsstörung verhindert.The object of the invention is a transmission system for information by means of impulse lines, which has a allows safe error detection and also optimally in terms of circuitry, with regard to the Possibilities of integration in dynamic MOS technology is suitable. The establishment is according to the Invention characterized in that both in the transmitter and in the receiver as a device for There are two shift registers that are synchronized with the clock, one of which is in the Sending device has an additional series input available to the formation of a per se known complementary second pulse train of the series output led to the transmission link via a Inverter stage is fed back and where in the receiver the coming from the transmission path Input on the one hand to a series input of the shift register in the receiver and on the other hand bypassing the same to the second input to the series output of the shift register connected comparison device designed as an exclusive-OR circuit is connected, recognizes the occurring transmission errors and stores them as an error signal in an error signal memory provided for this purpose which stores the evaluation of the transferred data in the transfer register in the event a transmission disturbance prevented.

Dieses Verfahren bietet eine größtmögliche Sicherheit gegen falsch erkannte Datenworte.This method offers the greatest possible security against incorrectly recognized data words.

Diese serielle Schaltungstechnik bietet darüber hinaus den Vorteil eines sehr geringen Schaltungsaufwandes und ist optimal zur Integration in dynamischer MOS-Technik geeignet. Eine Schaltungsvereinfachung kann dadurch erreicht werden, daß man eine Pulsmodulationsart verwendet, die die Information über die Datenschritte, dem Datenakt, beinhaltet. Beispielsweise eine Impulsbreitenmodulation, da hierbei der Aufwand zur Taktregeneration sehr klein gehalten werden kann.This serial circuit technology also offers the advantage of very little circuit complexity and is ideally suited for integration in dynamic MOS technology. A circuit simplification can be achieved by using a type of pulse modulation that provides information about the Includes data steps, the data act. For example, a pulse width modulation, since this involves the effort can be kept very small for clock regeneration.

Die Datenfolgefrequenz bleibt hierbei konstant, da jede Änderung der Wortlänge im inversen Wort als Segensinnige Änderung auftritt Eine weitere Vereinfachung des Schaltungsaufwandes ergibt sich bei Verwendung der Pulsbreitenmodulation durch die Möglichkeit vor jedes Datenwort ein Synchronisierbit zu setzen, um die Auswertung nach Störungen sofort mit dem folgenden Wort zu synchronisieren. Eine bessere Ausnützung der Übertragungskapazität kann erreicht werden, wenn man im Falle einer Pulsbreitenmodula- ι ο tion die Puhpassen ebenfalls längenmoduliert Man erreicht dann die dreifache Übertragungskapazität für jeden Datenblock bestehend aus (W Puls + WPuIs) + (W Pause), ohne dadurch die Fehlererkennung zu beeinflussen. Es sei beispielsweise W Puls ein 4-bit-Wort, dann ergibt sich eine Übertragungskapazität W Puls (4 bit) + WPause(8bit) = 12 bitThe data repetition frequency remains constant, since every change in the word length in the inverse word occurs as a beneficial change. A further simplification of the circuit complexity results when using pulse width modulation by the possibility of setting a synchronization bit in front of each data word so that the evaluation after disturbances immediately with the following word to synchronize. Better utilization of the transmission capacity can be achieved if, in the case of pulse width modulation ι ο tion, the puh fit is also length modulated.Three times the transmission capacity for each data block consisting of (W pulse + WPuIs) + (W pause) is achieved without error detection to influence. Let W pulse be a 4-bit word, for example, then the result is a transmission capacity W pulse (4 bits) + WPause (8 bits) = 12 bits

Die Erfindung wird nun an Hand eines Ausführungsbeispiels mit folgenden Figuren erklärt:The invention will now be based on an exemplary embodiment explained with the following figures:

F i g. 1 Impulsdiagramm eines taktsynchroncodierten Sendesignals,F i g. 1 Pulse diagram of an isochronously coded transmission signal,

Fig.2 Blockschaltbild eines Ausführungsbeispiels einer Sendecodiereinheit für taktsynchrone Daten,FIG. 2 is a block diagram of an exemplary embodiment of a transmission coding unit for clock-synchronous data,

Fig.3 Blockschaltbild eines Ausführungsbeispiels einer Empfangsdecordiereinheit für taktsynchrone Daten,3 is a block diagram of an exemplary embodiment of a receiving decoding unit for clock-synchronous Data,

F i g. 4 Impulsdiagr,! mm eines pulsphasenmodulierten Sendesignals,F i g. 4 pulse diagrams! mm of a pulse phase modulated transmission signal,

Fig.5 Blockschaltbild einer Sendecodiereinheit für pulsphasenmodulierte Signale,Fig.5 block diagram of a transmission coding unit for pulse phase modulated signals,

Fig.6 Blockschaltbild einer Empfangsdecodiereinheit für pulsphasenmodulierte Signale,Fig. 6 is a block diagram of a receiving decoding unit for pulse phase modulated signals,

F i g. 7 Blockschaltbild eines Ausführungsbeispiels einer Sendecodiereinheit für impulsdauermodulierte Sendesignale,F i g. 7 Block diagram of an embodiment of a transmission coding unit for pulse duration modulated Transmission signals,

Fig.8 Impulsdiagramm zur Decodierung eines impulsdauermodulierten Sendesignals mit Synchronisierbit, Fig. 8 pulse diagram for decoding a pulse duration modulated transmission signal with synchronization bit,

F i g. 9 Ausführungsbeispiel einer Empfangsdecodierschaltung für impulsdauermodulierte Signale mit Synchronisierbit nach F i g. 8.F i g. 9 embodiment of a receiving decoding circuit for pulse duration modulated signals with synchronization bit according to FIG. 8th.

In Fig. 1 ist das Impulsdiagramm eines Datenwortes am Beispiel von 6-bit-Worten (A bis F) dargestellt. Die Aufeinanderfolge des Wortes W und des invertierten Wortes Wist ersichtlich. F i g. 2 zeigt eine Codiereinheit zur Umwandlung von Paralleldatenworten Wp in erfindungsgemäß codierte taktsynchrone Datenworte in der WortfolgeIn Fig. 1 the pulse diagram of a data word is shown using the example of 6-bit words (A to F) . The sequence of the word W and the inverted word W can be seen. F i g. 2 shows a coding unit for converting parallel data words Wp into clock-synchronous data words coded according to the invention in the word sequence

n- n- _n+1- n+1...n- n- _{n + 1} - n + 1 ...

Die Codiereinheit besteht aus einem Taktgenerator G, einer Steuerschaltung (Teiler T_n, Flip-Flop F und Differentierschaltung D) und einem Schieberegister SR mit einer über dem Inverter /invertierten Rückführung.The coding unit consists of a clock generator G, a control circuit (divider T _n , flip-flop F and differentiating circuit D) and a shift register SR with a feedback that is inverted via the inverter.

Nach 2n (n = Anzahl der Bit/Worte) Taktsehritten wird der Ausgang des Flip-Flops F= 1. Dieser 0—1-Übergang wird durch die Differentierschaltung D differentiert und dem Parallelübernahmesteuereingang des Schieberegisters SR zugeführt. Das Schieberegister SR übernimmt das anstehende Datenwort Wp und gibt es in der Folge taktsynchron als Serienwort ws an die Übertragungsstrecke US ab. Gleichzeitig wird der serielle Eingang mit dem invertierten Serienwort beaufschlagt, so daß nach η Taktschritten das Register am seriellen Ausgang während _der folgenden η Taktschritte das invertierte Wort Ws abgibt. Nach 2n Taktschritten erfolgt neuerlich ein 0—1-Übergang am Ausgang des Flip-Flops F, der eine neuerliche Übernahme des Parallelwortes WPerwirktAfter 2n (n = number of bits / words) clock steps, the output of the flip-flop becomes F = 1. This 0-1 transition is differentiated by the differentiating circuit D and fed to the parallel transfer control input of the shift register SR. The shift register SR accepts the pending data word Wp and then outputs it to the transmission link US in a clock-synchronized manner as a series word ws. At the same time the serial input receives the inverted serial word so that after η clock steps the register at the serial output outputs the inverted word Ws during the following η clock steps. After 2n clock steps, there is another 0-1 transition at the output of the flip-flop F, which causes a new takeover of the parallel word WP

F i g. 3 zeigt ein Ausführungsbeispiel einer Empfangsdecodiereinheit für taktsynchrone Daten nach F i g. 1.F i g. 3 shows an exemplary embodiment of a reception decoding unit for isochronous data according to FIG. 1.

Die von der Übertragungsstrecke US kommenden seriellen Daten werden einerseits einer Taktregenerationsschaltung TR zugeleitet (beispielsweise eine als bekannt vorauszusetzende PLI-Schaltung), andererseits mit dem seriellen Eingang D des Schieberegisters SR verbunden. Die Anzahl der Stufen des Schieberegisters ist gleich n. Der serielle Eingang D und der serielle Ausgang S des Schieberegisters SR sind mit jeweils einem Eingang eines invertierenden Exklusiv-oder-Gatters EO verbunden. Mittels dieses Gatters EO wird die Antivalenz des Worte W₅ :aid Ws überwacht Der Ausgang des Gatters EO wird über das Und-Gatter G 1 mit dem dynamischen Eingang 1 des Flip-Flops F2 verbunden. Der zweite Eingang des Gatters G 1 ist mit dem Ausgang (feines Flip-Flops Fl verbunden. Parallel zur Übernahme der Daten in das Schieberegister SR ist ein Teiler Th vorgesehen, dessen Ausgang ein Flip-Flop Fl steuert. Der Ausgang (^dieses Flip-Flops Fl wird 1 nach η Taktschritten, also zu dem Zeitpunkt, wo am Ausgang S und am Eingang D des Schieberegisters SR die korrespondierenden Worte w und W beginnen. Während der Taktzeit η bis zu 2n ist der Ausgang Q des Flip-Flops Fl = 1, folgedessen ist der Signalfluß vom Ausgang des die Antivalenz von wund Wüberwachenden Gatters EO über das Gatter G 1 zum Eingang I des Flip-Flops F2 freigegeben. Tritt nun beispielsweise infolge eines Übertragungsfehlers eine Äquivalenz zweier korrespondierender bits der Worte wund ivauf, so wird das Ausgangssignal des Gatters EO = 1; das Flip-Flop F2 wird gesetzt. Das »Fehlersignal« /"wird 1, H) sperrt über das Gatter G 2 die Übernahme der Daten in das Übernahmeregister ÜR. Tritt kein Fehler^ auf, so bleibt /" = 1; zur Taktzeit 2n wird der Ausgang Q des Flip-Flops Fl = 1. Dieser 0—1-Übergang wird durch die Differentierschaltung D differentiert. Das so gewonnene Signal wird über das Gatter G 2 dem Übernahmesteuereingang Ü des Übernahmeregisters ÜR zugeführt, welches das in diesem Zeitpunkt an den Ausgängen 1 bis 6 des Schieberegisters SR anstehende Wort Wp übernimmt und als Parallelwort an den Ausgängen A bis F bis zur Übernahme des folgenden Wortes gespeichert hält. Wird die Übernahme durch ein Fehlersignal f verhindert, bleibt das letzte ungestört übertragene Wort im Übernahmeregister ÜR gespeichert. Zur Synchronisierung des Teils Tn und des Flip-Flops Fl ist die fallweise Übertragung eines Synchronisierwortes (beispielsweise das triviale O-Wort) erforderlich. Dieses Wort erscheint alsThe serial data coming from the transmission link US are, on the one hand, fed to a clock regeneration circuit TR (for example a PLI circuit which is assumed to be known) and, on the other hand, connected to the serial input D of the shift register SR . The number of stages of the shift register is equal to n. The serial input D and the serial output S of the shift register SR are each connected to an input of an inverting exclusive-or-gate EO . The antivalence of the word W ₅ : aid Ws is monitored by means of this gate EO. The output of the gate EO is connected to the dynamic input 1 of the flip-flop F2 via the AND gate G 1. The second input of the gate G 1 is connected to the output (fine flip-flop Fl. Parallel to the transfer of the data to the shift register SR , a divider Th is provided, the output of which controls a flip-flop Fl. The output (^ of this flip- Flops Fl becomes 1 after η clock steps, i.e. at the point in time when the corresponding words w and W begin at the output S and at the input D of the shift register SR . During the clock time η up to 2n , the output Q of the flip-flop Fl = 1 As a result, the signal flow from the output of the gate EO monitoring the antivalence of wound W via gate G 1 to input I of flip-flop F2 is enabled Output signal of the gate EO = 1; the flip-flop F2 is set. The »error signal« / "becomes 1, H) blocks the transfer of the data to the transfer register ÜR via gate G 2. If no error ^ occurs, / " = 1; at clock time 2n the output Q of the flip-flop Fl = 1. This 0-1 transition is differentiated by the differentiating circuit D. The signal obtained in this way is fed to the takeover control input Ü of the takeover register ÜR via the gate G 2 , which takes over the word Wp pending at the outputs 1 to 6 of the shift register SR and as a parallel word at the outputs A to F until the takeover of the following Word keeps saved. If the takeover is prevented by an error signal f , the last word transmitted undisturbed remains stored in the takeover register ÜR. In order to synchronize the part Tn and the flip-flop Fl, the transmission of a synchronization word (for example the trivial O-word) is necessary on a case-by-case basis. This word appears as

w=0 + W= 2" Serienwortkombinationw = 0 + W = 2 " Series word combination

und wird durch eine Synchronisierdecodierung SD erkannt. Aus dem 0—1-Übergang zwischen w und ~w wird in der Synchronisierdecodierung ein Synchronisierimpuls abgeleitet, der den Reset-Eingängen R des Teilers Tn und des Flip-Flops Fl zugeführt wird.and is recognized by a synchronization decoding SD . From the 0-1 transition between w and ~ w , a synchronization pulse is derived in the synchronization decoding, which is fed to the reset inputs R of the divider Tn and the flip-flop Fl.

Um die empfängerseitige Taktsynchronisation zu vereinfachen, kann vorteilhafterweise eine Impulsmodulationsart verwendet werden, die die Information über den Datentakt in allen, selbst den trivialen Datenworten 0 und 2n beinhaltet. Eine derartige Modulationsform ist beispielsweise die Pulsphasenmodulation mit den zwei Modulationsstufen y\ = 0° und vo = 180° (Fig.4). Um taktsynchrone Daten nach Fig. 1 in ein pulsphasenmoduliertes Signal zu wandeln wird zwischen einer Codierschaltung nach F i g. 2 und derIn order to simplify the clock synchronization at the receiver end, a type of pulse modulation can advantageously be used which contains the information about the data clock in all, even the trivial data words 0 and 2n . Such a form of modulation is, for example, pulse phase modulation with the two modulation stages y \ = 0 ° and vo = 180 ° (FIG. 4). In order to convert clock-synchronous data according to FIG. 1 into a pulse-phase-modulated signal, a coding circuit according to FIG. 2 and the

Übertragungsstrecke US ein invertierendes Exklusiv-Oder-Gatter geschaltet (Fig.5). Die Eingänge des Gatters EO sind mit dem seriellen Wort ws und dem Takt t verbunden, der Ausgang gibt ein pulsphasenmoduliertes Signal nach F i g. 4 ab.Transmission link US an inverting exclusive-OR gate switched (Fig. 5). The inputs of the gate EO are connected to the serial word ws and the clock t , the output gives a pulse-phase-modulated signal according to FIG. 4 from.

Um ein pulsphasenmoduliertes Signal mit einer Decodierschaltung DG nach Fig.3 verarbeiten zu können, muß das pulsphasenmodulierte Signal wieder in ein taktsynchrones Signal nach F i g. 1 gewandelt werden, was nach F i g. 6 durch Zwischenschalten eines D-Flip-Flops F zwischen Übertragungsstrecke und Decodierschaltung DC erfolgt. F i g. 7 zeigt ein Ausführungsbeispiel einer Codierschaltung für ein impulsdauermoduliertes Signal.In order to be able to process a pulse-phase-modulated signal with a decoder circuit DG according to FIG. 3, the pulse-phase-modulated signal must again be converted into a clock-synchronous signal according to FIG. 1 are converted, which according to FIG. 6 is carried out by interposing a D flip-flop F between the transmission path and the decoder circuit DC . F i g. 7 shows an exemplary embodiment of a coding circuit for a pulse-duration-modulated signal.

LJm ein impulsdauermoduliertes Signal zu erhalten, wird in einer Codierschaltung nach F i g. 2 der Taktgenerator G durch einen spannungsgesteuerten Oszillator VCO ersetzt. Das Ausgangssignal dieses Oszillators ist das impulsdauermodulierte Datensignal.LJm to obtain a pulse duration modulated signal is in a coding circuit according to FIG. 2 the clock generator G is replaced by a voltage-controlled oscillator VCO . The output signal of this oscillator is the pulse duration modulated data signal.

Das Impulsdiagramm eines solchen Signals mit einem Synchronisierbit vor jedem Datenwort ist als Signal »s« in F i g. 8 ersichtlich. Die empfängerseitige Übernahme der Daten und deren Verarbeitung bis zum Parallelwort W/Pwird nun an Hand der F i g. 8 und 9 erklärt. Das von der Übertragungsstrecke LIS kommende Signal s wird dem nicht invertierenden Eingang der Integratorschaltung J zugeführt. Wesentlich ist, daß die Integrationszeitkonstante für negative Flanken wesentlich kleiner ist als die für positive Flanken. Daraus ergibt sich am Ausgang des Integrators / ein sägezahnförmiges Signal λ wie es in F i g. 7 dargestellt ist. Der Spitzenwert des Sägezahns /ist proportional der Pulsdauer des Signals s. Das Ausgangssignal ; des Integrators / wird zwei Komperatorschahungen Cl und C2 zugeführt. Die Vergieichsschwelle des Komperators Cl wird durch den Spannungsteiler RX, Rl gebildet und ist so bemessen, daß die Schwelle höher liegt als der Spitzenwert des Signals / für eine Pulsdauer entsprechend einer logischen 1. Diese Schwelle wird von dem Signal / nur infolge der überlangen Synchronisierbits ,!■synn überschritten. Der Ausgang des Komperators C1 gibt also ein »sy« ab, das jeweils nur am Ende eines Synchrotiisierbits den Wert 1 annimmt. Die Vergleichsschwelle des Komperators Cl wird durch den Spannungsteiler R 3, RA gebildet und ist so bemessen, daß diese Schwelle vom Spitzenwert des Signals / überschritten wird, wenn die Pulsdauer des Signals s einem logischen 1 oder dem Synchronisierbit syn entspricht. Der Komperator CT. gibt also das Serienwort W/5 wieder. Die negativen Flanken des Signals s werden mittels einer Differentierschaltung D differentiert und in kurze positive Taktimpulse (gewandelt.The pulse diagram of such a signal with a synchronization bit in front of each data word is shown as signal "s" in FIG. 8 can be seen. The acceptance of the data by the receiver and their processing up to the parallel word W / P is now illustrated in FIG. 8 and 9 explained. The signal s coming from the transmission link LIS is fed to the non-inverting input of the integrator circuit J. It is essential that the integration time constant for negative edges is significantly smaller than that for positive edges. This results in a sawtooth-shaped signal λ at the output of the integrator / as shown in FIG. 7 is shown. The peak value of the sawtooth / is proportional to the pulse duration of the signal s. of the integrator / is fed to two comparator circuits C1 and C2. The comparison threshold of the comparator Cl is formed by the voltage divider RX, Rl and is dimensioned so that the threshold is higher than the peak value of the signal / for a pulse duration corresponding to a logical 1. This threshold is determined by the signal / only as a result of the overlong synchronization bits , ! ■ synn exceeded. The output of the comparator C1 thus emits a “sy” which only takes the value 1 at the end of a synchrotation bit. The comparison threshold of the comparator Cl is formed by the voltage divider R 3, RA and is dimensioned so that this threshold is exceeded by the peak value of the signal / when the pulse duration of the signal s corresponds to a logic 1 or the synchronization bit syn. The comparator CT. thus reproduces the series word W / 5. The negative edges of the signal s are differentiated by means of a differentiation circuit D and converted into short positive clock pulses (.

Diese Impulse geben den Datentakt wieder. Die so gewonnenen Schaltsignale werden nun folgendermaßen weiterverarbeitet:These pulses reflect the data rate. The switching signals obtained in this way are now as follows further processed:

Der Dateneingang D eines Schieberegisters SR ist mit dem Ausgang des Koperators C2 verbunden. Am Eingang D liegt das serielle Datenwort WlS an. Der Takteingang T des Schieberegisters SR ist mit dem Datentakt f verbunden. Die Stufenzahl des Schieberegisters entspricht der Wortlänge, d. h., für jedes Bit, inklusive des Synchronisierbits des Datenwortes, ist eine Schieberegisterstufe vorgesehen. Durchläuft nun das serielle Wort ws das Schieberegister SR, so ist der Ausgang des Registers gegenüber dem Eingang um genau eine Wortlänge verschoben. Das bedeutet, daß bei der erfindungsgemäßen Codierung der ankommenden Datenworte Eingang und Ausgang der Schieberegister nach Durchlauf des nicht invertierten Wortes W antivalent sind. Sofern keine Übertragungsstörungen eine Verfälschung verursacht hatten. Diese Antivalenz wird mittels des Exklusiv-Oder-Gatters EO, Inverters /1, Flip-Flop D und des Teilers Tüberwacht. Der Teiler 7"sei beispielsweise ein Binärzähler mit der Kapazität 2* (entsprechend der 2x8 bit). Zu Beginn des nicht invertierten Wortes W wird dieser Fehler mittels »sy« auf Null gesetzt und zählt bei jedem Taktpuls rum einen Schritt weiter, so daß die höchste Teilerstufe 2* nach Durchlauf des Wortes Wund zu Beginn des Wortes W logisch 1 wird. Dieses Signal wird durch den Inverter 12 invertiert und bildet ein Freigabesignal für das Flip-Flop F, so daß dieses erst während der zweiten Hälfte dei Übertragung (Datenwort W) bereit wird, einen Fehlei entsprechend einer Äquivalenz von W und W zt speichern.The data input D of a shift register SR is connected to the output of the coperator C2 . The serial data word WIS is present at input D. The clock input T of the shift register SR is connected to the data clock f. The number of stages in the shift register corresponds to the word length, ie a shift register stage is provided for each bit, including the synchronization bit of the data word. If the serial word ws now runs through the shift register SR, the output of the register is shifted by exactly one word length with respect to the input. This means that when the incoming data words are encoded according to the invention, the input and output of the shift register are complementary after the non-inverted word W has passed. Provided that no transmission disruptions caused a falsification. This non-equivalence is monitored by means of the exclusive-or gate EO, inverter / 1, flip-flop D and the divider T. The divider 7 "is, for example, a binary counter with the capacity 2 * (corresponding to the 2x8 bit). At the beginning of the non-inverted word W , this error is set to zero using" sy "and counts one step further with each clock pulse, so that the highest divider level 2 * after the word wound has passed through at the beginning of the word W becomes logical 1. This signal is inverted by the inverter 12 and forms an enable signal for the flip-flop F, so that this only occurs during the second half of the transmission (data word W ) becomes ready to save a mistake corresponding to an equivalence of W and W zt.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

25 58 323 claims:

1. Coding and decoding device for error-detecting data transmission systems for information by means of pulse trains of a predetermined length in which a device for temporarily storing the same and for a repeated transmission is present in the transmission device of the transmission system of the input for the pulse train to be transmitted and in the receiving device there is a buffer device for the first received pulse train and a comparison device for each buffered and the respectively associated, respectively received pulse of the repeated pulse train is available, the task of the transmitted information is controlled depending on the comparison result, characterized in that both in the transmitter and in the receiver as a device for intermediate storage in the two synchronized clock shift register (SR) are provided, of which the water present in the transmitting device (SR) has an additional serial input (D) to which the formation of a known complementary second pulse train, the series output (SJ ) routed to the transmission link is fed back via an inverter stage (I) and in the receiver the input coming from the transmission link on the one hand to a series input (D) of the shift register (SR) present in the receiver and on the other hand below Bypassing the same is connected with its second input to the series output (S) of the shift register and designed as an exclusive-OR circuit (EO) , which detects transmission errors and stores them as an error signal in a dedicated error signal memory (FZ), which prevents the evaluation of the transmitted data in the transfer register (ÜR) in the event of a transmission fault.

2. Encoding and decoding device for error-detecting data transmission systems according to claim 1, characterized in that the type of modulation for the serial data is pulse width modulation is provided.

3. Coding and decoding device for error-detecting data transmission systems according to claim 1 and 2, characterized in that the type of modulation for the serial data is pulse width modulation is provided and each data word is preceded by an excessively long pulse on the receiver side is evaluated as a synchronization pulse by its own threshold value circuit.

4. Coding and decoding device for error-detecting data transmission systems according to claim 1 and 3, characterized in that in addition to modulating the pulse widths a separate modulation of the pulse pause widths is provided