DE2527911A1

DE2527911A1 - CIRCUIT ARRANGEMENT FOR PERFORMING LOGICAL OPERATIONS

Info

Publication number: DE2527911A1
Application number: DE19752527911
Authority: DE
Inventors: William Francis Beausoleil; Richard Hiller; Gerald Howard Ottaway; Vaughn Donald Winkler
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-06-24
Filing date: 1975-06-23
Publication date: 1976-01-08
Also published as: FR2276738B1; IT1038696B; FR2276738A1; GB1476880A

Description

Böblingen, den 18. Juni 1975 jo/bsBöblingen, June 18, 1975 jo / bs

Anmelderin: International Business MachinesApplicant: International Business Machines

Corporation, Armonk, N.Y. 10504Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anraelderin: PO 974 006/974 009Official file number: New registration File number of the Anraelderin: PO 974 006/974 009

Circuit arrangement for performing logical operations

Die Erfindung betrifft eine Schaltungsanordnung zur Durchführung logischer Operationen nach dem Oberbegriff des Anpsruchs 1.The invention relates to a circuit arrangement for performing logical operations according to the preamble of claim 1.

Bei Muster- oder Zeichenerkennungseinrichtungen wird oftmals angenommen, daß das zu erkennende Objekt einer endlichen Sammlung von Mustern angehört und daß das Objekt von Erkennungseinrichtungen auf der Basis bearbeitet wird, daß zu keiner Zeit das betrachtete Feld mehr als ein Muster oder Zeichen enthält. Diese Voraussetzung hat sich bei der Erkennung von Textinformation, wie beispielsweise von gedruckten alphanumerischen Daten bewährt. Je regelmäßiger das Muster ist, d.h. je mehr stilisiert oder regelmäßig das Muster ist, um so erfolgreicher arbeitet die j Erkennungseinrichtung bei der korrekten Identifizierung des Musters .In the case of pattern or character recognition devices, it is often assumed that the object to be recognized belongs to a finite collection of patterns and that the object belongs to recognition devices is processed on the basis that at no time the field under consideration contains more than one pattern or character. These A prerequisite has proven itself in the recognition of text information, such as, for example, printed alphanumeric data. The more regular the pattern, i.e. the more stylized or regular the pattern, the more successful the j Recognition device for the correct identification of the pattern.

Die Entwicklung von Zeichenerkennungseinrichtungen verlief bisher in Richtung auf eine ideale Vorrichtung, die ein Zeichen mit relativ großen Abweichungen von der stilisierten Form erkennen konnte. Eine solche Vorrichtung wäre in der Lage freizügige Handdrucke und möglicherweise sogar Handgeschriebenes zu erkennen. Ein wesentlicher Schritt auf diese ideale Maschine ist der Einbau einer Merkmalextraktion in den Erkennungsprozeß. Bei der Merkmalextraktion wird das zu prüfende Zeichen einer großen Anzahl vonThe development of character recognition devices has heretofore been towards an ideal device which can read a character with relative could recognize large deviations from the stylized form. Such a device would be capable of revealing hand prints and possibly even recognize handwriting. An essential step towards this ideal machine is the installation of a Feature extraction in the recognition process. During the feature extraction, the character to be checked becomes a large number of

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Merkmalmessungen unterzogen, um die Eigenschaften des Zeichens herauszufinden, und wenn eine genügende Anzahl von Eigenschaften vorliegt, die einem speziellen Zeichenwert zugehören, dann kann eine vorläufige Bestimmung vorgenommen werden, die angibt, daß das zu prüfende Zeichen als ein bestimmtes Zeichen erkannt wurde. So haben beispielsweise die "drei" und die "fünf" eine obere linke Spitze. Diese Eigenschaft ist invariant über eine große Anzahl von Zeichensätzen. Daher würde die Erkennung eines solchen Merkmals das Zeichen nur als geeignet für die Identifikation als eine dieser Zahlen identifizieren. Weitere Merkmalmessungen können die Möglichkeiten einengen, bis eine endgültige Erkennung vorgenommen werden kann.Feature measurements are subjected to the characteristics of the sign to find out, and if there is a sufficient number of properties associated with a particular character value, then can a preliminary determination can be made indicating that the character to be checked has been recognized as a particular character. For example, the "three" and the "five" have a top left apex. This property is invariant over a large number of character sets. Hence, the recognition of such a feature would only make the character suitable for identification as one identify these numbers. Further feature measurements can narrow the possibilities until a final detection is made can be.

Dieser Prozeß ist jedoch infolge vieler Faktoren kompliziert, einschließlich der Tatsache_f daß Zeichen von Vorrichtungen produziert werden können, die verschiedene Typensätze verwenden. Der Prozeß wird weiter kompliziert durch die Tatsache, daß Zeichen, die von Einrichtungen produziert werden, die den gleichen Typensatz verwenden, wegen unterschiedlicher Abdruckstärke, des Alters des Farbbandes, der Abnutzung eines Druckelementes oder Schmutz auf dem Druckelement sich voneinander unterscheiden können. Außerdem gibt es einen großen Anteil von Störungen, die das Zeichen in der Form von Schmutz oder nicht zugehörigen Linien begleiten, wobei auch ein Handabdruck nicht nur eine große Zeichenvariation mit sich bringt, sondern auch Probleme, die sich aus dem Verschmieren von Tinte und Graphit ergeben, sowie von unterbrochenen Linien bei dem Schreiben mit einem Kugelschreiber. Daher ist der Entwurf eines vollständigen Satzes von Merkmalen, die eine korrekte Erkennung In einem hohen Prozentsatz von Fällen ermöglichen ein vordringliches Problem bei Zeichenerkennungseinrichtungen. Mit dem Sammeln von Erfahrungen mit einem Erkennungssystem, können die Merkmalmessungen geändert, es können neue hinzugefügt oder alte weggelassen werden, um den Prozentsatz korrekter Identifizierungen zu verbessern. Daher ist eine Verbesserung der Merkmalextraktion ein Bereich, in dem sich starke ingenieursmäßige Änderungsaktivitäten zeigen.This process is complicated due to many factors, including the fact that _f mark of devices produced are able to use different type sets. The process is further complicated by the fact that characters produced by equipment using the same type set may differ from one another due to different imprint thickness, the age of the ink ribbon, the wear and tear of a printing element, or dirt on the printing element. In addition, there is a great deal of disturbance accompanying the character in the form of dirt or unrelated lines, and a handprint also brings about not only great character variation but also problems resulting from smearing of ink and graphite , as well as broken lines when writing with a ballpoint pen. Therefore, the design of a complete set of features that enable correct recognition in a high percentage of cases is a pressing problem in character recognition devices. As you gain experience with a recognition system, feature measurements can be changed, new ones added, or old ones removed to improve the percentage of correct identifications. Therefore, improvement in feature extraction is an area where strong engineering change activity is exhibiting.

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Es ist daher die Aufgabe der Erfindung, eine Einrichtung anzugeben, in der Merkmalmessungen leicht modifiziert werden können und zwar sowohl während der Entwurfsphase als auch während des praktischen Betriebs der Erkennungseinrichtung.It is therefore the object of the invention to provide a device in which feature measurements can be easily modified, both during the design phase and during the practical Operation of the detection device.

Um ein Merkmalerkennungssystem in einer Vorrichtung mit der erforderlichen Austauschbarkeit zu schaffen, ist es selbstverständlich, daß herkömmliche handverdrahtete logische Schaltungen ungeeignet sind. Da handverdrahtete Logik in der Vergangenheit der übliche Weg war, gab es sehr starke Abweichungen von dem zuvor genannten Ideal der Zeichenerkennungsmaschine weil nachträgliche Änderungen meist unmöglich waren. Programmiertechniken zur Realisierung der Erkennungslogik wurden zwar auch entwickelt und konnten theoretisch bei den Merkmalmessungen freizügiger Zeichengruppen verwendet werden, ihr praktischer Einsatz war jedoch wegen der großen Zahl von Messungen, die durchgeführt werden müssen und der Geschwindigkeit der Erkennung unbefriedigend und das Verfahren zu aufwendig bei der Benutzung von Computerzeit. Während also Programmiertechniken die nötige Flexibilität gaben, waren sie jedoch zu teuer und auch zu langsam.To have a feature recognition system in a device with the required To provide interchangeability, it goes without saying that conventional hand-wired logic circuits are unsuitable are. Since handwired logic was the common way of doing things in the past, there have been very large deviations from the previous one called ideal of the character recognition machine because subsequent changes were mostly impossible. Programming techniques for implementation the recognition logic were also developed and theoretically could be used in the feature measurements of permissive groups of characters but their practical use was because of the large number of measurements that must be performed and the speed of recognition is unsatisfactory and the process too expensive when using computer time. So while Programming techniques gave the necessary flexibility, but they were too expensive and too slow.

Es ist daher eine weitere Aufgabe der Erfindung eine umfangreiche Erkennungseinrichtung anzugeben, die sowohl schnell, als auch flexibel ist.It is therefore a further object of the invention to provide a comprehensive detection device that is both fast, as well as being flexible.

Gelöst wird diese Aufgabe der Erfindung durch die in dem Hauptanspruch angegebenen Merkmale.This object of the invention is achieved by the one in the main claim specified features.

Vorteilhafte Weiterbildungen und Ausgestaltungen des Gegenstandes der Erfindung sind den Unteransprüchen zu entnehmen.Advantageous further developments and refinements of the subject matter of the invention can be found in the subclaims.

Mit der Erfindung wird also der Vorteil erzielt, daß eine sehr schnelle, änderungsflexible und sehr zuverlässige Erkennungseinrichtung angegeben werden kann.The invention thus achieves the advantage that a very fast, flexible and very reliable detection device can be specified.

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Die Kombination von Schieberegistern und Rückkopplungsregistern mit einer matrixförmigen Logikanordnung ist bei der Herstellung eines Gerätes wichtig, welches keine großen Kosten aufwirft, da die Anwendung der hochgradig integrierten Technik für diejsrreichung dieses Zieles von Bedeutung ist. Da sowohl Schieberegister als auch programmierbare logische Anordnungen ein extrem regelmäßiges Schaltungsformat aufweisen, läßt sich ein aus diesen Bauteilen aufgebautes hochgradig integriertes Chip leicht entwerfen und noch leichter mit weniger Ausschuß produzieren.The combination of shift registers and feedback registers with a matrix-shaped logic arrangement is important in the manufacture of a device which does not incur high costs because the application of the highly integrated technology for the achievement this goal is important. Since both shift registers and programmable logic arrangements are extremely regular Have circuit format, can be one of these components Easily design a built-up highly integrated chip and produce even more easily with less scrap.

In der hochgradig integrierten Technik sind tausende von Schaltungen auf einem extrem kleinen Bereich eines Silizium-Chips vorgesehen. Die Anzahl von Eingangs- und Ausgangsstiften ist daher durch räumliche Überlegungen begrenzt, und es muß die Anzahl von Stiften möglichst klein gehalten werden, über die Information in die Schaltungen auf dem Chip hineingeleitet oder aus ihnen entnommen werden kann. Ein Merkmal der vorliegenden Erfindung ist die Multiplexanordnung von 48 logischen Ausgängen auf 12 Ausjgangsstifte, wodurch die Entwicklung eines hochgradig integrierten Chips ermöglicht wird, welches wesentlich mehr Logikschaltungen auf dem Silizium enthält. Dieses Merkmal sorgt nicht nur für die Packung der Logik auf dem Chip, es bedeutet auch notwendigerweise, daß weniger Chips zur Implementierung des ganzen Systems gebraucht werden. Die Anzahl von Stiften für den Eingang wird durch die Verwendung eines Datenschieberegisters sehr klein gehalten. There are thousands of circuits in the highly integrated technology provided on an extremely small area of a silicon chip. The number of input and output pins is therefore limited by spatial considerations, and the number of pens must be kept as small as possible to hold the information in the circuits on the chip can be fed in or removed from them. A feature of the present invention is the multiplex arrangement of 48 logical outputs on 12 output pins, thereby enabling the development of a highly integrated chip which has many more logic circuits on the silicon contains. Not only does this feature pack the logic on the chip, it also necessarily means that fewer chips are needed to implement the whole system. The number of pins for the input will be kept very small by using a data shift register.

Da die äußere Größe der Logikanordnung primär bestimmt wird durch die Anzahl von Eingangsleitungen für jede logische Schaltung von Datenschieberegistern, ist es unmöglich, ein hochgradig integriertes Schaltungs-Chip mit sehr vielen logischen Schaltkreisen herzustellen, wenn die Anzahl der Eingänge sehr groß ist. Zur Lösung dieses Problemes wurde die Anzahl von Eingangsleitungen zu jeder logischen Schaltung dadurch reduziert, daß man nur einen Teil des Eingabedaten-Schieberegisters auf jedes Chip legt. Für das ganze System besteht ein Merkmal der Erfindung darin, entsprechendeSince the external size of the logic arrangement is primarily determined by the number of input lines for each logic circuit of Data shift registers, it is impossible to make a highly integrated circuit chip with a large number of logic circuits when the number of inputs is very large. To solve this problem, the number of input lines to each logic circuit by putting only part of the input data shift register on each chip. For the whole System is a feature of the invention is appropriate

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Chip-Ausgangsleitungen miteinander in einer verdrahteten ODER-Verknüpfung zu verbinden.Chip output lines wired ORed together connect to.

Die zur Implementierung des Systems notwendigen Chip-Teile werden zahlenmäßig weiter dadurch reduziert, daß man inaktive oder "blinde" Schieberegisterteile vorsieht, um die Untersuchung nur des oberen oder unteren Teiles eines Zeichens zu ermöglichen. Dieses Erfindungsmerkmal gestattet die Benutzung desselben Chip-Teiles bei der Herstellung entweder einer oberen oder unteren Ansicht des Zeichens, so daß die für die Erzeugung und Festhaltung von Teilen eines Zeichens benötigten Elemente zahlenmäßig minimal sind. Durch Reduzierung der Anzahl von Eingängen erhält man außerdem eine dichtere Logikanordnung.The chip parts required to implement the system will be further reduced in number by providing inactive or "blind" shift register parts in order to allow the examination of only the allow upper or lower part of a sign. This feature of the invention allows the same chip part to be used in making either a top or bottom view of the sign, allowing for the creation and retention of Parts of a sign required elements are minimal in number. By reducing the number of inputs one also gets a denser logic arrangement.

Ein weiteres Merkmal der vorliegenden Erfindung ist die Benutzung einer Schieberegister-Erneuerungsverbindung zur Umordnung der Dimensionen der logischen Anordnung, wodurch die Untersuchung beispielsweise der linken Seite oder der rechten Seite einer Anordnung möglich wird.Another feature of the present invention is the use of a shift register refresh connection to rearrange the Dimensions of the logical arrangement, which enables the investigation of, for example, the left side or the right side of an arrangement becomes possible.

Durch eine Rückkopplung von externen Quellen wird die Anordnungsgröße erweitert. Hit diesen Merkmal können mehrere Anordnungen physikalisch für die Übertragung von logischen Operationsergebnissen von einer Anordnung zur anderen verbunden werden.The size of the arrangement is expanded by feedback from external sources. Hit this feature can have multiple arrangements physically for the transmission of logical operation results connected from one arrangement to another.

Außerdem sind Pufferungen und Serienanordnungen der Ausgabe vorgesehen, um die Logikoperationsreihenfolge zu beschleunigen und Ausgabestifte einzusparen.In addition, buffering and serial arrangements of the output are provided, to speed up the logic operation sequence and save output pins.

Ein Merkmal der Erfindung ist auch ein Benutzungs-Erneuerungs-Verfahren, wodurch logische Operationen vor dem Datenschiebezyklus begonnen werden können, in denen das logische Operationsergebnis erzeugt wird.A feature of the invention is also a usage renewal method, whereby logical operations can be started prior to the data shift cycle in which the logical operation result is generated will.

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Der Erfindung liegt also der Gedanke zugrunde, in der Dateneingabe für einen Assoziativspeicher, d.h. für eine programmierbare logische Anordnung, Schieberegister zu verwenden. Rückkopplungsregister werden zum Speichern von Zwischenergebnissen der logischen Anordnung angeschlossen und ermöglichen so von der Anordnung eine Leistung der Logik auf mehreren Ebenen. Die Ausgabewerte der Anordnung werden multiplex verarbeitet, um die Sammelleitungsgröße möglichst klein zu halten, indem man die Rückkopplung vorsieht, um die Anzahl von Ausgangs stiften möglichst niedrig zu halten und die Benutzung des Siliziums in einer Implementierung des Systems in hochgradig integrierter Schaltbauweise möglichst groß zu halten. In einer speziellen Systemauslegung werden 960 digitale Eingänge in η programmierbare UND-Glieder eingespeist, im Beispiel 48 UND- ! Glieder, und die resultierende 48 Ausgaben werden in 12 Gruppen νοη je vier Ausgaben multiplex geleitet zu vier verschiedenen Phasen- j zeiten auf 12 Ausgangestifte. Durch die vorgesehenen vier Phasenzeiten pro Datenschiebezyklus werden vier logische Operationen pro Datenschiebezyklus sowie die Hultiplexleitung der Ausgabe an eine j Mindestzahl von Ausgabestiften ermöglicht. Dieses hochgradig inte- ; grierte Chip ist groß genug, um einen Q-Positionsteil der Eingänge; im Beispiel 60 aufzunehmen und somit braucht man für die Aufnahme aller 960 Eingänge 16 Chips. Die 12 Ausgänge je Chip werden durch Verdrahtung ODER-verknüpft und ergeben eine Anordnung von 960 χ 48» Die Anordnungsgröße beträgt tatsächlich 1024 χ 48, weil 64 Rückkopplungsverriegelungen, nämlich vier pro Chip, vorgesehen sind, und zwar 48 für die logischen Schaltungsausgaben und einer Anzahl r von zusätzlichen Verriegelungen, im Beispiel 16, um im Bedarfsfall verschiedene externe Informationen in die Anordnung eingeben zu können.The invention is therefore based on the idea of entering data for an associative memory, i.e. for a programmable logic arrangement to use shift registers. Feedback register are connected for storing intermediate results of the logical arrangement and thus enable one of the arrangement Multi-level logic performance. The array outputs are multiplexed to give the manifold size to keep as small as possible by providing the feedback to keep the number of output pins as low as possible and the Use of silicon in an implementation of the system in a highly integrated switch design to be kept as large as possible. In a special system design, 960 digital inputs are fed into η programmable AND elements, in the example 48 AND! Limbs, and the resulting 48 issues are divided into 12 groups νοη Four outputs each multiplexed at four different phase times to j 12 output pins. Through the four phase times provided four logical operations per data shift cycle as well as the hultiplex line of the output to a j Minimum number of output pens allows. This highly inte-; grated chip is big enough to hold a Q position part of the inputs; in the example 60 and thus you need 16 chips for the inclusion of all 960 inputs. The 12 outputs per chip are through Wiring OR-linked and result in an arrangement of 960 χ 48 » The array size is actually 1024 χ 48 because 64 feedback interlocks, namely four per chip, 48 for the logic circuit outputs and a number r of additional interlocks, in example 16, in order to enter various external information into the arrangement if necessary to be able to.

Diese Anordnung läßt sich noch verbessern, indem man die Größe auf 480 χ 48 (plus 64 RückkopplungsVerriegelungen) reduziert und die obere Hälfte und untere Hälfte der Anordnung von 960 χ 48 separat betrachtet. Durch alternierende aktive und Blindteile pro m Positionen in der Länge im Eingabe-Datenschieberegister und dieThis arrangement can be improved by reducing the size to 480 48 (plus 64 feedback interlocks) and the upper half and lower half of the arrangement of 960 χ 48 considered separately. With alternating active and dummy parts pro m positions in length in the input data shift register and the

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Verwendung eines Schieberegisters mit m Positionen außerhalb der Chips, die mit der Dateneingabe der unteren Hälfte der Chips verbunden sind, läßt sich dieselbe Teilenummer (Chip) sowohl für die Betrachtung der oberen als auch für die Betrachtung der unteren Hälfte verwenden. Durch die große Reduzierung der Eingänge für jede logische Schaltung läßt sich auch die Anordnungsdichte auf dem Chip wesentlich verbessern. Die oberen bzw. unteren Ergebnisse werden durch die externen Rückkopplungsverriegelungsschaltungen einander zugeleitet.Use of a shift register with m positions outside the chips connected to the data input of the lower half of the chips the same part number (chip) can be used for both the upper and lower parts Use half. Due to the large reduction in the number of inputs for each logic circuit, the arrangement density can also be increased improve the chip significantly. The top and bottom results are controlled by the external feedback lock circuits forwarded to each other.

Die Abmessungen der Anordnung werden weiterhin dadurch neu geordnet, daß man ein weiteres externes Schieberegister mit m Positionen an die Mitte des Eingabe-Datenschieberegisters anschließt und so die Untersuchung der linken oder rechten Seite einer Anordnung ermöglicht. Durch diese Einrichtung wird eine Anordnung von 480 χ 48 zu einer Anordnung von 960 χ 24.The dimensions of the arrangement are further rearranged by that a further external shift register with m positions is connected to the center of the input data shift register and thus enables the examination of the left or right side of an arrangement. This device creates an arrangement from 480 χ 48 to an arrangement of 960 χ 24.

Schließlich können mehrere Anordnungen 480 χ 48 (oder 960 χ 48) durch externe Verbindung mit zusätzlichen Rückkopplungsverriegelungsschaltungen aneinander zur Erweiterung der Anordnungsgröße in einer gewünschten Richtung angeschlossen werden. In der Zeichenerkennung heißt das, daß man z.B. ein Betrachtungsfeld von 1920 χ 96 hat.Finally, multiple arrangements 480 χ 48 (or 960 χ 48) by externally connecting with additional feedback locking circuits to each other to expand the array size can be connected in a desired direction. In character recognition this means that, for example, a field of view of 1920 χ 96 has.

Die Kombination von Schieberegistern und Rückkopplungsregistern mit einer Logikanordnung liefert eine Einrichtung, die mehrere Logikstufen durch verschiedene neuartige Verfahren erreichen kann. Im erfindungsgemäßen Verfahren werden beispielsweise logische Zyklen für jeden Datenschiebezyklus ausgeführt, so daß Eingaben aufgenommen, verschiedene logische Operationen ausgeführt und ein Endergebnis ausgegeben werden, bevor der nächste Datenschiebezyklus anläuft. Wo die Anzahl der zur Erzielung eines Endergebnisses notwendigen logischen Operationen größer ist als die Anzahl der in einem Datenschiebezyklus verfügbaren logischen Zyklen, können die logischen Operationen im nächsten Datenschiebezyklus fortgesetzt werden. In den Fällen, in denen das logische Ender-The combination of shift registers and feedback registers with a logic arrangement provides a device that supports several Logic levels can be achieved through various novel processes. In the method according to the invention, for example, logical Cycles are executed for each data shift cycle so that inputs are received, various logical operations are performed and a final result can be output before the next data shift cycle starts. Where the number of times to get a bottom line necessary logical operations is greater than the number of logical cycles available in a data shift cycle, the logical operations can be continued in the next data shift cycle. In those cases where the logical end

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gebnis vor dem nächsten Datenschiebezyklus vorliegen soll und die Anzahl der zur Erzielung dieses Ergebnisses notwendigen logischen Operationen die Anzahl der in einein Datenschiebezyklus verfügbaren logischen Zyklen übersteigt, können die logischen Operationen vor dem letzten Datenschiebezyklus dadurch angefangen werden, daß man die Eigenschaft der Datenschieberegister ausnutzt, die benötigten Daten an anderen Positionen vor der endgültigen Schiebeposition festhalten zu können.result should be available before the next data shift cycle and the Number of logical operations necessary to achieve this result The number of logical operations available in a data shift cycle logical cycles, the logical operations can be started before the last data shift cycle by that one takes advantage of the property of the data shift register, the required data in other positions before the final To be able to hold the sliding position.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben.An embodiment of the invention is shown in the drawings and is described in more detail below.

Es zeigen:Show it:

Fig, 1Fig, 1

in einem Blockdiagramm ein Zeichenerkennungsgerät; a character recognition device in a block diagram;

Fig. 2, bestehend a.d.
2A und 2BFig. 2, consisting of ad
2A and 2B

einen Abtastbereich von 30 Positionen mit dem Zeichen "F" und der Reichenfolge der Abtastung;a scanning area of 30 positions with the character "F" and the order of scanning;

Fig. 3Fig. 3

ein Schieberegister mit 30 Positonen, in das die Daten der Abtastung eingegeben werden;a 30-position shift register to which the data of the scan is input;

Fig. 4Fig. 4

den Buchstaben "F", wie er durch die 30 Positionen des Schieberegisters geschoben wird;the letter "F" as it is shifted through the 30 positions of the shift register;

Fig, 5AFigure 5A

die kartesischen Koordinaten für die 30 Positionen des Abtastbereiches;the Cartesian coordinates for the 30 positions of the scan area;

Fig, 5BFigure 5B

digitale Kriterien für die Merkmalerkennung, wobei das Merkmal eine lange Spitze rechts oben ist;digital criteria for feature recognition, the feature being a long point at the top right is;

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Β09882/078ΛΒ09882 / 078Λ

Fig. 5C die Implementierung der Kriterien der Fig. 5BFigure 5C shows the implementation of the criteria of Figure 5B

in Form einer logischen Schaltung;in the form of a logic circuit;

Fig. 6 Kriterien für die Merkmalerkennung, wobei dasFig. 6 Criteria for feature recognition, where the

das Merkmal eine Spitze links unten ist;the feature is a cusp on the lower left;

Fig. 7 die Implementierung der Kriterien der Fig. 6FIG. 7 shows the implementation of the criteria of FIG. 6

in einer logischen Schaltung;in a logic circuit;

Fig. 8A ein programmierbares UND-Glied;8A shows a programmable AND gate;

Fig. 8B eine Schaltungsdarstellung der Funktion eines8B is a circuit diagram showing the function of a

programmierbaren UND-Gliedes;programmable AND gate;

Fig. 8C eine weitere Darstellung eines programmierbaren8C shows a further illustration of a programmable

UND-Gliedes;AND element;

Fig. 9 eine Schaltungsausführung des erfindungsgemäßen9 shows a circuit implementation of the invention

Systems;Systems;

Fig. 10 die Konstruktion eines integrierten Schaltungs-Chips für das erfindungsgemäße System;Fig. 10 shows the construction of an integrated circuit chip for the system according to the invention;

Fig. 11 die Verbindung der Chip-Ausgänge;11 shows the connection of the chip outputs;

Fig. 12 eine Abtastung von 30 Positonen mit Blindpositionen im Eingabedaten-Schieberegister;12 shows a scan of 30 positions with blind positions in the input data shift register;

Fig. 13 die Auslegung einer Meßkarte, die alle für dieFig. 13 shows the layout of a measurement card, all for the

Merkmalextraktionsfunktion in einer bestimmten Zeichenerkennungsmaschine notwendigen Meßelemente enthält;Feature extraction function in a certain character recognition engine necessary measuring elements contains;

Fig. 14 in einer Schaltungsdarstellung die Anwendung der14 shows the application of the circuit diagram

mehrstufigen Logik;multilevel logic;

PO 974 006/974 009 _Bo9882/om PO 974 006/974 009 _{Bo9882 / om}

Fig. 15 Modifikationen der Grundschaltung für das erfindungsgemäße System;Fig. 15 Modifications of the basic circuit for the inventive System;

Fig. 16 ein Schieberegister mit 120 Bit-Positionen für16 shows a shift register with 120 bit positions for

die Merkmalextraktion in der oberen und unteren Hälfte undthe feature extraction in the upper and lower halves and

Fig. 17 eine Einrichtung zur Erweiterung der Merkmalextraktion in der oberen und unteren Hälfte auf die Merkmalextraktion in der rechten und linken Seite,17 shows a device for expanding the feature extraction in the upper and lower halves the feature extraction in the right and left side,

Da das erfindungsgeraäße System den Einbau von Schieberegistern in programmierbare Anordnungen vorsieht und die Wirkungsweise der Erfindung an einem Beispiel der Merkmalextraktionkomponente einer Zeichenerkennungsmaschine gezeigt wird, muß man wissen, wie ein Schieberegister und eine logische Anordnung in der Zeichenerkennung funktionieren.Since the system according to the invention requires the installation of shift registers in programmable arrangements and demonstrates the operation of the invention using an example of the feature extraction component a character recognition engine, one must know how a shift register and a logical arrangement in character recognition function.

Das Funktionieren eines Schieberegisters in einer Zeichenerkennungseinheit wird im Zusammenhang mit den Fign, 2A bis 7 erklärt. Fig. 2A zeigt einen primären Abtastbereich, der in 30 Unterbereiche unterteilt ist. Der primäre Bereich enthält den Buchstaben "F". In einer digitalen Darstellung der in Fig. 2A gezeigten Information stellt jeder Unterbereich eine Zahl im Speicherelement dar. Jeder derartige Unterbereich kann mit einer Zahl versehen werden, die die Abtastreihenfolge angibt, d.h. die Reihenfolge, in der jeder dieser Unterbereiche untersucht wird, um das Vorhandensein von schwarz oder weiß festzustellen, d.h. einen Null-Zustand oder einen Einer-Zustand. Fig. 2B zeigt den primären Abtastbereich mit der numerischen Untersuchungsreihenfolge eines jeden Unterbreiches. Fig. 3 enthält die Darstellung eines Schieberegisters mit 30 Positionen, in welches die in Fig. 2 abgetasteten Zahlen gesetzt und darin verschoben werden. Die Zahleninformation im Abtastbereich 1 würde z.B. in die obere linke StelleThe functioning of a shift register in a character recognition unit is explained in connection with FIGS. 2A to 7. 2A shows a primary scan area which is divided into 30 sub-areas. The primary area contains the letter "F". In a digital representation of the information shown in Figure 2A, each sub-area represents a number in the storage element Each such sub-area can be provided with a number indicating the scanning order, i.e. the order in which in which each of these sub-areas is examined to determine the presence of black or white, i.e. one Zero state or a ones state. Figure 2B shows the primary Scanning area with the numerical examination sequence of a each sub-area. Fig. 3 shows a shift register with 30 positions in which the numbers scanned in FIG. 2 are set and shifted therein. The numerical information in scanning area 1, for example, it would be in the upper left position

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des Schieberegisters (Kartesische Koordinate 1,6) in Fig. 3 beim ersten Zyklus gesetzt. Nach 30 Schiebezyklen würde die Information im Unterbereich 1 in der unteren rechten Ecke des Schieberegisters an der Kartesischen Koordinate (5,1) erscheinen. Die numerischen Bezeichnungen in jedem Bereich des in Fig. 3 dargestellten Schieberegisters sind die Kartesischen Koordinaten und haben keine Beziehung zu den Stellen der Abtastreihenfolge in Fig. 2B.of the shift register (Cartesian coordinate 1.6) in FIG first cycle set. After 30 shift cycles, the information would be in sub-area 1 in the lower right corner of the shift register appear at the Cartesian coordinate (5.1). The numerical designations in each area of the shift register shown in FIG are the Cartesian coordinates and have no relation to the locations of the scan order in Fig. 2B.

Wenn das in Fig. 3 dargestellte Schieberegister in dem Zeichenerkennungsprozeß benutzt wird, dann enthält es nach 30 Zyklen das Zeichen "F-' in derselben Orientierung, wie sie in Fig. 2A gezeigt ist. Gewöhnlich werden die Merkmalextraktionsmessungen jedoch nicht im dreißigsten oder nach dem dreißigsten Zyklus vornommen, sondern kontinuierlich während aller 30 Zyklen, so daß das Zeichen durch das Schieberegister gerollt wird und in anderen Orientierungen erscheint, damit Abweichungen von dem normalisierten Zeichen "F" nicht die Fähigkeit einer Zeichenerkennungsmaschine zur Erkennung des Zeichens, das sie enthält, zerstören. Es ist weiterhin üblich, eine sogenannte "weiße Pumpe" vorzusehen, um das Zeichen über den dreißigsten Zyklus hinaus für einige weitere Zyklen durchzurollen, um den Merkmalextraktionsprozeß über die normalisierte Lage hinaus fortzusetzen. Der Grund für diese fortgesetzte Prüfung zeigt sich z.B., wenn die obere rechte Linie des Zeichens "F" weiter nach rechts ausgezogen wurde als in dem normalisierten Zeichen in Fig. 2A. Wenn somit die einzige Meßprüfung zur Identifizierung einer oberen rechten Spitze im dreißigsten Zyklus erfolgte, stellt die Maschine fest, daß die Linie aus dem Austastbereich hinausläuft, und dadurch wird das Merkmal nicht erkennbar. In ähnlicher Weise kann es notwendig werden, den Buchstaben um einige weitere Zyklen (das weiße Pumpen) zu verschieben, wenn die Maschine nach einer linken Spitze sucht, bevor das Vorhandensein einer besonders langen Spitze erfolgreich abgefühlt werden kann.When the shift register shown in Fig. 3 is in the character recognition process is used, then after 30 cycles it will contain the character "F-" in the same orientation as in Fig. 2A is shown. Usually, however, the feature extraction measurements are not taken in the thirtieth or after the thirtieth cycle, but continuously during every 30 cycles so that the character is scrolled through the shift register and into others Orientations appears to allow deviations from the normalized Characters "F" do not destroy a character recognition engine's ability to recognize the character it contains. It is also customary to provide a so-called "white pump" to keep the mark beyond the thirtieth cycle to scroll through a few more cycles to continue the feature extraction process beyond the normalized location. The reason for this continued test it can be seen, for example, when the upper right line of the character "F" has been drawn out further to the right than in the normalized character in Fig. 2A. So if the only measurement test to identify an upper right peak occurred in the thirtieth cycle, the machine determines that the line is going out of the blanking area and thereby becomes the feature not recognizable. Similarly, it may be necessary to add a few more cycles (the white pumping) to the letter. when the machine is looking for a left tip before the presence of an extra long tip succeeds can be felt.

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Pig, 5 zeigt die Lage des Buchstabens "F" bei der Verschiebung durch das Schieberegister für die ersten 30 Zyklen. Aus einem Vergleich der Fign. 2A und 2B geht hervor, daß das erste Auftreten des Buchstabens "F" im Unterbereich in der elften Abtastung erfaßt wird. Fig. 4 zeigt den Zustand des Schieberegisters, wenn der scharze Teile des Buchstabens "F" zum erstenmal im elften Zyklus erscheint. Die in Fig. 4 dargestellten nachfolgenden Zyklen zeigen das Rollen des Zeichens "F" durch das Register.Pig, 5 shows the position of the letter "F" during displacement through the shift register for the first 30 cycles. From a comparison of FIGS. 2A and 2B it can be seen that the first occurrence of the letter "F" in the sub-area is detected in the eleventh scan will. Fig. 4 shows the state of the shift register when the black parts of the letter "F" first appears in the eleventh cycle. The subsequent cycles illustrated in FIG. 4 show rolling the character "F" through the register.

In Fig. 5A ist eine Darstellung des abgetasteten Bereiches von Positionen durch Kartesische Koordinaten gezeigt. Fig, 5B liefert eine digitale Definition der Kriterien für das Merkmal einer langen Spitze rechts oben, d.h., die Maschine ist so verdrahtet, daß sie eine lange Spitze rechts oben erkennt, wenn alle Zahlen in der Spalte 5 Nullen sind, alle Zahlen oben Nullen sind, die Kartesischen Kooradinaten (3,4 und 4,4) Null sind und die Kartesischen Koordinaten (3,5 und 4,5) Eins sind. Wenn die Prüfung auf diesen Zustand erfolgreich verläuft, erkennt die Maschine, daß das Zeichen eine lange Spitze rechts oben enthält. Die bildliche Darstellung des Merkmales für eine lange Spitze rechts oben in Fig, 5B kann auch in einer logischen Schaltungsdarstellung ausgedrückt werden, wie sie in Fig. 5C gezeigt ist. In Fig. 5C stellt jede Eingangsleitung zum UND-Glied 10 den Zustand der für die Erfüllung der Kriterien für eine lange Spitze rechts oben notwendigen Kartesischen Koordinaten dar. Das Minuszeichen bedeutet, daß der erfüllende Eingang für diesen Unterbereich im NuIl-Zustand ist, während das Pluszeichen anzeigt, daß das erfüllende Kriterium für diesen Unterbereich im Einer-Zustand steht. Wenn alle Eingänge zum UND-Glied 10 diese Kriterien erfüllen, wird ein Ausgangssignale erzeugt, welches eine lange Spitze rechts oben bezeichnet.In Fig. 5A a representation of the scanned area of positions is shown by Cartesian coordinates. Figure 5B provides a digital definition of the criteria for the feature of a long point at the top right, i.e. the machine is wired so that it recognizes a long point at the top right, if all numbers in column 5 are zeros, all numbers above are zeros, the Cartesian ones Coordinates (3.4 and 4.4) are zero and the Cartesian coordinates (3.5 and 4.5) are one. When the exam is on If this condition is successful, the machine recognizes that the character contains a long point in the upper right corner. The pictorial Representation of the feature for a long tip at the top right in FIG. 5B can also be expressed in a logical circuit representation as shown in Fig. 5C. In Fig. 5C represents each input line to the AND gate 10 the state of the necessary for the fulfillment of the criteria for a long peak at the top right Cartesian coordinates. The minus sign means that the fulfilling input for this sub-area is in the NuIl state is, while the plus sign indicates that the fulfilling criterion for this sub-area is in the ones state. if all inputs to the AND gate 10 meet these criteria, an output signal is generated, which has a long peak on the top right designated.

Die Prüfung auf ein bestimmtes Merkmal erfolgt, wie bereits gesagt, in jedem der 30 Zyklen und vielleicht auch in einigen zusätzlichen Zyklen, die man "weißes Pumpen" nennt. Wenn die inAs already mentioned, the test for a certain characteristic is carried out in each of the 30 cycles and maybe some additional cycles called "white pumping". If the in

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Fig. 5C dargestellten Eingangssignale in einem dieser Zyklen erzeugt werden, wird daher die lange Spitze rechts oben gefunden und das Vorhandensein des Merkmales angezeigt.5C generated input signals in one of these cycles the long tip is found at the top right and the presence of the feature is displayed.

Außerdem ist zu beachten, daß der Gesamtabtastbereich 30 Zahlen aufweist, während das UND-Glied 10 der Fig. 5C nur 14 Eingänge hat. Das UND-Glied 10 hat also zur vollständigen Prüfung des Bereiches 30 Eingänge, Da nur 14 Eingänge für die Identifizierung der langen Spitze rechts oben wesentlich sind, befinden sich die übrigen 16 in Fig. 15 nicht dargestellten Eingänge im X-Zustand (X=beliebig).It should also be noted that the total scanning area has 30 numbers, while the AND gate 10 of FIG. 5C has only 14 inputs Has. The AND element 10 thus has 30 inputs for a complete test of the area, since only 14 inputs for identification of the long tip at the top right are essential, the remaining 16 inputs, not shown in FIG. 15, are in the X state (X = any).

Die Kriterien für das in Fig, 5B gezeigte Beispiel werden als "enge" Messung bezeichnet, da sie nur im Zyklus 30 des gezeigten Beispieles erfüllt werden. Wenn für das Auffinden der langen Spitze oben rechts weitere Kriterien festgesetzt wurden, wenn beispielsweise die Koordinate (3,5) auf den Einer-Zustand, die Koordinate (4,5) aber auf den X-Zustand geprüft wird, dann wäre das Kriterium in verschiedenen Zyklen erfüllt, während das "F" durch das Schieberegister läuft. Das Kriterium könnte z.B. schon durch die lange obere rechte Spitze erfüllt sein und ebenso durch den unteren Querstrich am ¹F" in bestimmten Positionen im Schiebezyklus.The criteria for the example shown in FIG. 5B are referred to as a "tight" measurement since they are only met in cycle 30 of the example shown. If further criteria were set for finding the long tip at the top right, for example if the coordinate (3,5) is checked for the ones state, but the coordinate (4,5) is checked for the X state, then the criterion would be in different cycles fulfilled while the "F" runs through the shift register. The criterion could, for example, already be fulfilled by the long upper right tip and also by the lower cross line on the ¹ F "in certain positions in the shift cycle.

Fig. 6 zeigt eine wesentlich größere Anordnung mit 40 χ 24 Positionen, anstelle der einfachen Anordnung von 30 Positionen in den vorhergehenden Figuren. Der jeweilige Einer-Zustand und NuIl-Zustand in Fig. 6 ist in den Positionen der Anordnung gezeigt, die die betreffenden Werte annehmen müssen, um die Merkmalkriterien für eine lange untere linke Spitze zu erfüllen. Die Streuung der vier Stellen im Einer-Zustand über die vertikalen Positionen zeigt, daß die Prüfung auf einer Linie erfolgt, die eine Streuung von Werten in der Vertikalen belegen könnte. Die Gruppen 100 bis 106 um jede Spalte von Einer-Werten werden miteinander UND-verknüpft. Um also eine Linie zu erkennen, die zu einer linken unteren Spitze läuft, könnte sie durch verschiedene Tiefenstufen laufen; sie müßte aber durch alle Spalten laufen, die durch Einer-Fig. 6 shows a much larger arrangement with 40 χ 24 positions, instead of the simple arrangement of 30 positions in the previous figures. The respective One-State and NuIl-State FIG. 6 shows the positions of the arrangement which must assume the relevant values in order to meet the characteristic criteria meet for a long lower left tip. The spread of the four digits in the ones state over the vertical positions shows that the test is carried out on a line that could show a vertical spread of values. The groups 100 to 106 around each column of ones values are ANDed with one another. So to see a line going to a lower left peak, it could go through different depths; but it would have to run through all the columns that

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Werte in den Gruppen 100 bis 106 dargestellt sind.Values in groups 100 to 106 are shown.

Die Kriterien dieser Prüfung bestehen also darin, daß die Linie durch sieben bezeichnete Spalten und durch alle Stellen im Einer-Zustand in einer bestimmten Spalte laufen muß, da jede dieser Stellen im Einer-Zustand ODER-verknüpft wird und das Ergebnis jeder dieser sieben ODER-Verknüpfungen wiederum UND-verknüpft wird. Eine Bool'sche Darstellung der Kartesischen Koordinaten für die sieben ODER-Glieder ist ebenfalls in Fig. 6 gezeigt. Außerdem zeigt Spalte 1 eine Registrierung von 40 Null-Stellen und die Zeile 1 eine Registrierung von 24 Null-Stellen; die Zeilen 7 und 8 zeigen ebenfalls eine Registrierung von Null-Stellen, die zur Identifizierung dieses speziellen Merkmales erfüllt sein muß.The criteria for this test are that the line must pass through seven designated columns and through all digits in the ones state in a particular column, since each of these Places in the ones state is OR-linked and the result each of these seven OR links is in turn AND linked. A Boolean representation of the Cartesian coordinates for the seven OR gates is also shown in FIG. In addition, column 1 shows a registration of 40 zeros and line 1 is a registration of 24 zeros; lines 7 and 8 also show a registration of zeros, the must be fulfilled to identify this special feature.

Fig. 7 zeigt in der Darstellung einer logischen Anordnung genau dasselbe, was Fig. 6 in Bilddarstellung zeigte. In Fig. 7 sind die sieben ODER-Glieder 100 bis 106 dargestellt jeweils mit einem entsprechenden vierstelligen Eingang. Das Pluszeichen in der Darstellung in Fig. 7 besagt, daß der betreffende Eingang eine Eins sein muß, damit die Leitbedingung des ODER-Gliedes erfüllt ist. Wenn also einer der vier Eingänge auf Eins steht, ist die Leitbedingung des ODER-Gliedes erfüllt und das Ausgangssignal für das UND-Glied 107 wird in seinem Pegel angehoben. Die Schaltungsanordnung zeigt, daß die Leitbedingung aller sieben ODER-Glieder erfüllt sein muß, außerdem nüssen die entsprechenden Null-Zustände _: vorhanden sein, bevor das UND-Glied 107 sein Ausgangssignal liefert. Ein Minuszeichen an den Eingangskoordinaten besagt, daß die jeweilige Stelle auf Null stehen muß.In the representation of a logical arrangement, FIG. 7 shows exactly the same thing that FIG. 6 shows in an image representation. In Fig. 7, the seven OR gates 100 to 106 are shown each with a corresponding four-digit input. The plus sign in the illustration in FIG. 7 means that the relevant input must be a one so that the control condition of the OR gate is fulfilled. So if one of the four inputs is at one, the control condition of the OR element is fulfilled and the output signal for the AND element 107 is raised in level. The circuit arrangement indicates that the Leitbedingung all seven OR gates must be fulfilled, also the corresponding nuts zero _states: be present before the AND gate 107 provides its output signal. A minus sign at the input coordinates means that the respective position must be zero.

In den Fign. 2 bis 5 wurde das Auffinden der langen Spitze rechts oben reduziert auf eine in Fig. 5C dargestellte einstufige logische Schaltung. Das Prüfen auf die lange Spitze links unten in Fig. 6 resultiert in einer zweistufigen logischen Schaltung, wie sie in Fig. 7 gezeigt ist.In FIGS. 2 to 5, the finding of the long peak at the top right has been reduced to a single-stage logical one shown in FIG. 5C Circuit. Checking for the long spike in the lower left corner of Fig. 6 results in a two-stage logic circuit, such as it is shown in FIG.

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Nach der Beschreibung der Benutzung eines Schieberegisters in Zeichenerkennungsgeräten und der Art der Merkmalextraktion wird anschließend das Prinzip einer programmierbaren oder assoziativen Anordnung beschrieben und dabei auf Fig. 8A Bezug genommen, die eine einfache Darstellung eines programmierbaren UND-Gliedes enthält. Die Eingänge sind mit A_f B und C bezeichnet und der Ausgang ist eine Funktion dieser drei Eingänge. Vom gewöhnlichen UND-Glied wird nur ein Ausgangssignal abgegeben, wenn an den Eingängen A, B und C ein Signal anliegt. Im programmierbaren UND-Glied können die Eingänge so programmiert werden, daß sie sowohl im Zustand Null, als auch im Zustand Eins, als auch im Zustand X stehen können. Die Leitbedingung für das in Fig. 8A gezeigte programmierbare UND-Glied kann also in einem Zustand erfüllt sein, in dem der Eingang A Null ist, der Eingang B Eins und der Eingang C entweder Eins oder Null.Having described the use of a shift register in character recognition devices and the type of feature extraction, the principle of a programmable or associative arrangement will then be described with reference to FIG. 8A, which contains a simple representation of a programmable AND gate. The inputs are _{labeled A f} B and C and the output is a function of these three inputs. An output signal is only emitted from the usual AND element if a signal is present at inputs A, B and C. In the programmable AND element, the inputs can be programmed in such a way that they can be in state zero as well as in state one and in state X. The control condition for the programmable AND element shown in FIG. 8A can thus be fulfilled in a state in which input A is zero, input B is one and input C is either one or zero.

Fig. 8B zeigt ein programmierbares UND-Glied und wie dessen Funktionsausgang erreicht werden kann. Wenn der Schalter 110 in der dargestellten Stellung steht, dann herrscht der zur Erfüllung der Leitbedingung des UND-Gliedes 113 erforderliche Einer-Zustand nur, wenn der Eingang A auf Null steht, und zwar wegen des Inverters 114. Der Eingang B muß jedoch wegen der Stellung des Schalters 111 auf Eins stehen. Andererseits kann der Eingang C entweder Null oder Eins sein, weil der Schalter 112 immer so steht, daß am UND-Glied 113 ein Einer-Eingang anliegt. Somit wurde das UND-Glied 113 durch die Schalter 110, 111 und 112 so programmiert, daß es ein Ausgangssignal als Funktion von nicht A und B liefert.8B shows a programmable AND gate and how its function output can be reached. If the switch 110 is in the position shown, then there is to meet the The leading condition of the AND gate 113 required the one state only when the input A is at zero, because of the inverter 114. Input B must, however, because of the position of the switch 111 stand on one. On the other hand, input C can either be zero or be one, because the switch 112 is always in such a way that a one input is applied to the AND element 113. Thus the AND gate became 113 programmed by switches 110, 111 and 112 to provide an output as a function of non-A and B.

Fig. 8C zeigt eine Schaltung, die die in Fig. 8B gezeigte Funktion übernimmt und bei der die Schalter durch digitale Verriegelungen ersetzt sind. Der Eingang A in Fig. 8C weist zwei Verriegelungen 115 und 116 auf. Wenn beide Verriegelungen auf Null stehen ist das Ausgangssignal der UND-Glieder 117 und 118 Null, ungeachtet des Einganges A. Bei einem Null-Eingang zu den Invertern 119 und 120 ist das Ergebnis ein angehobenes Signal auf den beiden Ein-Fig. 8C shows a circuit that performs the function shown in Fig. 8B takes over and where the switches are replaced by digital interlocks. Input A in Figure 8C has two latches 115 and 116 on. If both interlocks are at zero, the output of AND gates 117 and 118 is zero, regardless of input A. With a zero input to inverters 119 and 120 is the result of a raised signal on the two

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gangsleitungen 121 und 122, die die letzte UND-Schaltung 123 speisen. Die beiden Eingänge zum letzten UND-Glied 123 stellen also mit ihrem Pegel den Zustand des Einganges A dar und werden ungeachtet des Zustandes des Einganges A angehoben. Wenn beim Eingang B die Verriegelung 124 auf Null gestellt, die Verriegelung 125 aber auf Eins, so ist die Leitbedingung des UND-Gliedes 126 nicht er- j füllt. Daher erzeugt ein Null-Eingang zum Inverter 128 einen Einert-Ausgang auf der Leitung 129 und erfüllt damit die Leitbedingung ^! des letzten UND-Gliedes 123. Der Einer-Zustand der Verriegelung : 125 liefert jedoch ein Ergebnis, durch das die Leitbedingung des ! UND-Gliedes 127 nur so lange erfüllt ist, wie das Signal auf der joutput lines 121 and 122 which feed the last AND circuit 123. The level of the two inputs to the last AND element 123 thus represents the state of input A and is raised regardless of the state of input A. If the interlock 124 at input B is set to zero, but the interlock 125 is set to one, the leading condition of the AND element 126 is not fulfilled. Therefore, a zero input to inverter 128 generates a one output on line 129 and thus fulfills the control condition ^! of the last AND element 123. The one-state of the interlock: 125, however, provides a result by which the leading condition of the! AND gate 127 is only fulfilled as long as the signal on the j

Leitung 130 angehoben ist. Durch den Inverter 131 wird jedoch das Signal auf der Leitung 130 nur angehoben, wenn der Eingang B Null ist. Wenn das der Fall ist, ist die Leitbedingung des UND-Gliedes ; 127 erfüllt und der Inverter 132 erzeugt ein Null-Ausgangssignal, \ wodurch ein positiver Ausgang vom letzten UND-Glied 123 abgeschal-! tet wird. Wenn wir also ein Ausgangssignal vom letzten UND-Glied haben wollen, muß der Eingang B auf Eins stehen. Wenn beim Eingang C die Verriegelung 133 auf Eins steht und die Verriegelung 134 auf Null und der Eingang C auf Eins steht, so ist die Leitbe- ι dingung des UND-Gliedes erfüllt und es wird ein Ausgangssignal erzeugt, das durch den Inverter 136 auf Null invertiert wird, wodurch ein positives Ausgangssignal vom letzten UND-Glied 123 abgeschaltet wird. Wenn man also ein Ausgangssignal vom letzten UND- I Glied 123 braucht, muß der Eingang C Null sein. '' Line 130 is raised. By the inverter 131, however, the signal on the line 130 is raised only when the input B is zero. If this is the case, the leading condition of the AND element is; 127 met and the inverter 132 produces a zero output, \ abgeschal- creating a positive outcome from the last AND gate 123! is tet. So if we want an output signal from the last AND element, input B must be at one. If at input C the lock 133 is at one and the lock 134 is at zero and the input C is at one, the Leitbe- ι condition of the AND element is met and an output signal is generated which is zeroed by the inverter 136 is inverted, whereby a positive output signal from the last AND gate 123 is switched off. So if you need an output signal from the last AND element 123, input C must be zero. ''

Wenn die Schalter in den oben beschriebenen Stellungen stehen, liegt ein programmierbares UND-Glied vor, welches ein Ausgangssignal nur erzeugt, wenn der Eingang C auf Null steht und der Eingang B auf Eins. Der Eingang A kann entweder Null oder Eins sein und beeinflußt die Erzeugung eines Ausgangsignales vom letzten UND-Glied 123 nicht. Eine andere Möglichkeit wurde bisher noch nicht betrachtet, nämlich die Möglichkeit, daß beide Verriegelungsschaltungen für einen bestimmten Eingang auf Eins stehen. Wenn die- When the switches are in the positions described above, there is a programmable AND gate, which is an output signal only generated when input C is at zero and input B is at one. Input A can be either zero or one and does not affect the generation of an output signal from the last AND gate 123. Another option was still available so far not considered, namely the possibility that both latches for a particular input are at one. If the-

PO 974 006/974 009 g Q g g _{8 2} / Q 7 8PO 974 006/974 009 g Q gg _{8 2} / Q 7 8

ser Zustand besteht, wird, da die Leitbedingung des letzten UND-Gliedes niemals erfüllt sein kann, ein bedeutungsloses Ergebnis erzeugt.This state exists, because the leading condition of the last AND element can never be fulfilled, produces a meaningless result.

In Fig. 8B ist also ein UND-Glied 123 gezeigt, dessen Ausgangssignal einer Funktion der Eingänge A, B und C ist und das für jede Kombination von drei Zuständen für diese Eingänge programmiert werden kann. Die Schaltung in den Fign. 8A, B und C ist als programmierbare Logikanordnung oder Assoziativanordnung bekannt, wenn sie in eine Matrixstruktur gesetzt wird. Eine solche Anordnung hat eine große Menge logischer Möglichkeiten auf kleine Schaltungsfläche. Die Bedeutung dieser Technologie in der praktischen Anwendung auf handelübliche Produkte wurde jedoch dadurch vermindert,8B shows an AND gate 123, the output signal of which a function of inputs A, B and C and programmed for each combination of three states for these inputs can be. The circuit in FIGS. 8A, B and C is known as a programmable logic array or associative array when it is placed in a matrix structure. Such an arrangement has a large number of logical possibilities in a small circuit area. The importance of this technology in practical application on commercial products, however, was reduced by

daß Probleme bei dem Anlegen der notwendigen Eingangssignale an die Anordnung über eine geringe Anzahl von Anschlußstifte und bei der Ableitung der notwendigen Ausgangssignale aus der Anordnung auftraten. Ein Grundmerkraal der Erfindung liegt in der Kombination der programmierbaren Anordnung mit einem von einem Schieberegister abgeleiteten Eingang, wodurch viele Probleme der Dateneingabe gelöst werden. Durch Multiplexbehandlung der Ausgänge aus den programmierbaren UND-Schaltungen wird durch die vorliegende Erfindung die Anzahl der zur Verarbeitung der logischen Ausgangssignale notwendigen Anschlußstifte reduziert. Wie im Zusammenhang mit Fig. 7 schon erklärt wurde, müssen außerdem zwei logische Ebenen vorgesehen werden, um die Merkmalextraktion durchzuführen. Wenn daher diese Technologie auf das Problem der Merkmalextraktion angewandt werden soll, muß man außerdem in der Logikanordnung mehrere logische Ebenen erhalten.that problems with applying the necessary input signals the arrangement via a small number of connecting pins and in deriving the necessary output signals from the arrangement occurred. A basic feature of the invention is the combination the programmable arrangement with an input derived from a shift register, eliminating many data entry problems be solved. By multiplexing the outputs from the programmable AND circuits, the present invention the number of pins required to process the logical output signals is reduced. How related was already explained with FIG. 7, two logical levels must also be provided in order to carry out the feature extraction. Therefore, if this technology is to be applied to the feature extraction problem, one must also be in logic get several logical levels.

Fig. 9 zeigt eine spezielle Implementierung der erfindungsgemäßen Logikanordnung und zeigt die Verbindung der programmierbaren UND-Glieder mit Schieberegistern zur Erstellung der notwendigen Bauteile für die Lösung des Problemes der Merkmalextraktion. Während dieses System für die Merkmalextraktion entwickelt wurde, lassen sich damit und mit entsprechenden Varianten auch viele andere logische Probleme lösen,9 shows a special implementation of the logic arrangement according to the invention and shows the connection of the programmable AND gates with shift registers to create the necessary components for solving the problem of feature extraction. While this system was developed for feature extraction, many others can be used with it and with corresponding variants solve logical problems,

PO 974 006/974 009 $09882/0784PO 974 006/974 009 $ 09882/0784

In dem speziellen in Fig, 9 gezeigten Ausführungsbeispiel wurde
ein Schieberegister mit 960 Bits für die Dateneingabe in die
logische Anordnung vorgesehen, Das Schieberegister kann auch als
48 seriell verbundene Schieberegister mit jeweils 20 Bits betrachtet werden. Die Bedeutung einer solchen Betrachtungsweise des
Schieberegisters liegt in der Anpassung an eine bestimmte monolithische Implementierung, die gerade 20 Bits groß ist. Somit
stellt das Schieberegister 1 in Fig, 9 20 Eingangs-Stellen oder
Bits oder Verriegelungsschaltungen dar, das Schieberegister 2 enthält 20 weitere Eingangs-Stellen oder Bits und das Schieberegister 48 schließlich auch 20 Eingabe-Bits, Die übrigen 900 Eingabe-Bits von den anderen Schieberegistern werden darstellungsgemäß den j logischen Schaltungen über das Kabel 200 zugeführt. Somit ist für '·. das programmierbare UND-Glied (P&) 1 eine Eingabe von 950 Stellen j vorgesehen. Das entspricht der für das P& 123 in Fig. 8C vorgesehen nen dreistelligen Eingabe _f den für die sieben ODER-Glieder 100 bis j 106 in Fig, 7 vorgesehenen 28 Eingaben und den vierzehn Eingaben, j die für das UND-Glied in Fig, 5C vorgesehen sind. Zur Merkmalextrakj tion braucht man jedoch gemäß Darstellung in Fig. 7 avei Logikebe- j nen. Für mehrere Logikebenen sind in Fig, 9 Rückkopplungsverriege- j lungsschaltungen vorgesehen, in die die Ausgabe der 48 P& gesetzt ■ wird. Um also die Operation der Fig. 7 auszuführen würden die am i Anfang liegenden siebenfach-ODER-Glieder, die jeweils vier der 960 ! !möglichen Eingänge benutzen, sieben der 48 P&'s belegen, die in
Fig. 9 dargestellt sind. In diesem Fall arbeiten die P*'s als ODER' Glieder. Die Ausgabeinformation dieser sieben P&'s würde dann in I die Rückkopplungsverriegelungsschaltungen gespeist und bei einem j zweiten Zyklus oder Phase die Ausgabeinformation dieser sieben ' Rückkopplungsverriegelungsschaltungen in die 48 PS-Glieder zusammen! mit allen 73 Null-Registriereingängen gegeben, die zur Erfüllung ' der Kriterien der in Fig. 7 gezeigten Merkmalextraktion notwendig ! sind. Sollte für eine bestimmte Merkmalextraktion eine weitere
logische Ebene erforderlich werden, kann der Prozeß offensichtlich ! dadurch wiederholt werden, daß man die Ausgabe der zweiten logischen Stufe auf die Rückkopplungsverriegelungsschaltungen zurück
und von da in die nächste P*-Operation leitet. Der Prozeß kann soIn the particular embodiment shown in FIG
a 960-bit shift register for data entry into the
logical arrangement provided, the shift register can also be used as a
48 serially connected shift registers with 20 bits each are considered. The importance of such a view of the
Shift register lies in adapting to a particular monolithic implementation that is just 20 bits in size. Consequently
the shift register 1 in FIG. 9 represents 20 input positions or
The shift register 2 contains 20 further input positions or bits and the shift register 48 also contains 20 input bits.The remaining 900 input bits from the other shift registers are fed to the logic circuits via the cable 200 as shown. Thus for '·. the programmable AND gate (P &) 1 provides an entry of 950 places j. _{This corresponds to the three-digit input f} provided for the P & 123 in FIG. 8C, the 28 inputs provided for the seven OR gates 100 to j 106 in FIG. 7 and the fourteen inputs, j those for the AND element in FIG. 5C are provided. For feature extraction, however, as shown in FIG. 7, a logic level is required. 9 feedback interlocking circuits are provided for several logic levels in which the output of the 48 P & is set. In order to carry out the operation of FIG. 7, the seven-fold OR gates at the beginning, each four of the 960! ! use possible inputs, occupy seven of the 48 P &'s that are in
Fig. 9 are shown. In this case the P * 's work as OR' elements. The output information of these seven P &'s would then be fed into I the feedback locking circuits and, on a j second cycle or phase, the output information of these seven feedback locking circuits would be fed into the 48 PS elements! with all 73 zero registration inputs that are necessary to meet the criteria of the feature extraction shown in FIG. 7! are. Should for a particular feature extraction another
logical level, the process can be obvious! be repeated by feeding the output of the second logic stage back to the feedback latches
and from there to the next P * operation. The process can be like that

PO 974 006/974 009 609882/0784PO 974 006/974 009 609882/0784

oft wiederholt werden, wie logische Ebenen für eine bestimmte Merkmalextraktion erforderlich sind.often repeated as logical levels for a given one Feature extraction are required.

In Fig. 9 sind nur 12 PS-Glieder mit den Ausgangsverriegelungsschaltungen verbunden. Für den Benutzer des Systems wäre es daher sinnvoll, eine dieser 12 Schaltungen als letztes UND-Glied zu benutzen, so daß die Ausgabe direkt auf die Ausgabeverriegelungsschaltungen gegeben werden kann. Fig. 9 zeigt auch, daß die Rückkopplungsverriegelungsschaltungen die Speicherung von Ergebnissen von allen 48 P&-Gliedern ermöglichen, so daß zu einem gegebenen Zeitpunkt das Ergebnis durch eine der 12 Ausgangsleitungen geleitet werden kann. Die 48 Rückkopplungsverriegelungsschaltungen dienen also nicht nur der Erstellung mehrerer logischer Ebenen sondern bilden auch eine Einrichtung zur Reduzierung der Anzahl der zur Bedienung aller logischen Schaltungen notwendigen Ausgangsstifte.In Fig. 9, there are only 12 PS members with the output latch circuits tied together. It would therefore make sense for the user of the system to use one of these 12 circuits as the last AND element, so that the output can be given directly to the output latch circuits. Fig. 9 also shows that the feedback latch circuits allow the storage of results from all 48 P&L terms so that at a given one Time the result is passed through one of the 12 output lines can be. The 48 feedback lock circuits serve So not only the creation of several logical levels but also form a facility to reduce the number of to Operation of all logic circuits necessary output pins.

Bisher wurden die programmierbaren UND-Glieder zur Ausführung der logischen ODER-Funktion verwendet, um die in Fig. 7 gezeigte Merkmalextraktion durchzuführen. Das Gesetz von de Morgan besagt, daß eine ODER-Funktion gegebener Eingänge durch Inversion des Ausganges der invertierten UND-verknüpften Eingänge erreicht werden kannj Wenn in Fig. 8B alle drei Schalter 110, 111 und 112 in die für den Schalter 110 gezeigte Stellung gesetzt werden, dann gibt das UND-Glied 113 ein Ausgangssignal nur ab unter den Bedingungen nicht A, nicht B und nicht C, Durch Invertieren des Ausganges des UND-Gliedes 113 hätten wir dann keinen Ausgang, wenn die drei Eingänge alle Null sind. Wenn einer der Eingänge jedoch auf Eins steht, dann erzeugt das UND-Glied 113 kein Ausgangssignal und das Ergebnis einer Inversion dieses nicht vorhandenen Ausganges wäre ein Eins-Zustand. Dasselbe gilt, wenn beide Eingänge A und B anliegen oder alle drei Eingänge anliegen oder wenn nur B anliegt oder nur C. Somit wird die in Fig. 8B gezeigt Schaltung zu einem ODER-Glied, indem man einfach den Ausgang des letzten UND-Gliedes 113 invertiert und die Schalter 110, 111 und 112 auf das invertierte Eingangssignal stellt. Auf diese Weise kann das programmierbare UND-Glied bei Bedarf in ein ODER-Glied umgewandeltSo far, the programmable AND gates have been used to perform the logical OR function to perform the feature extraction shown in FIG perform. De Morgan's law says that an OR function of given inputs is done by inverting the output the inverted AND-linked inputs can be reached j In Figure 8B, if all three switches 110, 111 and 112 are set to the position shown for switch 110, then the AND gate 113 outputs an output signal only under the conditions not A, not B and not C, by inverting the output of the AND element 113 we would have no output if the three inputs are all zero. However, if one of the inputs is on If there is one, then the AND element 113 generates no output signal and the result of an inversion of this non-existent output would be a one-state. The same applies if both inputs A and B are present or all three inputs are present or if only B is present or just C. Thus, the circuit shown in Fig. 8B becomes an OR gate simply by taking the output of the last AND gate 113 inverted and switches 110, 111 and 112 on represents the inverted input signal. In this way, the programmable AND element can be converted into an OR element if necessary

PO 974 006/974 009 509882/078/.PO 974 006/974 009 509882/078 /.

und als solches benutzt werden.and used as such.

Die in Fig. 9 gezeigte Schaltung liefert also ein komplettes Eingabe-, Ausgabe- und logisches Schaltsystem zur Merkmalextraktion in einem Zeichenerkennungsgerät. In einem bestimmten zur Prüfung uneingeschränkter Handschrift entwickelten Gerät können zur Identifizierung solcher Zeichen bis zu 3OO Merkmalmessungen notwendig werden. Diese Messungen würden in den in Fig. 9 gezeigten Schaltun+ gen zeitlich einzeln ausgeführt und in die zwölf Ausgangsschaltungen ausgeleitet. Von dort werden die Ergebnisse gemäß Darstellung in Fig. 1 in den Entscheidungsprozessor eingespeist. Der nimmt das Vorhandensein oder NichtVorhandensein eines bestimmtes Merkmales wahr und bestimmt nach Untersuchung aller 300 Merkmale die Wahrscheinlichkeit, mit der das eingegebene Zeichen als ein bestimmter Wert erkannt werden kann. Wenn die Erfahrung mit dem Gerät zeigt, daß es falsche Bestimmungen vornimmt, läßt sich das in Fig. 9 gezeigte Merkraalextraktionssystem ganz einfach ändern. Zur Änderung der Kriterien für die Merkmalextraktion braucht man für einen gegebenen Eingang die Verriegelungsschaltungen nur anders einzustellen und hat auf diese Weise nichts mit der Veränderung der festverdrahteten Schaltungen zu tun. Das System der Fig. 9 erfüllt so die Forderungen einer veränderlichen Schaltung, ohne daß Abfall entsteht oder eine Nacharbeitung erforderlich ist, sei es bei Kon-; struktion, Herstellung oder am Einsatzort.The circuit shown in Fig. 9 thus provides a complete input, Output and logic switching system for feature extraction in a character recognition device. In a particular for examination Unrestricted handwriting developed device may need up to 3OO feature measurements to identify such characters will. These measurements would be in the circuit shown in FIG gen executed individually in time and routed to the twelve output circuits. From there the results are shown as shown in Fig. 1 fed into the decision processor. It takes the presence or absence of a certain characteristic true and, after examining all 300 characteristics, determines the probability with which the entered character can be recognized as a certain value. If experience with the device shows The mercraal extraction system shown in FIG. 9 can be easily modified to make incorrect determinations. To change of the criteria for the feature extraction, one only needs to set the latch circuits differently for a given input and in this way has nothing to do with changing the hardwired circuits. The system of Fig. 9 thus fulfills the requirements of a variable circuit without creating waste or reworking is necessary, be it at Kon-; construction, manufacture or on site.

Wie bereits gesagt wurde, enthalten die programmierbare Anordnung \ As has already been said, the programmable array \

und das Schieberegister eine inhärente Regelmäßigkeit und sind daher als Organisationsform ideal für die Verwendung in hochgradig integrierter Technik geeignet. Um das in Fig. 9 gezeigte System in hochgradig integrierter Technik auszuführen, kann man integrierte ! Schaltungs-Chips herstellen, wie sie in Fig. 10 gezeigt sind. Nach Darstellung bei 250 sind von den 960 Bits des Schieberegisters nur 60 Bits auf einen Chip untergebracht. Eine einfache Rechnung zeigt, ! daß bei unterbringung von 60 Bits auf einen Chip und einer Verwendung von 960 Bits für das ganze System 16 Chips gebraucht werden,and the shift register have inherent regularity and are therefore ideal as a form of organization for use in a high degree integrated technology. In order to use the system shown in FIG Executing highly integrated technology can be integrated! Manufacture circuit chips as shown in FIG. To Representation at 250 are of the 960 bits of the shift register only 60 bits accommodated on one chip. A simple calculation shows! that when accommodating 60 bits on one chip and one use 16 chips of 960 bits are needed for the whole system,

PO 974 006/974 009 _{fi fl g} _g _{g ? ;} _Q PO 974 006/974 009 _{fi fl g} _g _{g? ;} _Q

um die notwendige Eingabe zur Implementierung des Systems der Fig. 9 zu erstellen.to provide the necessary input for implementing the system of Fig. 9 to create.

Von ^dem Eingabe-Bit oder jeder Verriegelungsschaltung gehen in Fig. 10 zwei Leitungen aus, die die wahre und die Komplementärform des Einganges bezeichnen und mit 0,0'; 1,1'; 2,2' usw. beschriftet sind. Somit betragen die Eingänge zu den 48 PS-Gliedern zweimal 960 und nicht nur einmal 960. Dasselbe Ergebnis kann man mit einer Leitung erzielen, wenn die invertierende Logikkomponente aus Fig, 8C mit der in Fig. 10 gezeigten Schaltungen zusammen benutzt wird. Stattdessen liefert jedoch in Fig. 10 ein einfaches UND-Glied mit einer Verriegelungsschaltung die PS-Funktion in der Anordnung, wie sie in 251 gezeigt ist.From ^ the input bit or any latch circuit go in Fig. 10 shows two lines, the true and the complementary form of the input and with 0,0 '; 1.1 '; 2.2 'and so on are. Thus the inputs to the 48 PS links are twice 960 and not just once 960. One can get the same result with one line when the inverting logic component of FIG. 8C is used together with the circuits shown in FIG will. Instead, however, in FIG. 10, a simple AND element with a latch circuit provides the PS function in the Arrangement as shown in FIG. 251.

Die Leitung 252 stellt eine Leseleitung dar, die die Ausgabe des Teiles der ersten P&-Schaltung enthält _f und zwar den Teil, der Ausgabe, der von den 60 Eingängen auf einem Chip,abgeleitet ist. Wie man die ganze Anordnung von 9 60 Bits aufbaut, wird anschließend beschrieben.Line 252 represents a read line which contains the output of the portion of the first P & circuit _f , namely the portion of the output derived from the 60 inputs on a chip. How to build the whole arrangement of 960 bits is described below.

Zur Implementierung des in Fig. 9 gezeigten Systems gibt es auf jedem Chip 48 Ps-Glieder, wie sie durch die Leseleitungen 252 bis 300 dargestellt sind. Da außerdem 48 Rückkopplungsverriegelungsschaltungen existieren, die an das System angeglichen werden müssen und diese Rückkopplungsverriegelungsschaltungen über 16 Chips verteilt werden müssen, braucht man pro Chip drei Rückkopplungsverriegelungsschaltungen. Tatsächlich sind jedoch nach Darstellung bei 301 auf jedem Chip acht Rückkopplungsverriegelungsschaltungen vorgesehen. Der Grund für die zusätzlichen Verriegelungsschaltungen wird später erklärt.To implement the system shown in FIG. 9, there are 48 Ps elements on each chip, as represented by read lines 252 to 300 are shown. Also, since there are 48 feedback interlock circuits that need to be matched to the system and these feedback latches have to be distributed over 16 chips, one needs three feedback latches per chip. In fact, however, as shown at 301, there are eight feedback lock circuits on each chip intended. The reason for the additional latch circuits will be explained later.

Zuerst wäre festzustellen, daß das Chip klein in den Abmessungen ist und aus räumlichen Gründen nur eine begrenzte Anzahl von Stiften für die Ausgabeschaltungen von der programmierbaren Anordnung zur Verfügung steht. Fig. 10 zeigt, daß die 48 Ausgabeschaltungen durch 12 ÜND/ODER-Glieder 302 in Gruppen von vier bis zwölf Aus-First, it should be noted that the chip is small in size and has a limited number of pins for space reasons is available for the output circuits from the programmable arrangement. Fig. 10 shows that the 48 output circuits through 12 ÜND / OR elements 302 in groups of four to twelve

PO 974 006/974 009 509882/0784PO 974 006/974 009 509882/0784

gabestiften 303 bis 314 gespeist werden. Um daher die Ausgabe der Leitung 252 am Anschluß 303 zu lesen, ist ein über die Leitung 315 durch das UND-Glied 302 laufendes Taktsignal vorgesehen. Das Taktsignal verbindet gleichzeitig den Ausgang der Leitung 256 mit dem Stift 304 und sieht in ähnlicher Weise einen Ausgang in jeder Grup+ pe der vier Ausgänge für jeden der zwölf Ausgabestifte vor. Das ; Taktsignal auf der Leitung 315 wird nachfolgend als Phase 1-Signal'hand pins 303 to 314 are fed. Therefore, to read the output on line 252 at port 303, an over line 315 is required provided by the AND gate 302 running clock signal. The clock signal simultaneously connects the output of line 256 with the Pin 304 and similarly sees an output in each Grup + pe of the four outputs for each of the twelve output pins. That ; Clock signal on line 315 is hereinafter referred to as phase 1 signal '

bezeichnet. Fig. 10 zeigt, daß die Leitung 253 ebenfalls vom Ausgabestift 303 gelesen wird, und um diese Ausgabe zur richtigen j Zeit zu erhalten, wird das Phase 1-Signal auf der Leitung 315 abgeschaltet, und ein in Fig. 10 nicht dargestelltes Phase 2-Signal wird in das UND/ODER-Glied 302 geleitet, um die notwendige Verbin-; j dung für die Leitung 253 mit dem Ausgangsstift 303 herzustellen. j In ähnlicher Weise liefert ein ebenfalls nicht dargestelltes : Phase 3-Signal für die Leitung 254 die Verbindung zum Ausgangs- \ stift 303 und ein ebenfalls nicht gezeigtes Phase 4-Signal eine !designated. Fig. 10 shows that line 253 is also being read by output pin 303, and in order to get this output at the correct time, the phase 1 signal on line 315 is turned off and a phase 2, not shown in Fig. 10, is turned off. Signal is passed into AND / OR gate 302 to make the necessary connec-; j connection for line 253 with output pin 303. j Similarly, provides a likewise not shown: Phase 3 signal for the line 254 to connect to the output \ pin 303 and a likewise not shown phase 4 signal a!

Verbindung für die Leitungen 255 zum Ausgangsstift 303. Da alle ;Connection for lines 255 to output pin 303. Since all;

ι 48 Ausgänge in Vierergruppen an die zwölf Ausgangsstifte gelegt ;ι 48 outputs placed in groups of four on the twelve output pins;

sind, leiten die vier Phasen-Signale die Ausgänge von allen 48 Schaltungen in vier Zwölfergruppen an die 12 Aus gangs stifte. Die Schaltung der Fig. 9 zeigt, daß die 48 Ausgänge auf die Rückkopplungsverriegelungsschaltungen zurückgeleitet werden. Die in Fig. 10 gezeigte Schaltungsanordnung weist pro Chip 8 Rückkopplungsverriegelungsschaltungen auf. Da wir 48 Rückkopplungsschaltungen und 16 Chips haben, müssen auf jedem Chip drei logische Schaltaus-; gänge durch die Rückkopplungsverriegelungsschaltungen zurückgeleitet werden. Da wir jedoch vier Phasenzeiten für die zwölf Ausgänge haben, wird die Ausgabe vier logischer P&-Schaltungen nacheinander an den Ausgangsstift 303 geleitet. Wenn der Ausgangsstift 303 mit dem Stift 316 verbunden ist, dann erscheint jedes dieser vier Signale zu aufeinanderfolgenden Zeitpunkten am Stift 316. Wenn das Phase 1-Signal 1 an den Stift 317 angelegt wird, wird das Signal auf der Ausgangsleitung 252 durch den Stift 303 und den Stift 317 an die Rückkopplungsverriegelungsschaltung FL_Q geleitet. Zur Zeit der Phase 2 wird das Signal auf der Leitung 253 durch den Aus-are, the four phase signals route the outputs of all 48 circuits in four groups of twelve to the 12 output pins. The circuit of Figure 9 shows that the 48 outputs are fed back to the feedback latch circuits. The circuit arrangement shown in FIG. 10 has 8 feedback locking circuits per chip. Since we have 48 feedback circuits and 16 chips, there must be three logic switches on each chip; inputs are fed back through the feedback interlock circuits. However, since we have four phase times for the twelve outputs, the output of four logic P &'s will be routed to output pin 303 in sequence. If output pin 303 is connected to pin 316, then each of these four signals will appear on pin 316 at successive times. When phase 1 signal 1 is applied to pin 317, the signal is passed on output line 252 through pin 303 and routed pin 317 to the feedback latch circuit FL _Q. At the time of phase 2, the signal on line 253 is

PO 974 006/974 009PO 974 006/974 009

gangsstift 303 an den Stift 316 geleitet, und wenn das Phasensignal am Stift 318 anliegt/ weiter an PL₁. Auf diese Weise kann man vier und nicht nur drei Ausgaben der P&-Schaltung leicht an die Rückkopplungsverriegelungsschaltungen auf einem Chip leiten.output pin 303 passed to pin 316, and if the phase signal is applied to pin 318 / further to PL ₁ . In this way, one can easily route four, not just three, outputs of the P&C to the feedback latch circuits on a chip.

Über den Anschluß 321 können die 60 Bit-Schieberegister auf dem Chip in Fig. 10 mit dem nächsten Chip verbunden werden, um die Figur seriell durch das 960 Bit große Schieberegister zu schieben. Da die P&-Glieder 252 bis 300 jedoch nur 60 der 960 Eingänge abfragen, müssen auch die Eingänge der nachfolgenden Chips eingebaut werden, um alle 960 Eingänge in jeden der 48 P&-Ausgänge zu leiten. Dazu dient die Chip-Verbindungsanordnung, die im Diagramm der Fig. 11 gezeigt ist. Fig. 11 verlangt nur acht Chips und keine sechzehn. Später wird erklärt, wie die Anzahl von Chips in einem verbundenen Satz um die Hälfte reduziert werden kann. Im Moment genügt die Feststellung das jedes der acht Chips zwölf Ausgangssignale liefert. Eines dieser zwölf Ausgangssignale von jedem Chip wird durch Verdrahtung mit einer Verbindungsleitung ODER-verknüpft<The 60-bit shift register on the Chip in Fig. 10 can be connected to the next chip in order to shift the figure serially through the 960 bit large shift register. However, since the P & elements 252 to 300 only poll 60 of the 960 inputs, the inputs of the subsequent chips must also be installed to route all 960 inputs to each of the 48 P & outputs. The chip connection arrangement shown in the diagram of FIG Fig. 11 is shown. Fig. 11 only requires eight chips and none sixteen. It will be explained later how the number of chips in a linked set can be reduced by half. At the moment Suffice it to say that each of the eight chips provides twelve output signals. One of these twelve output signals from each chip is OR-linked by wiring with a connecting line <

Der Ausgang am Anschluß 303 wird so auf die Leitung 325 geschaltet, der Ausgang am Anschluß 403 auf dem Chip 2 ebenfalls auf die !The output at connection 303 is switched to line 325, the output at connection 403 on chip 2 also goes to the!

Leitung 325 und der Ausgang vom Anschluß 503 auf dem Chip 8 eben- j falls durch eine solche ODER-Verdrahtung auf dieselbe Ausgangsverbindungsleitung. In ähnlicher Weise wird ein Ausgangssignal von jedem der übrigen Chips, die nicht dargestellt sind, mit der Leitung 325 verbunden. Die Leitung 325 wird dann an den Anschluß auf dem Chip 1 angeschlossen und liefert die Rückkopplung an die Verriegelungsschaltungen auf diesem Chip. Auf diese Weise stehen alle 960 Eingänge der Anordnung logisch zur Verfügung, um die Rückkopplungsverriegelungsschaltungen bei 316 zu verriegeln. Die Leitung 326 in Fig. 11 ist für die Rückkopplung weiterer vier PS-Glieder auf die Rückkopplungsverriegelungsschaltungen des Chip 1 vorgesehen. Somit braucht das Chip 1 unbedingt acht Rückkopplungsverriegelungsschaltungen, um alle acht P&-Rückkopplungen aufnehmen zu können. Das Chip 2 ist jedoch nur noch mit vier PS-Schaltungen über die Leitung 327 an sein Rückkopplungsregister ange-Line 325 and the output from terminal 503 on chip 8 as well if by such an OR wiring onto the same output connection line. Similarly, an output from each of the remaining chips, not shown, is on line 325 connected. Line 325 is then connected to the connector on chip 1 and provides feedback to the Latch circuits on this chip. In this way, all 960 inputs of the arrangement are logically available for the To lock feedback interlock circuits at 316. Line 326 in Fig. 11 is for feedback another four PS elements are provided on the feedback latch circuits of chip 1. Thus, the chip 1 absolutely needs eight feedback lock circuits, in order to be able to record all eight P&E feedbacks. However, the chip 2 is only available with four PS circuits connected to its feedback register via line 327

PO 974 006/974 009 _g „ _{g g g 2} _{f Q} PO 974 006/974 009 _g " _{ggg 2} _{f Q}

schlossen. Demzufolge finden sich auf dem Chip 2 vier Rückkopplung^· Verriegelungsschaltungen, die von P&-Schaltungen in den Chips nicht benutzt werden. Die Leitung 328 ist daher dafür vorgesehen, diese vier zusätzlichen Rückkopplungsverriegelungsschaltungen mit Information von einer externen Quelle zu schalten. In ähnlicher Weise ist auf dem Chip 8 die Leitung 349 für Benutzung durch externe Quellen vorgesehen. Da man auf acht Chips acht RückkopplungsVerriegelungsschaltungen haben kann, ergeben sich insgesamt ! 64 Rückkopplungsverriegelungsschaltungen, von denen 48 für interne; Rückkopplungen benutzt werden und 16 für externe Verwendung übrigbleiben, j ίclosed. As a result, there are four feedbacks on chip 2 ^ Latches that are not used by P & circuits in the chips. Line 328 is therefore intended to to switch these four additional feedback lock circuits with information from an external source. In a similar way Thus, on chip 8, line 349 is provided for use by external sources. Because there are eight feedback interlock circuits on eight chips can have, result in total! 64 feedback latches, 48 of which are for internal; Feedbacks are used and 16 are left for external use, j ί

Jeder der zwölf Ausgangsstifte ist mit den Ausgangsverriegelungsschaltungen 330 verbunden. Die Information in diesen Verriegelungs4 schaltungen wiederum wird an den Puffer 331 übertragen und seriell über den Anschluß 332 an den Entscheidungsprozessor ausgelesen.Each of the twelve output pins is connected to the output latch circuits 330 connected. The information in these latches, in turn, is transferred to buffer 331 and serially is read out via terminal 332 to the decision processor.

Anhand der Fig. 12 wird erklärt, wie anstelle der 16 Chips für die Schaltung nur acht Chips benötigt werden. In Fig. 12 sind die 48 Schieberegister mit je 20 Bits ähnlich dargestellt wie in Fig. 9. Jedes zweite Register der 20 Bits ist jedoch nicht mit der logischen Anordnung verbunden. Die ausgeschlossenen Positionen des Schieberegisters werden Blindpositionen genannt und die verbundenen Positionen aktive Positionen. Demzufolge sind in Fig. 12 nur 480 Eingänge für die 48 PS-Glieder vorgesehen. Durch Reduzierung der Eingangs leitungen um die Hälfte wird die Größe der 48 logischeiji Schaltungen praktisch auch um die Hälfte reduziert. Demzufolge ι kann jedes Chip 120 Schieberegister und nicht nur 60 aufnehmen. ; Auf diese Weise braucht man zur Unterbringung der 960 Bit-Positio-With reference to Fig. 12 it is explained how instead of the 16 chips for the Circuit only eight chips are needed. In FIG. 12, the 48 shift registers with 20 bits each are shown in a manner similar to that in FIG. 9. However, every other register of the 20 bits is not connected to the logical arrangement. The excluded positions of the Shift registers are called blind positions and the connected positions are called active positions. Accordingly, in Fig. 12 only 480 inputs provided for the 48 PS links. By reducing the input lines by half, the size of the 48 becomes logical Circuits practically also reduced by half. As a result, each chip can accommodate 120 shift registers and not just 60. ; In this way you need to accommodate the 960 bit position

¹ ι ¹ ι

Inen keine 16, sondern nur acht Chips. ,Inen no 16, but only eight chips. ,

Um die erwartete Merkmalextraktion vornehmen zu können, müssenIn order to be able to perform the expected feature extraction, must

alle 960 Positionen gleichzeitig aktiv sein und daher auch ! die Blindpositionen adressiert werden können. Zu diesem Zweck ist in der Eingabe zur Schaltung ein zusätzliches Schieberegi-all 960 positions can be active at the same time and therefore too! the blind positions can be addressed. To this end there is an additional shift register in the input for the circuit

PO 974 006/974 009 509882/0784PO 974 006/974 009 509882/0784

ster von 20 Positionen vorgesehen. Wenn dieses Schieberegister nicht gebraucht wird, enthält die Information im Schieberegister 1, 3 xisw. den erwarteten Teil des Feldes. Wenn jedoch das externe Schieberegister mit 20 Bit-Positionen benutzt wird, enthält das Schieberegister 1 die Information, die sich im Schieberegister 2 findet, wenn das externe Schieberegister nicht benutzt wird. Daher ist vorgesehen, daß dieselbe Verbindung alle 960 Bit-Abtastbereiche mit der halben Anzahl von Verbindungsleitungen abfragt.of 20 positions. When this shift register is not used, it contains the information in the shift register 1, 3 xisw. the expected part of the field. However, if the external Shift register with 20 bit positions is used, shift register 1 contains the information that is in the shift register 2 finds when the external shift register is not used. Therefore it is envisaged that the same connection should be used every 960 bit scan areas queries with half the number of connecting lines.

Das Konzept ist leichter aus der Fig. 14 zu verstehen, die eine Abtastung von 30 Positionen des Buchstabens "F" darstellt, die im wesentlichen mit der in Fig, 4 vorgesehenen Art gleich ist. In Fig. 14 sind die Blindpositionen jedoch durc> den straffierten Teil in der der 30 Positionen-Anordnung und im straffierten Teil des Schieberegisters bezeichnet. Während der ersten ;ehnZyklen sind die aktiven Positionen vollständig leer, genauso wie in Fig. 4. Das Zeichen "F" erscheint erst im Rahmen 11. Fig. 14 zeigt, daß zwei Schieberegister mit 30 Positionen in Verbindung mit der Abtastung von 30 Positionen, anstelle des vorher benutzten einen Schieberegisters mit 30 Positionen verwendet werden. Das Schieberegister 600 empfängt jedoch seine Eingabe durch ein Schieberegister 601 mit drei Positionen. Dadurch enthält nach sechs Zyklen des Schieberegisters 602 Information in den Rahmen 4, 5 und 6 im aktiven Teil (1,1, 1,2 und 1,3) während die Information in den Rahmen 1,2 und 3 in den aktiven Teilen des Schieberegisters 600 an den Stellen (1,4, 1,5 und 1,6) steht. Nach 30 Zyklen ist die in den aktiven Positionen im Schieberegister 602 enthaltene Information die obere Hälfte des abgetasteten Bereiches und die Information in den aktiven Bereichen des Schieberegisters 600 die untere Hälfte des abgetasteten Bereiches. Durch Verbindung der logischen Anordnung mit beiden Schieberegistern erhält man somit das komplette Eingabebild.The concept can be more easily understood from Figure 14, which illustrates a scan of 30 positions of the letter "F" which is essentially the same as that provided in FIG. In Fig. 14, however, the blind positions are through the straightened part in the 30 position arrangement and the straightened part of the shift register. During the first; ehn cycles the active positions are completely empty, as in Fig. 4. The character "F" does not appear until frame 11. Fig. 14 shows that two shift registers with 30 positions in connection with the Sampling of 30 positions, a shift register with 30 positions can be used instead of the previously used shift register. The shift register However, 600 receives its input through a three position shift register 601. This contains after six cycles of the shift register 602 information in frames 4, 5 and 6 in the active part (1,1, 1,2 and 1,3) while the information in frames 1, 2 and 3 is in the active parts of shift register 600 at the positions (1,4, 1,5 and 1,6). After 30 cycles, the information contained in the active positions in shift register 602 is complete the upper half of the scanned area and the information in the active areas of the shift register 600 die lower half of the scanned area. By connecting the logic arrangement with both shift registers, you get that complete input image.

PO 974 0O6/974 009 _509882/0784 PO 974 06/974 009 _509882/0784

Um das ganze Bild des Zeichens in der Schaltung der Fig. 12 zu erzeugen, braucht man also immer noch 16 Chips. Durch Benutzung der blinden Schieberegister wird jedoch die Anzahl der Eingänge zu jeder P&-Schaltung auf die Hälfte reduziert. Ohne diese Maßnahme könnte man mit der heutigen Technologie nicht alle 48 P&-Schaltungen auf einem Chip unterbringen. Durch die Benutzung der blinden Schieberegister wird es also möglich, eine wesentlich größere Logik auf dem Silizium kompakt unterzubringen, als es sonst möglich wäre. Da zahlreiche Merkmalmessungen außerdem gewöhnlich ausschließlich in der oberen Hälfte oder in der unteren Hälfte eines Zeichens ausgeführt werden, sind alle benötigten Eingänge in einem Satz von acht Chips vorgesehen. Für die Fälle, in denen einige Eingänge aus der oberen und einige aus der unteren Hälfte genommen werden müssen, wird durch die Rückkopplungsverriegelungsschaltungen die Ausgabe von Information a^us der Schaltung der oberen Hälfte in die Rückkopplungsverriegelungsschaltungen in der unteren Hälfte oder umgekehrt ermöglicht. Auf diese Weise kann das ganze Merkmal untersucht werden.To produce the full picture of the character in the circuit of Fig. 12, so you still need 16 chips. However, by using the blind shift registers, the number of inputs becomes each P & circuit reduced by half. Without this measure, it would not be possible to use all 48 P&C circuits with today's technology on a chip. Using the blind shift register makes it possible to use a much larger To accommodate logic on the silicon compactly than would otherwise be possible. Also, since numerous feature measurements are usually exclusive are executed in the upper half or in the lower half of a character, all required inputs are in one Set of eight chips provided. For those cases where some entrances are taken from the upper half and some from the lower half must be, the output of information from the circuit of the upper Half in the feedback interlock circuits in the lower half or vice versa. This way the whole thing can Feature to be examined.

Fig. 15 zeigt als Beispiel für eine in der oberen und der unteren Hälfte auszuführende Messung dieselbe Merkmalmessung wie in Fig. 7. In Fig. 7 war das Merkmal, für welches die Kriterien entwickelt wurden, bekanntlich eine Spitze links unten. Da alle positiven Eingänge für die sieben ODER-Glieder sich in der unteren Hälfte bejfinden, enthält die Anordnung einer Gruppe von Chips, die die ' untere Hälfte untersucht, alle benötigten Eingangswerte. Diese ;FIG. 15 shows, as an example of a measurement to be carried out in the upper and lower halves, the same feature measurement as in FIG. 7. In Fig. 7, the feature for which the criteria were developed was known to be a spike in the lower left corner. As all positive The inputs for the seven OR gates are in the lower half, the arrangement of a group of chips, which the 'lower half examines, contains all the required input values. These ;

Information wird in sieben Rückkopplungsverriegelungsschaltungen ' innerhalb des betreffenden'Meßelementes (ein Satz von 8acht Chips) gespeichert und während einer zweiten Phase zusammen mit der gesamten in der unteren Hälfte verfügbaren Null-Information in das letzte UND-Glied 725 eingespeist. Die Ausgabe der Schaltung 725Information is stored in seven feedback latch circuits' within the betreffenden'Meßelementes (a set of 8acht chips) and fed during a second phase together with the whole in the lower half of null information available in the last AND gate 725th The output of circuit 725

wird dann über eine externe Rückkopplungsverbindung an ein Meßelement ausgeleitet, welches Information von der oberen Hälfte der Ab>tastung enthält. So erfolgt die Merkmalextraktionsmessung, die in Fig. 7 in zwei logischen Ebenen vorgenommen wurde, in Fig. 15is then sent to a measuring element via an external feedback connection, which information is from the upper half of the sample contains. The feature extraction measurement, which was carried out in two logical levels in FIG. 7, is thus carried out in FIG. 15

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durch die Benutzung der blinden Schieberegister und die externe Rückkopplung in drei logischen Ebenen,by using the blind shift register and the external feedback in three logical levels,

Im Beispiel der Fig. 15 wurden zwei logische Ebenen in der unteren Hälfte benutzt und zu einer dritten logischen Ebene in die obere Hälfte geleitet. Bei einer anderen angenommenen Messung sind insgesamt vier logische Ebenen in der unteren Hälfte erforderlich. In diesem Falle würde die obere Hälfte die notwendige Eingabe von der unteren Hälfte erst nach einer Datenverschiebung empfangen, da ein Datenschiebezyklus alle vier Phasen auftritt. Demzufolge müßte man in der oberen Hälfte die verschobenen Daten kompensieren, um die endgültige logische Operation in der Phase 1 dss mchsten Zyklus richtig ausführen zu können. Nimmt man jedoch weiter an, daß die folgende logische Operation das mit der Phase Ibeginnende Endergebnis braucht _f dann könnte die erste logische Operation in der unteren Hälfte in der Phase 4 des Datenverschiebezyklus ausgeführt werden, die der unteren Operation vorausgeht. Auf diese Weise wären die logischen Operationen in der unteren Hälfte bei der Phase 3 beendet, und die letzte logische Operation in der oberen Hälfte könnte bei der Phase 4 abgeschlossen werden und bei der Phase 1 des nächsten Datenschiebezyklus zur Verfügung stehen. Bei der ersten logischen Operation in der unteren Hälfte müßte allerdings noch die Position der Daten kompensiert werden.In the example of FIG. 15, two logical levels were used in the lower half and passed to a third logical level in the upper half. Another assumed measurement requires a total of four logical levels in the lower half. In this case, the top half would not receive the necessary input from the bottom half until after a data shift, since a data shift cycle occurs every four phases. As a result, one would have to compensate for the shifted data in the upper half in order to be able to correctly carry out the final logical operation in phase 1 of the next cycle. Assuming, however, further that the following logical operation with the phase of the Ibeginnende final needs _f could then the first logical operation in the lower half in the phase 4 of the data shift cycle are performed which precedes the lower operation. In this way, the logic operations in the lower half would be completed in phase 3 and the last logic operation in the upper half could complete in phase 4 and be available in phase 1 of the next data shift cycle. With the first logical operation in the lower half, however, the position of the data would still have to be compensated.

Fig. 13 zeigt eine komplette Merkmalextraktionskarte. Das Meßelement Nr. 1 enthält acht Chips mit 48 P&-Schaltungen, die über 480 Eingänge (plus 64 Rückkopplungen) gespeist werden. Das Meßelement 1 ist so angeschlossen, daß die obere Hälfte einer 960 Bit großen Abtastung untersucht wird und das Meßelement Nr. 2 ist mit dem Element Nr. 1 zu einem Paar zur Untersuchung der unteren Hälfte derselben Abtastung von 960 Bits zusammengeschlossen. Jedes Meßelement enthält 12 interne Rückkopplungen, wie sie auf dem Chip-Verbindungsplan in Fig. 11 gezeigt sind. Da jede dieser 12 internen Rückkopplungsleitungen multiplex geschaltet ist und 48 Rückkopplungssignale führt, stellen sie die Benutzung der 48 Rückkopplungsverriegelungsschaltungen auf den acht Meß-ChipsFigure 13 shows a complete feature extraction map. The measuring element # 1 contains eight chips with 48 P & circuits fed by 480 inputs (plus 64 feedbacks). The measuring element 1 is connected in such a way that the upper half of a 960 bit sample is examined and the measuring element No. 2 is paired with element # 1 to examine the lower half of the same sample of 960 bits. Each sensing element contains 12 internal feedbacks as shown on the chip connection diagram in FIG. As each of these 12 internal feedback lines is multiplexed and carries 48 feedback signals, they represent the use of the 48 feedback lock circuits on the eight measurement chips

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dar. Acht weitere Rückkopplungsverriegelungsschaltungen werden durch die lokale Rückkopplung von dem paarigen Meßelement gebraucht. So haben wir im Meßgelement Nr. 1 acht Rückkopplungsverriegelungsschaltungen, die eine lokale Rückkopplung vom Meßelement Nr. 2 empfangen. Zwei lokale Rückkopplungsleitungen sind in Fig. 13 gezeigt, da jedoch auf jeder Leitung vier Ausgänge multiplex geführt werden, stellen sie die Benutzung von acht Rückkopplungs- \ Verriegelungsschaltungen dar. Acht weitere Rückkopplungsverriegelungsschaltungen in jedem Meßelement enthalten die Fernrückkopplung von einer externen Quelle, die aus einem weiteren Paar von Meßelementen bestehen kann oder aus Information, die von einer Quelle vollständig außerhalb der Meßkarte stammt. Die für die interne Rückkopplung benutzten insgesamt 48 Verriegelungs- j schaltungen, acht Verriegelungsschaltungen für die lokale Rückkopplung und acht Verriegelungsschaltungen für die Fernrückkopplun-f gen ergeben insgesamt 64 Verriegelungsschaltungen, die auf einem Meßelement aus acht Chips zur Verfügung stehen.Eight more feedback lock circuits are needed by the local feedback from the paired sensing element. So in Sense # 1 we have eight feedback latches that receive local feedback from Sense # 2. Two local feedback lines are shown in Fig. 13, however, since four outputs are fed multiplexed on each line, they provide the use of eight feedback \ latch circuits is. Eight more feedback latch circuits in each gauge contain the remote feedback from an external source, consisting of a can consist of further pairs of measuring elements or information that comes from a source completely outside the measuring card. The total of 48 interlocking circuits used for the internal feedback, eight interlocking circuits for the local feedback and eight interlocking circuits for the remote feedback results in a total of 64 interlocking circuits, which are available on a measuring element made up of eight chips.

Fig. 16 zeigt ein Schieberegister mit 120 Bits, welches auf einem Chip liegt, das die Merkmalextraktion mit oberer und unterer Hälfte durchführt. Das externe Schieberegister 700 liefert die Information der unteren Hälfte an die aktiven Teile des Schieberegisters mit 120 Bits indem es den Schalter 701 so stellt, daßFig. 16 shows a shift register with 120 bits, which on a Chip that performs the feature extraction with the top and bottom halves. The external shift register 700 provides the Information of the lower half to the active parts of the shift register with 120 bits by setting the switch 701 so that

die Dateneingabe durch das Schieberegister 7OO erfolgt. Andererseits enthalten die aktiven Teile des Schieberegisters mit 120 gestellt wird, daß die Dateneingabe das Schieberegister 700 umgeht .the data is entered through the shift register 7OO. on the other hand contain the active parts of the shift register with 120, the data input bypasses the shift register 700 .

Fig. 17 zeigt eine Einrichtung, mit der die Merkmalextraktion der oberen und unteren Hälfte auf eine Merkmalextraktion der linken und rechten Seite erweitert werden kann. Nimmt man an, daß der Schalter 701 so steht, daß das Schieberegister 700 umgangen wird und das der Schalter 703 mit dem Anschluß 704 verbunden ist, so erhält man dadurch eine Schaltung, die die obere Hälfte einer Figur gemäß früherer Beschreibung enthält. Wenn der Schalter 703 jedoch mit dem Anschluß 705 in Verbindung gebracht und das Schie-Fig. 17 shows a device by which the feature extraction of the upper and lower halves is based on a feature extraction of the left and right side can be expanded. Assume that switch 701 is set to bypass shift register 700 and that the switch 703 is connected to the terminal 704, a circuit is thereby obtained which is the upper half of a Contains figure according to previous description. However, if switch 703 is connected to terminal 705 and the slide

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beregister 702 20 Bits groß ist, dann wird dadurch die in den Blindregistern 2, 4, 6 usw. stehende Information in die Register 25, 27, 29 usw. gesetzt. Nach 480 Zyklen ist somit die ganze obere und untere Hälfte der rechten Seite einer Figur in demjenigen Teil des Schieberegisters enthalten, der mit der logischen Anordnung verbunden ist. Durch Benutzung des Schieberegisters 702 und des Schalters 703 kann also die rechte Seite der Anordnung untersucht werden. Verschiebt man die Figur um weitere 480 Zyklen, so kann auch die linke Seite der Anordnung untersucht werden. Wenn also von einem Merkmal bekannt ist, daß es nur auf der rechten oder der linken Seite der Anordnung liegt, so ermöglicht die Benutzung des Schieberegisters 702 des Schalters 703 eine gewisse Einsparung bei der Benutzung der logischen Anordnung, und bringt effektiv eine Anordnung von 480 χ 48 auf die neuen Maße 960 χ 24.If register 702 is 20 bits in size, then the information in dummy registers 2, 4, 6, etc. is stored in the registers 25, 27, 29 etc. are set. Thus, after 480 cycles, all of the top and bottom halves of the right side of a figure are in that one Contain part of the shift register that is connected to the logic arrangement. Using the shift register 702 and the switch 703 can thus be examined the right side of the arrangement. If you move the figure by another 480 cycles, in this way the left side of the arrangement can also be examined. So if a characteristic is known that it is only on the right or the left side of the arrangement, the use of the shift register 702 of the switch 703 enables a certain amount Saving in the use of the logical arrangement, and effectively brings an arrangement from 480 χ 48 to the new dimensions 960 χ 24.

Die Fernrückkopplungen auf der Karte in Fig. 13 ermöglichen außerdem die Kommunikation zwischen Elementen außerhalb des Meßelementenpaares und zwischen Elementen auf verschiedenen Karten. Durch diese Verbindung wird eine Einrichtung geschaffen, mit der eine Messung ermöglicht wird, die über die Anordnung von 960 χ 48 hinausgeht. Wenn z.B. die Anordnung, die alle notwendigen Meßdaten enthalten soll, größer ist, als sie in einer Abtastung von 960 Bits untergebracht werden kann, dann kann die Information von einem Meßpaar dem zweiten Meßpaar zugeführt werden, um eine größere Geometrie zu bekommen.The remote feedback on the card in Figure 13 also enables communication between elements outside the gauge pair and between elements on different cards. By this connection creates a device with which a measurement is made possible that goes beyond the arrangement of 960 χ 48. If, for example, the arrangement that is to contain all the necessary measurement data is larger than it is in a scan of 960 Bits can be accommodated, then the information can be fed from one measuring pair to the second measuring pair in order to obtain a larger one To get geometry.

Fig. 11 zeigt die Serienschaltung der Ausgangssignale am Anschluß 332 vom Meßelement, während Fig. 13 zeigt, daß für die Meßelemente 3 und 4 alle 12 Ausgangssignale an die Ausgangsstifte geleitet werden. In einer Merkmalextraktion braucht man nur eine serielle Ausgabe, weil der Entscheidungsprozessor jeweils nur ein Merkmal untersucht. Durch die zwölf parallelen Ausgänge an den Meßelementen 3 und 4 soll lediglich eine vielseitige Benutzung der Meßkarte ermöglicht werden, falls die darin enthaltene Logikmöglichkeit für andere Funktionen benutzt wird, wie z.B. im Entscheidungsprozessor. Fig. 13 zeigt auch die Eingangsleitungen für die 11 shows the series connection of the output signals at the terminal 332 from the sensing element, while Figure 13 shows that for sensing elements 3 and 4, all 12 output signals are passed to the output pins will. In a feature extraction one only needs a serial output because the decision processor only needs one feature at a time examined. The twelve parallel outputs on the measuring elements 3 and 4 are only intended to allow versatile use of the measuring card can be made possible if the logic option contained therein is used for other functions, e.g. in the decision processor. 13 also shows the input lines for the

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Phasentaktsignale und eine Ausgangsverriegelungsschaltung und eine Eingabe für eine Anordnungspersonalisierungs-Steuerung. Diese ist notwendig, um die Logikanordnung mit den Einstellungen zu versehen, die sie zur Untersuchung eines bestimmten Merkmales braucht.Phase clock signals and an output latch circuit and an input for an arrangement personalization control. This is necessary in order to match the logic arrangement with the settings which she needs to examine a certain characteristic.

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Claims

PATENT CLAIMS

Circuit arrangement for carrying out logical operations using shift registers and locking circuits, characterized in that for programmable Variation of the logical operations to be carried out a multi-stage shift register (SR1 to 48; Fig. 9) for Recording and storage of input data and several programmable logic circuits (P & 1 to 45) provided which are connected to one another for the output of the input data to the programmable logic circuits, that the output of each stage of the shift register with the same input in all programmable logic Circuits is connected and each output is assigned to a different group of inputs thus formed.

2. Circuit arrangement according to claim 1, characterized in that that feedback interlock circuits are provided, the inputs of which with the outputs of the programmable logic circuits are connected and their outputs with the inputs of the programmable logic Circuits are connected so that the result of a logical operation as input for a subsequent one logical operation is used, whereby multi-stage logical operations can be carried out within the circuit arrangement are.

3. Circuit arrangement according to claim 2, characterized in that a multiplex device for connecting the outputs of the programmable logic circuits is provided to the feedback interlock circuits.

4. Circuit arrangement according to one or more of claims 1 to 3, characterized in that m programmable logic circuits (251; Fig. 10) in matrix form

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a plurality of integrated circuit chips are arranged with η logic circuits per chip, that also a part (250) of the multi-stage shift register is mounted on each chip, the shift register parts are interconnected from chip to chip serial and a group of chips contains the entire shift register and that, furthermore, several output connections on each chip are connected to a multiplex device, whereby selected output connections receive output signals from the programmable logic circuits on the relevant chip, the connections according to an OR function Connect output terminals to the η programmable logic circuits. \

5. Circuit arrangement according to claim 4, characterized in that ί

net that η feedback interlock circuits are provided!

are, each of which with the output of a different logi-;

see circuit is connected.

6. Circuit arrangement according to one or more of the claims

1 to 5, characterized in that one or more,

Output connections are provided, the number of which is less than the number of programmable logic circuits, each output port being directly connected to a selected group of programmable logic circuits is connected so that the outputs of all logic circuits at a selectable smaller number of output connections are available in that the results of those logic circuits that are not directly connected to Output terminals of the feedback latches are connected, stored and in the terminal then the stored results via the directly connected programmable circuits to the output terminals are fed.

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7. Circuit arrangement according to one or more of the claims

1 to 6, characterized in that the multi-stage shift register (SR1 to 48; FIG. 9) is divided into active and inactive sub-areas, each sub-area consisting of m positions consists that several programmable logic circuits are provided, their respective input with all positions of the active sub-area are connected, resulting in data input signals to the active sub-areas be made available for performing logical operations on the programmable logic circuits.

8. Circuit arrangement according to claim 7, characterized in that a second shift register with m stages with the Data input connections is connected, whereby data that are normally located in the inactive subareas are transferred to the active sub-areas for input into the programmable logic circuits.

9. Circuit arrangement according to one or more of the claims 6 to 8, characterized by data input connections, an m-stage shift register connected to the input connections is connected, a first p-digit shift register, which is provided with input data connections for the Reception and intermediate storage of input data signals is connected, a second p-stage shift register, that is connected to the m-stage shift register for receiving and temporarily storing data signals which are shifted by m levels and by η circuits per group where the first and second p-level Shift registers are each divided into active and inactive sub-areas, and each sub-area over m stages has and wherein all stages of the active parts of the first p-stage shift register with the input of each programmable logic circuit in the first group and all

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Stages of the active sub-area of the second p-stage shift register with the input of each programmable Circuit in the second group are connected, whereby Data signals in the inactive sub-areas of the first p-stage shift register in the active sub-areas of the second p-stage shift register are included.

10, circuit arrangement according to one or more of claims 6 to 9, characterized by first and second groups of Feedback interlocks, first connections for interconnecting the outputs of the first group of programmable logic circuits with the first group of feedback interlocks, second connections for connecting the outputs of the second group of programmable logic circuits with dsr second Group of feedback interlocks, third and fourth connections for connecting the outputs of all programmable circuits in the group concerned, whereby the results of a logical operation can be fed to a subsequent logical operation as input signals so that multi-level logical operations can be carried out.

11. Circuit arrangement according to one or more of the claims 6 to 10, characterized by a multiplex device for connecting the outputs of the first group of programmable logic circuits to the first connections for the feedback of the first group of feedback latches and through a second multiplexer for connecting the outputs of the second group of programmable logic circuits to the second connections for feedback of the second group of feedback interlocks.

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12. Circuit arrangement according to one or more of claims 6 to 11, characterized by η programmable logic Circuits which are arranged as matrices on several integrated circuit chips with η logic circuits per chip, through a first group of chips that form the entire first p-stage shift register, one q-stage sub-area of the first p-stage shift register, which is arranged on each of the chips in the first chip group, with q stages from chip to chip to one Series are interconnected by a first number of output pins on each chip in the first group of chips connected to the first multiplexer so that first output ports are selected Receive output signals of the programmable logic circuits on the relevant chip, the first Connections according to an OR function with the output terminals are connected to the first chip group and a corresponding output terminal as an output terminal is to understand the corresponding programmable logic circuit of η programmable logic circuits connects, being responsible for arranging and connecting the second group of chips that make up the entire second p-stage shift registers result in the same relationships as in the first group mentioned above.

13. Circuit arrangement according to one or more of claims 6 to 12, characterized by η feedback locking circuits in each group of chips, with each feedback latch connected to the output connected to another logic circuit.

14. Circuit arrangement according to one or more of the claims 6 through 13, characterized by r feedback interlocks in addition to the η feedback latches in each group of chips, being a

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Part of r feedback interlocks in the first group of chips for receiving output signals of the second group of chips and part of r feedback latches in the second group of chips are provided for receiving signals from the output of the first group of chips, creating two Groups of chips can exchange output data signals for multi-level logical operations.

15. Circuit arrangement according to one or more of the claims 6 to 14, characterized by a second m-stage shift register which is connected to the data connection, wherein the first and second p-stage shift register is each divided into two segments, and the second m-stage shift register is connected to a segment of each p-stage shift register, so that the input data signals the active sub-areas are given a different configuration.

16. Circuit arrangement according to one or more of claims 6 to 15, characterized in that the input data signals entered into the data shift register that m logical operations using data shift cycles performed prior to the data move cycles in which the final logical Operations for calculating intermediate logical results preceded and that finally the final logical results Operations are performed to form the intermediate result.

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