DE2525533C2 - Device for decoding a code - Google Patents
Device for decoding a codeInfo
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- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
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Description
Die Erfindung bezieht sich auf eine Einrichtung zum Decodieren eines Code mit zwei oder mehr Zustandswerten nach dem Oberbegriff des Anspruches 1.The invention relates to a device for decoding a code with two or more state values according to the preamble of claim 1.
Die Decodierung solcher Codes, bei denen die Information und häufig auch der Takt durch eine Pegeländerung innerhalb eines Schrittzeitintervalls dargestellt ist, erfolgt im allgemeinen durch Differenzieren der durch die Pegeländerung innerhalb des Schrittzeitintervalls entstehenden Impulsflanke. Insbesondere bei Verwendung dieser Codes in Übertragungssystemen, die elektromagnetischen Störungen unterworfen sind, kann es geschehen, daß durch Einkoppeln von Störfeldern innerhalb eines Schrittzeitintervalls zum einen zusätzliche Impulsflanken und zum anderen Deformierungen der informationstragenden Impulsflanke auftreten können, die zu einer fehlerhaften Decodierung des Code führen.The decoding of such codes, in which the information and often also the clock through a level change is represented within a step time interval is generally done by differentiating the by the change in level within the step time interval resulting pulse edge. Especially when using of these codes in transmission systems that are subject to electromagnetic interference happen that by coupling in interference fields within a step time interval on the one hand additional Pulse edges and, on the other hand, deformations of the information-carrying pulse edge can occur, which lead to incorrect decoding of the code.
Zwar können durch einen entsprechenden Aufbau des Übertragungssystems und insbesondere der Übertragungskanäle derartige Störungen verringert werden. Abgesehen davon, daß die Störungen nicht vollständig zu beseitigen sind, ist ein derartiger Aufbau auch aufwendig und teuer.Admittedly, through a corresponding structure of the transmission system and in particular the transmission channels such interference can be reduced. Besides that the interference is not complete are to be eliminated, such a structure is also complex and expensive.
Es ist bereits eine gattungsgemäße Einrichtung bekannt (DE-AS 12 07 958), bei der zum Zwecke der Trennung des aus Impulsen eines binären Code bestehenden Signals aus einer Kombination von Signal und Geräusch die Impulse während der ganzen Dauer eines Codeelements integriert werden und dao Resultat der Integration ausgelesen wird. Diese Einrichtung hat den Nachteil, daß Schwankungen in der Betriebsspannung zu Auswertefehlern führen.There is already a generic device known (DE-AS 12 07 958), in which for the purpose of separation the signal consisting of pulses of a binary code from a combination of signal and noise the impulses are integrated during the entire duration of a code element and the result of the integration is read out. This device has the disadvantage that fluctuations in the operating voltage increase Lead to evaluation errors.
Es ist des weiteren eine Schaltungsanordnung zum Selektieren oder Eliminieren von Impulsen aus einer Impulsfolge bekannt (DE-AS U 62 541). bei der die Selektion oder Elimination dadurch erfolgt, daß die Impulse der Impulsfolge um vorgegebene Zeiten verlängert werden und die verlängerten Impulse einem Impulsbreitendiskriminator zugeführt werden, der nur diejenigen Impulse weiterleitet, deren Breite einen vorgegebenen Wert überschreitet. Auf diese Weise lassen sich aber nur kurze Störimpulse eliminieren.There is also a circuit arrangement for selecting or eliminating pulses from a pulse train known (DE-AS U 62 541). in which the selection or elimination takes place in that the pulses of the pulse train are lengthened by predetermined times and the lengthened pulses are fed to a pulse width discriminator which only forwards those pulses whose width exceeds a predetermined value. In this way, however, only short glitches can be eliminated.
Aufgabe der Erfindung ist es, eine Decodiereinrichtung zu schaffen, die eine durch Störungen des zu decodierenden Signals und Betriebsspannungschwankungen wenig beeinflußte Decodierung gestattet. Zudem soll die Einrichtung einen möglichst einfachen und billigen Aufbau geringen Bauvolumens besitzen.The object of the invention is to provide a decoding device which is one by interference of the to be decoded Signal and operating voltage fluctuations, little influenced decoding allowed. In addition, should the device have the simplest and cheapest possible construction of low volume.
Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruches 1 gelöst.According to the invention, this object is achieved by the characterizing features of claim 1.
Die Erfindung geht von der Tatsache aus, daß im ungestörten Fall jeder einen Zustandswtrt darstellenden PegeLänderung innerhalb eines Schrittzeitintervalls ein Impuls bestimmter Polarität und bestimmter Pegel-Zeit-Fläche voran- oder nachgeht — bei einem binären Code — oder voran- und nachgeht — bei einem ternären Code. Wird nun jeder dieser Impulse im Schrittzeitintervall einer Integrationsstufe zugeführt und jeweils während des Vorhandenseins eines bestimmten vorgegebenen Integrationswertes oder einem darüber liegenden Wert ein zur weiteren Auswertung vorgesehener Impuls erzeugt, so wird erreicht, daß eingekoppelte, kurzzeitige Störungen im wesentlichen nur einen im allgemeinen geringen zeitlichen Versatz des zur weiteren Auswertung vorgesehenen Impulses gegenüber der den Zustandswert darstellenden Pegeländerung erzeugen, sich jedoch nicht oder nur in geringem Umfange auf die Signalauswertung auswirken. Da keine Versatzaddition auftritt, sind die hierdurch entstehenden Fehler von nachrangiger Bedeutung.The invention is based on the fact that in the undisturbed case each represents a state value Level change within a step time interval a pulse of a certain polarity and a certain level-time area goes ahead or behind - in a binary code - or goes ahead and behind - in a ternary Code. If each of these pulses is now fed to an integration stage in the step time interval, and in each case during the presence of a certain predetermined integration value or one above it Value generates a pulse intended for further evaluation, it is achieved that coupled-in, short-term disturbances essentially only a generally small time delay from the other Generate evaluation of the intended pulse against the level change representing the status value, however, have no or only a minor effect on the signal evaluation. There is no offset addition occurs, the resulting errors are of secondary importance.
Durch die Beschattung mit den logischen Verknüpfungsgliedern und den Komparatoren wird zudem erreicht, daß Änderungen der Breite der Impulse aufgrund von Schwankungen der Betriebsspannung sich nicht mehr auf die Auswertung auswirken können.Through the shading with the logical links and the comparators are also achieved that changes in the width of the pulses due to fluctuations in the operating voltage can no longer affect the evaluation.
In einer bevorzugten Ausführungsform ist als von der Integrationsstufe angesteuertes Mittel am zweckmäßigsten für jeden durch eine Pegeländerung dargestellten Zustandswert ein an einem Eingang mit einer konstanten Referenzspannung beaufschlagter Komparator vorgesehen. Zur Decodierung des eingangs erwähnten gleichstromfreien, ternären Bi-Phase-Level-Code sind also bei Realisierung dieser Ausführungsform zwei Komparatoren vorhanden, da bei einem derartigen Code der eine Zustandswert durch eine Pegeländerung in der einen Potentialrichtung — beispielsweise von positivem zu negativem Potential — und der andere Widerstandswert durch eine Pegeländerung in der entgegengesetzten Potentialänderung — von negativem zu positivem Potential — dargestellt istIn a preferred embodiment, as of the Integration stage controlled means most appropriate for each represented by a level change State value a comparator to which a constant reference voltage is applied at an input is provided. To decode the DC-free, ternary bi-phase level code mentioned at the beginning Thus, when realizing this embodiment, two comparators are present, since with one such Code of a state value due to a level change in one potential direction - for example from positive to negative potential - and the other resistance value by a level change in the opposite one Change in potential - from negative to positive potential - is shown
Die Größe des vorgegebenen Integrationswertes wird mit Vorteil zu etwa 2/3 des maximalen Integratorausgangssignales gewählt. Zwar werden mit wachsen-The size of the predetermined integration value is advantageously about 2/3 of the maximum integrator output signal chosen. While growing with
dem vorgegebenen Integrationswert die auf die Auswertung sich auswirkenden Störungen immer mehr ausgeschaltet, jedoch kann es bei hohen vorgegebenen Integrationswerten geschehen, daß bereits bei einem geringen Absinken des Pegels, wie es bei Betriebsspannungsschwankungen in Erscheinung treten kann, der vorgegebene Integrationswert nicht erreicht wird und infolge dessen eine einen Zustandswert darstellende Pegeländerung nicht ausgewertet wird.the specified integration value on the evaluation interferences that have an effect are increasingly switched off, but it can occur with high predetermined integration values happen that even with a slight drop in level, as is the case with operating voltage fluctuations can appear, the specified integration value is not reached and as a result, a level change representing a status value is not evaluated.
In einer bevorzugten Ausführungsform der Erfinoung ist als pegelbildendes Mittel ein über einen zweiten Eingang rücksetzbares Flip-Flop vorgesehen, dessen Set- und reset-Eingang mit den erzeugten Impulsen beaufschlagt sind.In a preferred embodiment of the invention, the level-forming means is a via a second input Resettable flip-flop provided, the set and reset input of which receives the generated pulses are.
Die Erfindung sei anhand der Zeichnung die ein Ausführungsbeispiel enthält, näher erläutert. Es zeigen F i g. 1 ein Blockschaltbild der Einrichtung und F i g. 2 den zeitlichen Verlauf der Signale an verschiedenen Punkten des Blockschaltbilds nach F i g. 1.The invention is based on the drawing an exemplary embodiment contains, explained in more detail. It shows F i g. 1 shows a block diagram of the device and FIG. 2 the timing of the signals at various points in the block diagram according to FIG. 1.
Die Einrichtung, die zum Decodieren eines selbsitaktenden, gleichstromfreien, ternären Bi-Phase-Level-Code, wie er in F i g. 2a dargestellt ist, dient, enthält einen Transformator 1, dessen Primärwicklung 2 mit dem codierten Signal beaufschlagt ist und an dessen Sekundärwicklung 3 die Integrationsstufe 4 angeschlossen ist.The device used to decode a self-clocking, DC-free, ternary bi-phase level code, as shown in FIG. 2a is shown, contains a transformer 1, the primary winding 2 of which is coded with the The signal is applied and the integration stage 4 is connected to its secondary winding 3.
Der Ausgang der Integrationsstufe 4 steht mit zwei Komparatoren 5 und 6 in Verbindung und zwar ist er einmal an den negativen Eingang des !Comparators 5 und zum anderen an den positiven Eingang des Komparators 6 angeschlossen. Die beiden anderen Eingänge der Komparatoren 5 und 6 sind jeweils mit einer konstanten Referenzspannung Ur beaufschlagt. Jeder Komparatorausgang ist mit dem einen Eingang eines ihm zugeordneten Oder-Gatters 7 bzw. 8 verbunden. Der Ausgang des Oder-Gatters 7 ist an den reset-Eingang und der des Oder-Gatters 8 an den set-Eingang eines Flipflops 9 angeschlossen, an dessen Normalausgang das decodierte Signal erscheint.The output of the integration stage 4 is connected to two comparators 5 and 6, namely on the one hand it is connected to the negative input of the comparator 5 and on the other hand to the positive input of the comparator 6. The other two inputs of the comparators 5 and 6 have a constant reference voltage Ur applied to them. Each comparator output is connected to one input of an OR gate 7 or 8 assigned to it. The output of the OR gate 7 is connected to the reset input and that of the OR gate 8 is connected to the set input of a flip-flop 9, at whose normal output the decoded signal appears.
An einer zweiten Sekundärwicklung 10 die eine auf Nullpoiential liegende Mittelanzapfung besitzt, sind zwei weitere Komparatoren 11 und 12 angeschlossen und zwar sind die Wicklungsenden jeweils mit dem negativen Eingang der beiden Komparatoren 11 und 12 verbunden. Die anderen beiden Eingänge liegen auf einer konstanten Referenzspannung Ur. Der Ausgang des Komparators 11 ist mit dem anderen Eingang des Oder-Gatters 7 und der des Komparators 12 mit dem des Oder-Gatters 8 verbunden.Two further comparators 11 and 12 are connected to a second secondary winding 10, which has a center tap which is at zero potential, namely the winding ends are each connected to the negative input of the two comparators 11 and 12. The other two inputs have a constant reference voltage Ur. The output of the comparator 11 is connected to the other input of the OR gate 7 and that of the comparator 12 is connected to that of the OR gate 8.
Zur Ableitung des Taktes stehen die beiden Ausgänge der Oder-Gatter 7 und 8 des weiteren mit einem NAND-Gatter 13 in Verbindung, das ein Monoflop 14 ansteuert. Der Normalausgang des Monoflops 14 ist mit dem Löscheingang eines Zählers 15 verbunden, an dessen Zähleingang ein Quarzoszillator 16 angeschlossen und an dessen Ausgang das Taktsignal abgenommen werden kann.To derive the clock, the two outputs of the OR gates 7 and 8 are also provided with a NAND gate 13 in connection, which controls a monoflop 14. The normal output of the monoflop 14 is with connected to the clear input of a counter 15, at which A crystal oscillator 16 is connected to the counter input and the clock signal is tapped at its output can be.
Die Wirkungsweise der Einrichtung sei anhand der F i g. 2 erläutert.The mode of operation of the device is based on FIG. 2 explained.
Das in Form eines selbsttaktenden, gleichstromfreien, ternären Bi-Phase-Level-Code vorliegende Signal ist in F i g. 2a dargestellt. Bei diesem Code liegen Takt und Zustandswert bzw. Information jeweils mittig in den einzelnen Schrittzeitintel vallen A. B, C. D, Fund F, wo bei die Lage der Flanke 17 den Taktzeitpunkt und das Potentialgefälle im Bereich der Flanke den Zustandswert angibt. So liegt im Schrittzeitintervall A der Zustandswert »0« vor — Flanksnsprung von positivem zu neeativcm Potential — und im Schritlzeuintervall C der Zustandswert »L« — Flankensprung von negativem zu positivem Potential. Dieses am Eingang des Transformators 1 bei Punkt a anliegende Signal wird in der Integrationsstufe 4 integriert Am Ausgang der Integrationsstufe 4 in Punkt b liegt somit ein Signal vor, wie es in F i g. 2b dargestellt ist. Dieses Signal wird den beiden Komparatoren 5 und 6 zugeleitet. Der Komparator 5 bildet aus den positiven Spannung-Zeit-Flächen des !ntegratorausgangssignals jeweils einen Impuls undThe signal present in the form of a self-clocking, direct current-free, ternary bi-phase level code is shown in FIG. 2a shown. In this code, the clock and status value or information are in the middle of the individual step time intervals A. B, C. D, Fund F, where the position of the edge 17 indicates the clock time and the potential gradient in the area of the edge indicates the status value. Thus, in step time interval A, the status value “0” is present - edge jump from positive to negative potential - and in step interval C the status value “L” - edge jump from negative to positive potential. This signal present at the input of the transformer 1 at point a is integrated in the integration stage 4. At the output of the integration stage 4 in point b there is thus a signal as shown in FIG. 2b is shown. This signal is fed to the two comparators 5 and 6. The comparator 5 forms a pulse and from the positive voltage-time areas of the integrator output signal
ίο ebenso der Komparator 6 aus den negativen Spannung-Zeit-Flächen des Integratorausgangssignals, und zwar schalten sie bei Überschreiten von 2/3 des maximalen Integrationswertes und danach bei Unterschreiten dieses Wertes. Die so erzeugten, am Ausgang des Komparators 5 in Punkt c bzw. des Komparators 6 in Punkt d erscheinenden Signale sind in den F i g. 2c und 2d abgebildet. ίο likewise the comparator 6 from the negative voltage-time areas of the integrator output signal, namely they switch when 2/3 of the maximum integration value is exceeded and then when this value is undershot. The signals generated in this way and appearing at the output of the comparator 5 in point c and of the comparator 6 in point d are shown in FIGS. 2c and 2d shown.
Mit den Signalen gemäß den F i g. 2c und 2d könnte nun bereits das rücksetzbare Flipflop 9 geschaltet werden. Da jedoch, wie bereits oben erwähnt, aufgrund von Betriebsspannungsschwankungen die Schaltflanke der einzelnen Impulse noch in einem relativ breiten zeitlichen Bereich schwanken kann, was insbesondere bei der Ableitung des Taktes recht störend ist, erfolgt eine zusätzüche Zeitfixierung mittels der beiden Komparatoren 11 und 12.With the signals according to FIGS. 2c and 2d, the resettable flip-flop 9 could now be switched. However, as already mentioned above, due to operating voltage fluctuations, the switching edge of the individual impulses can still fluctuate in a relatively wide time range, which is particularly the case with the Derivation of the clock is quite disruptive, an additional time fixation takes place by means of the two comparators 11 and 12.
Wie aus F i g. 1 ersichtlich, liegt am Eingang jedes der beiden Komparatoren 11 und 12 jeweils das zu decodierende Signal nach F i g. 2a an und an den Ausgängen der Komparatoren 11 und 12 erscheinen demzufolge die Signale gemäß den F i g. 2e und 2f. Durch Verknüpfung jedes dieser Signale mit einem der Ausgangssignale der Komparatoren 5 und 6 — F i g. 2c und 2d — in einem Oder-Gatter 7 bzw. 8 entstehen am Ausgang der Oder-Gatter 7 und 8 Flipflop-Steuerimpuise — F i g. 2g und 2h —, deren Schaltflanke nur noch in geringern Umfang zeitlich schwankt. Durch diese Impulse angesteuert, erscheint im Ausgang des Flipflops das in F i g. 2i dargestellte Signal.As shown in FIG. 1, the input of each of the two comparators 11 and 12 is the one to be decoded Signal according to FIG. 2a at and at the outputs of the comparators 11 and 12 accordingly appear Signals according to FIGS. 2e and 2f. By combining each of these signals with one of the output signals of the Comparators 5 and 6 - FIG. 2c and 2d - in an OR gate 7 or 8 arise at the output of the OR gate 7 and 8 flip-flop control impulses - F i g. 2g and 2h - whose switching edge is only to a lesser extent fluctuates over time. Driven by these pulses, the output of the flip-flop appears in FIG. 2i shown Signal.
Zur Ableitung des Takts werden die am Ausgang der beiden Oder-Gatter 7 und 8 erscheinenden Signale — F i g. 2g und 2h — des weiteren einem NAND-GatterTo derive the clock, the signals appearing at the output of the two OR gates 7 and 8 - F i g. 2g and 2h - furthermore a NAND gate
13 zugeführt, das das Monoflop 14 jedesmal in seinen quasistabilen Zustand schaltet, wenn an einem der beiden Ausgänge der Oder-Gatter 7 und 8 ein Impuls erscheint. Das Monoflop 14 löscht seinerseits dann den Zähler 15, der nach dem Zurückkippen des Monoflops13 supplied, which switches the monoflop 14 into its quasi-stable state every time when one of the two Outputs of OR gates 7 and 8 a pulse appears. The monoflop 14 in turn clears the Counter 15 after the monoflop has been tipped back
14 in seinen stabilen Zustand wieder zu zählen beginnt. Kommt nun infolge eines extrem gestörten Signals der Steuerimpuls am Ausgang des Monoflops 14 nicht zustande, so setzt sich nach Erreichen eines bestimmten Zählerinhalts der Zähler selbst zurück und erzeugt so den fehlenden Taktsignalimpuls.14 begins to count again in its stable state. Now comes as a result of an extremely disturbed signal the Control pulse at the output of the monoflop 14 does not materialize, so it continues after reaching a certain The counter itself returns the contents of the counter and thus generates the missing clock signal pulse.
Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings
Claims (3)
Priority Applications (1)
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| DE19752525533 DE2525533C2 (en) | 1975-06-07 | 1975-06-07 | Device for decoding a code |
Applications Claiming Priority (1)
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| DE19752525533 DE2525533C2 (en) | 1975-06-07 | 1975-06-07 | Device for decoding a code |
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| DE2525533A1 DE2525533A1 (en) | 1976-12-16 |
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ID=5948583
Family Applications (1)
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| DE19752525533 Expired DE2525533C2 (en) | 1975-06-07 | 1975-06-07 | Device for decoding a code |
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Cited By (1)
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- 1975-06-07 DE DE19752525533 patent/DE2525533C2/en not_active Expired
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