DE2524759A1

DE2524759A1 - Circuitry generating various frequency diagrams - has addressable memory used as pulse controlled network with different bit structures written in

Info

Publication number: DE2524759A1
Application number: DE19752524759
Authority: DE
Inventors: Rainer Kind
Original assignee: Anker Werke AG
Current assignee: Anker Werke AG
Priority date: 1975-06-04
Filing date: 1975-06-04
Publication date: 1976-12-16

Abstract

The circuitry is designed for the generation of various and cyclically repeatable frequency diagrams. By such means it is proposed to carry out different processes in an electronic calculating and control system. A main pulse generator is used followed by a circuit network consisting of several auxiliary pulse generators and associated pulse counters and pulse blocking and releasing devices. An addressable memory is employed as a pulse-controlled network. Preferably, its permanently programmed contents are used for the realisation of the various frequency diagrams. To this end, different bit structures can be permanently or changeably written in memory positions.

Description

Einrichtung zur Erzeugung unterscniedlicher Taktbilder Die Erfindung betrifft eine Einrichtung zur Erzeugung unterscfliedlicher und zyklisch wiederholbarer Taktbilder zwecks burcnführung verschiedener Prozeduren bei einem elektronischen Rechen- und Steuersystem unter Verwendung eines Haupttaktgebers mit nachgeschaltetem Netzwerk, bestehend aus mehreren Hilfstaktgebern mit zugehörigen Taktzählern und Taktverblockungseinrichtungen.Device for generating different clock patterns The invention relates to a device for generating different and cyclically repeatable Clock images for the purpose of carrying out various procedures in an electronic Computing and control system using a master clock with a downstream Network, consisting of several auxiliary clock generators with associated clock counters and Clock blocking devices.

Zur Durchführung unterschiedlicher Prozeduren bei elektronischen Rechen- und Steuersystemen, wie Daten- oder Signaleingabe, Daten- oder Signalverarbeitung und Daten- oder Signalausgabe sind bekanntlich unterschiedliche Behandlungen der jeweiligen Ein- und Ausgabeschnittstellen erforderlich.To carry out different procedures in electronic arithmetic and control systems, such as data or signal input, data or signal processing and data or signal output are known to be different treatments of the respective input and output interfaces required.

So erfordert z.B. eine interne Daten- oder Signalverarbeitung vielfacn unterschiedliche Taktbilder und Taktgeschwindigkeiten. Beispielsweise kann beim Betrieb mit Speichern oder Schieberegistern ein anderes Taktbild als während einer Scnnittstellenprozedur notwendig sein.For example, internal data or signal processing requires a variety of functions different clock patterns and clock speeds. For example, the Operation with memories or shift registers has a different clock pattern than during one Interface procedure may be necessary.

Für diese Belange sind Taktgeneratoren bekannt geworden, vergleiche z b. DT-AS 1 762 o45, die jedoch durch die Vielzahl inrer- verwendeten Einrichtungen, wie Taktverblockungen, Taktzähler und Hilfstakttgeber in schaltungstechnischer Hinsicht zu aufwendig und störanfällig sind.Clock generators have become known for this purpose, compare z b. DT-AS 1 762 o45, which, however, due to the large number of devices used, such as clock blockings, clock counters and auxiliary clock generators in terms of circuit technology are too expensive and prone to failure.

Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zur Erzeugung unterschiedlicher Taktbilder zu schaffen, die im Aufbau einfach und billig ist und mit welcher ohne hardwaremäßige Änderung jedes beliebige Taktbild im Ein- oder Mehrphasentakt erzeugt werden kann.The invention is based on the object of a device for generating to create different clock patterns, which is simple and cheap in structure and with which, without any hardware change, any clock pattern in single or multi-phase clock can be generated.

Gelöst wird diese Aufgabe durch die im Patentanspruch 1 charakzerisierte Erfindung. In den Unteransprüchen sind dazu einige vorteilhafte Ausgestaltungen genannt.This object is achieved by what is characterized in claim 1 Invention. For this purpose, the subclaims contain some advantageous refinements called.

Weitere Einzelheiten der Erfindung sind den Darstellungen in Verbindung mit der Beschreibung zu entnehmen.Further details of the invention are related to the illustrations with the description.

Es zeigen: Fig. 1 im Blockschaltbild eine Einrichtung zur Erzeugung unterschiedlicher Taktbilder, Fig. 2a bis 2d unterschiedliche Taktbilder im Mehrphasentakt, Fig. 3 ein Taktimpulsdiagramm.They show: FIG. 1 in a block diagram a device for generating different clock patterns, Fig. 2a to 2d different clock patterns in multi-phase clock, Fig. 3 is a timing diagram.

Die erfindungsgemäße Einrichtung (Fig. 1) zur Erzeugung unterschiedlicher Taktbilder besteht im wesentlichen aus einem Taktgeber 1 nach Art eines astabilen Multivibrators, der einen Basistakt 00 liefert, ferner aus einem vom Taktgeber gesteuerten Netzwerk, das durch ein Adressenregister 2 und einen freiprogrammierbaren Speicher 3, der sowohl ein Festwertspeicher (ROM) wie auch ein Speicher mit wahlfreiem Zugriff (RAD) sein kann, gebildet ist. Gemäß dem vorliegenden Ausführungsbeispiel wird von einem Festwertspeicher mit z.B.The device according to the invention (Fig. 1) for generating different Clock patterns consists essentially of a clock generator 1 in the manner of an astable one Multivibrator, which supplies a base clock 00, also from a clock controlled by the clock Network through an address register 2 and a freely programmable memory 3, which is both read-only memory (ROM) and random access memory (RAD) can be formed. According to the present embodiment, a read-only memory with e.g.

256 x 8 Bitstellen ausgegangen, der derart programmiert ist, daß sicn vier verschiedene Taktbilder TO bis T3 jeweils im 3-Phasentakt (~1 bis ~3) darstellen lassen, die, wie in Fig. 3 gezeigt, beliebig oft wiederholbar (Zyklen ZO, Z1 ...) sind.256 x 8 bit positions assumed, which is programmed in such a way that sicn represent four different clock patterns TO to T3 each in 3-phase clock (~ 1 to ~ 3) which, as shown in Fig. 3, can be repeated as often as required (cycles ZO, Z1 ...) are.

Die Fig. 2a bis 2d zeigen Beispiele für unterschiedliche Taktbilder im 3-Phasentakt für Rechen- und Steuersysteme, wobei die Taktbilder TO und T3 (Fig. 2a und 2d) besonders für die Steuerung dynamischer Schieberegister oder Eimerkettenspeicher geeignet sind. Demgegenüber zeigt die Fig. 2b einen 3-Phasentakt (T1) als Binärzähler und das Taktbild T2 (Fig. 2c) einen 2-Phasentakt im Hilfstakt.FIGS. 2a to 2d show examples of different clock patterns in 3-phase clock for computing and control systems, whereby the clock patterns TO and T3 (Fig. 2a and 2d) especially for the control of dynamic shift registers or bucket chain memories are suitable. In contrast, FIG. 2b shows a 3-phase clock (T1) as a binary counter and the clock pattern T2 (Fig. 2c) a 2-phase clock in the auxiliary clock.

Das schon genannte, dem Speicher 3 vorgeschaltete Adressenregister 2 weist eine Anzahl bistabile Kippschaltungen auf, die der Anzahl Adresseingänge a bis h des Speichers 3 entspricht, wobei jeder Adresseingang a bis h des Speichers 3 mit dem mit Q bezeichneten Ausgang seiner zugeordneten bistabilen Kippschaltung FF1 bis FF8 verbunden ist. Die Takteingänge der als Adressenregister 2 fungierenden bistabilen Kippschaltungen FF1 bis FF8 sind gemeinsam an den den Basistakt ~O führenden Ausgang des Taktgebers 1 geführt. Ferner besitzt jede bistabile Kippschaltung FF1 bis FF8 einen Steuereingang, der einem bestimmten Datenausgang A, B ... bzw. H des Speichers 3 zugeordnet ist. Bis auf die Steuereingänge der bistabilen Kippschaltungen FF7 und FF8 ist jeder Steuereingang mit dem ihm zugeordneten Datenausgang A, E ... bzw. F fest verbunden, wie z.b. der Steuereingang von FF1 mit dem Datenausgang A und der Steuereingang von FF6 mit dem Datenausgang F des Speichers.The already mentioned address register connected upstream of the memory 3 2 has a number of bistable flip-flops that correspond to the number of address inputs a to h of the memory 3 corresponds to each address input a to h of the memory 3 with the output labeled Q of its associated bistable multivibrator FF1 to FF8 is connected. The clock inputs of the address register 2 bistable flip-flops FF1 to FF8 are common to the base clock ~ O leading Output of the clock 1 led. Furthermore, each flip-flop has FF1 to FF8 have a control input that is assigned to a specific data output A, B ... or H of the Memory 3 is assigned. Except for the control inputs of the bistable trigger circuits FF7 and FF8 are each control input with its assigned data output A, E ... or F firmly connected, e.g. the control input of FF1 with data output A. and the control input of FF6 with the data output F of the memory.

Die Steuerleitungen der bistabilen Kippschaltungen FF7 und FF8, hier mit T-A und T-B bezeichnet, dagegen sind entweder wahlweise oder gemeinsam an eine nicht dargestellte Steuereinrichtung, z.B. ein digitales Rechen- oder Steuerwerk, bei fremdgesteuerter Taktbildauswahl anschaltbar, bzw. können im Falle der eigengesteuerten Taktbildauswahl jeweils mit einem der Datenausgänge G bzw. H fest verbunden sein, wie die hierzu gestrichelt gezeichnete Verbindungslinie (Fig. 1) andeutet.The control lines of the flip-flops FF7 and FF8, here labeled with T-A and T-B, however, are either optional or jointly to one control device not shown, e.g. a digital arithmetic or control unit, can be switched on in the case of externally controlled clock pattern selection, or can be switched on in the case of the self-controlled Clock image selection must be permanently connected to one of the data outputs G or H, as indicated by the connecting line drawn in dashed lines (Fig. 1).

Wie schon erwähnt, ist der im Ausführungsbeispiel (Fig. 1) bezeichnete Speicher 3 derart programmiert, daß sich vier verschiedene zyklisch w1ederholbare Taktbilder TO bis T3 jeweils im 3-Phasentakt darstellen lassen, wobei jedes Taktbild TO, ...As already mentioned, the one in the exemplary embodiment (FIG. 1) is designated Memory 3 programmed in such a way that four different cyclic repeatable Allow clock images TO to T3 to be displayed in 3-phase clock, with each clock image TO, ...

bzw. T3 aus der Kombination, d.h. Aneinanderreihung bestimmter bitparalleler Bitstrukturen (Bitnuster), vergl. Fig. 3, gebildet ist, die an vorbestimmten Speicherplätzen des Speichers 3 gemäß einer nicht dargestellten Befehlsliste (Bitmusterliste) fest aDgespeichert sind.or T3 from the combination, i.e. stringing together certain bit-parallel Bit structures (bit patterns), see FIG. 3, is formed, which are at predetermined memory locations of the memory 3 according to a command list (bit pattern list), not shown aD are stored.

Die Auswahl der für die Darstellung eines Taktbildes TO, bzw. T3 benötigten Bitstrukturen (z.B. Taktbild Tl, Zyklus Z2, 3. Takt - OLOOLOOL) wird durch die Bitstrukturen in der Weise selbst getroffen, daß jede auf die Datenausgänge A bis H des Speichers 3 gegebene Bitstruktur als Adresse für den nachfolgend auszulesenden Speicherplatz auf die Dateneingänge a bis h des Speichers 3 zurückgekoppelt wird. An den Datenausgängen A bis C wird dabei der 3-Phasentakt ~l' ~2' #3 (Fig. 3) zur Durcflführung bestimmter Prozeduren abgenommen, die Datenaus gänge ß bis F dienen zur Anzeige des Zyklus abs chnittes innerhalb eines Taktbildes TO, Tl, ... bzw. T3 in binärkodierter Form (Z1, Z2, Z4) und die beiden anderen Datenausgänge G und ti liefern Kontrollsignale (Kl, K2), die das jeweils ausgewählte Taktbild TO, Tl, ... bzw. T3 anzeigen.The selection of the required for the display of a clock image TO or T3 Bit structures (e.g. clock pattern T1, cycle Z2, 3rd clock - OLOOLOOL) is determined by the bit structures made in such a way that each on the data outputs A to H of the memory 3 given bit structure as the address for the memory location to be read out below is fed back to the data inputs a to h of the memory 3. At the data outputs A to C, the 3-phase cycle ~ 1 '~ 2' # 3 (Fig. 3) is determined for implementation Procedures accepted, the data outputs ß to F are used to display the cycle Sections within a clock pattern TO, Tl, ... or T3 in binary-coded form (Z1, Z2, Z4) and the other two data outputs G and ti supply control signals (Kl, K2), which indicate the respectively selected clock image TO, Tl, ... or T3.

Die Aus legung eines adressierten Speicherplatzes und damit die Bereitstellung der nächsten durch Kombinationen von log O -und log L - Signalen dargestellten Bitstruktur wird über den Taktgeber 1 gesteuert. Mit jedem Taktimpuls des Basistaktes wird die gerade im Adressenregister 2 zwischengespeicherte Speicherplatzadresse an die Dateneingänge a bis h des Speichers 3 gelegt und damit der gewünschte Speicherplatz ausgelesen. Die maximal mögliche Taktfrequenz des Basis taktes wird bestimmt durch die Zugriffszeit des Speichers 3, die je nach eingesetzter Technologie, z.B. bei 50 Nanosekunden oder anders liegen kann. Die Taktfrequenz kann gleich oder kleiner als die Zugriffszeit des Speichers 3 gewählt sein.The design of an addressed storage space and thus the provision the next bit structure represented by combinations of log O and log L signals is controlled by the clock 1. With each clock pulse of the base clock, the memory location address cached in address register 2 to the data inputs a to h of the memory 3 and thus read out the desired memory location. The maximum possible clock frequency of the basic clock is determined by the access time of the memory 3, depending on the technology used, e.g. at 50 nanoseconds or may be different. The clock frequency can be equal to or less than the access time of memory 3 must be selected.

Wird, wie anfangs schon erwähnt, anstatt eines freiprogrammierbaren Festwertspeichers (ROM) als Speicher 3 ein Speicher mit wahlfreiem Zugriff (RAM) verwendet, so lassen sich theoretisch beliebig viele Taktbilder erzeugen, wobei die jeweils notwendige Bitstruktur z.B. von der zum taktgesteuerten System gehörenden nicht dargestellten Rechen- und Steuereinrichtung selbst eingespeichert wird. In einem weiteren Anwendungsfall ist eine ähnliche Anordnung wie in Fig. 1 jedoch ohne Taktgeber 1 und Adressenregister 2 denkbar. Die Datenausgänge A bis H des Speichers 3 werden direkt auf die Dateneingänge a bis h zur!lckgekoppelt. Jede Datenänderung (Bitstrukturänderung) bewirkt eine Adressenänderung und diese, nach Ablauf der Zugriffszeit wiederum eine Datenänderung. Das Rechen- oder Steuersystem paßt sich so selbsttätig unterschiedlichen Speicherzugriffszeiten an. Es versteht sich, daß anstelle der hier erzeugten Taktbilder im 3-Phasentakt durch entsprechende Programmierung des Speichers 3 ebensogut Taktbilder im l-Phasentakt, 2-Phasentakt oder in einem beliebigen anderen Mehrphasen-Takt erzeugt werden können.As already mentioned at the beginning, it is used instead of a freely programmable one Read-only memory (ROM) as memory 3 a memory with random access (RAM) is used, theoretically any number of clock patterns can be generated, with the necessary bit structure, e.g. from the one belonging to the clock-controlled system not shown computing and control device is stored itself. In another use case is an arrangement similar to that in 1 conceivable without clock generator 1 and address register 2. The data outputs A to H of the memory 3 are fed back directly to the data inputs a to h. Every data change (bit structure change) causes an address change and this, a data change again after the access time has expired. The computing or control system thus adapts automatically to different memory access times. It understands that instead of the clock images generated here in 3-phase clock by corresponding Programming of the memory 3 just as well clock patterns in 1-phase cycle, 2-phase cycle or can be generated in any other multiphase cycle.

Claims

; p Device for generating different and cyclically repeatable Clock images for the purpose of carrying out various procedures in an electronic Computing and control system using a master clock with a downstream Network, consisting of several auxiliary clock generators with associated clock counter and Clock blocking devices, d u r c h e k e n n n z e i c h n e t that as clock-controlled network an addressable memory (3) is used, which is preferably Permanently programmable content for creating the different cycle patterns (TO to T3) is used.

2. Device according to claim l, d a d u r c h g e k e n n -z e i c n e t that the programmable memory t3) with a variety of addressable Storage locations are provided in which different bit structures are fixed or are inscribed changeably for the display of different clock patterns (TO to T3) can be combined with each other, whereby the selection of the for the representation of a clock pattern (TO to T3) required bit structures by the Bit structure itself is made in such a way that each on data outputs CA to H) of the memory (3) given bit structure as the address for the subsequently to be read out Storage space is fed back to data inputs (a to h) of the memory (3).

3. Device according to claims 1 and 2, d a d u r c h g e k e n n z e i c h n e t that the memory is programmed in such a way that the order of the clock patterns to be output (TO to T3) as well as their cyclical repetition, if necessary takes place according to a fixed scheme (Fig. 3) by self-control.

4. Device according to claims 1 and 2, d a d u r c h g e k e n n z e i h n e t that the sequence of the clock images to be output (TO to T3) is externally controlled.

5. Linrichtung according to claims 2 and 3, d a d u r c h g e k e n n z e i c h n e t that with self-controlled clock> ild selection all clock-forming Data outputs CA to H) of the memory (3) to the address inputs Ca to h) of the memory (3) are fed back.

6. Device according to claims 2 and 4, d a d u r c h g e K e n n z e i c h n e t that with externally controlled clock pattern selection the selection of the desired Clock pattern n u to T3) by interrupting certain data outputs CA to h) and Creation of predetermined bit structures at the assigned address inputs Ca to h) of the memory (3) is reached.

7. Device according to claims 1 to 6, d a d u r c h g e k e nn z e i c h n e t that the different clock patterns (TO to T3) in multi-phase clock, preferably in 3-phase cycle, are shown.

8. Device according to claims 1 to 6, d a d u r c h g e k e It is noted that the memory (3) operates in a random mode and that the bit structures determining the clock pattern from the associated computing and control unit be enrolled yourself.

9. Device according to claims 1 to 6 and 8, d a d u r c h g It is not clear that the clock inputs of the bistable multivibrators (FF1 to FF8) to a common clock generator (1) with a base clock (~ 0), its clock frequency is selected to be equal to or less than the access time of the memory (3) are. Blank page egg