DE2451273C2

DE2451273C2 - Storage device with interlocking storage units

Info

Publication number: DE2451273C2
Application number: DE19742451273
Authority: DE
Inventors: Gary R. Heinberg; Darryl S. Jones; George Philip Poughkeepsie N.Y. Salvo; Thomas R. Shokan N.Y. Wright
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1973-11-30
Filing date: 1974-10-29
Publication date: 1982-06-03
Also published as: DE2451273A1; FR2272463B1; FR2272463A1; JPS5327134B2; IT1022791B; JPS5087249A

Description

Die Erfindung betrifft eine Speichereinrichtung mit mehreren, verzahnt arbeitenden Speichereinheiten.The invention relates to a memory device with a plurality of memory units that work in an interlocking manner.

Durch den Aufbau eines Speichers aus mehreren Speichereinheiten und durch die verzahnte, d. h. im wesentlichen parallele Arbeitsweise dieser Speichereinheiten kann die Geschwindigkeit von großen Speichern wesentlich erhöht werden. Die Zugriffszeit für eine bestimmte Datenmenge kann in einer solchen Speichereinrichtung wesentlich kleiner erscheinen, als die Zugriffszeiten der einzelnen Speichereinheiten es erwarten ließen. Die Verzahnung und die parallele Arbeitsweise erfordern jedoch einen ziemlich hohen Aufwand an Steuereinrichtungen, sowie an Zwischenspeichereinrichtungen für die Speicherung der einzulesenden oder auszulesenden Daten. Die zeitliche Steuerung der einzelnen Speichereinheiten muß untereinander genau abgestimmt sein, wenn erreicht werden soll, daß die gewünschte Information in bezug auf jede Speichereinheit zum geeigneten Zeitpunkt des Funktionszyklus der Speichereinheit zur Verfugung steht.
Zur Erhöhung der Verarbeitungsgeschwindigkeit ist es in Datenverarbeitungsanlagen mit Multiprogrammierung bekannt, die sogenannte Pipeline-Verarbeitung anzuwenden. Nach diesem Pipeline-Konzept sind zu einem bestimmten Zeitpunkt mehrere Instruktionen in der Anlage in Verarbeitung. Dies ist dann möglich, wenn die einzelnen Instruktionen verschiedene Einrichtungen in Anspruch nehmen. Die Verarbeitung einer einzelnen Instruktion mag dabei wohl eine relativ lange Zeit erfordern; dadurch jedoch, daß gleichzeitig mehrere Instruktionen aktiv sind, wird eine hone Verarbeitungsgeschwindigkeit erzielt. Der Vergleich mit einer Pipeline ergibt sich dadurch, daß einerseits wohl die Übertragungszeit durch eine Pipeline lang ist. andererseits jedoch durch die konstante Füllung der Pipeline am Ausgang derselben pro Zeiteinheit eine relativ große Durchflußmenge erscheint.By constructing a memory from several memory units and by the interlocking, ie essentially parallel mode of operation of these memory units, the speed of large memories can be increased significantly. The access time for a certain amount of data in such a storage device can appear to be significantly shorter than the access times of the individual storage units would lead one to expect. However, the interlocking and the parallel mode of operation require a fairly high level of complexity in terms of control devices and intermediate storage devices for storing the data to be read in or out. The timing of the individual storage units must be precisely coordinated with one another if it is to be achieved that the desired information relating to each storage unit is available at the appropriate point in time of the functional cycle of the storage unit.
To increase the processing speed, it is known in data processing systems with multiprogramming to use what is known as pipeline processing. According to this pipeline concept, several instructions are being processed in the system at a certain point in time. This is possible if the individual instructions use different facilities. The processing of a single instruction may take a relatively long time; however, because several instructions are active at the same time, a high processing speed is achieved. The comparison with a pipeline results from the fact that, on the one hand, the transmission time through a pipeline is long. On the other hand, however, due to the constant filling of the pipeline at the outlet of the same per unit of time, a relatively large flow rate appears.

Der Erfindung liegt die Aufgabe zugrunde, unter Anwendung des Pipeline-Konzepts den Aufwand für die Steuerung und Datenübertragung einer verzahnten Speicheieinheit zu verringern.The invention is based on the object, using the pipeline concept, the effort for the To reduce control and data transmission of a toothed storage unit.

Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Hauptanspruches beschriebene Einrichtung gelöst.This object is achieved according to the invention by the device described in the characterizing part of the main claim solved.

Die Verwendung von Ringzählern zur zeitlichen Steuerung der Speichereinrichtung gestattet eine einfache und kostensparende Realisierung der zeitlichen Steuerungseinrichtungen. Die Verwendung von Schieberegistern zur funktionellen Steuerung setzt ebenfalls den Aufwand zur Steuerung der Speicherein-The use of ring counters for timing the storage device allows simple and cost-saving implementation of the time control devices. The usage of Shift registers for functional control also require the effort to control the memory inputs

richtung dadurch herab, daß die Steuerungsdaten im Zusammenhang mit der Verwendung der Ringzähler zu den geeigneten Zeitpunkten zur Verfugung stehen.direction by the fact that the control data in connection with the use of the ring counter to are available at the appropriate times.

Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.Advantageous further developments of the invention can be found in the subclaims.

Ein Ausführungsbeispiei der Erfindung soll nun an Hand von Figuren beschrieben werden. Es zeigtAn exemplary embodiment of the invention will now be described with reference to figures. It shows

Fig. la und Ib ein Blockschema der Speichereinrichtung. La and Ib show a block diagram of the memory device.

Fig. 2 die Schaltung der in Fig. 1 verwendeten ιυ Ringzähler.FIG. 2 shows the circuit of the ιυ used in FIG Ring counter.

Fig.3 Ausgangssignale vcn den in Fig. 2 gezeigten Ringzähler-Schaltungen,3 output signals from those shown in FIG Ring counter circuits,

F i g. 4 eine Schieberegister-Pipeline, die im Biockdiagramm der Fig. 1 Verwendung findet,F i g. 4 shows a shift register pipeline shown in block diagram of Fig. 1 is used,

Fig.5 ein Zeitdiagramm zur Darstellung einer Speicheroperation, einer Teil-Speicheroperation und einer Abrufoperation der in F i g. 1 gezeigten Einrichtung. FIG. 5 is a timing diagram illustrating a memory operation, a partial memory operation, and FIG a fetch operation of the one shown in FIG. 1 shown device.

Die in F i g. 1 gezeigte Speichereinrictrjng weist vier einzelne Speichereinheilen 10a bis 10c/ auf. Jede Speichereinheit weist acht Datensegmente A bis H auf. wobei jedes Datensegmei.t eine viertel Million Bits speichern kann. Zu den Speichereinheiten 10 kann in Intervallen von 80 Nanosekunden zugegriffen werden. wobei von der zentralen Verarbeitungseinheit CPU die Adreßbus 9 bis 28 parallel angeboten werden. Bits 27 und 28 werden im Decoder 16 decodiert und ergeben ein Steuersignal für eines der Tore 18 zur Auswahl der adressierten Steuereinheit. Mil den Adreßbits 8 bis 11 wird dann das gewünschte Segment in der Speichereinheit ausgewählt, während mit den restlichen Bits ein 72-Bit-Doppelwort in dem betreffenden Segment adressiert wird. In den 72 Bits sind 64 Datenbits und 8 Prüfbits enthalten.The in F i g. The storage device shown in FIG. 1 has four individual storage units 10a to 10c /. Each storage unit has eight data segments A through H. each data segment can store a quarter of a million bits. The memory units 10 can be accessed at intervals of 80 nanoseconds. address buses 9 to 28 being offered in parallel by the central processing unit CPU. Bits 27 and 28 are decoded in the decoder 16 and result in a control signal for one of the gates 18 for selecting the addressed control unit. The desired segment in the memory unit is then selected using the address bits 8 to 11, while the remaining bits are used to address a 72-bit double word in the relevant segment. The 72 bits contain 64 data bits and 8 check bits.

Die Tor- und Steuersignale zum Betrieb der Speichereinheit 10 werden von den Ringzählern 14 erzeugt, die ihrerseits durch Taktsignale (40/40) von der zentralen Verarbeitungseinheit mit einer Periode von 80 Nanosekunden weiter geschaltet werden. Jedem Ringzähler wird außerdem eines von vier Bits eines Steuersignals von der CPU zugeführt, um zu bestimmen, zu welcher Speichereinheit während des betreffenden 80 Nanosekunden Intervalls zugegriffen werden soll. Das Auswahlsignal besteht aus drei binären Nullen und einer binären Eins. Der Ringzähler 14, der die binäre Eins enthält, ist dabei der Ringzähler der ausgewählten Speichereinheit 10. Die anderen Ringzähler sind also zu diesem Zeitpunkt Teil von nicht ausgewählten Speichereinheiten. The gate and control signals for operating the memory unit 10 are received from the ring counters 14 generated, in turn by clock signals (40/40) from the central processing unit with a period of 80 Nanoseconds can be switched further. Each ring counter also becomes one of four bits Control signal supplied by the CPU to determine which memory unit during the relevant 80 nanosecond interval should be accessed. The selection signal consists of three binary zeros and a binary one. The ring counter 14, which contains the binary one, is the ring counter of the selected ones Storage unit 10. The other ring counters are therefore part of unselected storage units at this point in time.

Eine Schaltung des Ringzählers ist in Fig. 2 gezeigt. Der Ringzähler ist von einfacher Bauart und erzeugt an jedem seiner Ausgänge einen 40 Nanosekunden Impuls mit Intervallen von 20 Nanosekunden. Diese Impulse werden Steuerkippschaltungen zugeführt und erzeugen die einzelnen zeitlichen Steuersignale, die in Fig. 3 näher gezeigt sind. Jede Kippschaltung empfängt ein Stellsignal von einem der Ausgänge des Ringzählers und ein Rückstellsignal von einem der darauffolgenden Ausgänge des Ringzählers, so daß zu den gewünschten Zeiten die gewünschten Steuerimpulse erzeugt werden.A circuit of the ring counter is shown in FIG. The ring counter is of simple design and generates a 40 nanosecond pulse at each of its outputs with intervals of 20 nanoseconds. These pulses are fed to and generate control flip-flops the individual time control signals, which are shown in more detail in FIG. Each flip-flop receives a Control signal from one of the outputs of the ring counter and a reset signal from one of the subsequent ones Outputs of the ring counter, so that the desired control pulses are generated at the desired times.

Zur Steuerung der Datenübertragung zwischen der Speichereinrichtung und der CPU ist eine Speicherverteilereinrichtung SDE vorgesehen. Diese Einrichtung erzeugt auch die Prüfbits, sowie die Adreßbits und die Taktsteuersignale, die zum Betrieb des Speichers notwendig sind. Die Speicherverteileinrichtung ist nach dem Pipeline-Konzept ausgelegt. Nach diesem Konzept werden die einzelnen logischen Operationen mit Hilfe von Registern geteilt. Mit Hilfe der Pipeline-Technik können die Taktsignale und Steuerdaten mit einer Geschwindigkeit übertragen werden, die ein harmonisches Vielfaches der halben Speicherzugriffszeit (80 Nanosekunden) ist. Zu ausgewählten Zeitpunkten sind dabei die Taktsignale und Steuerdaten an ausgewählten Stellen der Pipeline verfügbar. Die beim Betrieb von zwei oder mehr Pipelines erforderliche Datenkoinzidenz wird durch geeignete zeitliche Adjustierung der Taktgeneratoren zur Steuerung der Register erzielt. A memory distribution device SDE is provided to control the data transfer between the memory device and the CPU. This device also generates the check bits, as well as the address bits and the clock control signals, which are necessary for the operation of the memory. The storage distribution device is designed according to the pipeline concept. According to this concept, the individual logical operations are divided with the help of registers. With the help of pipeline technology, the clock signals and control data can be transmitted at a speed that is a harmonic multiple of half the memory access time (80 nanoseconds). At selected times, the clock signals and control data are available at selected points in the pipeline. The data coincidence required when operating two or more pipelines is achieved by suitable time adjustment of the clock generators for controlling the registers.

In Fig. 4 ist eine Pipeline für ein einzelnes Zeichen dargestellt. Die Pipeline besteht aus einer Vielzahl von Schieberegistern SR mit zwei Positionen, wobei jedes Schieberegister zwei Kippschaltungen aufweist. Der Eingang der zweiten Kippschaltung wird dabei von der ersten Kippschaltung gespeist und der Ausgang der zweiten Kippschaltung speist den Eingang der ersten Kippschaltung der nächsten Stufe. Die erste Stufe L des Registers SR 1 erhält ein Eingangssigna' von der CPU und die zweite Stufe Γ jedes der Register erzeugt die Kippschaltungsdaten an ihrem Ausgang zu einem vorherbestimmten Intervall, nachdem die Daten am Ausgang der vorhergehenden Stufe erschienen sind und bevor die Daten am Ausgang der nachfolgenden Stufe erschienen sind. Die gezeigten Pipelines arbeiten mit demselben 40/40 Taktgeber, der auch zur Steuerung der Ringzähle," 14 verwendet wird so daß die Daten, die am Eingang der Schieberegister angelegt werden durch die Pipeline synchron mit der Operation der Speichereinrichtung übertragen werden.Referring to Figure 4, a pipeline for a single character is shown. The pipeline consists of a plurality of shift registers SR with two positions, each shift register having two flip-flops. The input of the second trigger circuit is fed by the first trigger circuit and the output of the second trigger circuit feeds the input of the first trigger circuit of the next stage. The first stage L of the register SR 1 receives an input signal from the CPU and the second stage Γ of each of the registers generates the flip-flop data at its output at a predetermined interval after the data appeared at the output of the previous stage and before the data at the output of the subsequent stage have appeared. The pipelines shown operate with the same 40/40 clock that is also used to control the ring counting, "14 so that the data applied to the input of the shift register is transferred through the pipeline in synchronism with the operation of the memory device.

In Fig. 1 ist eine Vielzahl dieser Pipelines gezeigt, wobei jede Pipeline eine oder mehr Zeichen übertragen kann. Pipelines zur Übertragung von mehr Zeichen bestehen aus einer Anzahl der in Fig. 4 gezeigten Pipeline zur Ve'arbeitung eines einzelnen Zeichens, wobei diese in Fig. 4 gezeigten Pipelines parallel betrieben werden. Die erste Pipeline 20 überträgt vier Zeichen und empfängt die vier Auswahlimpulse, die oben im Zusammenhang mit den Ringzählern beschrieben wurden. Eine zweite Pipeline 22 empfängt ein einzelnes Bit, das anzeigt, ob eine Einspeicheroperation durchgeführt werden soll. Eine »1« zeigt an, daß die Speicheroperation durchgeführt werden soll. In der nächsten Spalte ist eine weitere Einzeichen-Pipeline 24 gezeigt, welche von der CPU ein Teilspeichersteuersignal erhält. Wird von der CPU eine »1« zu dieser Pipeline gesandt, zeigt dies an, daß eine Teilspeicheroperation durchgeführt werden soll. Wenn der ersten Pipeline 20 ein Auswahlsignal zugeführt wird, wird der zweiten und dritten Pipeline 22 und 24 eine »0« zugeführt und wird sonach eine Abruf- d. h. Leseoperation durchgeführt.In Fig. 1 a plurality of these pipelines is shown, each pipeline can transmit one or more characters. Pipelines to transmit more characters consist of a number of the pipelines shown in FIG. 4 for processing a single character, these pipelines shown in FIG. 4 being operated in parallel. The first pipeline 20 carries four Character and receives the four selection pulses described above in connection with the ring counters became. A second pipeline 22 receives a single bit indicating whether there is a store operation should be carried out. A "1" indicates that the store operation is to be carried out. In the Another single character pipeline 24 is shown in the next column, which receives a partial memory control signal from the CPU receives. If the CPU sends a "1" to this pipeline, it indicates that a partial store operation should be carried out. When the first pipeline 20 is supplied with a selection signal, the second and third pipelines 22 and 24 are supplied with a "0" and is therefore a request d. H. Read operation carried out.

Die nächsten drei Pipelines 26,28 und 30 enthalten ein Diagnosebit, ein Löschbit und ein Markierbit. Die ersten zwei Pipelines sind Einzelbit-Pipelines und enthalten Signale, die unter Umständen zum Ausscheiden der gewünschten Daten führen, Die nächste Pipeline 30 enthält neun Bits in paralleler Form. Acht Bits davon zeigen an, welches Byte oder welche Bytes in einem Wort während einer Teilspeicheroperation ausgetauscht werden sollen, während das neunte Bit ein Paritätsbit zu den anderen acht Bits ist. Wenn in der ersten Markierbitposition eine »1« gespeichert ist, soll somit das erste Byte durch die Teilspeicheroperation verändert werden. Haben sowohl das erste als auch das zweite Markierbit den Wert »1«, soll das erste und das zweite Byte des Wortes geändert werden, usw.The next three pipelines 26, 28 and 30 contain one Diagnostic bit, a clear bit and a marker bit. The first two pipelines are single bit pipelines and include Signals that may lead to the elimination of the desired data, the next pipeline 30 contains nine bits in parallel. Eight bits of it indicate which byte or bytes in a Word should be exchanged during a partial memory operation while the ninth bit is a Parity bit to the other eight bits. If a »1« is stored in the first marker bit position, should thus the first byte can be changed by the partial store operation. Have both the first and that second marker bit the value »1«, the first and the second byte of the word should be changed, etc.

Gemäß dem gezeigten Ausführungsbeispiel empfängt die Pipeline 32 die Daten, die in den Speicher eingeschrieben werden sollen. Diese bestehen aus 72 Bils, d. h. aus 64 Datenbits und acht Prüfbits vom Generator 34 zur Erzeugung des Fehlerkorrekturcodes.According to the embodiment shown, the pipeline 32 receives the data that is in the memory should be enrolled. These consist of 72 Bils, i. H. from 64 data bits and eight check bits from Generator 34 for generating the error correction code.

Es soll nun die Funktionsweise der in F i g. I gezeigten Einrichtung im Zusammenhang mit einer Speicheroperation, einer Teilspeicheroperalion und einer Abrufoperation beschrieben werden. Zuerst soll eine Teilspeicheroperation beschrieber werden, dann eine Einspeicheroperation und schließkeil die Leseoperation.It is now the mode of operation of the in F i g. I shown device in connection with a memory operation, a partial storage operation and a fetch operation will be described. First, a partial store operation will be described, then a store operation and keystroke the read operation.

Die Teilspeicheroperatk η soll in der Speichcreinheil LSU 10a stattfinden. Zur Zeit TO liefert die Zentraleinheit CPU die Adreßbits 9 bis 28. Bits 27 und 28 werden decodiert und wählen das Speicheradreß-Register SAR 12a aus, in das dann die Adreßbits 9 bis 26 eingeschrieben werden. Wie in F i g. 5 gezeigt, werden die vier Auswahlbits, das Teilspeicherbit und die neun Markierbits dem Speicher zusammen mit der Adresse zur Zeit TO zugeführt. Wie bereits oben erwähnt, werden die Auswahlbits dazu benutzt, den Taktgeber für die Speichereinheit 10«? zu starten, der sodann die Taktpulse für die Speichereinheit 10a erzeugt. Durch eines dieser Taktsignale wird das Speicheradreß-Register 12a zum Empfang der Adrese vorbereitet. Ebenfalls zur Zeit 7"0 werden die Auswahlbits, Teilspeicherbits und Markierbits in die Pipeline 20, 24 und 30 gegeben. Aus F i g. 1 ist ersichtlich, daß die oben genannten Bits durch die einzelnen Stufen der Pipeline nacheinander laufen, d. h. das erste durch SR 1, dann SR 2 usw. Die Fortschaltung wird dabei von 40/40 Haupttaktgeber gesteuert.The partial storage operation η should take place in the storage unit LSU 10a. At time TO , the central processing unit CPU delivers the address bits 9 to 28. Bits 27 and 28 are decoded and select the memory address register SAR 12a , into which the address bits 9 to 26 are then written. As in Fig. 5, the four selection bits, the partial memory bit and the nine marking bits are supplied to the memory together with the address at time TO . As already mentioned above, are the selection bits used to set the clock for the memory unit 10 '? to start, which then generates the clock pulses for the memory unit 10a. One of these clock signals prepares the memory address register 12a for receiving the address. Also at time 7 "0, the selection bits, partial memory bits and marking bits are fed into the pipeline 20, 24 and 30. It can be seen from FIG. 1 that the above-mentioned bits run through the individual stages of the pipeline one after the other, ie through the first SR 1, then SR 2, etc. The progression is controlled by the 40/40 main clock.

Zur Zeit TQ + 80 werden Daten in die Pipeline 32 gegeben, in der die Prüfbits hinzugeführt werden, worauf die Information nach SR 2 gelangt. Die Daten laufen sodann durch die Pipeline 32 parallel mit den Auswahlbits in der Pipeline 20, den Teilspeicherbits in der Pipeline 24 und den Markierbits in der Pipeline 30 bis zum Ausgang von SR 4. Zu diesem Zeitpunkt gestattet der Abrufimpuls, der vom Ringzähler erzeugt wird, das Lesen der Daten in der Speichereinheit !Oa vom Abrufdecoder 36 und das Übertragen der Daten zu einer Torschaltung 33, die für jedes der Bits ein UND-Glied aufweist. Zum gleichen Zeitpunkt werden die Daten, die aus SR 4 in der Pipeline 32 kommen, in eine ähnliche Torschaltung gebracht. Jedes der UND-Glieder, das ein Bit vom Abrufdecoder 36 empfängt, erhält auch das Komplement eines der acht Markierbits. Jedes der UND-Glieder, das ein Bit von SR4 empfängt, erhält auch eines der acht Markierbits. Jedes Byte also, das eine »1« in dieser Markierposition aufweist gestattet das Einbringen der Daten von SR 4 in SR 5 und jedes Byte mit einer »0« in seiner Markierposition gestattet die Übertragung dieses Bytes vom Decoder 36 nach SR 5. Zu diesem Zeitpunkt wird also eine Verschmelzung der Daten von der Speichereinheit 10a mit den Daten, die in dieser Teilspeicheroperation eingebracht wurden, durchgeführt, so daß nun die neuen Daten dieser Teflspeicheroperation in SR 5 enthalten sind. Ebenfalls wird das Teflspeichersignal in den Ringzähler 14a gebracht und setzt den Ringzähler wieder in Gang. Außerdem wird dieses Signal zum UND-Glied 37 gebracht, wodurch das Auswahlsignal in SR 5 der Pipeline 20 eingebracht wird.At time TQ + 80, data is fed into the pipeline 32, in which the check bits are added, whereupon the information reaches SR 2. The data then run through the pipeline 32 in parallel with the selection bits in the pipeline 20, the partial memory bits in the pipeline 24 and the marking bits in the pipeline 30 up to the output of SR 4. At this point in time, the polling pulse generated by the ring counter allows the reading of the data in the memory unit! Oa from the polling decoder 36 and the transfer of the data to a gate circuit 33 which has an AND element for each of the bits. At the same time, the data coming from SR 4 in pipeline 32 is gated into a similar gate. Each of the AND gates that receives a bit from the polling decoder 36 also receives the complement of one of the eight marker bits. Each of the AND gates that receives a bit from SR 4 also receives one of the eight marker bits. Thus each byte that has a "1" in this marking position allows the insertion of the data from SR 4 SR 5 and each byte with a "0" in its marking position the transfer of this byte enables from decoder 36 to 5. At this time, SR Thus, a merging of the data from the memory unit 10a with the data which were introduced in this partial memory operation is carried out, so that the new data of this Tefl memory operation are now contained in SR 5 . The Tefl memory signal is also brought into the ring counter 14a and starts the ring counter again. In addition, this signal is brought to the AND gate 37, as a result of which the selection signal is brought into SR 5 of the pipeline 20.

Da die Daten in dem Wort verändert wurden, müssen auch die Fehlerkorrekturbits geändert werden. Dies wird in der Schaltung 40 durchgeführt, und das Resultat wird zusammen mit den Datenbits des Doppelwortes in SR 6 eingelesen. Zur Zeit des Ausgangssignals von SR 6Since the data in the word has been changed, the error correction bits must also be changed. This is carried out in circuit 40, and the result is read into SR 6 together with the data bits of the double word. At the time of the output signal from SR 6

ίο wird das Ausgangssignal der Pipeline 20, das die Auswahlbits darstellt, gleichzeitig mit dem Ausgang von SR6 der Pipeline 32 zum UND-Glied 41 gebracht. Für jede Speichereinheit 10a bis 10c/ ist eine Reihe von UND-Gliedern vorgesehen. Es empfängt jedoch nur die Speichereinheit 10a die Daten, da ihre UND-Glieder die einzigen sind, die durch ein »1« Auswahlsignal geöffnet wurden.ίο the output signal of the pipeline 20, which represents the selection bits, is brought to the AND gate 41 simultaneously with the output of the SR 6 of the pipeline 32. A series of AND gates is provided for each memory unit 10a to 10c /. However, only the memory unit 10a receives the data, since its AND gates are the only ones that have been opened by a "1" selection signal.

Zur Zeit TO + 320 Nanosekunden werden die Speicher- und Auswahl-Signale zu den Pipeline 20 und 22 gebracht und steuern somit eine Einspeicheroperation in die Speichereinheit 10c/. Auch hier wird zugleich mit dem Auswahlimpuls eine Adresse zum Adreßregister SAR XQd geliefert. Das Auswahlsignal startet den Ringzähler 10c/ zum Zeitpunkt des positiv gerichteten Teils des 40 Nanosekundenimpulses, wodurch das Adreßregister zum Empfang der Adreßbits vorbereitet wird.At the time TO + 320 nanoseconds, the store and select signals are brought to the pipelines 20 and 22 and thus control a store operation into the memory unit 10c /. Here, too, an address is supplied to the address register SAR XQd at the same time as the selection pulse. The selection signal starts the ring counter 10c / at the time of the positive part of the 40 nanosecond pulse, whereby the address register is prepared to receive the address bits.

Zur Zeit TO + 400 werden die Daten in die Pipeline 32 gebracht und die ECC-Prüfbits im Generator 34 erzeugt. Die Adresse und die ECC-Bits werden sodann in das Schieberegister SR 2 gebracht. Außerdem werden die Ausgänge von SR 1 in der Pipeline 20 und SR 1 in der Pipeline 22 durch eine UND-Operation verknüpft. Das Verknüpfungssignal wird einer Verzöge-At time TO + 400, the data is brought into the pipeline 32 and the ECC check bits are generated in the generator 34. The address and the ECC bits are then placed in the shift register SR 2. In addition, the outputs of SR 1 in pipeline 20 and SR 1 in pipeline 22 are ANDed. The link signal is a delay

rungsschaltung zugeführt und gleichzeitig mit dem Erscheinen der gespeicherten Daten am Ausgang von SR 2 und einem UND-Glied 44 zugeführt. Das UND-Glied 44 besteht wie das UND-Glied 41 aus einer Reihe von vier Gruppen von UND-Gliedern. Pro Speichereinheit ist dabei eine Gruppe vorgesehen.Approximation circuit supplied and supplied at the same time with the appearance of the stored data at the output of SR 2 and an AND gate 44 . The AND gate 44 , like the AND gate 41, consists of a series of four groups of AND gates. One group is provided for each storage unit.

Jedes dieser UND-Glieder empfängt ein Zeichen des 72-Bit-Wortes und eines der Auswahlzeichen. Es werden nur die Tore zur Speichereinheit 10c/ geöffnet, da diese die einzige ist, die ein »1« Signal von der Auswahlpipeline 20 empfängt. Die Daten werden zunächst in die Speichereinheit 10c/ zur Zeit 5iO eingelesen, gleichzeitig mit der Einleseoperation der Daten in den Speicher 10a. Hieraus ist ersichtlich, daß eine Teilspeicheroperation und eine SpeicheroperationEach of these AND gates receives one character of the 72-bit word and one of the selection characters. Only the gates to the memory unit 10c / are opened, since this is the only one that receives a “1” signal from the selection pipeline 20. The data are first read into the storage unit 10c / at the time 5iO, simultaneously with the reading operation of the data into the memory 10a. From this it can be seen that a partial storage operation and a storage operation

so ohne gegenseitige Störung zugleich in der Speichereinrichtung durchgeführt werden können.so can be carried out at the same time in the storage device without mutual interference.

Schließlich soll noch die Abrufoperation beschrieben werden. Die Auswahl und Adreßsignale werden zur Zeit TO empfangen, wobei zur Steuerung der Ringzähler für die Speichereinheit 10c verwendet wird. Hierdurch werden die Adreßdaten vom Adreßregister SAR 12c zur Speichereinheit 10c gebracht Wenn die geholten Daten den Auswahldecoder erreichen, besorgt ein Impuls vom Ringzähler das Ausgeben der Daten zur Finally, the polling operation will be described. The selection and address signals are received at time TO using the ring counter for memory unit 10c to control. This brings the address data from the address register SAR 12c to the storage unit 10c . When the fetched data reaches the selection decoder, a pulse from the ring counter takes care of the output of the data

Zeit 7"O + 400 Nanosekunden.Time 7 "O + 400 nanoseconds.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

Claims

Patent claims:

1. Storage device with several interlocking storage units, characterized in that

that a ring counter (14) is provided for the generation of control signals for each memory unit (10) at different control times,
that for the functional control of the storage units (10) displacement devices (pipelines 20, 22, 24, 26, 28 and 30) are provided into which control data are loaded,
and that a shifting device (pipeline 32) is provided for storing data to be written in such that the data are available at the various control times at different points of the shifting devices for the functional control of the storage units.

2. Device according to claim 1, characterized in that the shifting devices have a shift register (Fig. 4) for each data bit, the individual stages (SR 1 to 5) of which each consist of two flip-flops (LT) .

3. Device according to claim 2, characterized by a displacement device (20) for displacement one selection bit for each memory unit, through a shift register (22) for a memory control bit, through a shift register (24) for a partial memory control bit, through shift registers (26, 28) for a diagnostic bit and a clear bit, as well as by a shifting device (30), which for each byte of the stored data words has a bit that indicates the change in the relevant byte controls.

4. Device according to claim 3, characterized by a first group of AND gates (43) for combining the output signals from two identical stages (SR 1) of the selection shifting device (20) and the memory shifting device (22) for control at a first point in time of transmission devices (44) for reading the data to be written into the desired memory unit.

5. Device according to claim 3, characterized by a second group of AND gates (37) for combining the output signals from two identical stages (SR 4) of the selection shifting devices (20) and the partial memory shifting device (24) for controlling the transmission device (44) at a second point in time for reading the partially changed data into the memory unit.

6. Device according to claim 3, characterized by a group of AND gates (33) for the transmission of a data byte from one stage (SRA) of the data shifting device (32) to the next stage (SRS), if the marker shifting device ( 30) supplied marking bit for this data byte is in the first state and for the transfer of the relevant byte read out from the memory unit (10) to this next stage (SR 5) when the marker bit for the relevant byte is in the other state.

7. Device according to claim 6, characterized in that a memory operation and a Partial storage operation can be carried out at the same time

the.

8. Device according to claim 3, characterized in that the first group of AND gates (43) and the second group of AND gates (37) are arranged such that the output of the last stage (SR 4) of the partial memory shifting device (24) controls the shifting of the selection bits to the remaining stages (SR 5, SR 6) of the selection shifting device (20).

9. Device according to claim 1, characterized in that the ring counter (14) and the displacement devices (20, 22, 24, 26, 28, 30 and 32) from the same clock signal (40/40) from the central one Processing unit (CPU) can be controlled.