DE2458227A1 - Integrated circuit with MOS field effect transistors - reduced dimensions achieved by changing some parameters in permutation - Google Patents

Integrated circuit with MOS field effect transistors - reduced dimensions achieved by changing some parameters in permutation

Info

Publication number
DE2458227A1
DE2458227A1 DE19742458227 DE2458227A DE2458227A1 DE 2458227 A1 DE2458227 A1 DE 2458227A1 DE 19742458227 DE19742458227 DE 19742458227 DE 2458227 A DE2458227 A DE 2458227A DE 2458227 A1 DE2458227 A1 DE 2458227A1
Authority
DE
Germany
Prior art keywords
integrated circuit
reduced
factor
circuit according
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19742458227
Other languages
German (de)
Inventor
Heinrich Dr Rer N Schloetterer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19742458227 priority Critical patent/DE2458227A1/en
Publication of DE2458227A1 publication Critical patent/DE2458227A1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Integrated circuit has MOS field effect transistors with the dimensions reduced by a factor alpha. The integrated circuit is built into an insulated substrate by the ESFI or MOS process. The desired properties of the integrated circuit are achieved by changing some of the parameters of the field effect transistors. The switching speed is increased by reducing only the length of the channel by the factor alpha. The length and the width of the channel and the overall dimensions of the circuit in the Y direction are reduced by the factor alpha in order to reduce the switching speed and the packing density. The overall horizontal dimensions and the operating voltages are reduced by the factor alpha in order to increase the packing density and to reduce the power losses.

Description

Integrierte Schaltung mit MOS-Feldeffekttransistoren mit um einen Faktor cC verkleinerten Abmessungen Die Erfindung bezieht sich auf eine integrerte Schaltung mit NOS-Feldeffekttransi storen vorgegebener Abmessungen nach dem Oberbegriff des Patentanspruches 1.Integrated circuit with MOS field effect transistors with around one Factor cC reduced dimensions The invention relates to an integrated Circuit with NOS field effect transistors of specified dimensions according to the generic term of claim 1.

In der Veröffentlichung "Design of Micron MOS SwitNching Devices", von R.H. Dennard, F.H. Gaensslen, L. Kuhn und H. N. Yu, IEDM-Washington, D.C. Dec. 1972 ist ein Verfahren zur ähnlichen Verkleinerung von Feldeffekttransistoren in einer Massiv-Silizium-Technik beschrieben. Dabei werden zur Erhöhurgder Schaltgeschwindigkeit die Kanallänge und die sonstigen Abmessungen des Feldeffekttransistors, die Dotierung des Silizium-Grundmaterials, die Dicke der Gateisolierschicht, das Dickoxid und die Betriebsspannungen um den Faktor CE verändert. In der ersten Spalte der unten aufgeführten Tabelle 1 sind die genannten Parameter angegeben. In der zweiten Spalte dieser Tabelle sind die um den Faktor veränderten Parameter für die bekannte Verkleinerung für integrierte Schaltungen in Nassiv-Silizium-Technik angegeben. I Parameter Massiv-Silizium-Technik 1ESFI-Technik L L L' = 0t L n nw = n . freier wählbar n d d'ox = zu freier wählbar ox D ox = Usub U'sub = UD UD = U'I)ESFI;#Ut Das oben angegebene Verfahren wurde deshalb entwickelt, weil sich sonst bei einer Verkleinerung der Kanallänge unter eine gewisse Größe eine starke Abnahme der Einsatzspannung ergibt.In the publication "Design of Micron MOS Switching Devices", by RH Dennard, FH Gaensslen, L. Kuhn and HN Yu, IEDM-Washington, DC Dec. In 1972, a method for the similar downsizing of field effect transistors in a solid silicon technique is described. To increase the switching speed, the channel length and the other dimensions of the field effect transistor, the doping of the silicon base material, the thickness of the gate insulating layer, the thick oxide and the operating voltages are changed by the factor CE. The parameters mentioned are given in the first column of Table 1 below. The second column of this table shows the parameters changed by the factor for the known reduction in size for integrated circuits using Nassiv silicon technology. I. Parameter solid silicon technology 1ESFI technology L. LL '= 0t L n nw = n. freely selectable n d d'ox = freely selectable ox D ox = Usub = U'sub UD UD = U'I) ESFI; #Ut The above method was developed because otherwise a reduction in the channel length below a certain size would result in a sharp decrease in the threshold voltage.

Dies rührt daher, daß die Raumladungen, die das Source- und das Draingebiet umgeben, mit abnehmender Kantlänge immer mehr zusammenwachsen. In der Figur 6 der genannten Veröffentlichung ist die Einsatzspannung in Abhängigkeit von der Kanallänge dargestellt. Es ist ersichi2Lch, daß die Einsatzspannung bei Karrjllängen, die kleiner als 3 #um sind, sehr stark absinkt.This is due to the fact that the space charges, the source and drain regions surround, grow together more and more with decreasing edge length. In Figure 6 of the mentioned publication is the threshold voltage depending on the channel length shown. It is evident that the threshold voltage at Karrjlängen, the smaller than 3 #um are, drops very sharply.

Schließlich ergibt sich sogar auf Grund des Punch-Through-Effektes ein Drainstrom, der durch die Gatespannung nicht kontrollierbar ist. Dabei wird unter dem Punch-Through-Effekt das Zusammenstoßen der Source- und Drainraumladungszone bei Transistoren mit kleinen Kanallängen verstanden.Ultimately, this even arises due to the punch-through effect a drain current that cannot be controlled by the gate voltage. It will the collision of the source and drain space charge zones under the punch-through effect understood for transistors with small channel lengths.

Bei ähnlicher Verkleinerung ergibt sich ein Nachteil dadurch, daß die Herstellung einer sehr dünnen, d.h. um den Faktor verkleinerten Gateoxidschicht, notwendig ist und daß wegen der um den Faktor Ce verkleinerten Einsatzspannung der sogenannte Unterschwellenstrom eine unerwünschte Rolle spielt.With a similar downsizing, there is a disadvantage in that the production of a very thin, i.e. reduced by the factor, gate oxide layer, is necessary and that because of the threshold voltage reduced by the factor Ce so-called sub-threshold current plays an undesirable role.

In der eingangs genannten Veröffentlichung ist dieses Problem des Unterschwellenstromes diskutiert.In the publication mentioned above, this problem is the Sub-threshold current discussed.

Ein weiterer Nachteil des bekannten Verfahrens besteht darin, daß gleichzeitig alle Parameter der Transistoren verändert werden müssen.Another disadvantage of the known method is that all parameters of the transistors have to be changed at the same time.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine integrierte Schaltung mit MOS-Feldeffekttransistoren anzugeben, bei der zur Verbesserung von elektrischen Eigenschaften Parameter gezielt verkleinert sind, und bei der die oben geschilderten Nachteile vermieden sind.The object of the present invention is to provide an integrated Specify circuit with MOS field effect transistors in which to improve electrical properties parameters are deliberately reduced, and at which the above the disadvantages described are avoided.

Diese Aufgabe wird durch eine integrierte Schaltung mit MOS-Feldeffekttransistoren gelöst, die durch die in dem Kennzeichen des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet sind.This task is accomplished by an integrated circuit with MOS field effect transistors solved by the features listed in the characterizing part of claim 1 Marked are.

Ein wesentlicher Vorteil der Erfindung besteht darin, daß die technologisch schwierige Herstellung eines Oxids keiner Dicke entfällt.A major advantage of the invention is that the technologically difficult production of an oxide of no thickness is eliminated.

Vorteilhafterweise sind bei den Transistoren nach der vorliegenden Erfindung je nach der gewünschten Eigenschaft dieser Transistoren nicht alle sondern nur die diese Eigenschaften beeinflußenden Abmessungen bzw. Parameter verkleinert.Advantageously, the transistors according to the present invention Invention, depending on the desired property of these transistors, not all but only the dimensions or parameters influencing these properties are reduced.

Nach der vorliegenden Erfindung können vorteilhafterweise auch unterschiedliche Parameter verschieden verkleinert werden.According to the present invention can advantageously also different Parameters can be reduced differently.

Ein weiterer wesentlicher Vorteil der Erfindung besteht darin, daß bezüglich der Dotierung des Silizium-Grundmaterials mehr Freiheit besteht.Another major advantage of the invention is that there is more freedom with regard to the doping of the silicon base material.

Vorteilhafterweise entfällt bei den Transistoren nach der vorliegenden Erfindung die Herstellung eines Dickoxides der Dicke Dox Ein weiterer Vorteil der Erfindung besteht darin, daß eine Substratvorspannung nicht notwendig ist und daher die problematische Verkleinerung der Substratvorspannung entfällt.Advantageously, there is no need for the transistors according to the present invention Invention the production of a thick oxide of the thickness Dox Another advantage of Invention is that a substrate bias is not necessary and therefore the problematic reduction of the substrate bias is eliminated.

Die Erfindung soll nun im folgenden anhand der Figur und der Beschreibung naher erläutert werden.The invention is now intended in the following with reference to the figure and the description will be explained in more detail.

Die Figur zeigt in schematischer Darstellung einen MOS-Feldeffekttransitor mit den unterschiedlichen Parametern.The figure shows a schematic representation of a MOS field effect transistor with the different parameters.

In der Tabelle 2 sind die erreichten Eigenschaften in Abhängigkeit von den erfindungsgemäß veränderten Parametern dargestellt, wobei diejenigen Werte jeweils dick umrandet sind, bei denen die Verkleinerung eine wesentliche Verbesserung bringt. Für die Faktoren# Ct kommen beispiels-Weise die Werte cd - 2, 3, 4, 5 ... in Frage. Es ist aber auch möglich, verschiedene Parameter verschieden zu verkleinern, also beispielsweise α' = f (O(). Beispielsweise kann α '= α/2, CX/) ... oder auch beispielsweise g sein.In Table 2 the properties achieved are dependent on each other represented by the parameters changed according to the invention, with those values each with a thick border, in which the reduction is a significant improvement brings. For the factors # Ct, for example, the values cd - 2, 3, 4, 5 ... in question. But it is also possible different parameters different to reduce, for example α '= f (O (). For example, α '= α / 2, CX /) ... or, for example, g.

In der ersten Zeile der Tabelle 2 sind die Werte angegeben, die bei einem Transistor, bei dem keine Parameter verändert sind, maßgeblich sind. Definitionsgemäß sind diese Werte alle 1, da die veränderten Werte in Bezug auf die Ausgangsgrößen normiert sind.In the first line of Table 2 the values are given which are used in a transistor in which no parameters are changed are decisive. By definition these values are all 1 because the changed values in relation to the output variables are normalized.

In der zweiten Zeile der Tabelle sind die Werte angegeben, die man bei der ähnlichen Verkleinerung nach der eingangs genannten Druckschrift erreicht. 1 7D j; £; P/FCHAPi J#7# #6# A 4 4 4 4 4 rB #,Q N X 71 v L "1 L *n#~ i PA114 1 ~##4z oc . * . . . ~ . ~ . . FÄ1L# <» z » w/t 7 . - - - 4 d ta~Lt ~ d 5 tZ <@/R a a/E FÄLL# 3 FALLS 4#\I,a d243 ,v# X FALL a --f > </« FALL S ~a 1) Verkleinerung der Kanallänge L(Zeile 3 der Tabelle 2) Eine Erhöhung der Schaltgeschwindigkeit f = 1/44 die gleichbedeutend ist mit einer Verkürzung der Schalt-bzw. Verzögerungszeit, läßt sich erreichen, wenn nur die Kanallänge L des Transistors verkleinert wird. Wie aus der Tabelle 2 Zeile 3 ersichtlich ist, beträgt die Verzögerungszeit t'α einer Transistorstufe bei der Verkleinerung der Kanallänge L um den Faktor α das 1/α2-fache der ursprünglichen Verzögerungszeit ti. Der Drainstrom I'D beträgt das °~ -fache des ursprünglichen Drainstromes ID. Zusätzlich sind in der Tabelle 2 die Änderung der Verlustleistung P' im Verhältnis zur Verlustleistung P von Transistoren mit einer nicht verkleinerten Kanallänge, die veränderte (normiert# Fläche A'/A und der veränderte (normierte) Leistungsbedarf pro Flächeneinheit P'/A' : P/A angegeben. Bei der maximalen Geschwindigkeit ist der Leistungsbedarf pro Flächeneinheit um den Faktor Ct größer.In the second line of the table, the values are given which are achieved with the similar reduction in size according to the publication mentioned at the beginning. 1 7D j; £; P / FCHAPi J # 7 # # 6 # A 4 4 4 4 4 rB #, QNX 71 v L "1 L * n # ~ i PA114 1 ~ ## 4z oc . *. . . ~. ~. . FÄ1L # <»z» w / t 7 . - - - 4 d ta ~ Lt ~ d 5 tZ <@ / R aa / E CASE # 3 IF 4 # \ I, a d243, v # X CASE a --f></ « CASE S ~ a 1) Reduction of the channel length L (line 3 of table 2) An increase in the switching speed f = 1/44 which is equivalent to a shortening of the switching or switching speed. Delay time can be achieved if only the channel length L of the transistor is reduced. As can be seen from Table 2, Line 3, the delay time t'α of a transistor stage when the channel length L is reduced by the factor α is 1 / α2 times the original delay time ti. The drain current I'D is ~ times the original drain current ID. In addition, Table 2 shows the change in the power loss P 'in relation to the power loss P of transistors with a channel length that has not been reduced, the changed (normalized # area A' / A and the changed (normalized) power requirement per unit area P '/ A': P / A. At maximum speed, the power requirement per unit area is greater by a factor of Ct.

2) Verkleinerung der Kanallänge L und der Betriebsspannungen (Zeilen 4 und 5 der Tabelle 2) Wenn die Betriebsspannungen UD und UG und die Kanallänge L um den Faktor verkleinert werden, wird die Verlustleistung gegenüber dem unter 1 angeführten Fall drastisch herabgesetzt. In der zweiten Zeile der Tabelle 2 sind die Werte für die Veränderung der Betriebsspannungen und der Kanallänge angegeben. Im Vergleich zum Ausgangsfall (Zeile 1 der Tabelle 2) ist die Schaltgeschwindigkeit dann immer noch größer, nämlich um den Faktor #. Die Verlust-2 leistung ist jedoch um den Faktor 1/oC2 verkleinert.2) Reduction of the channel length L and the operating voltages (lines 4 and 5 of table 2) If the operating voltages UD and UG and the channel length L is reduced by the factor, the power loss is compared to that below 1 case is drastically reduced. In the second line of table 2 are the values for the change in the operating voltages and the duct length are given. In comparison to the initial case (line 1 of table 2) the switching speed is then still bigger, namely by the factor #. The loss-2 power is, however reduced by a factor of 1 / oC2.

In der fünften Spalte der Tabelle 2 sind die Werte für die Veränderung der Kanallänge L um den Faktor OC und der Betriebsspannungen UG und UD um den Faktor S angegeben, was einen günstigen Kompromiss zwischen den Fällen der dritten und vierten Zeile ergibt. In the fifth column of Table 2 are the values for the change the channel length L by the factor OC and the operating voltages UG and UD by the factor S indicated what a favorable compromise between the cases of the third and fourth line results.

3) Änderung der Kanallänge L, der Kanalbreite W und aller Abmessungen der Schaltung in Y-Richtung (Zeile 6 der Tabelle 2) Bei der gezielten Änderung dieser Parameter kann die Packungsdichte um den Faktor erhöht werden. Gleichzeitig wird die Vergrößerung der Schalgeschwinligkeit f um den Faktor aS beibehalten.3) Change the channel length L, the channel width W and all dimensions the circuit in the Y-direction (line 6 of table 2) When changing this Parameter, the packing density can be increased by the factor. At the same time will maintain the increase in the shell speed f by the factor aS.

4) Änderung der Kanallänge L, der Kanalbreite W und aller Abmessungen der Schaltung in Y-Richtung und der Betriebsspannung (Zeilen 7 und 8 der Tabelle 2) Wenn die Betriebsspannungen UD und UG, die Kanallänge L, der Kanalbereich W und alle Abmessungen der Schaltung in der Y-Richtung verkleinert werden, wird die Verlustleistung gegenüber dem unter 3 angeführten Fall analog zu Fall 2 herabgesetzt. In der siebten Zeile der Tabelle 2 sind die entsprechenden Werte angegeben. Im Vergleich zum Fall 3 ist bei Verkleinerung der Betriebsspannungen um den Faktor die Vedhstleistung um den Faktor kleiner. Die Schaltgeschwindigkeit ist immer noch um den Faktord größer.4) Change the channel length L, the channel width W and all dimensions the circuit in the Y direction and the operating voltage (lines 7 and 8 of the table 2) If the operating voltages UD and UG, the channel length L, the channel area W and all the dimensions of the circuit are reduced in the Y-direction, the power dissipation becomes compared to the case listed under 3, analogous to case 2. In the seventh Line of Table 2 shows the corresponding values. Compared to the case When the operating voltages are reduced by the factor, 3 is the output power smaller by a factor. The switching speed is still the factor higher.

In der achten Zeile der Tabelle 2 sind die Werte für eine Verkleinerung der genannten geometrischen Abmessungen um den Faktor und der Betriebsspannungen UD und UG um den Faktor w9~'angegeben, was ebenfalls einen günstigen Kompromiß zwischen den Fällen der Zeilen 6 und 7 ergibt. In the eighth line of Table 2 are the values for a reduction the mentioned geometric dimensions by the factor and the operating voltages UD and UG are given by the factor w9 ~ ', which is also a favorable compromise between the cases of lines 6 and 7 results.

5) Veränderung aller horizontaler Abmessungen und der Betriebsspannungen (Zeile 9 der Tabelle 2) Werden alle horizontale Abmessungen und die Betriebsspannungen um den Faktor# c~verkeinert, nicht aber wie bei der Massiv-Silizium-Technik die Oxiddicke, so wird erreicht, daß die Packungsdichte um 2 erhöht wird und daß zusätze h die Verlustleistung P' auf den Wert 1/oft3 P verkleinert wird. Die Verlustleistung ist daher um den Faktor geringer, also wesentlich kleiner als bei der ähnlichen Verkleinerung. Auf diese Weise können daher verhältnismäßig kleine und sehr verlustarme Schaltungen hergesellt werden.5) Change of all horizontal dimensions and the operating voltages (Line 9 of Table 2) Include all horizontal dimensions and operating voltages diminished by the factor # c ~, but not as with solid silicon technology Oxide thickness, it is achieved that the packing density is increased by 2 and that additives h the power loss P 'is reduced to the value 1 / oft3 P. The power loss is therefore lower by a factor, i.e. significantly smaller than the similar one Reduction. In this way, therefore, relatively small and very low-loss Circuits are produced.

6) Veränderung der Dicke dgi der Siliziumschicht Zum guten Funktionieren eines ESFI-MOS-Transistors ist es zunächst nicht notwendig auch die Schichtdicke dsi zusammen mit den anderen Abmessungen zu verkleinern.6) Change the thickness dgi of the silicon layer for good functioning of an ESFI-MOS transistor it is initially not necessary either to reduce the layer thickness dsi together with the other dimensions.

Eine gewisse Verkleinerung um einen Faktor B c coC bringt jedoch den Vorteil einer größeren Steilheit und damit eines größeren Sättigungsstromes. Dies hängt damit zusammen, daß bei ESFI-Transistoren der Sättigungsstrom in besonderer Weise von der Schichtdicke und der Ladungsträgerkonzentration in der Schicht abhängt. Unter einer ESFI-Technik werden dabei integrierte Schaltungen verstanden, bei denen auf einem el#risch isolierenden Substrat inselförmige Halbleiterschichten aus Silizium epitaktisch aufgewachsen sind, wobei in diesen inselförmigen Halbleterschichten die einzelnen Bauelemente angeordnet sind.However, a certain reduction by a factor B c coC brings that Advantage of a greater steepness and thus a greater saturation current. this is related to the fact that in ESFI transistors the saturation current is particularly high Way depends on the layer thickness and the charge carrier concentration in the layer. An ESFI technology is understood to mean integrated circuits in which Island-shaped semiconductor layers made of silicon on an electrically insulating substrate are grown epitaxially, in which island-shaped half-liter layers the individual components are arranged.

Man kann zwar auch bei Massiv-Silizium vom Prinzip der ähnlichen Verkleinerung abgehen und wie oben angegeben gezielt verkleinern und damit auch die genannten Werte ähnlich beeinflußen. Dies führt aber wegen der eingangs genannten Nachteile (Punch-Through-Verhalten, in unerwünschte Inversionsschichten) zu nicht brauchbaren Transistoren, so daß das erfindungsgemäße Verfahren bei der Massiv-Silizium-Technik nicht ohne weiteres durchführbar ist.It is true that the principle of a similar reduction in size can also be used for solid silicon go off and, as indicated above, specifically reduce it and thus also the ones mentioned Influence values similarly. However, this leads to the disadvantages mentioned at the outset (Punch-through behavior, in undesired inversion layers) to unusable Transistors, so that the inventive method in the solid silicon technology is not easily feasible.

8 Patentansprüche 1 Figur8 claims 1 figure

Claims (8)

Patentansprüche Integrierte Schaltung mit MOS-Feldeffekttransistoren, die um wenigstens einen Faktor 2 verkeinerte Größen aufweisen, dadurch g e k e n n z e i c h n e t , daß die integrierte Schaltung in einer ESFI- oder SOS-Technik auf einem isolierenden Substrat aufgebaut ist, und daß zur Erreichung bestimmter Eigenschaften die Größe einiger Parameter von Feldeffekttranlstoren gezielt verändert sind.Claims integrated circuit with MOS field effect transistors, which have sizes reduced by at least a factor of 2, thereby g e k e n It is not indicated that the integrated circuit is in an ESFI or SOS technology is built on an insulating substrate, and that to achieve certain Properties specifically changed the size of some parameters of field effect transistors are. 2. Integrierte Schaltung nach Anspruch 1, dadurch g e k e n n z e i c h n e t , daß zur Erhöhung der Schaltgeschwindigkeit nur die Kanallänge L um den Faktor st verkleinert ist.2. Integrated circuit according to claim 1, characterized g e k e n n z e i c h n e t that to increase the switching speed only the channel length L to the factor st is reduced. 3. Integrierte Schaltung nach Anspruch 1, dadurch g e k e n n z e i c h n e t , daß zur Erhöhung der Schaltgeschwindigkeit und der Packungsdichte die Kanallänge L, die Kanalbreite W und die gesamte Abmessung der Schaltung in der Y-Richtung um den Faktor verkleinert sind.3. Integrated circuit according to claim 1, characterized g e k e n n z e i c h n e t that to increase the switching speed and the packing density the channel length L, the channel width W and the overall dimension of the circuit in the Y direction are reduced by the factor. 4. Integrierte Schaltung nach Anspruch 1, dadurch g e k e n n z e i c h n e t , daß zur Erhöhung der Packungsdichte und zur Verkleinerung der Verlustleistung sämtliche horizontalen Abmessungen und die Betriebsspannungen um den Faktor# PCverkleinert sind.4. Integrated circuit according to claim 1, characterized g e k e n n z e i c h n e t that to increase the packing density and to reduce the power loss all horizontal dimensions and the operating voltages reduced by the factor #PC are. 5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, dadurch g e k e n n z e i c h n e t , daß zur Erhöhung der Steilheit die Dicke dSi der Siliziumschicht verkleinert wird.5. Integrated circuit according to one of claims 1 to 4, characterized it is noted that the thickness dSi of the silicon layer is used to increase the steepness is reduced. 6. Verfahren zum Betrieb einer integrierten Schaltung nach Anspruch 2, dadurch g e k e n n z e i c h n e t , daß zur zusätzlichen Verringerung der Verlustleistung die Betriebsspannungen und UG um den Faktor verkleinert werden.6. A method of operating an integrated circuit according to claim 2, by noting that for an additional reduction in the power loss the operating voltages and UG are reduced by the factor. 7. Verfahren zum Betrieb einer Schaltung nach Anspruch 3, dadurch g e k e n n z e i c h n e t , daß zur zusätzlichen Verringerung des Leistungsbedarfs pro Flächeneinheit die Schaltung mit um den Faktor d, verringerten Spannungen betrieben wird.7. A method for operating a circuit according to claim 3, characterized it is not noted that for additional reduction of Power requirement per unit area reduced the circuit by a factor of d Voltages is operated. 8. Integrierte Schaltung nach einem der Ansprüche 1 bis 7, dadurch g e k e n n z e i c h n e t , daß unterschiedliche Parameter unterschiedlich verkleinert sind.8. Integrated circuit according to one of claims 1 to 7, characterized It is not noted that different parameters are scaled down differently are. L e e r s e i t eL e r s e i t e
DE19742458227 1974-12-09 1974-12-09 Integrated circuit with MOS field effect transistors - reduced dimensions achieved by changing some parameters in permutation Pending DE2458227A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19742458227 DE2458227A1 (en) 1974-12-09 1974-12-09 Integrated circuit with MOS field effect transistors - reduced dimensions achieved by changing some parameters in permutation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19742458227 DE2458227A1 (en) 1974-12-09 1974-12-09 Integrated circuit with MOS field effect transistors - reduced dimensions achieved by changing some parameters in permutation

Publications (1)

Publication Number Publication Date
DE2458227A1 true DE2458227A1 (en) 1976-06-10

Family

ID=5932971

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19742458227 Pending DE2458227A1 (en) 1974-12-09 1974-12-09 Integrated circuit with MOS field effect transistors - reduced dimensions achieved by changing some parameters in permutation

Country Status (1)

Country Link
DE (1) DE2458227A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996574A (en) * 1988-07-01 1991-02-26 Fujitsu Limited MIS transistor structure for increasing conductance between source and drain regions

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996574A (en) * 1988-07-01 1991-02-26 Fujitsu Limited MIS transistor structure for increasing conductance between source and drain regions

Similar Documents

Publication Publication Date Title
DE2159192A1 (en) Field effect memory transistor with an insulated gate electrode
DE19623846A1 (en) SOI-MOS transistor structure
DE2520190A1 (en) METHOD OF MANUFACTURING A FIXED-VALUE MEMORY
DE2312413A1 (en) PROCESS FOR PRODUCING MATRIX CIRCUITS WITH GATES CONNECTED IN SERIES
DE3247197A1 (en) ELECTRICALLY PROGRAMMABLE AND CLEARABLE STORAGE CELL
DE1807857A1 (en) Metal semiconductor transistor
DE3530773A1 (en) Semiconductor device and process for the fabrication thereof
DE2816795A1 (en) METHOD OF MANUFACTURING A SUBSTRATE FOR A CMOS CIRCUIT AND A CIRCUIT MANUFACTURED BY SUCH A METHOD
DE19546364A1 (en) Semiconductor device and method for its manufacture
DE2064886A1 (en) Integrated circuit with field effect transistors separation from 2047672
DE2201028A1 (en) Field effect storage element
DE102006061172A1 (en) Metal oxide semiconductor transistor with small width
DE2048737A1 (en) Process for manufacturing integrated transistors
DE2834724A1 (en) MOS FIELD EFFECT TRANSISTORS FOR HIGHER VOLTAGES
DE2338388C2 (en) Field effect semiconductor device
DE19525576B4 (en) Method for producing a thin-film transistor
DE112013002260T5 (en) Structure of an integrated circuit
DE2458227A1 (en) Integrated circuit with MOS field effect transistors - reduced dimensions achieved by changing some parameters in permutation
DE2612754A1 (en) SEMI-CONDUCTOR FIXED VALUE STORAGE
DE1947937A1 (en) Inverter with insulating film field effect transistors
DE10306315A1 (en) Semiconductor device used as field effect transistor, especially FIN-FET, comprises first doping region, second doping region, channel region arranged between two regions, and gate structure arranged over channel region
DE3033535A1 (en) SEMICONDUCTOR DEVICE AND METHOD FOR THEIR PRODUCTION
DE102019117795A1 (en) Vertical field effect transistor (VFET) devices include latches with cross-coupling structure
EP1958250A1 (en) Isolation trench intersection structure with reduced gap width
DE4200753C2 (en) Semiconductor device with MOS field effect transistor and manufacturing method therefor

Legal Events

Date Code Title Description
OHW Rejection