DE112013002260T5 - Structure of an integrated circuit - Google Patents

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Abstract

Ein Verfahren zur Herstellung eines Halbleiters mit geteiltem Hybrid-Gate. Gemäß einer Verfahrensausführungsform der vorliegenden Erfindung werden mehrere erste Gräben in einem Halbleitersubstrat bis zu einer ersten Tiefe gebildet. Es werden mehrere zweite Gräben in dem Halbleitersubstrat bis zu einer zweiten Tiefe gebildet. Die mehreren ersten Gräben sind parallel zu den mehreren zweiten Gräben. Die Gräben der mehreren ersten Gräben sind alternierend und benachbart zu Gräben der mehreren zweiten Gräben.A method for producing a hybrid-split semiconductor. According to a method embodiment of the present invention, a plurality of first trenches are formed in a semiconductor substrate to a first depth. Several second trenches are formed in the semiconductor substrate to a second depth. The plurality of first trenches are parallel to the plurality of second trenches. The trenches of the plurality of first trenches are alternating and adjacent to trenches of the plurality of second trenches.

Description

VERWANDTE FÄLLERELATED CASES

Diese Anmeldung ist eine Fortsetzung der mit-anhängigen US-Patentanmeldung mit der Nummer 12/603,028 und beansprucht deren Priorität, die beide die gleiche Anmelderin haben, mit dem Titel „Halbleiterbauelement mit geteiltem Gate mit gekrümmten Gate-Oxidprofil”, die am 21. Oktober 2009 für Gao et al. eingereicht wurde. Diese Anmeldung ist eine Fortsetzung der mitanhängigen US-Patentanmeldung mit gleicher Anmelderin mit der Nummer 12/869,554 und beansprucht deren Priorität mit dem Titel „Strukturen und Verfahren zur Herstellung von MIS-Bauelementen mit geteiltem Gate”, die am 26. August 2010 für Terrill et al. eingereicht wurde. Diese Anmeldung ist verwandt mit und beansprucht die Priorität der US-Patentanmeldung mit der Nummer 13/460,600, die am 30. April 2012 eingereicht wurde und deren Inhalt hiermit durch Bezugnahme mit eingeschlossen ist. Alle derartigen Anmeldungen sind in ihrer Gesamtheit hierin durch Bezugnahme mit eingeschlossen.This application is a continuation of co-pending U.S. Patent Application No. 12 / 603,028 and claims priority to the same assignee, entitled "Split Gate Semi-Aligned Gate Oxide Semiconductor Device", issued October 21 2009 for Gao et al. was submitted. This application is a continuation of co-pending United States Patent Application No. 12 / 869,554 assigned to the same assignee and claims the benefit of its preamble entitled "Structures and Methods for Making MIS Split Gate MIS Components", issued August 26, 2010 to Terrill et al. was submitted. This application is related to and claims priority from U.S. Patent Application No. 13 / 460,600 filed Apr. 30, 2012, the contents of which are hereby incorporated by reference. All such applications are incorporated herein by reference in their entirety.

GEBIETTERRITORY

Ausführungsformen der vorliegenden Erfindung betreffen das Gebiet der Gestaltung und Herstellung integrierter Schaltungen. Insbesondere betreffen Ausführungsformen der vorliegenden Erfindung Systeme und Verfahren für einen Halbleiter mit geteiltem Hybrid-Gate.Embodiments of the present invention relate to the field of integrated circuit design and manufacture. In particular, embodiments of the present invention relate to systems and methods for a hybrid-gated semiconductor.

HINTERGRUNDBACKGROUND

Leistungs-MOSFET mit geteiltem Gate (Metall-Oxid-Halbleiter-Feldeffekttransistoren) haben im Vergleich zu Leistungs-MOSFET mit nicht geteilten Gate-Strukturen ausgewiesene Vorteile. Jedoch profitieren konventionelle Leistungs-MOSFET mit geteiltem Gate nicht wesentlich von einer Abnahme der Prozessgeometrie, beispielsweise einer Abnahme des Abstands zwischen Gates. Eine Skalierung des Zellenabstands im Sub-Mikrometerbereich ist generell wünschenswert, um die Kanaldichte zu erhöhen, wodurch wiederum der Kanalwiderstand pro Einheitsfläche verringert wird. Jedoch kann eine derartige Skalierung auch zu einer unerwünschten kleineren Mesa-Breite pro Einheitsfläche führen, wodurch sich der Widerstand des Driftgebiets erhöhen kann. Ferner kann eine höhere Dichte an Gates und Abschirmelektroden zu einer nachteiligen höheren Gateladung und Ausgangskapazität führen.Split-gate power MOSFETs (metal oxide semiconductor field effect transistors) have proven advantages over power MOSFETs with non-shared gate structures. However, conventional split gate power MOSFETs do not significantly benefit from a decrease in process geometry, such as a decrease in the gap between gates. Scaling of the sub-micron cell pitch is generally desirable to increase channel density, which in turn reduces channel resistance per unit area. However, such scaling may also result in an undesirably smaller mesa width per unit area, which may increase the resistance of the drift region. Furthermore, a higher density of gates and shield electrodes may result in a disadvantageous higher gate charge and output capacitance.

ÜBERBLICKOVERVIEW

Es werden daher Systemen und Verfahren für Halbleitebauelemente mit geteiltem Hybrid-Gate benötigt. Ferner werden Systeme Verfahren für Halbleitebauelemente mit geteiltem Hybrid-Gate mit verbessertem Leistungsverhalten bei feineren, beispielsweise kleineren, Abmessungen des Abstands zwischen Gates benötigt. Ein weiterer Bedarf besteht für Systeme und Verfahren für Halbleitebauelemente mit geteiltem Hybrid-Gate, die mit bestehenden Systemen und Verfahren für die Gestaltung, Herstellung und die Prüfung integrierter Schaltungen kompatibel und dazu komplementär sind. Ausführungsformen der vorliegenden Erfindung sind das Bestreben, diesen Bedarf zu decken.Therefore, systems and methods are needed for hybrid split gate semiconductor devices. Further, systems are needed for hybrid split-gate semiconductor devices with improved performance for finer, for example, smaller, gate-to-gap dimensions. A further need exists for systems and methods for hybrid split gate semiconductor devices that are compatible and complementary to existing systems and methods for integrated circuit design, manufacture, and testing. Embodiments of the present invention are an effort to meet this need.

In einer Ausführungsform gemäß der vorliegenden Technik umfasst ein Halbleiterbauelement ein vertikales Kanalgebiet, ein Gate an einer ersten Tiefe auf einer ersten Seite des vertikalen Kanalgebiets, eine Abschirmelektrode an einer zweiten Tiefe auf der ersten Seite des vertikalen Kanalgebiets, und ein Hybrid-Gate an der ersten Tiefe auf einer zweiten Seite des vertikalen Kanalgebiets. Das Gebiet unterhalb des Hybrid-Gates auf der zweiten Seite des vertikalen Kanalgebiets ist ohne jegliches Gate oder jegliche Elektrode.In one embodiment according to the present technique, a semiconductor device includes a vertical channel region, a gate at a first depth on a first side of the vertical channel region, a shield electrode at a second depth on the first side of the vertical channel region, and a hybrid gate at the first Depth on a second side of the vertical channel area. The area below the hybrid gate on the second side of the vertical channel region is without any gate or electrode.

Gemäß einer weiteren Ausführungsform der vorliegenden Technik beinhaltet eine Struktur eine erste längliche Struktur, die unter einer Oberfläche eines Halbleitersubstrats angeordnet ist. Die erste längliche Struktur weist eine Gate-Struktur an einer ersten Tiefe unterhalb der Oberfläche und eine Abschirmstruktur an einer zweiten Tiefe unterhalb der Oberfläche auf. Die Struktur beinhaltet ferner eine zweite längliche Struktur, die unter der Oberfläche ausgebildet ist und eine Hybrid-Gate-Struktur an der ersten Tiefe aufweist. Die zweite längliche Struktur ist ohne jegliches weitere Gate oder jegliche weitere Elektrodenstruktur. Die erste und die zweite längliche Struktur können parallel sein.According to another embodiment of the present technique, a structure includes a first elongate structure disposed below a surface of a semiconductor substrate. The first elongate structure has a gate structure at a first depth below the surface and a shielding structure at a second depth below the surface. The structure further includes a second elongate structure formed below the surface and having a hybrid gate structure at the first depth. The second elongated structure is without any additional gate or electrode structure. The first and second elongated structures may be parallel.

Gemäß einer noch weiteren Ausführungsform der vorliegenden Technik beinhaltet eine Struktur eine erste Mehrzahl erster Geräten, die in einem Halbleitersubstrat bis zu einer ersten Tiefe ausgebildet sind, und eine zweite Mehrzahl zweiter Gräben, die in dem Halbleitersubstrat bis zu einer zweiten Tiefe ausgebildet sind. Die ersten Gräben sind parallel zu den zweiten Gräben und die ersten Gräben wechseln sich mit den zweiten Gräben ab. Die ersten Gräben können mit ersten Materialien gefüllt sein, die ein erstes Polysilizium und ein zweites Polysilizium über dem ersten Polysilizium aufweisen.According to still another embodiment of the present technique, a structure includes a first plurality of first devices formed in a semiconductor substrate to a first depth, and a second plurality of second trenches formed in the semiconductor substrate to a second depth. The first trenches are parallel to the second trenches and the first trenches alternate with the second trenches. The first trenches may be filled with first materials having a first polysilicon and a second polysilicon over the first polysilicon.

Gemäß einer Ausführungsform als Verfahren der vorliegenden Technik werden mehrere erste Gräben in einem Halbleitersubstrat bis zu einer ersten Tiefe gebildet. Mehrere zweite Gräben werden in dem Halbleitersubstrat bis zu einer zweiten Tiefe gebildet. Die mehreren ersten Gräben sind parallel zu den mehreren zweiten Gräben. Die Gräben der mehreren ersten Gräben sind alternierend und benachbart zu Gräben der mehreren zweiten Gräben.According to an embodiment as the method of the present technique, a plurality of first trenches are formed in a semiconductor substrate to a first depth. A plurality of second trenches are formed in the semiconductor substrate to a second depth. The plurality of first trenches are parallel to the plurality of second trenches. The trenches of the plurality of first trenches are alternating and adjacent to trenches of the plurality of second trenches.

Gemäß einer weiteren Ausführungsform in Form eines Verfahrens der vorliegenden Technik werden mehrere Gräben in einem Halbleitersubstrat bis zu einer ersten Tiefe gebildet. Die Gräben der mehreren Gräben sind parallel zueinander. Alternierende Gräben der mehreren Gräben werden maskiert und die Tiefe nicht maskierter Gräben der mehreren Gräben wird bis zu einer zweiten Tiefe vergrößert. Eine strukturierte Schicht aus Pufferoxid bzw. Fülloxid kann eine Maske für die Vergrößerung bilden.According to another embodiment in the form of a method of the present technique, a plurality of trenches are formed in a semiconductor substrate to a first depth. The trenches of the several trenches are parallel to each other. Alternate trenches of the multiple trenches are masked and the depth of unmasked trenches of the multiple trenches is increased to a second depth. A structured layer of buffer oxide or filler oxide can form a mask for the enlargement.

Gemäß einer noch weiteren Ausführungsform in Form eines Verfahrens der vorliegenden Technik wird ein Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)Bauelement mit vertikalem Graben mit mehreren parallelen gefüllten Grabenstrukturen hergestellt. Die parallelen gefüllten Grabenstrukturen sind mit einem Strukturabstand von 0,6 μm (Mikrometer) oder weniger zueinander beabstandet, und jede der parallelen gefüllten Grabenstrukturen enthält eine Gate-Struktur des MOSFET.According to yet another embodiment in the form of a method of the present technique, a vertical trench metal oxide semiconductor field effect transistor (MOSFET) device having a plurality of parallel filled trench structures is fabricated. The parallel filled trench structures are spaced apart by a pitch of 0.6 μm (microns) or less, and each of the parallel filled trench structures includes a gate structure of the MOSFET.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die begleitenden Zeichnungen, die in dieser Beschreibung enthalten sind und einen Teil davon bilden, zeigen Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erläutern. Sofern dies nicht anderweitig angegeben ist, sind die Zeichnungen nicht maßstabsgetreu.The accompanying drawings, which are incorporated in and constitute a part of this specification, illustrate embodiments of the invention and, together with the description, serve to explain the principles of the invention. Unless otherwise indicated, the drawings are not to scale.

1 zeigt eine Querschnittsansicht eines Grabenbereichs eines Halbleiterbauelements mit geteiltem Hybrid-Gate. 1 FIG. 12 shows a cross-sectional view of a trench region of a split hybrid gate semiconductor device. FIG.

2A, 2B, 2C, 2D, 2E und 2F zeigen Abbildungen entsprechend einem Verfahren zur Herstellung eines Halbleiter mit geteiltem Hybrid-Gate. 2A . 2 B . 2C . 2D . 2E and 2F Figures show figures according to a method of manufacturing a hybrid-gate semiconductor.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Es wird nunmehr detailliert auf diverse Ausführungsformen der Erfindung, ein Verfahren zur Herstellung eines Halbleiter mit geteiltem Hybrid-Gate verwiesen, wovon Beispiele in den begleitenden Zeichnungen dargestellt sind. Obwohl die Erfindung in Verbindung mit diesen Ausführungsformen beschrieben ist, ist zu beachten, dass nicht beabsichtigt ist, die Erfindung auf diese Ausführungsformen zu beschränken. Vielmehr beabsichtigt die Erfindung, Alternativen, Modifizierungen und Äquivalente abzudecken, die innerhalb des Grundgedankens und des Schutzbereichs der Erfindung, wie sie durch die angefügten Patentansprüche definiert ist, enthalten sind. Ferner sind in der folgenden detaillierten Beschreibung der Erfindung zahlreiche spezielle Details angegeben, um ein gründlicheres Verständnis der Erfindung zu ermöglichen. Der Fachmann erkennt jedoch, dass die Erfindung auch ohne diese speziellen Details umgesetzt werden kann. In anderen Fällen sind gut bekannte Verfahren, Prozeduren, Komponenten und Schaltungen nicht detailliert beschrieben, um nicht in unnötiger Weise Aspekte der Erfindung zu verdunkeln.Reference will now be made in detail to various embodiments of the invention, a method for making a hybrid split gate semiconductor, examples of which are illustrated in the accompanying drawings. Although the invention has been described in conjunction with these embodiments, it is to be understood that it is not intended to limit the invention to those embodiments. Rather, the invention is intended to cover alternatives, modifications, and equivalents, which are within the spirit and scope of the invention as defined by the appended claims. Furthermore, in the following detailed description of the invention, numerous specific details are set forth in order to provide a more thorough understanding of the invention. However, those skilled in the art will recognize that the invention may be practiced without these specific details. In other instances, well-known methods, procedures, components, and circuits have not been described in detail so as not to unnecessarily obscure aspects of the invention.

BEZEICHNUNG UND NOMENKLATURTITLE AND NOMENCLATURE

Einige Teile der folgenden detaillierten Beschreibung sind in Begriffen von Prozeduren, Schritten, Logikblöcken, Verarbeitung, Operationen und anderen symbolischen Darstellungen von Operationen an Datenbits präsentiert, die in einem Computerspeicher ausgeführt werden können. Diese Beschreibungen und Darstellungen sind die Mittel, die vom Fachmann auf dem Gebiet der Datenverarbeitung verwendet werden, um in höchst effizienter Weise den Inhalt seiner Arbeit anderen Fachleuten zu vermitteln. Eine Prozedur, ein von einem Computer ausgeführter Schritt, ein Logikblock, ein Prozess, eine Operation, et cetera ist hier und allgemein als eine selbstkonsistente Reihenfolge von Schritten oder Befehlen zu verstehen, die zu einem gewünschten Ergebnis führt. Die Schritte sind solche, die physikalische Manipulationen von physikalischen Größen erfordern. Für gewöhnlich, ohne dass dies jedoch erforderlich ist, nehmen diese Größen die Form elektrischer oder magnetischer Signale an, die in einem Computersystem gespeichert, übertragen, kombiniert, verglichen und anderweitig verarbeitet werden können. Es hat sich zeitweilig als bequem erwiesen, hauptsächlich aus Gründen der gemeinsamen Nutzung, diese Signale als Bits, Werte, Elemente, Symbole, Zeichen, Begriffe, Zahlen oder dergleichen zu bezeichnen.Some portions of the following detailed description are presented in terms of procedures, steps, logic blocks, processing, operations, and other symbolic representations of operations on data bits that may be executed in a computer memory. These descriptions and representations are the means used by those skilled in the data processing arts to most efficiently convey the content of their work to others skilled in the art. A procedure, a step executed by a computer, a logic block, a process, an operation, et cetera, is here and generally understood to be a self-consistent sequence of steps or instructions leading to a desired result. The steps are those requiring physical manipulations of physical quantities. Usually, but without this being required, these sizes take the form electrical or magnetic signals that may be stored, transferred, combined, compared, and otherwise processed in a computer system. It has proven convenient at times, principally for reasons of common usage, to refer to these signals as bits, values, elements, symbols, characters, terms, numbers, or the like.

Es sollte jedoch bedacht werden, dass alle diese und ähnliche Begriffe mit den geeigneten physikalischen Größen zu verknüpfen sind und lediglich geeignete Bezeichnungen sind, die für diese Größen verwendet werden. Sofern dies nicht speziell in der folgenden Erläuterung anders dargestellt ist, ist zu beachten, dass in der vorliegenden Erfindung durchgängig Diskussionen unter Verwendung von Begriffen etwa „anfügen” oder „verarbeiten” oder „vereinzeln” oder „bilden” oder „dotieren” oder „füllen” oder „erzeugen” oder „aufbauen” oder „zugreifen” oder „ausführen” oder „erzeugen” oder „einstellen” oder „generieren” oder „durchführen” oder „fortsetzen” oder „indizieren” oder „verarbeiten” oder „berechnen” oder „übersetzen” oder „kalkulieren” oder „bestimmen” oder „messen” oder „ermitteln” oder „ablaufen” oder dergleichen, die Aktion und die Prozesse eines Computersystems oder einer ähnlichen elektronischen Recheneinrichtung bezeichnen, die Daten, die als physikalische (elektronische) Größen innerhalb der Register und der Speicher des Computersystems dargestellt sind, in andere Daten verarbeiten und umwandeln, die als physikalische Größen innerhalb der Speicher oder Register oder anderen derartigen Informationsspeichern, Übertragungseinrichtungen oder Anzeigeeinrichtungen dargestellt sind.However, it should be kept in mind that all of these and similar terms are to be associated with the appropriate physical quantities and are merely suitable labels used for those quantities. Unless specifically stated otherwise in the following discussion, it should be understood that in the present invention, discussions are consistently made using terms such as "attach" or "process" or "singulate" or "form" or "dope" or "fill "Or" create "or" build "or" access "or" execute "or" generate "or" adjust "or" generate "or" perform "or" continue "or" index "or" process "or" compute "or "Translate" or "calculate" or "determine" or "measure" or "detect" or "expire" or the like, the action and processes of a computer system or similar electronic computing device, the data referred to as physical (electronic) quantities within the registers and the memory of the computer system are represented, in other data process and which are represented as physical quantities within the memories or registers or other such information storage, transmission or display devices.

Die Zeichnungen sind nicht maßstabsgetreu und nur Teile der Strukturen sowie der diversen Schichten, die diese Strukturen bilden, sind gegebenenfalls in den Zeichnungen dargestellt. Ferner können Herstellungsprozesse und Operationen zusammen mit den Prozessen und Operationen ausgeführt werden, die hierin erläutert sind; d. h., es kann eine Anzahl von Prozessoperationen vor, zwischen und/nach den Operationen geben, die hierin gezeigt und beschrieben sind. Wichtig ist, dass Ausführungsformen gemäß der vorliegenden Erfindung in Verbindung mit diesen anderen (möglicherweise konventionellen) Prozessen und Operationen eingerichtet werden können, ohne diese wesentlich zu stören. Allgemein gesagt, können Ausführungsformen gemäß der vorliegenden Erfindung Teile eines konventionellen Prozesses ersetzen und/oder vervollständigen, ohne das periphere Prozesse und Operationen wesentlich beeinflusst werden.The drawings are not to scale, and only portions of the structures as well as the various layers forming these structures are shown in the drawings, if appropriate. Furthermore, manufacturing processes and operations may be performed along with the processes and operations discussed herein; d. that is, there may be a number of process operations before, between, and / after the operations shown and described herein. Importantly, embodiments in accordance with the present invention may be implemented in conjunction with these other (possibly conventional) processes and operations without materially interfering with them. Generally speaking, embodiments according to the present invention may replace and / or complete portions of a conventional process without significantly affecting peripheral processes and operations.

Im hierin verwendeten Sinne bezeichnet der Buchstabe „n” ein Dotiermittel des n-Typs und der Buchstabe „p” bezeichnet ein Dotiermittel des p-Typs. Ein Pluszeichen „+” oder ein Minuszeichen „–” werden verwendet, um entsprechend eine relativ hohe oder relativ geringe Konzentration des Dotiermittels zu bezeichnen.As used herein, the letter "n" denotes an n-type dopant and the letter "p" denotes a p-type dopant. A plus sign "+" or a minus sign "-" is used to refer to a relatively high or relatively low dopant concentration accordingly.

Der Begriff „Kanal” wird hierin in der gewöhnlichen Art und Weise verwendet. D. h., Strom fließt innerhalb eines FET in einem Kanal von dem Source-Anschluss zu den Drain-Anschluss. Ein Kanal kann aus n-Halbleitermaterial oder p-Halbleitermaterial aufgebaut sein; folglich wird ein FET als n-Kanal- oder p-Kanal-Bauelement bezeichnet. Einige der Zeichnungen werden im Zusammenhang eines n-Kanalbauelements insbesondere eines n-Kanal-Leistungs-MOSFET erläutert; jedoch sind Ausführungsformen gemäß der vorliegenden Erfindung nicht darauf beschränkt. D. h., die hierin beschriebenen Merkmale können in einem p-Kanalbauelement verwendet werden. Die Diskussion eines n-Kanalbauelements kann in einfacher Weise auf ein p-Kanalbauelement übertragen werden, indem das Dotiermittel des p-Typs und die Materialien durch ein entsprechendes Dotiermittel des n-Typs und entsprechende Materialien ausgetauscht werden, und umgekehrt.The term "channel" is used herein in the ordinary manner. That is, current flows within a FET in a channel from the source terminal to the drain terminal. A channel may be constructed of n-type semiconductor material or p-type semiconductor material; consequently, a FET is referred to as an n-channel or p-channel device. Some of the drawings are explained in the context of an n-channel device, in particular an n-channel power MOSFET; however, embodiments according to the present invention are not limited thereto. That is, the features described herein may be used in a p-channel device. The discussion of an n-channel device may be readily transferred to a p-channel device by replacing the p-type dopant and materials with a corresponding n-type dopant and corresponding materials, and vice versa.

Der Begriff „Graben” besitzt zwei unterschiedliche aber miteinander in Beziehung stehende Bedeutungen innerhalb des Gebiets der Halbleiter. Wenn generell auf einen Prozess, beispielsweise eine Ätzung, verwiesen wird, wird der Begriff Graben verwendet, um ein Fehlen von Material, beispielsweise ein Loch oder einen offenen Graben, zu bezeichnen. Generell ist die Länge eines derartigen Lochs wesentlich größer als seine Breite oder Tiefe. Im Zusammenhang mit einer Halbleiterstruktur oder einem Halbleiterbauelement wird der Begriff Graben jedoch verwendet, um eine massive vertikale Struktur anzugeben oder zu bezeichnen, die unterhalb einer Oberfläche eines Substrats angeordnet ist und eine komplexe Zusammensetzung aufweist, die sich von jener des Substrats unterscheidet, und die benachbart zu einem Kanal eines Feldeffekttransistors (FET) liegt. Die Struktur umfasst beispielsweise ein Gate des FET. Daher weist ein Graben-Halbleiterbauelement im Allgemeinen eine Mesa-Struktur, die kein Graben ist, und Bereiche, beispielsweise eine Hälfte zweier benachbarter struktureller „Gräben”, auf.The term "trench" has two distinct but related meanings within the field of semiconductors. When referring generally to a process, such as etching, the term trench is used to denote a lack of material, such as a hole or an open trench. Generally, the length of such a hole is substantially greater than its width or depth. However, in the context of a semiconductor structure or device, the term trench is used to refer to or designate a solid vertical structure disposed beneath a surface of a substrate and having a complex composition different from that of the substrate and adjacent ones to a channel of a field effect transistor (FET) is located. The structure includes, for example, a gate of the FET. Therefore, a trench semiconductor device generally has a mesa structure that is not a trench and regions, for example, one half of two adjacent structural trenches.

Zu beachten ist, dass, obwohl die üblicherweise als ein „Graben” bezeichnete Halbleiterstruktur durch Ätzung eines Grabens und anschließende Auffüllung des Grabens hergestellt werden kann, die Verwendung des struktureller Begriffs hierin im Hinblick auf Ausführungsformen der vorliegenden Erfindung derartige Prozesse nicht impliziert und nicht darauf eingeschränkt ist.It should be noted that although the semiconductor structure commonly referred to as a "trench" may be fabricated by etching a trench and then filling the trench, the use of the structural term herein with respect to embodiments of the present invention does not imply such processes, and is not limited thereto is.

VERFAHREN ZUR HERSTELLUNG EINES HALBLEITERS MIT GETEILTEM HYBRIDGATE METHOD FOR PRODUCING A SEMICONDUCTOR WITH SPLITIFIED HYBRIDGATE

1 zeigt eine Querschnittsansicht eines Grabenbereichs eines Hybrid-Halbleiterbauelements mit geteiltem Gate bzw. eines Halbleiterbauelements mit geteiltem Hybrid-Gate 100 gemäß Ausführungsformen der vorliegenden Erfindung. Das Halbleiterbauelement mit geteiltem Hybrid-Gate 100 umfasst eine Source-Elektrode 110, die mit einem Mesa 101 des Halbleitermaterials, beispielsweise Silizium, in Kontakt ist. Der Mesa 101 ist so dotiert, dass er Gebiete eines Metall-Oxid-Halbleiter-Feldeffekttransistors mit vertikalem Graben bildet, beispielsweise Source-Gebiete 170 und 171, ein Körpergebiet 180 und ein Driftgebiet 150. Es sind anschauliche Leitfähigkeitsarten dargestellt, beispielsweise die Source-Gebiete 170 und 171 können n+, das Körpergebiet 180 kann p und das Driftgebiet 150 kann n oder n+ sein. Der Mesa weist in einigen Ausführungsformen epitaktisch hergestelltes Material auf. Das Halbleiterbauelement mit geteiltem Hybrid-Gate 100 weist ferner ein Drain-Gebiet (nicht gezeigt) auf, das typischerweise an der Unterseite eines Substrats, beispielsweise unter dem Mesa 101 in 1 ausgebildet ist. 1 FIG. 12 shows a cross-sectional view of a trench region of a split-gate hybrid semiconductor device and a hybrid-split semiconductor device, respectively. FIG 100 according to embodiments of the present invention. The semiconductor device with split hybrid gate 100 includes a source electrode 110 that with a mesa 101 of the semiconductor material, for example silicon, is in contact. The mesa 101 is doped to form regions of a vertical trench metal oxide semiconductor field effect transistor, such as source regions 170 and 171 , a body area 180 and a drift area 150 , Illustrative conductivity types are shown, such as the source regions 170 and 171 can n +, the body area 180 can p and the drift area 150 can be n or n +. The mesa includes epitaxially-fabricated material in some embodiments. The semiconductor device with split hybrid gate 100 also has a drain region (not shown), typically at the bottom of a substrate, for example under the mesa 101 in 1 is trained.

Das Halbleiterbauelement mit geteiltem Hybrid-Gate 100 weist ferner ein Gate 130 und eine Abschirmelektrode 140 auf, die ein geteiltes Gate bilden. Das Gate 130 ist elektrisch mit einer Gate-Elektrode (nicht gezeigt) verbunden. Die Abschirmelektrode 140 ist elektrisch mit der Source-Elektrode 110 verbunden.The semiconductor device with split hybrid gate 100 also has a gate 130 and a shield electrode 140 which form a shared gate. The gate 130 is electrically connected to a gate electrode (not shown). The shielding electrode 140 is electrically connected to the source electrode 110 connected.

Ein Oxid 121, beispielsweise ein Gate-Oxid, trennt das Gate 130 und die Abschirmelektrode 140 voneinander.An oxide 121 For example, a gate oxide separates the gate 130 and the shield electrode 140 from each other.

Gemäß Ausführungsformen der vorliegenden Erfindung weist das Halbleiterbauelement mit geteilten Hybrid-Gate 100 ferner ein Hybrid-Gate 160 aus. Das Hybrid-Gate 160 ist elektrisch mit dem Gate 130 verbunden. Ein Oxid 120, beispielsweise ein Gate-Oxid, trennt das Hybrid-Gate 160 von dem Mesa 101.According to embodiments of the present invention, the semiconductor hybrid-gate shared device 100 also a hybrid gate 160 out. The hybrid gate 160 is electrical to the gate 130 connected. An oxide 120 For example, a gate oxide separates the hybrid gate 160 from the mesa 101 ,

Zu beachten ist, dass viele Graben-Leistungshalbleiter mehrere Reihen aus Gräben aufweisen, und dass die Gates vieler Gräben häufig miteinander verbunden sind. Ausführungsformen gemäß der vorliegenden Erfindung sind auch für derartige Anordnungen gut geeignet.It should be noted that many trench power semiconductors have multiple rows of trenches and that the gates of many trenches are often interconnected. Embodiments according to the present invention are also well suited for such arrangements.

Gemäß Ausführungsformen der vorliegenden Erfindung weist das Halbleiterbauelement mit geteiltem Hybrid-Gate 101 ein Gate auf jeweils einer Seite eines Mesas, beispielsweise das Hybrid-Gate 160 auf der linken Seite des Mesas 101 auf, wie in 1 gezeigt ist, und eine geteilte Gate-Struktur auf der anderen Seite eines Mesas, beispielsweise das Gate 130 und die Abschirmelektrode 140 rechts von dem Mesa 101, wie in 1 gezeigt ist.According to embodiments of the present invention, the semiconductor device has a split hybrid gate 101 a gate on either side of a mesas, such as the hybrid gate 160 on the left side of the mesa 101 on, like in 1 and a split gate structure on the other side of a mesas, for example the gate 130 and the shield electrode 140 right of the mesa 101 , as in 1 is shown.

Zu beachten ist, dass ein konventionelles Bauteil mit geteiltem Gate ein geteiltes Gate, beispielsweise ein Gate und eine Abschirmselektrode auf beiden Seiten des Substrats-Mesas aufweist. Gemäß Ausführungsformen der vorliegenden Erfindung hat das Halbleiterbauelement mit geteiltem Hybrid-Gate 100 keine geteilte Gate-Struktur auf beiden Seiten eines Mesas im Gegensatz zu einem konventionellen Bauteil mit geteiltem Gate. Vielmehr fehlt bei dem Halbleiterbauelement mit geteiltem Hybrid-Gate 100 eine zweite Elektrode oder Abschirmelektrode auf der einen Seite des Mesas, beispielsweise der linken Seite des Mesas 101, wie in 1 gezeigt ist.Note that a conventional split gate device has a split gate, for example, a gate and a shield electrode on both sides of the substrate mesas. According to embodiments of the present invention, the hybrid split-gate semiconductor device has 100 no split gate structure on either side of a mesas, unlike a conventional split-gate device. Rather, the semiconductor device with split hybrid gate is missing 100 a second electrode or shield electrode on one side of the mesa, for example the left side of the mesa 101 , as in 1 is shown.

Entsprechend der herkömmlichen Technologie ist eine Schrumpfung der Abmessung oder eine Verringerung des Grabenabstands häufig kein Vorteil oder kann sogar nachteilig sein für das Leistungsverhalten von Graben-MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistoren) mit geteiltem Gate. Beispielsweise kann ein geringerer Grabenabstand eine größere Kanalbreite in einem gegebenen Chipbereich bewirken, wodurch vorteilhafterweise der Kanalwiderstand geringer wird. Jedoch kann ein derartiger reduzierter Grabenabstand auch nachteiligerweise die Ausgangskapazität beispielsweise aufgrund einer erhöhten Dichte an Abschirmelektrode vergrößern.In accordance with conventional technology, shrinkage or trench pitch reduction is often not an advantage or may even be detrimental to the performance of trench MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) with a split gate. For example, a smaller trench spacing may cause a larger channel width in a given chip area, thereby advantageously reducing channel resistance. However, such reduced trench spacing may also disadvantageously increase the output capacitance, for example due to an increased density of shielding electrode.

Gemäß Ausführungsformen der vorliegenden Erfindung beträgt der Abstand der Abschirmelektrode die Hälfte des gesamten Gate-Abstands. Beispielsweise gibt es zwei Gates, beispielsweise das Gate 130 und das Hybrid-Gate 160 für jede Abschirmelektrode, beispielsweise die Abschirmelektrode 140. Auf diese neuartige Weise kann der Kanalwiderstand verringert werden, indem der Grabenabstand bzw. die Grabenbreite verringert wird, während der Anstieg der Ausgangskapazität begrenzt wird. Da beispielsweise jedes Bauteil nur eine einzelne Abschirmelektrode aufweist, nimmt der Kanalwiderstand schneller ab als die Gate-Kapazität zunimmt, woraus sich insgesamt eine Verbesserung für derartige Bauteile im Vergleich zur konventionellen Technik ergibt. Ein weiterer Vorteil der Eliminierung jeder alternierenden Abschirmelektrode ist die Verfügbarkeit eines breiteren Mesas für die Stromführung. Ein derartiger breiterer Meas kann den Gesamtwiderstand des Leistung-MOSFET verringern.According to embodiments of the present invention, the pitch of the shield electrode is half the total gate pitch. For example, there are two gates, for example the gate 130 and the hybrid gate 160 for each shielding electrode, for example the shielding electrode 140 , In this novel manner, the channel resistance can be reduced by decreasing the trench spacing or trench width while limiting the increase in output capacitance. For example, since each component has only a single shield electrode, the channel resistance decreases faster than the gate capacitance increases, resulting in an overall improvement for such components compared to the conventional technique. Another advantage of eliminating each alternate shield electrode is the Availability of a wider mesa for the power supply. Such a wider Meas can reduce the overall resistance of the power MOSFET.

Leistung-MOSFET werden häufig durch ihre „Leistungszahl” charakterisiert. Die Leistungszahl bezeichnet das Produkt aus dem Kanalwiderstand des Bauteils mit der Gate-Ladung. Generell sind Bauteile mit einer geringeren Leistungszahl bevorzugt.Power MOSFETs are often characterized by their "power factor". The coefficient of performance designates the product of the channel resistance of the component with the gate charge. In general, components with a lower coefficient of performance are preferred.

Tabelle 1 zeigt nachfolgend Ergebnisse, die einige Vorteile der vorliegenden Erfindung zeigen. Tabelle 1 Parameter geteiltes Gate mit geringer Dichte geteiltes Gate mit hoher Dichte geteiltes-Hybrid-Gate mit hoher Dichte Widerstand (mOhm.mm2) 5,21 5,25 4,24 Gate-Ladung (nC/mm2) 6,77 8,70 9,16 Leistungszahl 35,27 45,68 38,84 Ausgangsladung (nC/mm2) 11,8 12 7,44 Table 1 below shows results showing some advantages of the present invention. Table 1 parameter split gate with low density high-density shared gate high-density shared hybrid gate Resistance (mOhm.mm2) 5.21 5.25 4.24 Gate charge (nC / mm2) 6.77 8.70 9.16 COP 35.27 45.68 38.84 Initial charge (nC / mm2) 11.8 12 7.44

Die Spalten der Tabelle 1 entsprechen drei anschaulichen Testversionen von MOSFET mit vertikalem Graben. Die Spalte mit der Bezeichnung „geteiltes Gate mit geringer Dichte” bezeichnet ein Bauteil mit konventioneller Anordnung für geteilte Gates mit einem Abstand von 0,8 μm (Mikrometer), die für den Betrieb mit einer Nennspannung von 25 V entworfen sind. Die Spalte mit der Bezeichnung „geteiltes Gate mit hoher Dichte” bezeichnet ein Bauteil mit einem konventionellen geteilten Gate mit einem Abstand von 0,6 μm, das für einen Betrieb mit einer nominalen Spannung von 25 V entworfen ist. Zu beachten ist, dass das Bauteil „geteiltes Gate mit hoher Dichte” mit einem geringeren, d. h. kleineren, Abstand von 0,6 μm im Vergleich zu dem Abstand von 0,8 μm für das Bauteil „geteiltes Gate mit geringer Dichte” aufgebaut ist. Die Spalte mit der Bezeichnung „geteiltes Hybrid-Gate mit hoher Dichte” bezeichnet ein Bauteil mit einer neuartigen Hybrid-Gate-Anordnung, das für den Betrieb mit einer nominalen Spannung von 25 V mit einem Abstand von 0,6 μm gemäß Ausführungsformen der vorliegenden Erfindung entworfen ist.The columns in Table 1 correspond to three illustrative trial versions of vertical trench MOSFET. The column entitled "Low Density Split Gate" designates a conventional split gate device with a pitch of 0.8 μm (microns) designed for operation at a rated voltage of 25V. The column labeled "High Density Split Gate" refers to a conventional split gate component with a pitch of 0.6 μm designed for operation at a nominal voltage of 25V. Note that the high density shared gate component has a lower, i. H. smaller, 0.6 μm pitch compared to the 0.8 μm pitch for the "low density split gate" device. The column entitled "High Density Hybrid Hybrid Gated" refers to a device having a novel hybrid gate arrangement suitable for operation at a nominal voltage of 25 V with a pitch of 0.6 μm in accordance with embodiments of the present invention is designed.

Der Begriff „Widerstand” in Tabelle 1 bezeichnet den „EIN-”Widerstand des MOSFET für ein Bauelement mit einer aktiven Fläche von 1 mm2 für eine Gate-Vorspannung von 4,5 V. Der Begriff „Gate-Ladung” in Tabelle 1 bezeichnet die Gate-Ladung, die zum Ansteuern des Gate-Anschlusses auf 4,5 V erforderlich ist, wodurch das Gate für ein Bauelement mit einer aktiven Fläche von 1 mm2 eingeschaltet wird.The term "resistor" in Table 1 indicates the "on" resistance of the MOSFET for a device having an active area of 1 mm 2 for a gate bias voltage of 4.5 V. The term "gate charge" in Table 1 denotes the gate charge required to drive the gate terminal to 4.5V, thereby turning on the gate for a device having an active area of 1 mm 2 .

Der Begriff „Ausgangsladung” in Tabelle 1 bezeichnet die Ladung, die mit der Ladung/Entladung der Drain-zu-Source-Ausgangskapazität einhergeht, wenn der MOSFET vom EIN-Zustand in den AUS-Zustand geschaltet wird, wobei die Kapazität in Nano-Coulombs für eine aktive Fläche von 1 mm2 gemessen ist.The term "output charge" in Table 1 denotes the charge associated with the charge / discharge of the drain-to-source output capacitance when the MOSFET is switched from the ON state to the OFF state, the capacitance being in nano coulombs is measured for an active area of 1 mm 2 .

Der Begriff „Leistungszahl” in Tabelle 1 bezeichnet das Produkt aus dem Kanalwiderstand des Bauelements und der Gateladung und ist ein Indikator der Kombination aus Leitungsverlusten und Schaltverlusten. Beispielsweise beträgt für das Bauelement „geteiltes Gate mit geringer Dichte” die Leistungszahl: RDS2A·QG 4,5 = 5,21·6,77 = 35,27. The term "coefficient of performance" in Table 1 refers to the product of the channel resistance of the device and the gate charge and is an indicator of the combination of line losses and switching losses. For example, for the "low density split gate" device, the figure of merit is: RDS2A · QG 4.5 = 5.21 · 6.77 = 35.27.

Allgemein sind Bauteile mit einer kleineren Leistungszahl wünschenswerter.In general, components with a lower coefficient of performance are more desirable.

Zu beachten ist, dass das Bauteil „geteiltes Gate mit hoher Dichte” generell weniger wünschenswert ist als das größere Bauteil „geteiltes Gate mit geringer Dichte”. Obwohl viele der Parameter zwischen den beiden Bauteilen ähnlich sind, sind beispielsweise die Gate-Ladung und die Ausgangsladung wesentlich verschieden voneinander. Folglich hat das Bauteil „geteiltes Gate mit hoher Dichte” mit kleinerem Abstand eine größere oder weniger wünschenswerte Leistungszahl.Note that the high density shared gate component is generally less desirable than the larger low density shared gate device. Although many of the parameters between the two components are similar, for example, the gate charge and the output charge are substantially different from each other. As a result, the smaller pitch "high density shared gate" component has a larger or less desirable figure of merit.

Dagegen zeigt gemäß Ausführungsformen der vorliegenden Erfindung das Bauteil „geteiltes Hybrid-Gate mit hoher Dichte” einen besseren Widerstand im Vergleich zu sowohl dem Bauteil „geteiltes Gate mit geringer Dichte” als auch dem Bauteil „geteiltes Gate mit hoher Dichte”. Zu beachten ist, dass die Verbesserung im Widerstand signifikant ist, beispielsweise ungefähr 20% im Vergleich zu dem konventionellen Bauteil „geteiltes Gate mit geringer Dichte” beträgt.In contrast, according to embodiments of the present invention, the high density shared hybrid gate member exhibits better resistance as compared with both the low density shared gate component and the high density shared gate component. It should be noted that the Improvement in resistance is significant, for example, about 20% compared to the conventional "low density split gate" component.

2A bis 2F zeigen ein Verfahren zur Herstellung eines Halbleiters mit geteiltem Hybrid-Gate gemäß Ausführungsformen der vorliegenden Erfindung. Gemäß Ausführungsformen der vorliegenden Erfindung zeigt 2A eine erste Grabenmaske 220, die auf ein Pufferoxid 230 aufgebracht wird, das auf einem Substrat 210 aufgebracht ist. Das Substrat 210 kann ein Vollmaterial und/oder eine oder mehrere epitaktische Schichten aufweisen. 2A to 2F show a method for producing a hybrid-gated semiconductor according to embodiments of the present invention. According to embodiments of the present invention shows 2A a first trench mask 220 on a buffer oxide 230 is applied on a substrate 210 is applied. The substrate 210 may comprise a solid material and / or one or more epitaxial layers.

Gemäß Ausführungsformen der vorliegenden Erfindung zeigt 2B mehrere Gräben 241 bis 245, die durch das Pufferoxid 230 in das Substrat 210 beispielsweise mittels eines Prozesses mit reaktivem Ionenätzen (RIE) auf der Grundlage der ersten Grabenmaske 220 gebildet werden. Zu beachten ist, dass die Herstellung der Gräben 241245 separate Operationen umfassen kann, etwa um das Oxid 230 zu ätzen und um das Substrat 210 zu ätzen. Das Substrat 210 kann in einigen Ausführungsformen epitaktisch aufgewachsene Materialien aufweisen. Zu beachten ist, dass Ausführungsformen gemäß der vorliegenden Erfindung auch für ein beliebiges geeignetes Verfahren zur Herstellung von Gräben gut geeignet sind. Die Gräben 241245 werden bis zu einer Tiefe d1 unter einer Oberfläche des Substrats 210 gebildet.According to embodiments of the present invention shows 2 B several trenches 241 to 245 caused by the buffer oxide 230 in the substrate 210 for example, by means of a reactive ion etching (RIE) process based on the first trench mask 220 be formed. It should be noted that the preparation of the trenches 241 - 245 may include separate operations, such as the oxide 230 to etch and to the substrate 210 to etch. The substrate 210 In some embodiments, it may include epitaxially grown materials. It should be noted that embodiments according to the present invention are also well suited for any suitable method of making trenches. The trenches 241 - 245 to a depth d1 below a surface of the substrate 210 educated.

Gemäß Ausführungsformen der vorliegenden Erfindung zeigt 2C eine zweite Grabenmaske 250, die über alternierenden Gräben, beispielsweise den Gräben 241, 243 und 245 aufgebracht wird. Die zweite Grabenmaske 250 kann optional die abgedeckten Gräben füllen, beispielsweise die Gräben 241, 243 und 245. Zu beachten ist, dass die Gräben 242 und 244 von der Grabenmaske 250 nicht bedeckt werden und somit offen gelegt bleiben.According to embodiments of the present invention shows 2C a second trench mask 250 passing over alternating trenches, such as the trenches 241 . 243 and 245 is applied. The second trench mask 250 can optionally fill the covered trenches, such as the trenches 241 . 243 and 245 , It should be noted that the trenches 242 and 244 from the ditch mask 250 not be covered and thus remain exposed.

Gemäß Ausführungsformen der vorliegenden Erfindung zeigt 2D die Erzeugung der Gräben 242 und 244 bis zu einer größeren Tiefe d2 unter einer Oberfläche des Substrats 210, wodurch tiefe Gräben 252 und 254 gebildet werden. Die Gräben 252 und 254 werden beispielsweise durch einen Prozess mit reaktiver Ionenätzung (RIE) auf der Grundlage der zweiten Grabenmaske 250 und der Struktur des Pufferoxids 230 geätzt. Zu beachten ist, dass Ausführungsformen gemäß der vorliegenden Erfindung auch für ein beliebiges geeignetes Verfahren zur Herstellung derartige Gräben gut geeignet sind.According to embodiments of the present invention shows 2D the creation of the trenches 242 and 244 to a greater depth d2 below a surface of the substrate 210 , creating deep trenches 252 and 254 be formed. The trenches 252 and 254 for example, by a reactive ion etch (RIE) process based on the second trench mask 250 and the structure of the buffer oxide 230 etched. It should be noted that embodiments according to the present invention are also well suited to any suitable method of making such trenches.

Gemäß Ausführungsformen der vorliegenden Erfindung ist die Justierung der Grabenmaske 250 in Bezug auf die Ränder der nicht bedeckten Gräben 242, 244 nicht notwendigerweise kritisch, da das Pufferoxid 230, durch welches die Gräben 242 und 244 geätzt werden, eine selbstjustierte Maske zum Ätzen der Gräben 253 und 254 bilden kann. Beispielsweise wird durch die Herstellung der Gräben 241245 sowohl das Oxid 230 als auch das Substrat 210 geätzt. Die Ätzung der Gräben 242 und 244 bis zu einer größeren Tiefe erfordert nicht die Ätzung des Oxids 230, und daher kann das Oxid 230 eine Maske für das Ätzen der Gräben 252 und 254 bilden.According to embodiments of the present invention, the adjustment of the trench mask 250 in relation to the edges of the uncovered trenches 242 . 244 not necessarily critical as the buffer oxide 230 through which the trenches 242 and 244 etched, a self-aligned mask for etching the trenches 253 and 254 can form. For example, by making the trenches 241 - 245 both the oxide 230 as well as the substrate 210 etched. The etching of the trenches 242 and 244 to a greater depth does not require the etching of the oxide 230 , and therefore the oxide 230 a mask for etching the trenches 252 and 254 form.

Gemäß Ausführungsformen der vorliegenden Erfindung zeigt 2G die Abscheidung eines ersten Polysiliziums 261 für die Gräben 241, 243, 245 und für die tiefen Gräben 252 und 254. Wie nachfolgend weiter beschrieben ist, bildet das erste Polysilizium 261 geteilte Elektroden oder Abschirmelektroden eines Halbleiterbauelements mit geteiltem Hybrid-Gate. Das Poly p1 wird aus allen Gräben bis auf eine Tiefe von ungefähr d1 während eines Rückätzprozesses (Zurückätzung) weg geätzt. Zu beachten ist, dass eine derartige Vertiefungsätzung das gesamte Poly p1 261 aus den Gräben 241, 243 und 245 entfernt, wodurch das Poly p1 261 nur an der Unterseite der tiefen Gräben 252 und 254 verbleibt.According to embodiments of the present invention shows 2G the deposition of a first polysilicon 261 for the trenches 241 . 243 . 245 and for the deep trenches 252 and 254 , As further described below, the first polysilicon forms 261 split electrodes or shield electrodes of a split hybrid gate semiconductor device. The poly p1 is etched away from all trenches to a depth of approximately d1 during an etch back process. It should be noted that such a recess etch the entire poly p1 261 out of the trenches 241 . 243 and 245 removed, causing the poly p1 261 only at the bottom of the deep trenches 252 and 254 remains.

Gemäß Ausführungsformen der vorliegenden Erfindung zeigt 2F die Abscheidung eines zweiten Polysiliziums 262 in allen Gräben 241, 252, 243, 254 und 245. Vor dem Einführen des zweiten Polysiliziums 262 kann ein Oxid zumindest in den tiefen Gräben 252 und 254 hergestellt werden, um das erste Polysilizium p1 161 von dem zweiten Polysilizium p2 262 zu trennen. Wie nachfolgend beschrieben ist, bildet das zweite Polysilizium 262 standardmäßige Gates, beispielsweise die oberste Gate- oder „Nicht-Abschirm” Elektrode eines Halbleiters mit geteiltem Gate, und Hybrid-Gates eines Halbleiterbauelements mit geteiltem Hybrid-Gate.According to embodiments of the present invention shows 2F the deposition of a second polysilicon 262 in all trenches 241 . 252 . 243 . 254 and 245 , Before introducing the second polysilicon 262 can be an oxide at least in the deep trenches 252 and 254 are made to the first polysilicon p1 161 from the second polysilicon p2 262 to separate. As described below, the second polysilicon forms 262 standard gates, such as the top gate or "non-shield" electrode of a split gate semiconductor, and hybrid gates of a hybrid hybrid split gate semiconductor device.

Die US-Patentanmeldung 12/603 028 mit dem Titel „Halbleiterbauelement mit geteiltem Gate mit gekrümmten Gate-Oxidprofil”, die am 21. Oktober 2009 für Gao et al. eingereicht wurde, und die US-Patentanmeldung 12/869 554 mit dem Titel „Strukturen und Verfahren zur Herstellung von MIS-Bauelementen mit geteiltem Gate”, die am 26. August 2010 für Terrill et al. eingereicht wurde, und die beide hierin durch Bezugnahme in ihrer Gesamtheit mit eingeschlossen sind, zeigen weitere Details der Herstellung von Halbleiterbauelementen mit geteiltem Gate. Ausführungsformen gemäß der vorliegenden Erfindung sind mit den Prozessen und Materialien, die in diesen angegebenen Anmeldungen beschrieben sind, verträglich.U.S. Patent Application Serial No. 12 / 603,028, titled "Split Gate Semicircular Gated Semiconductor Device," issued October 21, 2009 to Gao et al. and US Patent Application 12/869 554 entitled "Structures and Methods for Making MIS Split Gate MIS Devices," issued August 26, 2010 to Terrill et al. and both of which are incorporated herein by reference in their entirety, show further details of the preparation of Semiconductor devices with split gate. Embodiments according to the present invention are compatible with the processes and materials described in these referenced applications.

Mit Bezug zu 1 und 2F bildet das Polysilizium p2 262 in dem Graben 254 ein Gate, beispielsweise das Gate 130. Das Polysilizium p1 261 im Graben 254 bildet eine Abschirmelektrode, beispielsweise die Abschirmelektrode 140. Das Polysilizium p2 262 in dem Graben 243 bildet ein Hybrid-Gate, beispielsweise das Hybrid-Gate 160. Ein Teil des Substrats 210, das ein Vollmaterial und/oder epitaktisches Material aufweisen kann, zwischen den Gräben 254 und 243 bildet einen Mesa, beispielsweise den Mesa 101.In reference to 1 and 2F forms the polysilicon p2 262 in the ditch 254 a gate, for example the gate 130 , The polysilicon p1 261 in the ditch 254 forms a shielding electrode, for example the shielding electrode 140 , The polysilicon p2 262 in the ditch 243 forms a hybrid gate, for example the hybrid gate 160 , Part of the substrate 210 , which may comprise a solid material and / or epitaxial material, between the trenches 254 and 243 forms a mesa, for example the mesa 101 ,

Zu beachten ist, dass die die Strukturen in und außerhalb des tiefen Grabens 254 und die Strukturen in und außerhalb des Grabens 245 ebenfalls ein Halbleiterbauelement mit geteiltem Hybrid-Gate bilden. In dieser Anordnung liegt das geteilte Gate links, und umfasst beispielsweise eine Abschirmelektrode, die durch das Polysilizium p1 261 im tiefen Graben 254 gebildet ist, und umfasst ein Gate, das durch das Polysilizium p2 262 in dem tiefen Graben 254 gebildet ist. Das Hybrid-Gate liegt auf der rechten Seite, und ist beispielsweise durch das Polysilizium p2 262 im Graben 245 gebildet. Beispielsweise kann das Halbleiterbauelement mit geteiltem Hybrid-Gate, das durch die Strukturen in und außerhalb des Grabens 245 und des Grabens 254 gebildet ist, als ein Spiegelbild des Halbleiterbauelements mit geteiltem Hybrid-Gate 100 betrachtet werden, wie es in 1 dargestellt ist.It should be noted that the structures in and out of the deep trench 254 and the structures in and out of the trench 245 also form a semiconductor device with split hybrid gate. In this arrangement, the split gate is on the left, and includes, for example, a shield electrode passing through the polysilicon p1 261 in the deep ditch 254 is formed, and includes a gate passing through the polysilicon p2 262 in the deep ditch 254 is formed. The hybrid gate is on the right side, and is for example through the polysilicon p2 262 in the ditch 245 educated. For example, the hybrid hybrid split gate semiconductor device may pass through the structures in and out of the trench 245 and the ditch 254 is formed as a mirror image of the hybrid split-gate semiconductor device 100 be considered as it is in 1 is shown.

Zu beachten ist, dass die Gebiete zwischen den Gräben dotiert sein können, um Gebiete eines Metall-Oxid-Halbleiter-Feldeffekttransistors mit vertikalem Graben zu bilden, beispielsweise die Source-Gebiete 170 und 171, das Körpergebiet 180 und das Driftgebiet 150, wie sie in 1 gezeigt sind. Eine derartige Dotierung kann vor oder nach der Herstellung der Gräben vorgenommen werden und kann auch während unterschiedlicher Phasen der Verarbeitung stattfinden. Beispielsweise können das Körpergebiet 180 und das Driftgebiet 150 vor der Herstellung jeglicher Gräben dotiert werden, während die Source-Gebiete 170 und 171 nach der Herstellung und der Füllung der Gräben dotiert werden können. Ausführungsformen gemäß der vorliegenden Erfindung sind auch für eine beliebige Sequenz und/oder Prozesse zum Dotieren der diversen Gebiete eines Halbleiterbauelements mit geteiltem Hybrid-Gate gut geeignet.It should be appreciated that the regions between the trenches may be doped to form regions of a vertical trench metal-oxide-semiconductor field effect transistor, such as the source regions 170 and 171 , the body area 180 and the drift area 150 as they are in 1 are shown. Such doping may be done before or after the trenches are made and may also take place during different stages of processing. For example, the body area 180 and the drift area 150 before producing any trenches, while the source regions 170 and 171 after the production and the filling of the trenches can be doped. Embodiments according to the present invention are also well suited for any sequence and / or processes for doping the diverse regions of a hybrid split-gate semiconductor device.

Ausführungsformen gemäß der vorliegenden Erfindung stellen Systeme und Verfahren für Halbleitebauelemente mit geteiltem Hybrid-Gate bereit. Ferner stellen Ausführungsformen gemäß der vorliegenden Erfindung Systeme und Verfahren für Halbleitebauelemente mit geteiltem Hybrid-Gate mit verbessertem Leistungsverhalten bei kleineren Abmessungen der Abstände zwischen den Gates bereit. Ferner stellen Ausführungsformen gemäß der vorliegenden Erfindung Systeme und Verfahren für Halbleitebauelemente mit geteiltem Hybrid-Gate bereit, die für bestehende Systeme und Verfahren für den Entwurf, die Herstellung und die Prüfung integrierter Schaltungen kompatibel und ergänzend sind.Embodiments of the present invention provide systems and methods for hybrid split-gate semiconductor devices. Further, embodiments of the present invention provide systems and methods for hybrid split gate semiconductor devices with improved performance at smaller gate to gap dimensions. Further, embodiments of the present invention provide systems and methods for hybrid split-gate semiconductor devices that are compatible and complementary to existing systems and methods for integrated circuit design, manufacture, and testing.

Somit sind diverse Ausführungsformen der Erfindung beschrieben. Obwohl die vorliegende Erfindung in Form spezieller Ausführungsformen beschrieben ist, sollte beachtet werden, dass die Erfindung nicht als auf derartige Ausführungsformen eingeschränkt erachtet werden sollte, sondern diese sollte im Lichte der folgenden Ansprüche betrachtet werden.Thus, various embodiments of the invention are described. Although the present invention has been described in terms of specific embodiments, it should be understood that the invention should not be construed as limited to such embodiments, but should be viewed in light of the following claims.

Alle Elemente, Teile und Schritte, die hierin beschrieben sind, sind vorzugsweise mit eingeschlossen. Zu beachten ist, das beliebige dieser Elemente, Teile und Schritte durch andere Elemente, Teile und Schritte ersetzt oder gänzlich gestrichen werden können, wie dies für den Fachmann auf diesem Gebiet ersichtlich ist.All elements, parts and steps described herein are preferably included. It should be appreciated that any of these elements, parts, and steps may be replaced with other elements, parts, and steps, or deleted altogether, as will be apparent to those skilled in the art.

KONZEPTECONCEPTS

Die vorliegende Beschreibung offenbart zumindest die folgenden Konzepte.The present description discloses at least the following concepts.

Konzept 1. Ein Verfahren mit:
Bilden mehrerer erster Gräben in einem Halbleitersubstrat bis zu einer ersten Tiefe;
Bilden mehrerer zweiter Gräben in dem Halbleitersubstrat bis zu einer zweiten Tiefe;
wobei die mehreren ersten Gräben parallel sind zu den mehreren zweiten Gräben, und
wobei weitere Gräben der mehreren ersten Gräben alternierend und benachbart sind zu Gräben der mehreren zweiten Gräben.
Concept 1. A method with:
Forming a plurality of first trenches in a semiconductor substrate to a first depth;
Forming a plurality of second trenches in the semiconductor substrate to a second depth;
wherein the plurality of first trenches are parallel to the plurality of second trenches, and
wherein further trenches of the plurality of first trenches are alternating and adjacent to trenches of the plurality of second trenches.

Konzept 2. Das Verfahren nach Konzept 1, das ferner umfasst:
Füllen der mehreren ersten Gräben mit einem ersten Polysilizium.
Concept 2. The method of Concept 1, further comprising:
Filling the plurality of first trenches with a first polysilicon.

Konzept 3. Das Verfahren nach Konzept 2, das ferner umfasst:
Maskieren der mehreren ersten Gräben vor dem Füllen.
Concept 3. The method of Concept 2, further comprising:
Mask the multiple first trenches before filling.

Konzept 4. Das Verfahren nach Konzept 2 oder 3, das ferner umfasst:
Füllen der mehreren ersten Gräben mit einem zweiten Polysilizium über dem ersten Polysilizium.
Concept 4. The method of Concept 2 or 3, further comprising:
Filling the plurality of first trenches with a second polysilicon over the first polysilicon.

Konzept 5. Das Verfahren nach Konzept 4, das ferner umfasst:
Bilden eines Oxids in den mehreren ersten Gräben, wobei das Oxid das erste und das zweite Polysilizium voneinander trennt.
Concept 5. The method of Concept 4, further comprising:
Forming an oxide in the plurality of first trenches, wherein the oxide separates the first and second polysilicon.

Konzept 6. Das Verfahren nach Konzept 3, das ferner umfasst:
Füllen der mehreren zweiten Gräben mit dem zweiten Polysilizium bis im wesentlichen zu der gleichen Tiefe, die das zweite Polysilizium in den mehreren ersten Gräben aufweist.
Concept 6. The method of Concept 3, further comprising:
Filling the plurality of second trenches with the second polysilicon to substantially the same depth as the second polysilicon in the plurality of first trenches.

Konzept 7. Das Verfahren nach einem der vorhergehenden Konzepte, das ferner umfasst:
Dotieren von Gebieten zwischen den mehreren ersten und den mehreren zweiten Gräben, um ein Körpergebiet zu bilden.
Concept 7. The method of any one of the preceding concepts, further comprising:
Doping regions between the plurality of first and the plurality of second trenches to form a body region.

Konzept 8. Ein Verfahren mit:
Bilden mehrerer Gräben in einem Halbleitersubstrat bis zu einer ersten Tiefe, wobei Gräben der mehreren Gräben parallel zueinander sind;
Maskieren alternierender Gräben der mehreren Gräben; und
Vergrößern der Tiefe von nicht maskierten Gräben der mehreren Gräben bis zu einer zweiten Tiefe.
Concept 8. A method with:
Forming a plurality of trenches in a semiconductor substrate to a first depth, wherein trenches of the plurality of trenches are parallel to each other;
Masking alternating trenches of the plurality of trenches; and
Increasing the depth of unmasked trenches of the multiple trenches to a second depth.

Konzept 9. Das Verfahren nach Konzept 8, wobei eine strukturierte Schicht aus Pufferoxid eine Maske für die Vergrößerung bildet.Concept 9. The method of Concept 8, wherein a structured layer of buffer oxide forms a mask for magnification.

Konzept 10. Das Verfahren nach Konzept 8 oder 9, das ferner umfasst:
Füllen von nicht maskierten Gräben der mehreren Gräben mit einem ersten Polysilizium.
Concept 10. The method of Concept 8 or 9, further comprising:
Filling unmasked trenches of the plurality of trenches with a first polysilicon.

Konzept 11. Das Verfahren nach Konzept 8, 9 oder 10, das ferner umfasst:
Bilden eines Oxids in den nicht maskierten Gräben über dem ersten Polysilizium.
Concept 11. The method of Concept 8, 9 or 10, further comprising:
Forming an oxide in the unmasked trenches over the first polysilicon.

Konzept 12. Das Verfahren nach Konzept 11, das ferner umfasst:
Füllen der mehreren Gräben mit einem zweiten Polysilizium.
Concept 12. The method of Concept 11, further comprising:
Filling the plurality of trenches with a second polysilicon.

Konzept 13. Das Verfahren nach einem der Konzepte 8–12, das ferner umfasst:
Bilden eines Pufferoxids auf dem Halbleitersubstrat.
Concept 13. The method of any one of concepts 8-12, further comprising:
Forming a buffer oxide on the semiconductor substrate.

Konzept 14. Das Verfahren nach einem der Konzepte 8–13, das ferner umfasst:
Dotieren von Gebieten zwischen den Gräben zur Bildung mehrerer Source-Gebiete.
Concept 14. The method of any one of concepts 8-13, further comprising:
Doping areas between the trenches to form multiple source areas.

Konzept 15. Ein Verfahren mit:
Bilden eines Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)-Bauelements mit vertikalem Graben, das mehrere parallele gefüllte Grabenstrukturen aufweist, wobei die parallelen gefüllten Grabenstrukturen mit einem Abstand von 0,6 μm oder weniger angeordnet sind, und
wobei jede der parallelen gefüllten Grabenstrukturen eine Gate-Struktur des MOSFET aufweist.
Concept 15. A method with:
Forming a vertical trench metal oxide semiconductor field effect transistor (MOSFET) device having a plurality of parallel filled trench structures, wherein the parallel filled trench structures are arranged at a pitch of 0.6 μm or less, and
wherein each of the parallel filled trench structures has a gate structure of the MOSFET.

Konzept 16. Das Verfahren nach Konzept 15, wobei das Bilden umfasst:
Erstes Bilden einer ersten Mehrzahl erster Gräben in einem Halbleitersubstrat bis zu einer ersten Tiefe;
Zweites Bilden einer zweiten Mehrzahl zweiter Gräben in dem Halbleitersubstrat bis zu einer zweiten Tiefe; und
wobei die ersten Gräben und die zweiten Gräben alternierend sind.
Concept 16. The method of Concept 15, wherein the forming comprises:
First forming a first plurality of first trenches in a semiconductor substrate to a first depth;
Second forming a second plurality of second trenches in the semiconductor substrate to a second depth; and
wherein the first trenches and the second trenches are alternating.

Konzept 17. Das Verfahren nach Konzept 16, wobei das zweite Bilden umfasst: Maskieren der ersten Gräben; und
Vergrößern einer Tiefe der zweiten Gräben bis zu der zweiten Tiefe.
Concept 17. The method of Concept 16, wherein the second forming comprises: masking the first trenches; and
Increasing a depth of the second trenches to the second depth.

Konzept 18. Das Verfahren nach Konzept 16 oder 17, wobei das Bilden ferner umfasst:
Füllen der ersten Gräben mit einem ersten Polysilizium.
Concept 18. The method of Concept 16 or 17, wherein said forming further comprises:
Filling the first trenches with a first polysilicon.

Konzept 19. Das Verfahren nach Konzept 18, wobei das Bilden ferner umfasst:
Füllen der ersten und der zweiten Gräben mit einem zweiten Polysilizium.
Concept 19. The method of Concept 18, wherein the forming further comprises:
Filling the first and second trenches with a second polysilicon.

Konzept 20. Das Verfahren nach einem der Konzepte 15–19, wobei das Bilden umfasst:
Dotieren von Gebieten zwischen den parallelen gefüllten Grabenstrukturen zur Bildung eines Körpergebiets.
Concept 20. The method of any of concepts 15-19, wherein the forming comprises:
Doping areas between the parallel filled trench structures to form a body area.

Claims (20)

Ein Verfahren mit: Bilden mehrerer erster Gräben in einem Halbleitersubstrat bis zu einer ersten Tiefe; Bilden mehrerer zweiter Gräben in dem Halbleitersubstrat bis zu einer zweiten Tiefe; wobei die mehreren ersten Gräben parallel sind zu den mehreren zweiten Gräben, und wobei weitere Gräben der mehreren ersten Gräben alternierend und benachbart sind zu Gräben der mehreren zweiten Gräben.A method with: Forming a plurality of first trenches in a semiconductor substrate to a first depth; Forming a plurality of second trenches in the semiconductor substrate to a second depth; wherein the plurality of first trenches are parallel to the plurality of second trenches, and wherein further trenches of the plurality of first trenches are alternating and adjacent to trenches of the plurality of second trenches. Das Verfahren nach Anspruch 1, das ferner umfasst: Füllen der mehreren ersten Gräben mit einem ersten Polysilizium.The method of claim 1, further comprising: Filling the plurality of first trenches with a first polysilicon. Das Verfahren nach Anspruch 2, das ferner umfasst: Maskieren der mehreren ersten Gräben vor dem Füllen.The method of claim 2, further comprising: Mask the multiple first trenches before filling. Das Verfahren nach Anspruch 2, das ferner umfasst: Füllen der mehreren ersten Gräben mit einem zweiten Polysilizium über dem ersten Polysilizium.The method of claim 2, further comprising: Filling the plurality of first trenches with a second polysilicon over the first polysilicon. Das Verfahren nach Anspruch 4, das ferner umfasst: Bilden eines Oxids in den mehreren ersten Gräben, wobei das Oxid das erste und das zweite Polysilizium voneinander trennt.The method of claim 4, further comprising: Forming an oxide in the plurality of first trenches, wherein the oxide separates the first and second polysilicon. Das Verfahren nach Anspruch 3, das ferner umfasst: Füllen der mehreren zweiten Gräben mit dem zweiten Polysilizium bis im wesentlichen zu der gleichen Tiefe, die das zweite Polysilizium in den mehreren ersten Gräben aufweist.The method of claim 3, further comprising: Filling the plurality of second trenches with the second polysilicon to substantially the same depth as the second polysilicon in the plurality of first trenches. Das Verfahren nach Anspruch 1, das ferner umfasst: Dotieren von Gebieten zwischen den mehreren ersten und den mehreren zweiten Gräben zur Bildung eines Körpergebiets.The method of claim 1, further comprising: Doping regions between the plurality of first and the plurality of second trenches to form a body region. Ein Verfahren mit: Bilden mehrerer Gräben in einem Halbleitersubstrat bis zu einer ersten Tiefe, wobei Gräben der mehreren Gräben parallel zueinander sind; Maskieren alternierender Gräben der mehreren Gräben; und Vergrößern der Tiefe von nicht maskierten Gräben der mehreren Gräben bis zu einer zweiten Tiefe.A method with: Forming a plurality of trenches in a semiconductor substrate to a first depth, wherein trenches of the plurality of trenches are parallel to each other; Masking alternating trenches of the plurality of trenches; and Increasing the depth of unmasked trenches of the multiple trenches to a second depth. Das Verfahren nach Anspruch 8, wobei eine strukturierte Schicht aus Pufferoxid eine Maske für das Vergrößern bildet.The method of claim 8, wherein a structured layer of buffer oxide forms a mask for enlarging. Das Verfahren nach Anspruch 8, das ferner umfasst: Füllen von nicht maskierten Gräben der mehreren Gräben mit einem ersten Polysilizium.The method of claim 8, further comprising: Filling unmasked trenches of the plurality of trenches with a first polysilicon. Das Verfahren nach Anspruch 8, das ferner umfasst: Bilden eines Oxids in den nicht maskierten Gräben über dem ersten Polysilizium.The method of claim 8, further comprising: Forming an oxide in the unmasked trenches over the first polysilicon. Das Verfahren nach Anspruch 11, das ferner umfasst: Füllen der mehreren Gräben mit einem zweiten Polysilizium.The method of claim 11, further comprising: Filling the plurality of trenches with a second polysilicon. Das Verfahren nach Anspruch 8, das ferner umfasst: Bilden eines Pufferoxids auf dem Halbleitersubstrat.The method of claim 8, further comprising: Forming a buffer oxide on the semiconductor substrate. Das Verfahren nach Anspruch 8, das ferner umfasst: Dotieren von Gebieten zwischen den Gräben zur Bildung mehrerer Source-Gebiete.The method of claim 8, further comprising: Doping areas between the trenches to form multiple source areas. Ein Verfahren mit: Bilden eines Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET)Bauteils mit vertikalem Graben, das mehrere parallele gefüllte Grabenstrukturen aufweist, wobei die parallelen gefüllten Grabenstrukturen mit einem Abstand von 0,6 μm oder weniger zueinander angeordnet sind, und wobei jede der parallelen gefüllten Grabenstrukturen eine Gate-Struktur des MOSFET aufweist. A method comprising: forming a vertical trench metal oxide semiconductor field effect transistor (MOSFET) device having a plurality of parallel filled trench structures, wherein the parallel filled trench structures are spaced apart by 0.6 μm or less; each of the parallel filled trench structures has a gate structure of the MOSFET. Das Verfahren nach Anspruch 15, wobei das Bilden umfasst: erstes Bilden einer ersten Mehrzahl erster Gräben in einem Halbleitersubstrat bis zu einer ersten Tiefe; zweites Bilden einer zweiten Mehrzahl zweiter Gräben in dem Halbleitersubstrat bis zu einer zweiten Tiefe; und wobei die ersten Gräben und die zweiten Gräben alternierend sind.The method of claim 15, wherein the forming comprises: first forming a first plurality of first trenches in a semiconductor substrate to a first depth; second forming a second plurality of second trenches in the semiconductor substrate to a second depth; and wherein the first trenches and the second trenches are alternating. Das Verfahren nach Anspruch 16, wobei das zweite Bilden umfasst: Maskieren der ersten Gräben; und Vergrößern einer Tiefe der zweiten Gräben bis zu der zweiten Tiefe.The method of claim 16, wherein the second forming comprises: Masking the first trenches; and Increasing a depth of the second trenches to the second depth. Das Verfahren nach Anspruch 16, wobei das Bilden ferner umfasst: Füllen der ersten Gräben mit einem ersten Polysilizium.The method of claim 16, wherein said forming further comprises: Filling the first trenches with a first polysilicon. Das Verfahren nach Anspruch 18, wobei das Bilden ferner umfasst: Füllen der ersten und der zweiten Gräben mit einem zweiten Polysilizium.The method of claim 18, wherein the forming further comprises: Filling the first and second trenches with a second polysilicon. Das Verfahren nach Anspruch 15, wobei das Bilden umfasst: Dotieren von Gebieten zwischen den parallelen gefüllten Grabenstrukturen zur Bildung eines Körpergebiets.The method of claim 15, wherein the forming comprises: Doping areas between the parallel filled trench structures to form a body area.
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