DE2455498B2 - Threshold combination gate - Google Patents

Threshold combination gate

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DE2455498B2 DE2455498A DE2455498A DE2455498B2 DE 2455498 B2 DE2455498 B2 DE 2455498B2 DE 2455498 A DE2455498 A DE 2455498A DE 2455498 A DE2455498 A DE 2455498A DE 2455498 B2 DE2455498 B2 DE 2455498B2
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/0813—Threshold logic

Description

knüpfung zwischen den Eingangssignalen X, Y, Zund W herzustellen, sowie ein zweites exklusives »ODER«- Gauer 11, um eine »ODER«-Verknüpfung zwischen den Eingangssignalen X\ Y', Z'und W herzustellen. Diese exklusiven »ODER«-Gatter 10, Ii sind praktisch ·> 4-Bit-Paritätsprüfschaltungen, die die Ausgangssignale Vo bzw. Vo' erzeugen. Ein drittes exklusives »ODER«- Gatter 12 stellt eine »ODER«-Verknüpfung zwiscnen den Ausgangsspannungen Vo und Vo' zur Schaffung eines 8- Bit-Paritätsprüf-Ausgangssignals her. ι οlink between the input signals X, Y, Z and W , as well as a second exclusive "OR" - Gauer 11 to create an "OR" link between the input signals X \ Y ', Z' and W. These exclusive "OR" gates 10, Ii are practical> 4-bit parity check circuits which generate the output signals Vo and Vo ', respectively. A third exclusive "OR" gate 12 provides an "OR" operation between the output voltages Vo and Vo 'to provide an 8-bit parity check output. ι ο

Der Grundbaustein nach der vorliegenden Erfindung ist eine 4-Bit-Paritätsprüfschaltung. In der Form der Schwellwertverknüpfung ausgedrückt, unter Bezugnahme auf Fig. IA, schließt die 4-Bit-Paritätsprüfschaltung 10 nach Fig. 1 eine Verknüpfungsschaltung 10a ein, die auf die gewichteten vier Einheitssignale X, Y, Z und W anspricht und einen aufwärts gehenden Schwellwert bei einem Eingangssignal und einen abwärts gehenden Schwellwert bei zwei Eingangssignalen (siehe F i g. 4F) aufweist. In ähnlicher Weise weist der Teil 106 der Verknüpfungsschaltung einen aufwärts gehenden Schwellwert auf, wenn drei Eingangssignale gegenwärtig sind, sowie einen abwärts gehenden Schwellwert bei vier Eingangssignalen. Diese Schwellwertsignale werden auf das »ODER«-Gatter 10c gekoppelt, um die Ausgangsspannung Vo zu erzeugen, die eine exklusive »ODER«-Verknüpfung der Eingangssignale X, '.-', Zund Wdarstellt. Die Verknüpfungsschaltung nach Fig. IA könnte selbstverständlich andererseits auch als Vierfach-Schwellwert-Verknüpfungsschaltung bezeichnet werden. Wenn die Verknüpfungsschaltung der Schwellwerte nach F i g. 1A in typischer ECL-Schaltungsalgebra auszuführen wäre, würde eine exklusive »ODER«- Gatteranordnung in zwei Stufen erforderlich sein, wie durch F i g. 2 veranschaulicht wird. Anders ausgedrückt, J5 wird das Eingangssignal X mit dem Eingangssignal V, und das Eingangssignal Zmit dem Eingangssignal W\n eine exklusive »ODER«-Verknüpfung gebracht, und sodann werden die jeweiligen Ausgangssignale A und B wieder in eine exklusive »ODER«-Verknüpfung ge- ίο bracht. Dies ergibt eine typische (2 χ 2)-ECL-Verzögerung. Im wesentlichen liefert die vorliegende Erfindung gemäß Fig. IA einen einzigen Zeitverzögerungswert, weil das »ODER«-Gatter 10c praktisch gesehen ein »ODER«-Gatter der verdrahteten Bauform ir.t.The basic building block of the present invention is a 4-bit parity check circuit. In terms of threshold logic, referring to Fig. 1A, the 4-bit parity check circuit 10 of Fig. 1 includes a logic circuit 10a which is responsive to the weighted four unit signals X, Y, Z and W and an ascending threshold in the case of one input signal and a descending threshold value in the case of two input signals (see FIG. 4F). Similarly, part 106 of the logic circuit has an upward threshold value when three input signals are present and a downward threshold value for four input signals. These threshold signals are coupled to the "OR" gate 10c in order to generate the output voltage Vo which is an exclusive "OR" combination of the input signals X, '.-', Z and W. The logic circuit according to FIG. 1A could of course also be referred to as a quadruple threshold logic circuit on the other hand. If the logic circuit of the threshold values according to FIG. 1A were to be implemented in typical ECL circuit algebra, an exclusive "OR" gate arrangement in two stages would be required, as shown by FIG. 2 is illustrated. In other words, the input signal X is exclusively "ORed" with the input signal V, and the input signal Z is exclusively "ORed" with the input signal W \ n , and then the respective output signals A and B are again exclusively "ORed" - ίο brought. This gives a typical (2 χ 2) ECL delay. Essentially, as shown in FIG. 1A, the present invention provides a single time delay value because the "OR" gate 10c is practically an "OR" gate of the wired type ir.t.

Es wird nunmehr auf F i g. 3A bezug genommen, dies ist das ausführliche Schaltbild für die Anordnung nach F i g. 1A. Die vier Eingänge X, Y, Z und W sind mit einem Differentialschalter 13 verbunden, der als Treiberstufe zur Gewichtung von Einheits-Stromwerten dient. Er umfaßt vier Transistorpaare: QI1 Q 2; Q 3, Q 4; <?5, QS und Q 7, QS. Jedes der Transistorpaare bildet eine Treiberstufe zur Gewichtung der Einheiis-Stromwerte, wie in Fig. IA für die Eingänge X, Y, Zund W angedeutet ist. Im Knotenpunkt A sind die Kollektoren der Transistoren QX, Q3, QS und Q 7 zusammengeschaltet, und die Kollektoren der Transistoren Q2,Q4 und Q 6, Q 8 sind im Knotenpunkt B zusammengeschaltet. Beide Knotenpunkte, A und B sind durch gleich große Widerstände R auf ein gemeinsames Potential M gelegt. Somit bewirkt der Differentialschalter 13, daß der vierfache Einheits-Stromwert 4 / durch den dem Knoten A zugeordneten Widerstand R fließt, während kein Strom durch den dem Knotenpunkt B zugeordneten Widerstand R fließt, oder umgekehrt, jeweils in *>5 Abhängigkeit von der Anzahl der Eingangssignale, die den logischen Wert »1« aulweisen, und dementsprechend werden die S^romwerie aufgeteilt. Anders ausgedrückt, der Differentialschalter 13 dient als logische Summierschaltung, um an den Knotenpunkten A und B Spannungswerte zu liefern, die die Anzahl der Einginge mit dem logischen Wert»1« anzeigen.It is now referred to FIG. Referring to FIG. 3A, this is the detailed circuit diagram for the arrangement of FIG. 1A. The four inputs X, Y, Z and W are connected to a differential switch 13 which serves as a driver stage for weighting unit current values. It comprises four pairs of transistors: Q I 1 Q 2; Q 3, Q 4; <? 5, QS and Q 7, QS. Each of the transistor pairs forms a driver stage for weighting the unit current values, as is indicated in FIG. 1A for the inputs X, Y, Z and W. At node A , the collectors of transistors QX, Q3, QS and Q 7 are connected together, and the collectors of transistors Q2, Q4 and Q 6, Q 8 are connected together at node B. Both nodes, A and B, are connected to a common potential M through resistors R of equal size. Thus causes the differential switch 13 that four times the unit current value 4 / flows through the resistor R assigned to the node A , while no current flows through the resistor R assigned to the node B , or vice versa, in each case in *> 5 depending on the number of Input signals that have the logical value "1" and the signals are divided up accordingly. In other words, the differential switch 13 serves as a logical summing circuit in order to supply voltage values at the nodes A and B which indicate the number of inputs with the logical value "1".

Die Spannungswerte an den Knotenpunkten A und B werden Pegelverschiebungsschaltungen zugeführt, die allgemein mit 14 bezeichnet sind und die Transistoren Q13 und Q14 aufweisen, deren Basen jeweils an die Knotenpunkte A und B angeschlossen sind, und deren Emitter an Widerstände zur Pegelverschiebung angeschlossen sind, die mit R/2 und R bezeichnet werden und die die Schwellwert-Abgriffspunkte Ao, A\ und Ai im Falle des Knotenpunktes A und des Transistors Q 13 aufweisen, sowie die Schwellwert-Abgriffspunkte Bo, B\ und Bi im Fall des Knotenpunktes B und des Transistors Q14. Somit spricht die Pegelverschiebungsschaltung 14 auf die gewichteten, komplementären Ströme durch die Widerstände R des Differentialschalters 13 an, die entsprechende Spannungsabfälle an den Knotenpunkten A und B erzeugen, um gleichzeitig eine Vielzahl verschiedener Schwellwertpegel zu liefern, die auf die gewichteten Ströme bezogen sind.The voltage values at nodes A and B are fed to level shift circuits, generally designated 14 and comprising transistors Q 13 and Q 14, the bases of which are respectively connected to nodes A and B , and whose emitters are connected to resistors for level shifting, which are denoted by R / 2 and R and which have the threshold value tap points Ao, A \ and Ai in the case of node A and transistor Q 13, and the threshold value tap points Bo, B \ and Bi in the case of node B and of transistor Q 14. Thus, the level shifting circuit 14 responds to the weighted, complementary currents through the resistors R of the differential switch 13, which generate corresponding voltage drops at nodes A and B in order to simultaneously provide a plurality of different threshold value levels which are based on the weighted currents are related.

Die Transistoren ζ) 15, <?16 und Q\7 sind zur Spiegelung des Stroms bei Abgabe gleicher Ströme in den Transistoren Q13 und Q14 geschaltet, so daß die Abgriffspunkte der Schwellwertpegel genau komplementär zu den Eingangsströmen sind. Diese Pegel sind in F i g. 4A durch ausgezogene Linien für den Pegel am Knotenpunkt A und durch gestrichelte Linien für den Pegel am Knotenpunkt B dargestellt Aus F i g. 4A wird ersichtlich, daß der Pegelsprung zwischen den durch die Indices 1 und 2 gekennzeichneten Werten doppelt so groß ist wie zwischen den mit den Indices 0 und 1 gekennzeichneten Werten, und zwar aufgrund der Zusammenhänge zwischen den Widerständen. Wie weiter unten erläutert wird, schafft dies eindeutig zugeordnete Pegel beim Schalten.The transistors ζ) 15, <? 16 and Q \ 7 are connected to mirror the current when the same currents are output in the transistors Q 13 and Q 14, so that the tapping points of the threshold level are exactly complementary to the input currents. These levels are in FIG. 4A represented by solid lines for the level at node A and by dashed lines for the level at node B from FIG. 4A it can be seen that the level jump between the values identified by the indices 1 and 2 is twice as great as between the values identified by the indices 0 and 1, and that due to the relationships between the resistances. As will be explained below, this creates uniquely assigned levels when switching.

Es wird weiter auf F i g. 3A bezug genommen, danach sind zwei Doppel-Schwellwertdetektoren 16 und 17 vorgesehen. Der Schwellwertdetektor 16 umfaßt die Transistoren TX bis T4, und der Schwellwertdetektor 17 schließt die Transistoren Γ5 bis TS ein. Diese Transistoren bilden kreuzweise miteinander gekoppelte Differentialverstärker. Ihre Basis-Eingangsanschlüsse sind mit den mit entsprechenden Buchstaben gekennzeichneten Abgriffspunkten der Schwellwertpegel der Pegelverschiebungsschaltung 14 verbunden. Eine Spiegelung des Stromes wird durch die Transistoren Q 22 und Q23 geschaffen. Die Transistoren QXS bis Q2X sind Stromquellen für die Schwellwertdetektoren 16 und 17.It is continued on FIG. Referring to Fig. 3A, two double threshold detectors 16 and 17 are then provided. The threshold detector 16 includes the transistors TX to T 4, and the threshold detector 17 includes the transistors φ5 to TS . These transistors form differential amplifiers that are cross-coupled to one another. Their base input connections are connected to the tapping points of the threshold value level of the level shift circuit 14, which are marked with corresponding letters. The current is mirrored by the transistors Q 22 and Q 23. The transistors QXS to Q2X are current sources for the threshold value detectors 16 and 17.

Wenn Fig.3A mit Fig. IA in Zusammenhang gebracht wird, entspricht die Schwellwertverknüpfungsschaltung 10a nach Fig. IA dem Schwellwertdetektor 16 in Verbindung mit dem Differentialschalter 13 und der Pegelverschiebungsschaltung 14. In ähnlicher Weise entspricht die Schwellwertverknüpfungsschaltung 106 dem Schwellwertdetektor 17 in Verbindung mit dem Differentialschalter 13 und der Pegelverschiebungsschaltung 14. Das »ODER«-Gatter 10c besteht aus den Transistoren Γ9 und TlO und erzeugt die 4-Bit-Paritätsorüf-Ausgangsspannung Vn. Um die Paritätsprüfung bei 8 Bits zu erhalten, in das »ODER«-Gatter 12 (siehe Fig. 1) ausführlich in Fig. 3B mit den Ausgangsspannungen der beiden 4-Bit-Paritätsprüfschaltungen dargestellt, d. h. die beiden Ausgangsspannungen V0 und V0' werden einen kreuzweise gekoppelten Differentialverstärker zugeführt, der aus Hen Transistoren T9 bis 7"!2When FIG. 3A is brought into connection with FIG. 1A, the threshold value combination circuit 10a of FIG. 1A corresponds to the threshold value detector 16 in connection with the differential switch 13 and the level shift circuit 14. Similarly, the threshold value combination circuit 106 corresponds to the threshold value detector 17 in connection with the differential switch 13 and the level shift circuit 14. The "OR" gate 10c consists of the transistors Γ9 and T10 and generates the 4-bit parity or output voltage V n . In order to obtain the parity check for 8 bits, the "OR" gate 12 (see FIG. 1) is shown in detail in FIG. 3B with the output voltages of the two 4-bit parity check circuits, ie the two output voltages V 0 and V 0 ' are fed to a cross-coupled differential amplifier made up of Hen transistors T9 to 7 "! 2

besteht, wobei die Transistoren TiO und Γ12 mit einer Bezugsspannung Vrcr verbunden sind und ein aus den Transistoren Γ13 und Γ14 gebildetes »ODER«-Gatter ansteuern, um das endgültige Ausgangssignal für die 8-Bit-Paritätsprüfung zu liefern.The transistors TiO and Γ12 are connected to a reference voltage V rc r and drive an "OR" gate formed from transistors Γ13 and Γ14 in order to provide the final output signal for the 8-bit parity check.

Vom Standpunkt des Betriebes her gesehen arbeitet der als 4-Bit-Paritätsprüfschaltung wirkende Teil der Schaltung nach der vorliegenden Erfindung, der, wie in Fig.3A dargestellt, die in Fig.4F gezeigte Ausgangsspannung Vo erzeugt, auf folgende Weise: Wie bereits oben erwähnt, dient jeder der Schwellwertdetektoren 16 und 17 als Doppelschwellwertdetektor. Somit bewirken die Schwellwertpcgel Λ2, So einer Eingangsspannung bei 1, wie in Fig.4C dargestellt, daß ein Schaltvorgang stattfindet, wie in Fig,4A verfolgt werden kann, wo die Verläufe der Spannungen A2 und Bo einander überkreuzen, wenn ein Eingangssignal bei 1 vorliegt. Auf ähnliche Weise wird durch die Schwellwertpegel A\ und B0 beim zweiten Eingangssignal ein abwärts gehender Schwellwert geliefert, wie ebenfalls in F i g. 4A dargestellt ist. Eine Kombination dieser aufwärts und abwärts gehenden Schwellwerte erzeugt somit den ersten Teil des Verlaufs der Ausgangsspannung V0 nach Fig.4F. Auf ähnliche Weise werden der aufwärts gehende Schwellwert bei 3 und der abwärts gehende Schwellwert bei 4 durch die Schwellwertpegel Ao, B2 bzw. /4.0, B\ erzeugt, diese sind in Fig.4D und F i g. 4E veranschaulicht.From an operational point of view, that part of the circuit according to the invention which acts as a 4-bit parity check circuit and which, as shown in FIG. 3A, generates the output voltage Vo shown in FIG. 4F, operates in the following manner: As already mentioned above , each of the threshold detectors 16 and 17 serves as a double threshold detector. Thus cause the Schwellwertpcgel Λ2, Thus, an input voltage at 1, as shown in Figure 4C, that a switching operation takes place, as shown in FIG, 4A can be followed, where the waveforms of the voltages A2 and Bo cross each other, when an input signal at 1 is present . In a similar way, the threshold level A 1 and B 0 for the second input signal supplies a downwardly sloping threshold value, as is also shown in FIG. 4A is shown. A combination of these upward and downward threshold values thus generates the first part of the curve of the output voltage V 0 according to FIG. 4F. In a similar manner, the rising threshold value at 3 and the falling threshold value at 4 are generated by the threshold value levels Ao, B2 and /4.0, B \ , respectively, these are shown in FIGS. 4D and F i g. 4E illustrates.

Es ist ganz einleuchtend, daß durch die geeignete Wahl der Schwellwertpegel viele andere Anwendung der vorliegenden Erfindung ausgeführt werden können. Beispielsweise wird bei einer programmierbaren Verknüpfungsschaltung normalerweise eine Produkttabelle konstruiert, die als Shannon-Konstruktion bezeichnet wird. Jedoch kann nach der vorliegenden Erfindung, die ein einfaches Verfahren zur Erstellung von exklusiven »ODER«-Gattern schafft, ein Verfahren durchgeführt werden, das als »kanonische Entwicklung nach Reed-Muller« bezeichnet wird. Somit würde im Falle einer Funktion mit drei Veränderlichen, X, Y und Z, die folgende Tabelle konstruiert: X; Y; Z; X in exklusiver »ODER«-Verknüpfung mit Y, Vin exklusiver »ODER«- Verknüpfung mit Z, X in exklusiver »ODER«-Verknüpfung mit Z, X in exklusiver »ODER«-Verknüpfung mit Z, sowie X in exklusiver »ODER«-Verknüpfung mit Y r> und in exklusiver »ODER«-Verknüpfung mit Z.It will be evident that, by appropriately choosing the threshold levels, many other applications of the present invention can be carried out. For example, in a programmable combinatorial circuit, a product table called the Shannon construction is typically constructed. However, in accordance with the present invention, which provides a simple method for creating exclusive "OR" gates, a method called "Reed-Muller canonical expansion" can be performed. Thus, in the case of a function with three variables, X, Y and Z, the following table would be constructed: X; Y; Z; X "in exclusive" OR operation with Y, Vin exclusive "OR" - linkage with Z, X in an exclusive "OR" linkage with Z, X in an exclusive "OR" linkage with Z and X in an exclusive "OR" Link with Y r > and in an exclusive "OR" link with Z.

Ein weiteres Merkmal der vorliegenden Erfindung, das anschaulich in F i g. 4A dargestellt ist, besteht darin, daß durch Verwendung eines Spannungssprunges zwischen den mit den Indices 0 und 1 gekennzeichnetenAnother feature of the present invention, which is illustrated in FIG. 4A is to that by using a voltage jump between those marked with the indices 0 and 1

in Werten und durch Verwendung von zwei Sprüngen zwischen den mit den Indices 1 und 2 gekennzeichneten Werten eine eindeutige Überkreuzung geschaffen wird. Dies kann durch Nachprüfung festgestellt werden, ob ein fehlender dazwischenliegender Sprung eingefügtin values and by using two jumps a clear crossover is created between the values marked with the indices 1 and 2. This can be determined by checking whether a missing intervening jump has been inserted

i'> worden ist.i '> has been.

Ein weiteres Merkmal der vorliegenden Erfindung besteht in ihrer einzelnen Stufe der Zeitverzögerung im Gegensatz zu zwei, drei oder mehreren Stufen nach dem gegenwärtigen Stand der Technik. Außerdem wird die Schaltgeschwindigkeit der erfindungsgemäßen Schaltung dadurch verbessert, daß ein ausreichend hoher Strom- oder Spannungspegel zum Schalten erzeugt wird, der nach der Darstellung in Fig. 3A //?δ Vbe/2 sein würde, wobei IRder Spannungsabfall amAnother feature of the present invention is its single level of time delay as opposed to two, three, or more levels of the current state of the art. In addition, the switching speed of the circuit according to the invention is improved in that a sufficiently high current or voltage level is generated for switching, which according to the illustration in FIG. 3A would be //? Δ Vbe / 2 , where IR is the voltage drop at

r> Widerstand R, und Vi,cdie Spannung zwischen Basis und Emitter des betreffenden Transistors darstellt. Dadurch ergeben sich nach der vorliegenden Erfindung beispielsweise acht Schaltgeschwindigkeiten von weniger als 5 nsec am Eingang der Paritätsprüfschaltung. Somit istr> resistance R, and Vi, c represents the voltage between the base and emitter of the transistor in question. According to the present invention, this results in, for example, eight switching speeds of less than 5 nsec at the input of the parity check circuit. So is

Jd die in Fig.3A dargestellte Ausführungsform optimal bei vier Eingängen, weil beim Einsatz der vier Stromquellen die Änderung der Spannung VbC zwischen Basis und Emitter in vier Teile zerlegt wird, d. h. 4/ft|£ Vbc. jedoch wird in Anbetracht der Tatsache, daßThe embodiment shown in FIG. 3A is optimal with four inputs, because when the four current sources are used, the change in voltage Vb C between base and emitter is broken down into four parts, ie 4 / ft | £ Vbc. however, given the fact that

Γι eine differentielle oder komplementäre Spannung in der Pegelverschiebungsschaltung 14 verwendet wird, die Änderung der Spannung praktisch verdoppelt.Γι a differential or complementary voltage in the Level shift circuit 14 is used, the change in voltage practically doubles.

Somit ist gemäß der vorliegenden Erfindung ein verbesserter Logikbaustein geschaffen worden, derThus, according to the present invention, an improved logic module has been created which

■to besonders für die Paritätsprüfung geeignet ist.■ to is particularly suitable for the parity check.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims (6)

1 2 verschiebung um einen Schritt und eine zweite Patentansprüche: Pegelverschiebung um zwei Schritte lief er ι,1 2 shift by one step and a second claims: level shift by two steps he ran ι, 1. Schwellwertverknüpfungsgatter, das eine Viel- 1. Threshold value combination gate, which is a multiple zahl von Eingängen aufweist und auf eine vorbe- 5number of entrances and on a pre- 5 stimmte Anzahl von Einheits-EingangssignalenCorrect number of standard input signals anspricht, um ein vorbestimmtes, logisches Aus- Die Erfindung bezieht sich auf ein Schwellwertver-responds to a predetermined, logical output The invention relates to a threshold value comparison gangssignal zu erzeugen, mit einem Differential- knüpfungsgatter nach dem Oberbegriff des Patentan-to generate output signal, with a differential logic gate according to the generic term of the patent schalter, der auf die genannten Eingangssignale Spruchs 1.switch that responds to the mentioned input signals saying 1. anspricht und jedes dieser Eingangssignale mit io Eir solches Schwellwertverknüpfungsgatter ist beeinem Bezugswert vergleicht und eine Binärem- reits bekannt (US-PS 35 97 626). Dieses weist das scheidung darüber fällt, ob ein derartiges Eingangs- typische Verhalten eines Gatters herkömmlicher Art signal höher oder niedriger als die genannte auf. Es wird eine binäre Entscheidung in Abhängigkeit Bezugsspannung ist, und komplementäre, gewichte- davon getroffen, ob die Zahl der Eingangssignale te Ströme in Übereinstimmung mit allen diesen 15 oberhalb oder unterhalb bestimmter Werte liegt. Eine Binärentscheidungen abgeleitet werden, d a d u r c h nichtlineare, veränderliche Impedanz ändert sich in gekennzeichnet, daß es ferner eine Pegelver- Abhängigkeit von der Anzahl der Eingangssignale. Schiebungsschaltung (14) aufweist, die auf die Anschließend führt ein Differenzverstärker einen komplementären, gewichteten Ströme an jedem der Vergleich gegen eine feste Bezugsspannung aus. — Bei beiden Knotenpunkte (A, B) des Differentialschal- 20 einer anderen bekannten Schaltung ähnlicher Art ters (13) anspricht und gleichzeitig eine Vielzahl (US-PS 36 78 292) werden Knotenpunkte, an denen verschiedener Schwellwertpege! (Ao-Ai; B0-B2) in genau definierte Widerstände wirksam sind, mit einem ihren beiden Zweigen erzeugt, die mit den SchwellwCTtgatter oder einem zusätzlichen Stromschalgenannten, gewichteten Strömen in Beziehung ter verbunden, wodurch ein Paritätsgenerator gebildet stehen, und daß eine Schwellwertdetektoranord- 25 werden könnte. Hier wird lediglich eine Erzeugung von nung (16,17) vorgesehen ist, die zumindest drei der Ausgangsfunktionen in Abhängigkeit von der Zahl der genannten Schwellwertpegel (Ao-A2; Bq-Bi) mit- Eingangssignal bezweckt. Dabei werden zumindest 3 einander vergleicht und ein logisches Ausgangssi- Schwellwertpege! zum Vergleich eingesetzt, welche gnal (V0) liefert, das die genannte vorbestimmte unabhängig voneinander gewählt werden können.
Anzahl der Einheits-Eingangssignale (X, Y, Z, W) 10 Der Erfindung liegt die Aufgabe zugrunde, ein anzeigt. verbessertes Schwellwertverknüpfungsgatter der ein-responds and each of these input signals with io Eir such threshold value logic gate is compared to a reference value and a binary is already known (US Pat. No. 3,597,626). This indicates that a decision is made as to whether such an input-typical behavior of a conventional type of gate signal is higher or lower than the aforementioned. A binary decision is made as a function of the reference voltage, and a complementary, weighted decision is made on whether the number of input signals te currents is above or below certain values in accordance with all of these 15. A binary decisions are derived, thereby nonlinear, variable impedance changes, characterized in that there is also a level dependence on the number of input signals. A differential amplifier then carries out a complementary, weighted current at each of the comparison against a fixed reference voltage. - At both nodes (A, B) of the differential switch 20 of another known circuit of a similar type (13) responds and at the same time a large number (US-PS 36 78 292) are nodes at which different threshold levels! (Ao-Ai; B 0 -B 2 ) are effective in precisely defined resistances, generated with one of their two branches, which are connected to the SchwellwCTtgatter or an additional current switch called, weighted currents in relation, whereby a parity generator are formed, and that one Schwellwertdetektoranord- 25 could be. Only a generation of voltage (16, 17) is provided here, which aims at at least three of the output functions as a function of the number of said threshold value levels (Ao-A2; Bq-Bi) with the input signal. At least 3 are compared with each other and a logical output threshold level! used for comparison, which signal (V 0 ) supplies that said predetermined can be selected independently of one another.
Number of unit input signals (X, Y, Z, W) 10 The invention is based on the object of indicating a. improved threshold value combination gate of the individual 2. Schwellwertverknüpfungsgatter nach Anspruch gangs genannten Art zu schaffen, bei dem das Prinzip 1, dadurch gekennzeichnet daß die genannte einer Schwellwertverknüpfungsschaltung zur Ausfüh-Schwellwertdetektoranordnung (16, 17) kreuzweise rung von Funktionen in Boolescher Algebra eingesetzt miteinander gekoppelte Differentiarverstärker 35 wird, wie sie bisher mit herkömmlicher ECL-Schal-(TX-TA; TS-Ti)umfaßt. tungsalgebra praktisch nicht erzielbar waren, sowie2. Threshold value linking gate according to claim initially mentioned type to create, in which the principle 1, characterized in that said one threshold value linking circuit for execution threshold detector arrangement (16, 17) crosswise tion of functions in Boolean algebra is used coupled differential amplifier 35, as it was previously with conventional ECL-scarf (TX - TA; TS-Ti) includes. processing algebra were practically not achievable, as well as 3. Schwellwertverknüpfungsgatter nach Anspruch ferner ein Schwellwertverknüpfungsgatter zu schaffen, 1, dadurch gekennzeichnet, daß die genannte das möglichst schnell eine 4-Bit-Paritätsprüfung aus-Schwellwertdetektoranordnung (16,17) einen ersten führt.3. Threshold value combination gate according to claim further to create a threshold value combination gate, 1, characterized in that the said a 4-bit parity check as quickly as possible from the threshold detector arrangement (16,17) leads a first. TeilfTl — TA) aufweist, der auf drei Schwellwertpe- ^o Diese Aufgabe wird erfindungsgemäß mit Hilfe der inTeilfTl - TA) , which is based on three threshold values. This object is achieved according to the invention with the aid of the in gel (Au A2, Bo) anspricht, sowie einen zweiten Teil dem Patentanspruch 1 gekennzeichneten Merkmalegel (Au A 2 , Bo) responds, as well as a second part of claim 1 characterized features (T5 — TS), der auf drei andere Schwellwertpegel (B\, gelöst. (T5 - TS), which is solved on three other threshold levels (B \,. Bi, Ao) anspricht, und daß die Ausgänge dieser Möglichkeiten zur vorteilhaften weiteren Ausgestalbeiden Teile auf eine Pufferstufe in der Form eines tung eines solchen Schwellwertverknüpfungsgatters »ODER«-Gatters (T9, Γ10) geschaltet sind, das das 4^ sind in den Ansprüchen 2 bis 6 angegeben,
genannte, vorbestimmte logische Ausgangssignal Im folgenden wird die vorliegende Erfindung (Vo) erzeugt. beispielsweise und anhand der Zeichnungen näher Bi, Ao) responds, and that the outputs of these possibilities for advantageous further development of both parts are switched to a buffer stage in the form of such a threshold value combination gate "OR" gate (T9, Γ10), which are the 4 ^ in claims 2 indicated to 6,
said predetermined logical output signal. In the following, the present invention (Vo) is generated. for example and with reference to the drawings 4. Schwellwertverknüpfungsgatter nach Anspruch erläutert. Es zeigt4. Threshold value linking gate according to claim explained. It shows 3, dadurch gekennzeichnet, daß das genannte Gatter Fig. 1 ein Schaubild zur Darstellung der logischen3, characterized in that said gate Fig. 1 is a diagram showing the logical (13, 14, 16, 17) eine 4-Bit-Paritätsprüfschaltung ist, 50 Verknüpfungen nach der vorliegenden Erfindung,(13, 14, 16, 17) is a 4-bit parity check circuit, 50 links according to the present invention, die vier Eingänge (X, Y, Z, W)aufweist, und daß das Fig. IA ein Schaubild zur Veranschaulichung derwhich has four inputs (X, Y, Z, W) , and that FIG. IA is a diagram to illustrate the genannte logische Ausgangssignal (Vo) die Parität logischen Verknüpfungen nach Fig. 1, dargestellt alssaid logical output signal (Vo) the parity of logical operations according to FIG. 1, shown as der Signale an den vier Eingängen (X, Y, Z, W) Schwellwertverknüpfungen,of the signals at the four inputs (X, Y, Z, W) threshold value links, anzeigt. F ii g. 2 ein Schaubild zur Darstellung vorbekannterindicates. F ii g. 2 is a diagram to illustrate previously known 5. Schwellwertverknüpfungsgatter nach Anspruch « entsprechender Verknüpfungsschaltungen,5. threshold value linking gate according to claim «corresponding logic circuits, 1, dadurch gekennzeichnet, daß der genannte Füg.3 ein ausführliches Schaltbild eines Teils der1, characterized in that said Füg.3 is a detailed circuit diagram of part of the Differentialschalter(13)eine Vielzahl vonTransisto- entsprechenden Schaltungsalgebra nach Fig. 1 undDifferential switch (13) a plurality of transistor-corresponding circuit algebra according to Figs ren (Q 1 - Q S) umfaßt, daß jeder dieser Transistoren F i g. 1A,ren (Q 1 - QS) includes that each of these transistors F i g. 1A, einem Eingang (X, V, Z, W) entspricht, daß die F ii g. 3B ein ausführliches Schaltbild eines weiterenan input (X, V, Z, W) corresponds to that the F ii g. 3B is a detailed circuit diagram of another Kollektoren dieser Transistoren (QX, Q3, Q5, Q7; 60 Teils; der entsprechenden Schaltungsalgebra nachCollectors of these transistors (QX, Q3, Q 5, Q 7; 60 part; according to the corresponding circuit algebra Q2, QA, Q6, QS) an eine gemeinsame ohmische Fig. 1 und Fig. IA,und Q2, QA, Q6, QS) to a common ohmic Fig. 1 and Fig. IA, and Last (R) angeschlossen sind, und daß der gewichtete F i g. 4A - 4F Spannungspegeldiagramme zum besse-Load (R) are connected, and that the weighted F i g. 4A - 4F voltage level diagrams for better Strom (!) über die ohmische Last (R) mit der ren Verständnis der vorliegenden Erfindung.Current (!) Through the resistive load (R) with the ren understanding of the present invention. Basis-Emitterspannung eines jeden Transistors F i g. 1 veranschaulicht die vorliegende Erfindung inBase-emitter voltage of each transistor F i g. 1 illustrates the present invention in FIG i(Vbc)m der Beziehung steht: //?ä VW2. b5 einer Ausführungsform als 8-Bit-Paritätsprüfschaltung i (Vbc) m has the relation: //? ä VW2. b5 of an embodiment as an 8-bit parity check circuit 6. Schwellwertverknüpfungsgatter nach Anspruch auf dem Halbleiterplättchen einer einzelnen integrier-1, dadurch gekennzeichnet, daß die genannte ten Schaltung. Die Schaltung umfaßt ein erstes Pegelverschiebungsschaltung (14) eine erste Pegel- exklusives »ODER«-Gatter 10, um eine »ODER«-Ver-6. Threshold value combination gate according to claim on the semiconductor die of a single integrating 1, characterized in that said th circuit. The circuit includes a first Level shift circuit (14) has a first level-exclusive "OR" gate 10 to create an "OR" -ver-
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4081822A (en) * 1975-06-30 1978-03-28 Signetics Corporation Threshold integrated injection logic
GB1584724A (en) * 1977-07-14 1981-02-18 Philips Electronic Associated Integrated injection logic circuits
NL7804673A (en) * 1978-05-02 1979-11-06 Philips Nv SYSTEM FOR TRANSFERRING BINARY INFORMATION ON SOME CHANNELS
US4251884A (en) * 1979-02-09 1981-02-17 Bell Telephone Laboratories, Incorporated Parity circuits
US4617475A (en) * 1984-03-30 1986-10-14 Trilogy Computer Development Partners, Ltd. Wired logic voting circuit
US4638482A (en) * 1984-12-24 1987-01-20 International Business Machines Corporation Random logic error detecting system for differential logic networks
DE3829164C1 (en) * 1988-08-27 1989-08-10 Ant Nachrichtentechnik Gmbh, 7150 Backnang, De
US5608741A (en) * 1993-11-23 1997-03-04 Intel Corporation Fast parity generator using complement pass-transistor logic
JP3217993B2 (en) * 1997-07-09 2001-10-15 沖電気工業株式会社 Parity check circuit
US7114055B1 (en) * 2003-09-29 2006-09-26 Xilinx, Inc. Reduced instruction set computer architecture with duplication of bit values from an immediate field of an instruction multiple times in a data word
KR100901716B1 (en) * 2007-09-04 2009-06-08 엘지전자 주식회사 Ductless dryer
US10003342B2 (en) * 2014-12-02 2018-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Compressor circuit and compressor circuit layout

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3150350A (en) * 1961-01-04 1964-09-22 Gen Precision Inc Parallel parity checker
US3439328A (en) * 1964-08-19 1969-04-15 Rca Corp Parity circuits employing threshold gates
US3597626A (en) * 1969-04-01 1971-08-03 Bell Telephone Labor Inc Threshold logic gate
US3678292A (en) * 1970-08-06 1972-07-18 Rca Corp Multi-function logic gate circuits

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