DE2455446B2

DE2455446B2 - CIRCUIT ARRANGEMENT FOR DIGITAL VOLTAGE MEASUREMENT

Info

Publication number: DE2455446B2
Application number: DE19742455446
Authority: DE
Inventors: Max Dipl.-Ing. 8000 München Nebl
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1974-11-22
Filing date: 1974-11-22
Publication date: 1977-02-03
Also published as: DE2455446A1; FR2292236A1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur digitalen Spannungsmessung, bei der ein Komparator vorgesehen ist, der die zu messende Spannung einem wiederholten Amplitudenvergleich mit einer Referenzspannung unterzieht, bei der im Wege einer der Spannungen ein nacheinander in mehreren Stufen unterschiedlicher Wertigkeit umschahbarer Spannungsteiler angeordnet ist, bei der der Komparator nach jedem Amplitudenvergleich, der eine hinreichend große Amplitudendifferenz erbringt, einen Umschaltbefehl liefert, der jeweils eine neie Spannungsteilerstufe so verstellt, daß die geteilte Spannung der anderen um einen Schritt weiter angeglichen wird, und bei der die nach erfolgter Angleichung erreichte Einstellung sämtlicher Teilerstufen als digitales Meßergebnis auswertbar ist (Stufenverschlüsselung).The invention relates to a circuit arrangement for digital voltage measurement in which a Comparator is provided, which the voltage to be measured with a repeated amplitude comparison subject to a reference voltage, in which by way of one of the voltages one after the other in several Levels of different valence reversible voltage divider is arranged, in which the comparator after each amplitude comparison that produces a sufficiently large amplitude difference, a switchover command supplies, which each adjusts a voltage divider stage so that the divided voltage of the other by is aligned one step further, and in which the setting reached after the alignment has taken place all divider levels can be evaluated as digital measurement results (level encryption).

Eine Schaltungsanordnung dieser Art ist aus der DT-OS 19 18 547 bekannt. Hierbei wird die geteilte Referenzspannung schrittweise der zu messenden Spannung angeglichen, wobei die Umschaltbefehle, die einer Stufe des Spannungsteilers zugeführt werden, allein davon abhängig sind, ob durch die vorhergehende Umschaltung innerhalb der Stufe mit der nächstgrößeren Wertigkeit die Angleichung beider Spannungen erreicht werden konnte oder nicht. Jeder der Stufen ist dabei eine bestimmte Einstellrichtung bezüglich größerer oder kleinerer Werte des Teilungsfaktors fest zugeordnet.A circuit arrangement of this type is known from DT-OS 19 18 547. Here is the shared The reference voltage is gradually adjusted to the voltage to be measured, with the switching commands that are fed to a stage of the voltage divider, depend solely on whether through the previous Switchover within the level with the next higher value, the equalization of both voltages could be achieved or not. Each of the stages is a specific direction of adjustment with respect to larger ones or smaller values of the division factor are permanently assigned.

Eine wesentliche Fehlerquelle bei solchen digitalen Spannungsmessungen stellen Rauschspannungen oder andere Störspannungen dar, die der zu messenden Spannung überlagert sind. Es ist leicht einzusehen, daß momentane Amplitudenverfälschungen bei der Ableitung der Umschaltbefehle für die einzelnen StufenA major source of error in such digital voltage measurements are noise voltages or other interference voltages that are superimposed on the voltage to be measured. It is easy to see that Current amplitude falsifications when deriving the switching commands for the individual stages

unrichtige Amplitudendifferenzen zwischen der zu messenden Spannung und der Referenzspannung vortäuschen und damit eine Fehleinstellung des Teilers sowie in weiterer Folge einen u.U. beträchtlichen Meßfehler verursachen. Es ist zwar ganz allgemein bekannt, verrauschte Meßspannvyigen über ein vorgegebenes Zeitintervall zu integrieren, wobei das Integrationsergebnis im wesentlichen der ungestörten MeB-spannung proportional ist und die störenden Spannungskompop <;nten um so mehr unterdrückt werden, je langer die Integrationszeit bemessen ist, doch führt diese Methode der Störbefreiung bei der Anwendung auf die bekannten Schaltungsanordnungen der eingangs genannten An zu einer wesentlichen Vergrößerung der Meßzeit, da sich jeder einzelne der zahlreichen Spannungsvergleiche, die zur Ableitung der Umschaltbefehle erforderlich sind, jeweils um die Integrationszeit für die zu messende Spannung verlängert.incorrect amplitude differences between the voltage to be measured and the reference voltage pretend and thus an incorrect setting of the divider and subsequently a possibly considerable one Cause measurement errors. It is generally known to have noisy measuring voltage levels over a given one Integrate time interval, with the integration result is essentially proportional to the undisturbed measurement voltage and the interfering voltage components <; should be suppressed the more, the longer the integration time is measured, but leads this method of interference elimination when applied to the known circuit arrangements of the introduction called An to a substantial increase in the measurement time, since each and every one of the numerous Voltage comparisons, which are required to derive the switching commands, in each case around the integration time extended for the voltage to be measured.

Aus der DT-OS 2247 688 ist eine Schaltungsanordnung zur digitalen Spannungsmessung bekannt, bei der die zu messende Spannung zunächst während einer vorgegebenen, konstanten Integrationszeit einer Aufwärtsintegration unterworfen wird, an die sich dann eine Abwärtsintegration anschließt, wobei das Zeitintervall bis zum Erreichen eines vorgegebenen Bezugsspannungswertes durch die abwärts integrierte Spannung mittels Taktimpulsen ausgezählt wird. Die Anzahl der in das Zeitintervall fallenden Taktimpulse stellt das Meßergebnis dar. Um zu erreichen, daß weitgehend unabhängig von der Größe der zu messenden Spannung nach der Aufwärtsintegration jeweils annähernd der gleiche Integrationswert vorhanden ist, schaltet man hierbei in Abhängigkeit von der Größe der zu messenden Spannung, die in einem der eigentlichen Messung vorausgehenden Meßvorgang zunächst grob ermittelt wird, einen optimalen Meßbereich ein, indem man die Zeitkonstante des Integrators auf einen entsprechend gewählten Wert umschaltet. Die Umschaltung der Zeitkonstante, die im einzelnen durch eine wahlweise Einschaltung von ohmschen Widerständen unterschiedlicher Größe vor dem Eingang eines als Integrator arbeitenden Verstärkers mit kapazitiver Rückkopplung erfolgt, bewirkt dabei, daß der Integrator bei der Aufwärtsintegration eine in Abhängigkeit von der Zeit mehr oder weniger steil ver'aufende Integrationsspannungskurve bildet. Der jeweils eingeschaltete Meßbereich bzw. die eingestellte Zeitkonstante des Integrators wird im Meßergebnis berücksichtigt. Eine Umschaltung oder insbesondere Verringerung der Integrationszeit erfolgt jedoch bei dieser bekannten Schaltungsanordnung nicht.A circuit arrangement is from DT-OS 2247 688 known for digital voltage measurement, in which the voltage to be measured initially during a predetermined, constant integration time of an upward integration is subjected, which is then followed by downward integration, the time interval until a specified reference voltage value is reached by the downwardly integrated voltage is counted by means of clock pulses. The number of clock pulses falling in the time interval represents that In order to achieve that largely independent of the size of the voltage to be measured after the upward integration approximately the same integration value is available, one switches depending on the size of the voltage to be measured, which is in one of the actual Measurement preceding measuring process is first roughly determined, an optimal measuring range by the time constant of the integrator is switched to a correspondingly selected value. The switchover the time constant, which is determined in detail by optionally switching on ohmic resistors different size in front of the input of an amplifier working as an integrator with capacitive Feedback takes place, has the effect that the integrator in the upward integration is a function of integration voltage curve which progresses more or less steeply over time forms. The respective activated measuring range or the set time constant of the Integrator is taken into account in the measurement result. A switchover or, in particular, a reduction in the However, there is no integration time in this known circuit arrangement.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art so auszubilden, daß eine störbefreiende Integration der zu messenden Spannung erfolgt, ohne daß sich die oben angeführte Vergrößerung der Meßzeit durch Integrationszeiten voll auswirkt. Dies wird erfindungsgemäß dadurch erreicht, daß die einzelnen Spannungsteilerstufen in Abhängigkeit vom Vorzeichen der jeweils vorliegenden Amplitudendifferenz wahlweise auf größere oder kleinere Werte des Teilungsfaktors umschaltbar sind und daß die zu messende Spannung einen Integrator durchläuft, dessen Integrationszeit bei der Ermittlung der einzelnen Amplitudendifferenzen zur Ableitung der Umschaltbefehle für die einzelnen Spannungsteilerstufen derart umschaltbar ist, daß den Spannungsteilerstufen jeweils um so größere Integrationszeiten individuell zugeordnet sind, je kleiner ihre Wertigkeiten sind.The invention is based on the object of providing a circuit arrangement of the type mentioned at the beginning train that an interference-free integration of the voltage to be measured takes place without the above cited increase of the measurement time by integration times has a full effect. This is according to the invention achieved in that the individual voltage divider stages depending on the sign of each existing amplitude difference can be switched to either larger or smaller values of the division factor are and that the voltage to be measured runs through an integrator whose integration time at the Determination of the individual amplitude differences to derive the switching commands for the individual Voltage divider stages can be switched over in such a way that the integration times of the voltage divider stages are all the greater are assigned individually, the lower their values are.

Der mit der Erfindung erzielte Vorteil besteht insbesondere darin, daß die Integrationszeiten bei der Ableitung der den höherwenigen Stufen zugeführten Uflischaltbefehle gegenüber der Integrationszeit bei der Ableitung des Umschaltbefehls für die Stufe niedrigster Wertigkeit beträchtlich verringert werden können, ohne daß sich hierdurch die Störempfindlichkeit gegenüber Rauschspannungen od. dgl. wieder vergrößert Dies hängt damit zusammen, daß durch die vorgesehene Umschaltemöglichkeit des Spannungsteilers in jeweils beiden Einstellrichtungen, d.h. in Richtung auf größere und kleinere Teilungsfaktoren, Einstellfehler an den höherwertigen Steuereingängen in Kauf genommen und durch korrigierende Einstellungen innerhalb der niederwertigeren Stufen kompensiert werden können. Daher darf die Integration der zu messenden Spannung bei der Ableitung der Umschaltbefehle für die höherwertigen Stufen innerhalb wesentlich kleinerer Integrationszeiten und damit störanfälliger erfolgen als die Integration bei der Ableitung der Umschaltbefehle für die niederwertigeren Stufen. Für eine Vielzahl von Stufen mit nach dem Binärcode abgestuften Wertigkeiten beträgt beispielsweise die insgesamt erforderliche Einstellzeit des Spannungsteilers nach der Erfindung nur etwa das Doppelte der Einstellzeit für die Stufe der kleinsten Wertigkeit oder sogar noch weniger.The advantage achieved by the invention is in particular that the integration times in the Derivation of the switching commands supplied to the higher few levels compared to the integration time for the Derivation of the toggle command for the lowest significant level can be reduced considerably, without the susceptibility to interference to noise voltages or the like increasing again as a result This is due to the fact that the voltage divider can be switched over in both adjustment directions, i.e. in Direction towards larger and smaller division factors, setting errors at the more significant control inputs in Accepted and compensated for by corrective settings within the lower levels can be. Therefore, the integration of the voltage to be measured is allowed when deriving the switching commands for the higher-quality levels within significantly shorter integration times and thus more susceptible to failure take place than the integration when deriving the switchover commands for the lower-order levels. For a multiplicity of levels with weights graded according to the binary code is, for example total required setting time of the voltage divider according to the invention only about twice the Adjustment time for the level of least significant or even less.

Die Erfindung wird nachfolgend anhand einiger in der Zeichnung dargestellter, bevorzugter Ausführungsbeispiele näher erläutert. Dabei zeigt
F i g. 1 ein Prinzipschaltbild der Erfindung, F i g. 2 eine bevorzugte Ausführungsform der Schaltung nach Fig. 1,The invention is explained in more detail below with reference to a few preferred exemplary embodiments shown in the drawing. It shows
F i g. 1 shows a basic circuit diagram of the invention, FIG. 2 a preferred embodiment of the circuit according to FIG. 1,

F i g. 3 ein Diagramm zur Erläuterung der Umschaltvorgänge am Spannungsteiler der Schaltung nach F i g. 2 undF i g. 3 shows a diagram to explain the switching processes on the voltage divider of the circuit according to FIG F i g. 2 and

F i g. 4 eine bevorzugte Ausführungsform einer Teilschaltung nach F i g. 2.F i g. 4 shows a preferred embodiment of a partial circuit according to FIG. 2.

In Fig. 1 wird die zu messende Spannung Ux über eine Eingangsklemme 1 einem Spannungsteiler 2 zugeführt, dessen TeilungsverhäUnis in Stufen unterschiedlicher Wertigkeit einstellbar ist. Zuv Erläuterung des Schaltungsprinzips sei zunächst angenommen, daß der Spannungsteiler 2 aus einer Kettenschaltung von vier umschaltbaren Dämpfungsvierpolen A bis D besteht, deren Dämpfungswerte jeweils um einen vorgegebenen Betrag erhöht oder verringert werden können. Die Änderungsbeträge der Vierpoldämpfungen von A. B, C und D mögen sich wie 8:4:2:1 verhalten, also nach dem Binärcode gegeneinander abgestuft sein. Die Umschaltung der Dämpfungsvierpole A bis D erfolgt mit Hilfe von Umschaltbefehlen Bi bis S 4, die Steuereingängen £" 1 bis £4 zugeführt werden.In FIG. 1, the voltage Ux to be measured is fed via an input terminal 1 to a voltage divider 2, the division ratio of which can be set in steps of different valency. In order to explain the circuit principle, let it be initially assumed that the voltage divider 2 consists of a chain circuit of four switchable four-pole damping poles A to D , the damping values of which can be increased or decreased by a predetermined amount. The amounts of change in the four-pole attenuation of A. B, C and D may behave as 8: 4: 2: 1, i.e. they may be graduated from one another according to the binary code. The switchover of the four-pole damping poles A to D is carried out with the aid of switchover commands Bi to S 4, which are fed to control inputs £ "1 to £ 4.

Am Ausgang 3 des Spannungsteilers 2 wird die geteilte Spannung U' abgegriffen und über einen Gleichrichter 4, der gleichzeitig eine logarithmisch^ Bewertung der Spannungsamplitude durchführt, einem Integrator 5 mit umschaltbarer Integrationszeit zugeführt. Dessen Ausgangsspannung Ua gelangt zu einem Komparator 6, der sie bezüglich ihrer Amplitudendifferenz gegenüber einer Referenzspannung Ur, die von einer Spannungsquelle 7 geliefert wird, auswertet. In Abhängigkeit von der bestehenden Amplitudendifferenz zwischen Ua und ^erzeugt der Komparator 6 die erwähnten Umschaltbefehle Bi bis B 4, die über eine Ablaufsteuerung 10 den Steuereingängen EX bis £4 nacheinander mitgeteilt werden. Die UmschaltbefehleAt the output 3 of the voltage divider 2, the divided voltage U 'is tapped and fed to an integrator 5 with a switchable integration time via a rectifier 4, which simultaneously performs a logarithmic evaluation of the voltage amplitude. Its output voltage Ua arrives at a comparator 6, which evaluates it with regard to its amplitude difference with respect to a reference voltage Ur, which is supplied by a voltage source 7. Depending on the existing amplitude difference between Ua and ^, the comparator 6 generates the switching commands Bi to B 4 mentioned, which are communicated to the control inputs EX to £ 4 one after the other via a sequence controller 10. The toggle commands

BX bis BA werden außerdem einer Auswerteschaltung ti; zugeführt»;der eine digitale: Anzeigevorrichtung 12 nachgeschaltet ist; .;> j jli., ■■■'■-.,[
'.:.Di&vorstehend beschriebene Schaltung arbeitel wie folgb Nach Anschaltung von Ux wird der Integrator 5 mittels! eines !.impulses; 13 für ein vorgegebenes lntegrationszeitintenvall, wirksam geschaltet. Die als Integrätionsergebnis gebildete Spannung Ua wird bezüglich ihrer Amplitudendifferenz gegenüber Ur im Komparator 6 ausgewertet, der einen in Abhängigkeit von dem Vorzeichen der Amplitudendifferenz gebildeten Umschaltbefehl B1 abgibt, sofern ein vorgegebener Grenzwert der Amplitudendifferenz überschritten wird. B1 wird über die Ablaufsteuerung 10 dem Steuereingang Et des Dämpfungsvierpols A zugeführt, der die höchstwertige Stufe des Spannungsteilers 2 darstellt. Je nach dem Vorzeichen der Amplitudendifferenz erfolgt die Umschaltung in Richtung auf einen größeren oder kleineren Wert des Teilungsfaktors von 2. Nach der ggf. erfolgenden Umschaltung von A und nach vorheriger Rückstellung des Integrators 5 und des !Comparators 6 in ihre Ausgangsstellungen wird der Integrator 5 mittels eines zweiten Impulses 13 für ein zweites, längeres Integrationszeitintervall wirksam geschaltet, worauf die Auswertung der neuen Spannung Ua gegenüber L/rund die Ableitung des Umschaltbefehls Bl in der bereits anhand von B1 beschriebenen Weise erfolgt. B 2 wird sodann dem Steuereingang El zugeführt, über den der Teilungsfaktor innerhalb der Stufe mit der nächst niedrigeren Wertigkeit umgeschaltet werden kann, und zwar wieder je nach dem Vorzeichen der Amplitudendifferenz zwischen Ua und Ur in Richtung auf einen größeren oder kleineren Wert des Teilungsfaktors. BX to BA are also an evaluation circuit ti; which is followed by a digital display device 12 ; .;> j jli., ■■■ '■ -., [
'.:. Di & circuit described above arbeitel as folgb After connection of Ux is the integrator 5 by means! of a! .pulse; 13 for a predetermined integration time interval, activated. The voltage Ua formed as the integration result is evaluated with regard to its amplitude difference compared to Ur in the comparator 6, which issues a switchover command B 1 formed as a function of the sign of the amplitude difference if a predetermined limit value of the amplitude difference is exceeded. B 1 is fed via the sequence controller 10 to the control input Et of the four-pole damping pole A , which represents the most significant stage of the voltage divider 2. Depending on the sign of the amplitude difference, the switch takes place in the direction of a larger or smaller value of the division factor of 2. After switching from A, if necessary, and after resetting the integrator 5 and the comparator 6 to their starting positions, the integrator 5 is switched by means of a second pulse 13 is activated for a second, longer integration time interval, whereupon the evaluation of the new voltage Ua compared to L / round the derivation of the switchover command B1 takes place in the manner already described with reference to B 1. B 2 is then fed to the control input El , via which the division factor can be switched within the stage with the next lower valency, again depending on the sign of the amplitude difference between Ua and Ur in the direction of a larger or smaller value of the division factor.

In analoger Weise werden die Umschaltbefehle B 3 und BA für die Steuereingänge £3 und EA abgeleitet. wobei mit fallender Wertigkeit der Stufen die zur Ableitung der Umschaltbefehle vorgegebenen Integrationszeitintervalle jeweils ansteigen. Die den schließlich eingestellten Teilungsfaktor eindeutig angebenden Umschaltbefehle Bl bis BA werden in 11 so ausgewertet daß die Anzeigevorrichtung 12 den Relativpegel der Spannung Ux gegenüber der Referenzspannung L/rdigital anzeigt. The switchover commands B 3 and BA for the control inputs £ 3 and EA are derived in an analogous manner. The integration time intervals specified for deriving the switchover commands increase as the value of the steps decreases. The finally set the division factor clearly indicating switching commands to BA Bl are evaluated in 11 so that the display device 12 / indicating the relative level of the voltage Ux with respect to the reference voltage L rdigital.

Wesentlich ist hierbei, daß die Integrationszeitintervalle, die bei der Ableitung der Umschaltbefehle B1 bis BA zur Ableitung der jeweiligen Spannungen Ua erforderlich sind, unterschiedlich bemessen werden können. Nimmt man beispielsweise an, daß das Integrationszeitintervall bei der Ableitung von BA eine Zeiteinheit beträgt so katin das Integrationszeitintervall für die Ableitung von S3 auf eine halbe Zeiteinheit reduziert werden, das Intervall für die Ableitung von B 2 auf ein Viertel der Zeiteinheit usw. Die Summe aller IntegrationszeitintervaHe würde in diesem Falle kleiner sein als zwei Zeiteinheiten, auch wenn die Anzahl der Dämpfungsvierpole A bis D beliebig vergrößert werden würde. Mit einer Verkürzung der Integrationszeiten für die Ableitung der UmschaJtbcfehle wächst zwar an sich die Gefahr von Fehleinstellungen der zugeordneten Dämpfungsvierpole infolge von Rausch- oder Störspannungsemflüssea Dieser Nachteil wird jedoch bei der Erfindung dadurch kompensiert daß die Einstellrichtungen des Teilungsfaktors bei den einzelnen Dämpfungsvierpolen nicht von vornherein festgelegt sind sondern je nach den vorher erreichten Einstellungen der höherwertigen Dämpfungsvierpole ausgewählt werden. Damit gelingt es, etwaige Einstellfehler an den hoherwertigeren Dämpfungsvierpolen durch kompensierende Einstellungen an den niederwertigeren Dämpfungsvierpolen wieder auszugleichen.It is essential here that the integration time intervals which are required for deriving the switchover commands B 1 to BA for deriving the respective voltages Ua can be dimensioned differently. If one assumes, for example, that the integration time interval for the derivation of BA is one time unit, then the integration time interval for the derivation of S3 can be reduced to half a time unit, the interval for the derivation of B 2 to a quarter of the time unit, etc. The sum of all Integration time intervals in this case would be less than two time units, even if the number of four-pole damping poles A to D were increased as required. With a shortening of the integration times for deriving the changeover errors, the risk of incorrect settings of the associated four-pole attenuation increases as a result of noise or interference voltage emissions Instead, the higher-valued four-pole damping poles can be selected depending on the previously achieved settings. This makes it possible to compensate for any setting errors on the higher-value quadrupole damping poles by compensating settings on the lower-value quadrupole damping poles.

Die: beschriebene Abstufung der IntegrationszeitintervaHe bringt den weiteren Vorteil mit sich, daß der dem Komparator 6 zugeordnete Grenzwert der Amplitudendifferenz, bei dessen Überschreitung die Umschaltbefehle B1 bis BA abgegeben werden, konstant gehalten werden kann, obwohl er mit fallender Wertigkeit der Dämpfungsvierpole verringert werden sollte, da ja der Abgleich des Spannungsteilers 2 von Einstellung zu Einstellung immer mehr verfeinert wird. Das hängt damit zusammen, daß bei zunehmender Integrationszeit die Ausgangsspannung Ua des Integrators bei sonst unveränderten Verhältnissen ansteigt, so daß der konstante Grenzwert des Komparator 6 jeweils früher erreicht wird. Somit verringert sich der effektive Grenzwert des Komparators 6 bei der Ableitung der Umschaltbefehle mit fallender Wertigkeit der Dämpfungsvierpole jeweils umgekehrt proportional zu den Längen der Integrationszeittntervalle. Wird der konstante Grenzwert des Komparators 6 in der vorstehend beschriebenen Schaltung unter der Voraussetzung einer gegenseitigen Abstufung der Integrationszeitintervalle um den Faktor 2 beispielsweise so bemessen, daß er bei der Ableitung des Umschaltbefehls B1 etwa dem halben Dämpfungsänderungswert des Dämpfungsvierpols A entspricht so paßt er sich effektiv bei der Einstellung der Dämpfungsvierpole B, C und D den halben Dämpfungsänderungswerten der letzteren jeweils an.The grading of the integration time interval described has the further advantage that the limit value of the amplitude difference assigned to the comparator 6, which when exceeded, the switching commands B 1 to BA are issued, can be kept constant, although it should be reduced as the value of the four-pole attenuation decreases , since the adjustment of the voltage divider 2 is more and more refined from setting to setting. This is related to the fact that as the integration time increases, the output voltage Ua of the integrator rises with otherwise unchanged conditions, so that the constant limit value of the comparator 6 is reached earlier in each case. Thus, the effective limit value of the comparator 6 decreases in the derivation of the switchover commands with decreasing valency of the attenuation four-pole in each case inversely proportional to the lengths of the integration time intervals. If the constant limit value of the comparator 6 in the circuit described above, assuming a mutual gradation of the integration time intervals by a factor of 2, is dimensioned, for example, so that it corresponds to approximately half the attenuation change value of the attenuation quadrupole A when deriving the switchover command B 1, then it effectively fits when setting the four-pole damping poles B, C and D, half the damping change values of the latter are applied.

Verkürzt man die Integrationszeitintervalle mit steigender Wertigkeit der umzuschaltenden Dämpfungsvierpole noch stärker, beispielsweise derart daß das Intervall für eine umzuschaltende Stufe jeweils ein Viertel des Intervalls für die Stufe der nächst niedrigeren Wertigkeit beträgt, so ergibt sich eine Summe aller Integrationszeitintervalle, die unabhängig von der Zahl der Dämpfungsvierpole kleiner ist als die mit dem Faktor 1,33... multiplizierte Integrationszeit für die niedrigstwertige, also empfindlichste Einstellung. Hierbei müssen dann allerdings dem Komparator 6 unterschiedliche Grenzwerte der Amplitudendifferenz zwischen Ua und Ur eingegeben werden, die den umzuschaltenden Dämpfungsvierpolen jeweils individuell angepaßt sind.If the integration time intervals are shortened even more with increasing valency of the four-pole attenuation to be switched, for example in such a way that the interval for a stage to be switched is a quarter of the interval for the stage of the next lower valency, the result is a sum of all integration time intervals that are independent of the number of Attenuation four-pole is smaller than the integration time multiplied by the factor 1.33 ... for the lowest value, i.e. the most sensitive setting. In this case, however, the comparator 6 then has to be inputted with different limit values of the amplitude difference between Ua and Ur , which are each individually adapted to the quadrupole attenuation to be switched.

Die obengenannte logarithmische Bewertung der Spannungsamplituden durch den Gleichrichter 4 kann ohne Vergrößerung der Meßunsicherheit auch entfallen, soweit die Dämpfungsvierpole A bis D nur um maximal etwa 1OdB verstellt werden. Der hierdurch bedingte Fehler bei der Ableitung der Umschaltbefehle B1 bis BA kann ebenso in Kauf genommen werden, wie der auf Rausch- oder Störeinflüsse zurückzuführende Fehler.The above-mentioned logarithmic evaluation of the voltage amplitudes by the rectifier 4 can also be omitted without increasing the measurement uncertainty, provided that the four-pole damping poles A to D are only adjusted by a maximum of about 10 dB. The resulting error in the derivation of the switchover commands B 1 to BA can also be accepted, as can the error due to noise or interference.

In Abweichung von der bisher beschriebenen Schaltung nach Fig. 1 können die Änderungsbeträge der Vierpoldämpfungen der Dämpfungsvierpole A.B.C und D auch so gegeneinander abgestuft sein, daß sich die geteilte Spannung Ut bei den entsprechenden Umschaltungen jeweils um Beträge ändert die sich wie 8:4:2:1 verhalten. Entfällt weiterhin die logarithmische Bewertung der Spannungsamplituden durch den Gleichrichter 4. so können die Umschaltbefehle B1 bis BA in 11 derart ausgewertet werden, daß die Anzeigevorrichtung 12 die zu messende Spannung Ux in Spannungsmaßeinheiten (V) digital anzeigtIn a departure from the circuit according to FIG. 1 described so far, the amounts of change in the four-pole damping of the four-pole damping poles ABC and D can also be graduated from one another in such a way that the divided voltage Ut changes by amounts such as 8: 4: 2 during the corresponding switchovers: 1 cautious. If the logarithmic evaluation of the voltage amplitudes by the rectifier 4 is also omitted, the switching commands B 1 to BA in FIG. 11 can be evaluated in such a way that the display device 12 digitally displays the voltage Ux to be measured in voltage units (V)

Die in F i g. 2 dargestellte Ausführungsform der Schaltung nach der Erfindung weist einen Spannungsteiler 2 auf. der aus einer Kettenschaltuns vonThe in F i g. 2 illustrated embodiment of the circuit according to the invention has a voltage divider 2 on. the one from a derailleur of

wahlweise Überbrückbaren Dämpfungsvierpolen A 'bis £)'besteht Zum Zwecke einer Auswertung von Ux in P'egelmaßeinheiten (dB, Neper) sind ihre Vierpoldämpfungswerte derart gegeneinander abgestuft, daß sie sich wie 8:4:2:1 verhalten; bei einer Auswertung von Ux S in Spannungsmaßeinheiten (V) sind sie so abgestuft, daß sich bei ihrer Überbrückung die geteilte Spannung Ut jeweils um Beträge ändert, die sich wie 8:4:2:1 verhalten. Jedem Dämpfungsvierpol A ' bis D ' ist eine in ihrer Wertigkeit entsprechende Stufe SZ 4 bis SZl eines binären Vorwärts-Rückwärts-Synchronzählers SZ zugeordnet, über deren Ausgang ein in einem Überbrückungszweig des Dämpfungsvierpols liegender Schalter 14 bis 17 ansteuerbar ist. Die die Zählrichtung vorbereitenden Eingänge der Zählerstufen SZ1 bis SZ 4 sind mit 18 bis 21 bezeichnet, ihre Zähleingänge mit 22 bis 25.optionally bridgeable four-pole attenuation A 'to £)' exists For the purpose of evaluating Ux in level units (dB, Neper), their four-pole attenuation values are graded against each other in such a way that they behave as 8: 4: 2: 1; when evaluating Ux S in voltage units (V), they are graduated in such a way that when they are bridged, the divided voltage Ut changes by amounts that are 8: 4: 2: 1. Each four-pole damping pole A ' to D' is assigned a step SZ 4 to SZl of a binary forward-backward synchronous counter SZ , which is in a bridging branch of the four-pole damping circuit. The inputs of the counter stages SZ 1 to SZ 4 that prepare the counting direction are denoted by 18 to 21, their counting inputs by 22 to 25.

Die vom Komparator 6 abgegebenen Umschaltbefehle Bl bis B 4 bestehen hierbei aus Signalpaaren Sl-ΓΙ, S2-T2. S3-73 und S4-74, deren erste Signale S1 bis S 4 über eine Leitung 8 den die Zählrichtung vorbereitenden Eingängen 18 bis 21 zugeführt werden, während ihre zweiten Signale Π bis 74 in einer noch näher zu erläuternden Zuordnung an die ersten Eingänge von UND-Gattern 26 bis 29 gelegt werden, deren Ausgänge mit den Zähleingängen 22 bis 25 verbunden sind Die Ablaufsteuerung 10 enthält neben den UND-Gattern 26 bis 29 ein vierstufiges Schieberegister SR, das über einen Eingang 30 mittels der von einem Impulsgenerator 31 erzeugten Taktimpulse weiterschaltbar ist, und einen vierstufigen Binärzähler Z, an dessen Zähleingang 32 ein Impulsgenerator 33 angeschlossen ist Schließlich sind die Ausgänge der Stufen SÄ 1 bis SÄ 4 des Schieberegisters SR und der Stufen Z1 bis Z4 des Zählers Zmit den Eingängen eines digitalen Vergleichers DVverbunden. The switchover commands B1 to B 4 issued by the comparator 6 consist of signal pairs S1-ΓΙ, S2-T2. S3-73 and S4-74, the first signals S1 to S 4 of which are fed via a line 8 to the inputs 18 to 21 preparing the counting direction, while their second signals Π to 74 are assigned to the first inputs of AND in an assignment to be explained in more detail below -Gates 26 to 29 are placed, the outputs of which are connected to the counting inputs 22 to 25 , and a four-stage binary counter Z, to whose counting input 32 a pulse generator 33 is connected. Finally, the outputs of the stages SÄ 1 to SÄ 4 of the shift register SR and of the stages Z1 to Z4 of the counter Z are connected to the inputs of a digital comparator DV.

Vor Beginn des Meßvorgangs ist der Synchronzähler SZ so eingestellt, daß sämtliche Stufen SZl bis SZ 4 logische Signale mit dem Pegel »L« abgeben und die Schalter 14 bis 17 hierdurch öffnen. Damit sind alle Dämpfungsvierpole A 'bis D' zunächst eingeschaltet. η den Ausgangsstellungen des Schieberegisters SÄ und des Zählers Z geben alle Stufen SÄ 1 bis SÄ 4 und Zl bis Z4 logische Signale mit dem Pegel »0« ab. Der digitale Vergleicher DV stellt hierbei die Gleichheit der ihm eingangsseitig zugeführten Signale fest und gibt über seinen Ausgang 34 demzufolge kein Signal ab. Ein erster von 31 erzeugter Taktimpuls überträgt nun ein logisches »L«, das ständig am Eingang 35 von SÄ anliegt auf die erste Stufe SR t. Daraufhin sendet der digitale Vergleicher DV wegen der Ungleichheit der ihm zugeführten Signale einen ersten Impuls 13 aus, der den Impulsgenerator 33 zur Abgabe von Zählimpulsen veranlaßt Bereits nach dem Auftreten des ersten Zählimpulses, der Z1 in den Zustand »L« schaltet stellt DV jedoch die wiederhergestellte Gleichheit der Eingangssignale fest schaltet den Ausgang 34 auf »0« und beendet somit den Impuls 13, so daß der Impulsgenerator 33 wieder gesperrt wird.Before the start of the measuring process, the synchronous counter SZ is set in such a way that all stages SZ1 to SZ 4 emit logic signals with the level "L" and switches 14 to 17 open as a result. So that all four-pole damping poles A 'to D' are initially switched on. In the initial positions of the shift register SÄ and the counter Z, all stages SÄ 1 to SÄ 4 and Zl to Z4 emit logic signals with the level "0". The digital comparator DV determines the equality of the signals supplied to it on the input side and consequently does not emit any signal via its output 34. A first clock pulse generated by 31 now transmits a logic "L" that is constantly present at input 35 of SÄ to the first stage SR t. Because of the inequality of the signals fed to it, the digital comparator DV then sends a first pulse 13, which causes the pulse generator 33 to emit counting pulses. DV, however, sets the restored one after the occurrence of the first counting pulse, which switches Z1 to the "L" state Identity of the input signals permanently switches the output 34 to "0" and thus terminates the pulse 13, so that the pulse generator 33 is blocked again.

Der Impuls 13 definiert die Länge des Integrationszeitintervalls, das dem Integrator 5 zur Bildung der Spannung Ua für die Ableitung des ersten Signalpaares Sl-Π eingegeben wird. Sl ist dabei ein erstes logisches Signal, dessen Pegelstufen »L« oder »0« das Vorzeichen der Amplitudendifferenz zwischen Ua und *' Ur ausdrücken. Es wird den Eingängen 18 bis 21 des Synchronzählers SZ zugeführt und bestimmt dessen Zählrichtung. Das die Überschreitung eines vorgegebenen Grenzwertes der Amplitudendifferenz mit dem Pegel »L« kennzeichnende, zweite logische Signal Π gelangt an die ersten Eingänge der UND-Gatter 26 bis 29. Da jedoch nur die Stufe SÄ 1 von SÄ einen »L«-Pegel abgibt, kann Π über das allein geöffnete UND-Gatter 29 lediglich die Stufe SZ4 in der durch S1 vorgegebenen Zählrichtung weiterschalten und hierdurch den Dämpfungsvierpol A 'ggf. überbrücken.The pulse 13 defines the length of the integration time interval which is input to the integrator 5 to form the voltage Ua for the derivation of the first signal pair S1-Π. Sl is a first logical signal, the level stages of which "L" or "0" express the sign of the amplitude difference between Ua and * ' Ur. It is fed to the inputs 18 to 21 of the synchronous counter SZ and determines its counting direction. The second logic signal Π, which characterizes the exceeding of a predetermined limit value of the amplitude difference with the level "L", reaches the first inputs of the AND gates 26 to 29. However, since only stage SÄ 1 of SÄ emits an "L" level, Π can only switch stage SZ4 in the counting direction specified by S1 via the AND gate 29, which is open by itself, and thereby the attenuation quadrupole A ', if necessary. bridge.

Ein zweiter Taktimpuls des Impulsgenerators 31 überträgt dann das »L« von SÄ 1 auf SÄ 2 und gibt der Stufe SÄ 1 ein weiteres »L« ein. DV liefert daraufhin einen Impuls 13 doppelter Länge, da Z erst nach zwei Zählimpulsen des impulsgenerator 33 so eingestellt ist, daß Z1 und Z2 jeweils »L« abgeben und DVGleichheit der Eingangssignale feststellt. Das vom Komparator 6 erzeugte, zweite Signalpaar S2-T2 wertet jetzt die Amplitudendifferenz zwischen der sich unter Berücksichtigung der Umschaltung von A 'und der verdoppelten Integrationszeit ergebenden Spannung Ua und Ur aus. S 2 hängt wieder vom Vorzeichen derselben ab und bestimmt über die Eingänge 18 bis 21 in Zählrichtung von S7. während 7"2 über die geöffneten Gatter 28 und 29 die Weiterschaltung von SZ 3 und SZ 4 bewirkt. Eine Weiterschaltung in Vorwäi isrichtung bedeutet dabei eine Erhöhung des Teilungsfaktors von 2 durch Überbrückung des Dämpfungsvierpols B ' und gleichzeitige Aufhebung der Überbrückung von A '. eine solche in Rückwärtsrichtung eine Verringerung des Teilungsfaktors durch die Überbrückung von B 'allein.A second clock pulse from the pulse generator 31 then transmits the “L” from SÄ 1 to SÄ 2 and enters a further “L” in the SÄ 1 stage. DV then supplies a pulse 13 of double length, since Z is only set after two counting pulses from the pulse generator 33 that Z1 and Z2 each emit "L" and DV determines that the input signals are identical. The second pair of signals S2-T2 generated by the comparator 6 now evaluates the amplitude difference between the voltage Ua and Ur resulting from the switching of A 'and the doubled integration time. S 2 again depends on the sign of the same and is determined via inputs 18 to 21 in the counting direction of S7. while 7 "2 causes SZ 3 and SZ 4 to be switched on via the open gates 28 and 29. Switching in the pre-weighing direction means an increase in the division factor of 2 by bridging the attenuation quadrupole B ' and at the same time canceling the bridging of A ' those in the reverse direction reduce the division factor by bridging B 'alone.

Der durch den dritten Taktimpuls von 31 ausgelöste, sich daran anschließende Einstellvorgang dient der Umschaltung des Teilungsfaktors von 2 innerhalb der durch den Dämpfungsvierpol C' gegebenen Stufe. Hierbei werden die über die Gatter 27 bis 29 freigegebenen Stufen SZ 2 bis SZ 4 mittels 73 in der durch S3 festgelegten Zählrichtung weitergeschaltet, wobei die Weiterschaltung in ^vorwärtsrichtung eine Überbrückung von C 'bei gleichzeitiger Aufhebung der Überbrückung von B 'bzw. eine Überbrückung von C' und B 'bei gleichzeitiger Aufhebung der Überbrückung von A ' bedeutet, während eine Weiterschaltung in Rückwärtsrichtung durch eine Überbrückung von C' aHein bewirkt wird.The subsequent adjustment process triggered by the third clock pulse from 31 serves to switch over the division factor from 2 within the stage given by the attenuation quadrupole C '. Here, on the gate 27 enabled to 29 stages SZ 2 are switched to SZ 4 by means 73 in the order specified by S3 counting direction, wherein the handoff in ^v orwärtsrichtung a bridging C 'with simultaneous lifting of the bridging B' and A bridging of C ' and B ' with simultaneous cancellation of the bridging of A ' means, while a further switching in the reverse direction is effected by a bridging of C' aHein.

F i g. 3 zeigt einen Einstellvorgang des Spannungsteilers A ' bis D' nach F i g. 2 zur schrittweisen Angleichung der Teilspannung Uf an die Referenzspannung Ur in Form eines Diagramms, bei dem die einzelnen Schaltzustände an den Ausgängen der Zählerstufen SZl bis SZ4 jeweils untereinander dargestellt sind. Die einzelnen Spalten sind den Dämpfungsvierpolen A ' bis D ' zugeordnet während innerhalb jeder Zeile die logischen Pegel dargestellt sind, die diesen Dämpfungsvierpolen von den Ausgängen des Vorwärts-Rückwärts-Synchronzählers SZ jeweils zugeführt werden. Unter der Annahme, daß zu Beginn des Meßvorgangs alle Dämpfungsvierpole A ' bis D' durch Zuführung eines »L«-Pegels an die Schalter 14 bis 17 eingeschaltet sind, befindet man sich in einem Punkt a bzw. bei einer Teilspannung UtO. Mit der Überbrückung von A ' im ersten Teilabgieich erreicht man den Punkt b, der zu einer Teilspannung Ut 1 führt Im nächsten Teilabgieich wird B 'überbrückt und gleichzeitig die Überbrückung von A 'aufgehoben, was zum Punkt c und damit zu einer Teilspannung Ut 2 führt C 'wird nicht umgeschaltet (Punkt </Jt während hn letzten Teilabgieich D 'überbrückt wird, was zum Punkt e führt, in dem eine Angleichung der Teilspannung Ut 3 an Ur erreicht ist. Für den Fall daß beispielsweise B' F i g. 3 shows an adjustment process for the voltage divider A ' to D' according to FIG. 2 for the step-by-step adjustment of the partial voltage Uf to the reference voltage Ur in the form of a diagram in which the individual switching states at the outputs of the counter stages SZ1 to SZ4 are shown one below the other. The individual columns are assigned to the four-pole attenuation poles A ' to D' , while within each line the logic levels are shown which are fed to these four-pole attenuation poles from the outputs of the forward-backward synchronous counter SZ. Assuming that at the beginning of the measuring process all attenuation poles A ' to D' are switched on by applying an "L" level to switches 14 to 17, you are at point a or at a partial voltage UtO. By bridging A ' in the first partial adjustment, point b is reached, which leads to a partial voltage Ut 1. In the next partial adjustment, B ' is bridged and at the same time the bridging of A 'is canceled, which leads to point c and thus a partial voltage Ut 2 C 'is not switched over (point </ Jt is bridged during the last partial adjustment D', which leads to point e , in which the partial voltage Ut 3 is equalized to Ur . In the event that, for example, B '

infolge eines durch Störspannungen hervorgerufenen Einstellfehlers nicht überbrückt worden wäre und anstelle des Punktes cein Punkt /durchlaufen worden wäre, hätte diese Fehleinstellung auf dem gestrichelt gezeichneten Einstellweg über den weiteren Punkt g kompensiert werden können.would not have been bridged as a result of a setting error caused by interference voltages and a point / would have been passed through instead of the point c, this incorrect setting could have been compensated for on the setting path shown in dashed lines via the further point g.

Die Dämpfungsvierpole A bis D bzw. A 'bis D 'sind bei zu messenden Wechselspannungen Ux vorzugsweise rein induktiv ausgebildet, da sich in diesem Fall die einstellbr-en Teilungsfaktoren des Spannungsteilers 2, die praktisch nur durch die Windungszahlen der verwendeten Induktivitäten bestimmt werden, genau auf die gewünschten Sollwerte abgleichen lassen.The four-pole damping poles A to D or A 'to D ' are preferably purely inductive in the case of alternating voltages Ux to be measured, since in this case the adjustable division factors of the voltage divider 2, which are practically only determined by the number of turns of the inductances used, are accurate Adjust to the desired setpoints.

F i g. 4 stellt eine Teilschaltung von F i g. 2 dar, bei der der Integrator 5 und der Komparator 6 in besonders vorteilhafter Weise funktionell miteinander verknüpft sind. Hierbei werden die Referenzspannung Ur und die geteilte und gleichgerichtete Spannung Ut über zwei Vorwiderstände Ri, R 2 dem invertierenden Eingang eines als Integrator geschalteten Differenzverstärkers 36 zugeführt. Der invertierende Eingang ist zu diesem Zweck über einen Ladekondensator 37 mit dem Verstärkerausgang 38 verbunden, während der nicht invertierende Eingang an Masse gelegt ist. Zur wahlweisen Überbrückung von 37 dient ein vorzugsweise elektronischer Schalter 39, der beim Auftreten des Impulses 13 den Kurzschluß von 37 unterbricht Dem Ausgang 38 ist eine Schwellwertschaltung nachgeschaltet, die beim Überschreiten einer vorgegebenen Spannungsschwelle durch die während der Dauer des Impulses 13 gebildete, an 38 als Ua abgreifbare, integrierte Differenzspannung Ur- Ut unabhängig vonF i g. 4 illustrates a sub-circuit of FIG. 2, in which the integrator 5 and the comparator 6 are functionally linked to one another in a particularly advantageous manner. The reference voltage Ur and the divided and rectified voltage Ut are fed via two series resistors Ri, R 2 to the inverting input of a differential amplifier 36 connected as an integrator. For this purpose, the inverting input is connected to the amplifier output 38 via a charging capacitor 37, while the non-inverting input is connected to ground. A preferably electronic switch 39 is used to optionally bypass 37, which interrupts the short circuit of 37 when the pulse 13 occurs Ua can be tapped, integrated differential voltage Ut regardless of origin ihrer Polarität jeweils ein zweites Signal Tl bis 74 abgibt.their polarity a second signal T1 to 74 gives away.

Die Schwellwertschaltung enthält im einzelnen zwei Transistoren 7Ί, T2 entgegengesetzten Leitfähigkeitstyps, deren Basisanschlüsse über Basiswiderstände R 3,The threshold circuit contains two transistors 7Ί, T2 of opposite conductivity type, the base connections of which via base resistors R 3,

■ο R 4 an den Ausgang 38 geschaltet sind, während ihre Emitter an Masse liegen und ihre Kollektoren über Kollektorwiderstände RS, R6 an Betriebsspannungen - Ub bzw. + Ub geführt sind. Überschreitet Ua dem Betrage nach eine der Spannungsschwellen der■ ο R 4 are connected to the output 38, while their emitters are connected to ground and their collectors are connected to operating voltages - Ub or + Ub via collector resistors RS, R6 . If the amount of Ua exceeds one of the voltage thresholds of the

«5 Basis-Emitter-Dioden von Ti oder T2, so wird je nach der Polarität von Ua entweder Ti oder Ti leitend. Damit entsteht dann entweder an RS ein negativer Impuls 40 oder an R 6 ein positiver Impuls 41, von denen der erstere über einen Pegelinverter 42 geleitet wird.5 base-emitter diodes of Ti or T2, either Ti or Ti becomes conductive, depending on the polarity of Ua. This then results in either a negative impulse 40 at RS or a positive impulse 41 at R 6, the first of which is passed through a level inverter 42.

Die Impulse 40 und 41 gelangen sodann über ein ODER-Gatter 43 an eine Ausgangsklemme 44 und sind dort als zweites Signal Ti bis T4 abgreifbar. Zur Ableitung der ersten Signale 51 bis 54 aus dem Vorzeichen von Ua dient ein mit einem Eingang aufThe pulses 40 and 41 then reach an output terminal 44 via an OR gate 43 and can be tapped there as a second signal Ti to T4. A with an input is used to derive the first signals 51 to 54 from the sign of Ua Masse geschalteter Komparator 45, der über einen Ausgang 46 im Falle eines positiven Vorzeichens von Ua beispielsweise einen »L«-Pegel, bei negativem Vorzeichen einen »0«-Pegel abgibtGround-connected comparator 45 which emits an "L" level via an output 46 in the case of a positive sign of Ua, for example, and a "0" level in the case of a negative sign

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Patent claims:

1. Circuit arrangement for digital voltage measurement, in which a comparator is provided which subjects the voltage to be measured to a repeated amplitude comparison with a reference voltage, in which a voltage divider which can be switched in several stages of different valency is arranged in the path of one of the voltages, in which the comparator after each amplitude comparison that produces a sufficiently large difference in amplitude, a switchover command is sent, which adjusts a new voltage divider stage so that the divided voltage of the other is equalized one step further, and in which the setting of all divider stages a's achieved after the alignment has taken place digital measurement result can be evaluated (step encryption), characterized in that the individual voltage divider steps (A to D) depending on the sign of the respective amplitude difference (Ua - Ur) optionally to larger or smaller values of Te and that the voltage to be measured (Ux) runs through an integrator (5), the integration time of which is used when determining the individual amplitude differences (Ua-Ur) to derive the switching commands (B 1 to BA) for the individual voltage divider stages (A to D ) is switchable in such a way that the voltage divider stages (A to D) are individually assigned to the greater the integration times, the smaller their valencies are.

2. Circuit arrangement according to claim 1, characterized in that the voltage divider (2) can be switched to different values of the division factor, which correspond to a series of predetermined attenuation values, and that the divided voltage (Ut) preferably undergoes a logarithmic amplitude evaluation.

3. Circuit arrangement according to claim 2, characterized in that the voltage divider (2) consists of a chain circuit of optionally bridged four-pole damping poles (A ', B', C ', D') which are graduated from one another in their damping values, in particular constructed from inductances, and that each damping quadrupole (A ', B', C, D ') can be bridged individually or in connection with the cancellation of the bridging of a damping quadrupole (A \ B', C ', D') of higher significance.

4. Circuit arrangement according to claim 3, characterized in that each damping quadrupole (A ', B', C ', D') has a corresponding level (SZ 4. SZ3, SZ2. SZi) of a binary forward-backward synchronous counter ( SZ) is individually assigned, via the output of which a switch (14, 15, 16, 17) located in a bridging branch of the four-pole damping (A: B'.C: D ' ) can be controlled, and that the input (20) which prepares the counting direction and the counter input (24) of a stage (SZ 3) and the corresponding inputs (21, 25) of all stages (SZA) of higher significance together form a control input for the attenuation quadrupole (B '^ assigned to this stage (SZ 3).

5. Circuit arrangement according to one of claims & 5 before 1 to 4, characterized in that the switching commands (B 1 ... BA) fed to the stages (A \ B ', C', D ' ) each consist of a pair of signals (S 1 - Ti, £ 2 - TZ S3 ^ T3, S4 - TA) , the first signal (Si. £ 4) of which is formed as a function of the sign of the previous amplitude difference (Ua-Ur) and determines the switching direction, while the second signal ( Ti ... TA) is formed depending on the exceeding of a limit value of the amplitude difference (Ua-Ur) and causes the switchover

6. Circuit arrangement according to claims 3 to 5, characterized in that the first signal (Si ..S4) of each signal pair the inputs (18 to 21) preparing the counting direction and the second Signa! (Tl ... TA) is fed to the counter inputs (22 to 25) which together form the control input (B 1 to 54) to which the signal pair is applied.

7 Circuit arrangement according to one of the preceding claims, characterized in that a direct voltage (Ut) is derived from the voltage to be measured (Ux) , which is fed together with the reference voltage (Ur) to a differential circuit (Rl, R 2), and that the difference voltage formed is applied to an integrator (36, 37) with a switchable integration time. which is followed by a threshold value circuit (Tl, 72) which, when a voltage threshold given for both polarities is exceeded by the integrated voltage (Ua), issues a switchover command (Bi ... β 4) or the second signal (Ti ... TA) of such a gives away.