DE2441902A1

DE2441902A1 - Synchronisation of switching in parallel connected semiconductors - using additional delay elements as trimmers

Info

Publication number: DE2441902A1
Application number: DE2441902A
Authority: DE
Inventors: Wolfdietrich Wohinz
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1974-09-02
Filing date: 1974-09-02
Publication date: 1976-06-16
Also published as: DE2441902B2

Abstract

The additional elements artificially overcome the inherent scatter of switching on times, for example, in parallel connected thyristor circuits, in order to ensure equal current sharing and thereby avoid gross overloading of a few devices. Between the gate pulse generator (SE) and the gate terminals of each of the controlled semiconductors (T1-T4) a delay element (MK1-MK4) is inserted. These elements have adjustable delay times, and each parallel path is adjusted until the total delay time is the same in each case. Typically, the semiconductor with the longest inherent switch on time has no additional element is its gate circuit.

Description

Schaltungsanordnung mit einander parallel gesehalteten steuerbaren Halbleiterbauelementen.Circuit arrangement with controllable ones that are kept parallel to one another Semiconductor components.

Die ERfindunge betrifft eine Schaltungsanordnung mit einander parallel geschalteten steuerbaren Halbleiterbauelementen, die an ihren Steuerelektroden von einer gemeinsamen Steuereinrichtung im Sinne der Einleitung von Schaltvorgängen impulsweise beeinflußbar sind.The invention relates to a circuit arrangement with one another in parallel switched controllable semiconductor components, which are connected to their control electrodes by a common control device in the sense of initiating switching processes can be influenced in a pulsed manner.

Parallelpfade mit Halbleiterbauelementen gleichen Typs werden in der. Praxis manchmal zur Erzielung hoher Schaltströme, die von einem Halbleiterbauelement handelsüblicher Ausführung alleien nicht aufgebracht werden können, vorgesehen. Eine solche anordnung mehrerer parallel geschalteter Halbleiterbauelemente führt im übrigen zur Verringerung der thermischen Belastung und erleichtert die Beherrschung von Wärmeabführroblemen.Parallel paths with semiconductor components of the same type are used in the. Practice sometimes to achieve high switching currents from a semiconductor device commercial execution cannot be applied. Such an arrangement of several semiconductor components connected in parallel leads otherwise to reduce the thermal load and facilitate control of heat dissipation problems.

Oftmale wird von derart einander parallelgeschalten Halbleiterbauelementen völlige Synchronität der Durchschaltung gefordert. Diese Forderungen sind dabei beispielsweise im Zusammenhang mit Flanken-Anstiegszeiten der Ausgangsschalttröme oder mit dem Schutz von den als ersten einer größeren Gruppe paralleler 3auelemente durchschaltenden Tf"albleitern gegen Überlastung zu schon.Often times, semiconductor components connected in parallel to one another in this way complete synchronicity of the connection required. These demands are included for example in connection with the edge rise times of the output switching currents or with the protection of the first of a larger group of parallel 3auelemente Tf "alleitern against overload too already.

Eine derartige Synchronität ist jedocn nicht ohne weiteres zu erzielen, da selbst Halbleiterbauelemente gleicher 3auart und gleichen Typs Exemplarstreuungen unterliegen, die zu unterschiedlichen Verzugszeiten zwischen dem Ausgangstrom und einer steuernden Eingangsgröße führen. Diese Verzögerungen sind bekanntlich Auswirkungen der durch Diffusionsvorgänge in den Schichten bzw. an den Grenzübergängen von Schichten bedingten Ladungsrträgerträheiten in der Halbleiterbauelementen. Derartige Verzögerungszeiten betragen beispielsweise beim Umschalten von Ealbleiterdioden vom Durchlaßgebiet in das Sperrgebiet einige Mikrosekunden; ieistungsthyristoren weisen Zündverzugszeiten auf, die etwa eine Größenordnung höher liegen.Such synchronicity, however, cannot be achieved without further ado, because even semiconductor components of the same type and type are specimen variations subject to different delay times between the output current and a controlling input variable. These delays are known to have an impact caused by diffusion processes in the layers or at the boundary transitions between layers conditional charge carrier inertias in the semiconductor components. Such delay times amount, for example, when switching over semiconductor diodes from the pass-through area in the restricted area a few microseconds; Power thyristors have ignition delay times which are about an order of magnitude higher.

Je nach Güte der Bauelemente können dabei Exemplarstreuungen dieser Werte bis zu 20% auftreten.Depending on the quality of the components, there may be specimen variations of these Values of up to 20% occur.

Um eine völlige Synchronität der Durchschaltung paralleler Halbleiterbauelemente zu erzielen ist es denkbar, analog der auswahl komplementörer Transistoren in Gegentaktschaltungen eine entsprechende Zahl von Halbieiterbauelementen aus einer erheblich größeren Anzahl unter dem Gesichtspunkt der Gleichheit der bauteilimmanenten Verzögerungszeit auszusuchen. Dieses Verfahren ist jedoch einerseits als recht zeitraubend anzusehen und bedingt andererseits das Vorhandensein einer erheblich größeren Anzahl von Halbleiterbauelementen als der eigentlich notwendigen Zahl derselben. Im übrigen ist eine totale Synchronität der Durchschaltung auch mit diesem Verfahren nur schwer erreichbar.To ensure complete synchronicity of the switching through of parallel semiconductor components It is conceivable to achieve this analogous to the selection of complementary transistors in push-pull circuits a corresponding number of semi-conductor components from a considerably larger one Number from the point of view of the equality of the delay time inherent in the component to choose. On the one hand, however, this procedure is to be regarded as quite time-consuming and on the other hand requires the presence of a considerably larger number of semiconductor components than the actually necessary number of them. Otherwise there is total synchronicity the connection can only be achieved with difficulty with this method.

Die der Erfindung zugrundeliegende Aufgabe besteht darin.The object on which the invention is based consists in this.

eine nahezu exakte Synchronität der 3urc;zschaltung parallel geschalteter Halbleiterbauelemente zu erzielen, was erfindungsgemäß dadurch erreicht wird, daß zwischen die Steuereinrichtung und die einzelnen Steuerelektroden jeweils eine Impulsverzögerungseinrichtung mit derart bemessener Verzögerung geschaltet ist, daß die Summe aus Verzögerungszeit und der halbleiterimmanten Schaltverzugszeit für alle Parallelzweige gleich groß ist.an almost exact synchronicity of the 3urc; z connection of parallel switched To achieve semiconductor components, which is achieved according to the invention in that a pulse delay device between the control device and the individual control electrodes is switched with a delay dimensioned such that the sum of the delay time and the switching delay time inherent in semiconductors is the same for all parallel branches is.

Als wesentlich für die Erfindung ist anzusehen, daß die steuerndc Eingangsgröße nicht sämtliche Steuerelektroden gleichzeitig beeinflußt, sondern daß die Steuergröße innerhalb der einzelnen Steuerkreise unterschiedlich verzögert wird, wobei die Verzögerung für das Halbleiterbauelement mit der größten Schaltverzugszeit am geringsten und für das mit der geringsten Schaltverzugszeit am größten bemessen ist. Eine Verringerung des Schaltaufwandes ist in diesem Zusammenhang dadurch möglich, daß dem Halbleiterbauelement mit der größten Schaltverzugszeit keine Verzögerungseinrichtung vorgeschaltet wird, so daß die Summe aus Verzögerungszeit und Schaltverzugszeit der dazu parallelen Zweige der Schaltverzugszeit-dieses Halbleiterbauelementes entspricht.It is to be regarded as essential for the invention that the controlling dc Input variable does not affect all control electrodes at the same time, but that the control variable is delayed differently within the individual control circuits the delay for the semiconductor component with the largest switching delay time the lowest and the largest for the one with the lowest switching delay time is. In this context, it is possible to reduce the switching effort by that the semiconductor component with the largest switching delay time has no delay device is connected upstream, so that the sum of the delay time and switching delay time the parallel branches of the switching delay time of this semiconductor component.

Als besonders vorteilhaft erweist sich der Einsatz monostabiler Kippstufen als Verzögerungseinrichtungen, wobei deren Ausgangsimpulsdauer dann die eigentliche Verzögerungszeit darstellt; die Ansteurung der Steuerelektroden erfolgt dann über die aus der Schaltflanke bei Beendigung des Ausgangsimpulses abgeleiteten N"adelimpulse.bzw. über aus diesen Nadelimpulsen abgeleitete Rechteckimpulse. Die einfachste Form einer derartigen Verzögerungseinrichtung kann natürlich in einer Kondensator-Widerstand-Kombination bestehen, die durcb liderwandsauswahl bzw. den Einsatz eines einstellbaren Widerstanes entsprechend angepaßt wird. Der Einsatz einstellbarer Wierstände innerhalb der Verzögerungseinrichtungen erleubt im bringen eine problemer Veränderung der Verzögerungszeiten, as sich nach größeren Zeiträumen aufgrund unterschiedlichen Halterungsverhaltens als notwendig erweisen hann.The use of monostable multivibrators has proven to be particularly advantageous as delay devices, their output pulse duration then being the actual Represents delay time; the control electrodes are then activated via the N "adelimpulse.bzw derived from the switching edge at the end of the output pulse. via square-wave pulses derived from these needle pulses. The simplest form of one Such a delay device can of course be in a capacitor-resistor combination consist of the selection of eyelids or the use of an adjustable Widerstanes is adjusted accordingly. The use of adjustable wier stands within the delay devices in bringing a problematic change in the Delay times, as differ after longer periods of time due to different Keeping behavior is shown to be necessary hann.

e e Erfindung wird im folgenden anhand eines schematisch dargestellten Ausführungsbeispiels erläutert. Gemäß diesem Aus-- Rnrungsbeispiel sind vier Thyristoren Ti bis vt einander parallel geschaltet und arbeiten mit ihrem Ausgang auf den Verbraucher V. Die Steuerelektroden der Thyristoren T1 bis T4 sind an die Ausgänge jeweils einer monostabilen Kippstufe MK1 bis MK4 angeschlossen, die eingangsseitig gemeinsamen mit der Steuereinrichtung SE verbunden sind.e e invention is shown schematically below with reference to a Embodiment explained. According to this example there are four thyristors Ti to vt are connected in parallel and work with their output on the consumer V. The control electrodes of the thyristors T1 to T4 are each connected to one of the outputs monostable multivibrator MK1 to MK4 connected, the input side common are connected to the control device SE.

Durch eingezeichnete Ausgangssignale soll angedeutet werden, daß bei Aufgabe eines Ausgangsimpulses der Steuereinrichtung SE die monostabilen Kippstufen MK1 bis MK4 jeweils gekippt werden und dabei einen aus der Antiegsflanke des Ausgangsimpulses abgeleiteten negativen Nadelimpuls abgeben. Nach Beendigung der für die einzelnen monostabilen Kippstufen MK1 bis MK4 individuell eingestellten Verzögerungszeit werden die monostabieln Kippstufen MK1 bis MK4 wieder zurückgeschaltet und liefern dabei den aus der Rückschaltflanke abgeleiteten positiven Nadeimpuls, der zur Durchschaltung des jeweils zugehörigen Thyristoren T1 aus T4 führt. Die unterschiedlichen Verzögerungszeiten einerseits der monostabilen Kippstufen MK1 bis MK4 und andererseits der Thyristoren T1 und T4 führen dazu, daß der eignetliche Schaltvorgang - Abgabe des Schaltstroms mit steiler Anstiegsflanke - für alle vier Thyristoren T1 bis T4 im exakt gleichen Moment erfolgt, so daß sich Verbraucher V ein Schaltimpuls mit sehr steiler Anstiegsflanke ergibt.The output signals shown are intended to indicate that at Task of an output pulse of the control device SE the monostable multivibrators MK1 to MK4 are each toggled and one from the leading edge of the output pulse emit derived negative needle impulse. After finishing the for each monostable multivibrators MK1 to MK4 individually set delay time the monostable multivibrators MK1 to MK4 are switched back and deliver the positive needle pulse derived from the switch-back edge, which is used for switching through of the respective associated thyristors T1 leads from T4. The different delay times on the one hand the monostable multivibrators MK1 to MK4 and on the other hand the thyristors T1 and T4 lead to the appropriate switching process - output of the switching current with a steep rising edge - exactly the same for all four thyristors T1 to T4 Moment takes place so that itself Consumer V a switching pulse with very steep rising edge results.

1 Figur 3 Ansprüche1 Figure 3 claims

Claims

Claims 1. Circuit arrangement with one another connected in parallel controllable Ualbleiterbauelemente, which are connected to their control electrodes by a common Control device in the sense of initiating switching operations can be influenced in pulses are, characterized in that daM between the control device (SE) and the individual Control electrodes each have a pulse delay device (r £ i to Iz4) with such measured delay is switched that the sum of the delay time and the semiconductor permanent switching delay time is the same for all parallel branches.

2. Circuit arrangement according to claim 1, characterized in that the delay devices (MK1 to MK4) are designed as monostable multivibrators whose output pulse duration represents the delay time.

-. Circuit arrangement according to Claim 1 or 2, characterized in that that the control electrode of the semiconductor component with the largest switching delay time no delay device is connected upstream.