DE2431014B2 - METHOD OF OPERATING A STORAGE MATRIX FROM STORAGE ELEMENTS ARRANGED IN COLUMNS AND ROWS WITH FIELD EFFECT TRANSISTORS - Google Patents

METHOD OF OPERATING A STORAGE MATRIX FROM STORAGE ELEMENTS ARRANGED IN COLUMNS AND ROWS WITH FIELD EFFECT TRANSISTORS

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DE2431014B2 DE19742431014 DE2431014A DE2431014B2 DE 2431014 B2 DE2431014 B2 DE 2431014B2 DE 19742431014 DE19742431014 DE 19742431014 DE 2431014 A DE2431014 A DE 2431014A DE 2431014 B2 DE2431014 B2 DE 2431014B2
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Description

Die Erfindung betrifft eine Speichermatrix aus in Spalten und Zeilen angeordneten Speicherelementen mit Schalt- und Auswahl-Feldeffekttransistoren, die über in Spalten und Zeilen verlautende Leitungen ansteuerbar sind, wobei in jeder in einer Spalte verlaufenden Leitung wenigstens ein Feldeffekttransistör zum Anlegen des Schreib- bzw. Lese-Potentials vorgesehen ist und der Informationsinhalt eines Speicherelements in einem Kondensator speicherbar ist und wobei die in Spalten und Zeilen angeordneten Feldeffekttransistoren eine weitere Kapazität bilden.The invention relates to a memory matrix composed of memory elements arranged in columns and rows with switching and selection field effect transistors, which have lines in columns and rows are controllable, with at least one field effect transistor in each line running in a column is provided for applying the write or read potential and the information content of a Storage element can be stored in a capacitor and wherein the arranged in columns and rows Field effect transistors form another capacitance.

Dynamische Speicherelemente können aus vier Feldeffekttransistoren aufgebaut sein, wobei der Informationsinhalt eines Speicherelements in der Form von Ladung in einem Kondensator gespeichert ist, der jeweils zwischen der Gate- und Quellen-Elektrode eines Schalttransistors liegt. Jedes Speicherelement hat zwei Schalttransistoren, deren Quellen-Elektroden miteinander verbunden sind, während das. Gate des einen Schalttransistors jeweils an die Senkenelektrode des anderen Schalttransistors angeschlossen ist. Die beiden S^ anderen Feldeffekttransistoren jedes Speicherelements sind Auswahltransistoren für die zeilenweise Ansteuerung (X-Auswahl), die mit ihrem Quellen- und Senkenanschluß jeweils dem Senkenanschluß des einen Schalttransistors (bzw. Gate des anderen Schalttransi- SS stors) und einer spaltenweise verlaufenden Digitleitung liegen, während das Gate der Auswahltransistoren mit einer zeilenweise verlaufenden Leitung verbunden ist.Dynamic storage elements can be constructed from four field effect transistors, the information content of a storage element in the form of charge is stored in a capacitor, the lies between the gate and source electrodes of a switching transistor. Each storage element has two Switching transistors, the source electrodes of which are connected to one another, while the gate of the one Switching transistor is connected to the drain electrode of the other switching transistor. The two S ^ other field effect transistors of each memory element are selection transistors for row-by-row control (X selection) that match their source and Sink connection to the sink connection of one switching transistor (or gate of the other switching transistor) stors) and a digit line running in columns, while the gate of the selection transistors with is connected to a line running in rows.

In der unteren Hälfte der F i g. 1 ist ein derartiges Speicherelement näher dargestellt. Mit der einen 6» Digitleitung D\ ist der eine Auswahltransistor Ta ι fX-Auswahl) verbunden, während der andere Auswahltransistcr Ta 2 (X-Auswahl) an die Digitleitung D2 angeschlossen ist Das Gate der Auswahltransistoren Ta 1 und Ta 2 ist jeweils an eine in einer Zeile verlaufende Leitung 2 angeschlossen. Weiterhin sind die Auswahltransistoren Ta 1 und Ta 1 jeweils mit der Senkenelektrode des einen Schalttransistors Ts \ bzw. Tsi und dem Gate des anderen Schalttransistors Ts2 bzw. Tc1 verbunden. Schließlich sind noch die Quellenanschlüsse der beiden Schalttransistoren Ts 1 und Ty2 und über jeweils einen Speicherkondensator Cf 1 und Cfi auch die Gate-Anschlüsse an Masse 3 angeschlossen.In the lower half of FIG. Such a memory element is shown in more detail. The one selection transistor Ta ι fX selection) is connected to one 6 digit line D , while the other selection transistor Ta 2 (X selection) is connected to the digit line D 2. The gate of the selection transistors Ta 1 and Ta 2 is each on a line 2 running in a row is connected. Furthermore, the selection transistors Ta 1 and Ta 1 are each connected to the drain electrode of one switching transistor Ts \ or Tsi and the gate of the other switching transistor Ts2 or Tc 1 . Finally, the source connections of the two switching transistors Ts 1 and Ty 2 and also the gate connections are connected to ground 3 via a storage capacitor Cf 1 and Cfi.

Die Bauelemente Tsu Ts2, Cfi und Cf2. die zugehörigen Leitungen und die Masse 3 sind zur Vereinfachung unter dem Bezugszeichen 1 zusammengefaßt Dies gilt auch für den oberen Teil der F i g. 1 und die F i g. 2 und 3.The components Tsu Ts2, Cfi and Cf 2 . the associated lines and the ground 3 are summarized under the reference number 1 for the sake of simplicity. This also applies to the upper part of FIG. 1 and FIG. 2 and 3.

In jeder Digitleitung Di und D2 sind Auswahltransistoren Ta3 bzw. Ta* für die spaltenweise Ansteuerung ^y-Auswahl) vorgesehen. Die Gate-Anschlüsse dieser beiden Feldeffekttransistoren sind m;t einem Ansteueranschluß 4 verbunden.In each digit line Di and D 2 , selection transistors Ta3 and Ta * are provided for the column-wise control (y-selection). The gate connections of these two field effect transistors are m ; t connected to a control connection 4.

Bei der zeilen- und spaltenweisen Ansteuerung fX-Y-Auswahl) eines Speicherelements ί mittek der zeiJenweisen Ansteuerung durch die Auswahltransistoren TA\ und Ta2 und mittels der spaltenweisen Ansteuerung durch die Auswahltransistoren T43 und TA* in jeder Digitleitung Di bzw. D1 muß mit einer relativ großen Kapazität zwischen den Auswahltransistoren TA\ und Ta2 fX-Auswahl) einerseits und den Auswahltransistoren To und TA 4 (Ύ-Auswahl) andererseits gerechnet werden, die sich aus Yeilkapazitäten aller Speicherelemente 1 einer Spalte zusammensetzt. Dies ist in der Fig. 1 durch zwei Kondensatoren Cs 1 und Cs2 (Kapazität Cs) angedeutet. Wenn nur die Auswahltransistoren TA\ und Ta2 fX-Auswahl) angesteuert werden, kann der Informationsinhalt eines Speicherelements 1, der in der Form von Ladung in den Kondensatoren Cfi bzw. Cf2(Kapazität eingespeichert ist, infolge des ungünstig großen Verhältnisses von Cs/Cf über die Auswahltransistoren TAi und TAi abgebaut werden, wenn nicht die Kapazität Cs vor jedem Lese- und Schreibvorgang auf mindestens die gleiche Spannung wie die Kapazität Cfaufgeladen wird. Die Kapazität Cpist nämlich in der Praxis meist um etwa eine Größenordnung kleiner als die Kapazität Cs-In the row and column-wise control fX-Y-selection) of a memory element ί mittek the zeiJenweisen control by the selection transistors T A \ and Ta2 and by means of the column-wise actuation by the selection transistors T 43 and T A * in each digit line Di and D 1 must be expected with a relatively large capacity between the selection transistors T A \ and Ta2 fX-selection) on the one hand and the selection transistors To and T A 4 (Ύ selection) on the other hand, which is composed of Yeilkapkapisten all memory elements 1 of a column. This is indicated in FIG. 1 by two capacitors Cs 1 and Cs2 (capacitance Cs). If only the selection transistors T A \ and Ta2 fX selection) are activated, the information content of a storage element 1, which is stored in the form of charge in the capacitors Cfi or Cf2 (capacitance, due to the unfavorably large ratio of Cs / Cf are reduced via the selection transistors T A i and T A i if the capacitance Cs is not charged to at least the same voltage as the capacitance Cf before each read and write operation Capacity Cs-

Dies gilt insbesondere für ein Speicherelement mit vier Feldeffekttransistoren (ohne Lasttransistoren), wie dieses in der F i g. 1 dargestellt ist.This applies in particular to a memory element with four field effect transistors (without load transistors), such as this in FIG. 1 is shown.

Zur Überwindung dieser Schwierigketten sind zwei Möglichkeiten bekannt, die in den F i g. 2 und 3 näher erläutert sind:To overcome these difficult chains, two possibilities are known, which are shown in FIGS. 2 and 3 closer are explained:

Bei der an Hand der F i g. 2 erläuterten Möglichkeit wenden die Digitleitungen D\ und Di und damit die Kapazitäten Cs 1 und Cs2 durch zusätzliche Lasttransistoren Ti.i und Tl2 (Feldeffekttransistoren) auf die erforderliche Spannung aufgeladen. Der Gate-Anschluß und der Senken-Anschluß der beiden Lasttransistoren Tl 1 und Tl2 ist mit einer Leitung 5 verbunden, an der eine Versorgungsspannung Vo liegt Um den nachteiligen Einfluß der Lasttransistoren Tu und Tt2 beim Lesen und Schreiben möglichst klein zu halten, müssen sie im Vergleich zu den Auswahltransistoren Ta 3 und Ta 4 sehr hochohmig sein. Der Hauptnachteil dieser Möglichkeit ist neben dem gestiegenen Aufwand an Bauelementen die Tatsache, öiß die Aufladung der Kapazität Cs nach jedem Lese- und Schreibvorgang über die sehr hochohmigen Lasttransistoren Tl 1 und Ti 2 mit einem kleinen Verhältnis der Kanalbreite Wzur Kanallänge L erfolgen muß. Für sogenannte »schnelle« Speicher ist daher diese Möglichkeit ungeeignet.In the case of the FIG. 2, the digit lines D \ and Di and thus the capacitances Cs 1 and Cs 2 are charged to the required voltage by additional load transistors Ti.i and Tl 2 (field effect transistors). The gate terminal and the drain terminal of the two load transistors Tl 1 and Tl2 is connected to a line 5, located on the supply voltage Vo To keep the adverse effect of the load transistors Tu and Tt 2 in reading and writing as small as possible, they must be very high resistance compared to the selection transistors Ta 3 and Ta 4. The main disadvantage of this option, in addition to the increased cost of components, is the fact that the capacitance Cs must be charged with a small ratio of the channel width W to the channel length L via the very high-resistance load transistors Tl 1 and Ti 2 after each read and write process. This option is therefore unsuitable for so-called "fast" storage media.

Mit der in der F i g. 3 dargestellten Möglichkeit wird der Nachteil der Hochohmigkeit (große Schaltzeiten) durch Tasten der Gatespannung von Zusatztransistoren Tr 1 und T« 2 (Feldeffekttransistoren) mit großemWith the in FIG. 3 is the disadvantage of high resistance (long switching times) due to the keying of the gate voltage of additional transistors Tr 1 and T «2 (field effect transistors) with a large

W/L-Verhältnis mittels Tastimpulsen R über eine Leitung 6 vermieden. Zum Lesen und Schreiben werden die Lasttransistoren Tm und Tr2 gesperre Anschließend bewirken sie im leitenden Zustand infolge ihres großen H-/L-Verhältnisses eine schnelle Aufladung der Kapazitäten Cs 1 und Cs2- Der Hauptnachteü dieser Möglichkeit liegt neben dem des gestiegenen Aufwandes (große Zusatztransisioren Tm und Tr2 und mindestens eine zusätzliche Leitung 6 großer Kapazität) in der Notwendigkeit eines zusätzlichen Taktes.W / L ratio avoided by means of tactile pulses R via a line 6. The load transistors Tm and Tr 2 are blocked for reading and writing. Then, in the conductive state, due to their high H / L ratio, they quickly charge the capacitors Cs 1 and Cs2 Tm and Tr 2 and at least one additional line 6 of large capacity) in need of an additional clock.

Es ist Aufgabe der vorliegenden Erfindung, diese Nachteile der oben diskutierten Möglichkeiten auf einfache Weise zu überwinden.It is the object of the present invention to address these disadvantages of the possibilities discussed above easy way to overcome.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren gelöst, bei dem der in jeder in einer Spalte verlaufenden Leitung (D], Ch) vorgesehene Feldeffekttransistor (Ta3, Taa) im Ruhezustand der Matrix leitend istAccording to the invention, this object is achieved by a method in which the field effect transistor (Ta3, Taa) provided in each line (D], Ch) running in a column is conductive when the matrix is idle

Durch diese »inverse Spaltenauswahl« sind im Ruhezustand alle K-Auswahltransistoren Ta 3 und Ta > leitend. Sie halten damit die Kapazitäten Cs auf dem erforderlichen Potential. Beim Lesen und Schreiben werden alle y-Auswahltransistoren T*3 und TA* bis auf die y-Auswahltransistoren der gewünschten Spalte gesperrt. Danach werden die Kapazitäten Cs durch die wieder leitenden Auswahltransistoren TAj und Taa schnell auf die erforderliche Spannung aufgeladen. Damit erübrigen sich alle zusätzlichen Transistoren und zusätzlichen Leitungen. Weiterhin braucht auch kein zusätzlicher Takt eingespeist zu werden.As a result of this “inverse column selection”, all K selection transistors Ta 3 and Ta> are conductive in the idle state. In this way you keep the capacities Cs at the required potential. When reading and writing, all y-selection transistors T * 3 and T A * are blocked except for the y-selection transistors in the desired column. The capacitances Cs are then quickly charged to the required voltage by the selection transistors T A j and Taa which are again conductive. This eliminates the need for all additional transistors and additional lines. Furthermore, no additional clock needs to be fed in.

Die Erfindung eignet sich besonders für dynamische Speicherelemente ohne Lasttransistoren, die über die in Spalten verlaufenden Leitungen regeneriert werden, da der Zustand, in dem alle V-Auswahltransistoren leitend sind, den geeigneten Ausgangspunkt für eine zeilen- oder blockweise Regenerierung darstellt.The invention is particularly suitable for dynamic memory elements without load transistors, which have the in Lines running through columns are regenerated, since the state in which all V-selection transistors are conductive is a suitable starting point for a line-by-line or block-wise regeneration.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims (2)

Patentansprüche:Patent claims: 1. Verfahren zum Betrieb einer Speichermatrix aus in Spalten und Zeilen angeordneten Speicherelementen mit Schalt- und Auswahl-Feldeffekttransistoren, die über in Spalten und Zeilen verlaufende Leitungen ansteuerbar sind, wobei in jeder in einer Spalte verlaufenden Leitung wenigstens ein Feldeffekttransistor zum Anlegen des Schreib- bzw. Lese-Potentials vorgesehen ist und der Informationsinhalt eines Speicherelements in einem Kondensator speicherbar ist und wobei die in Spalten und Zeilen angeordneten Feldeffekttransistoren eine weitere Kapazität bilden, dadurch gekennzeichnet, daß der in jeder in einer Spalte verlaufenden Leitung (Di, Di) vorgesehene Feldeffekttransistor (Ta3, Ta+) im Ruhezustand der Matrix leitend ist1. A method for operating a memory matrix composed of memory elements arranged in columns and rows with switching and selection field effect transistors, which can be controlled via lines running in columns and rows, with at least one field effect transistor in each line running in a column for applying the write or . is read potential is provided and the information content of a memory element can be stored in a capacitor and being arranged in columns and rows field effect transistors form a further capacitance, characterized in that the running in each in a column line (Di, Di) corresponding field effect transistor ( Ta 3, Ta +) is conductive when the matrix is idle 2. Verfahren nach Anspruch 1, dadurch gekenn- zo zeichnet, daß beim Lesen und Schreiben alle in jeder in einer Spalte verlaufenden Leitung vorgesehenen Feldeffekttransistoren (TA3, Tm) bis auf die Feldeffekttransistoren der gewünschten Spalte gesperrt sind.2. The method according to claim 1, characterized in that, when reading and writing, all field effect transistors (T A 3, Tm) provided in each line running in a column are blocked except for the field effect transistors of the desired column.
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