DE2417972A1

DE2417972A1 - Switching arrangement for dynamic MOS memory module - has decoder ccts with inputs receiving negated or unnegated address signals

Info

Publication number: DE2417972A1
Application number: DE19742417972
Authority: DE
Inventors: Rudolf Dr Lindner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1974-04-11
Filing date: 1974-04-11
Publication date: 1975-10-30
Also published as: DE2417972B2

Abstract

The switching arrangement has connected to the output of each decoder circuit a transistor whose controlled stage lies between a line lead and a generator for triggering the reading operation. The generation is controlled by address signals supplied to the decoder circuits. The generator is so designed that its output signal has the same time behaviour as the output signal from the slowest decoder circuit. In a switching arrangement where the decoder circuits consist of dynamic NOR elements, the generator consists of a dynamic NOR element and an inverter connected to the NOR element.

Description

Schaltungsanordnung zur Auswahl einer von mehreren Zeilen bei einem dynamischen MOS-Speicherbaustein, Die Erfindung bezieht sicn auf eine Schaltungsanordnung zur Auswahl einer von mehreren Zeilen bei einem dynamischen MOS-Speicherbaustein, bei der pro Zeile eine Decoderschaltung vorgesehen ist, deren Eingängen die Adreßsignale entweder negiert oder urnegiert zugeführt werden, und bei der am Ausgang Jeder Decoderschaltung ein Transistor angeschlossen ist, dessen gesteuerte Strecke zwischen einer Zeile und einem Generator für die Auslösung des Lesevorganges liegt.Circuit arrangement for selecting one of several lines in one dynamic MOS memory module. The invention relates to a circuit arrangement to select one of several lines in a dynamic MOS memory module, in which a decoder circuit is provided per line, the inputs of which are the address signals either negated or negated, and at the output of each decoder circuit a transistor is connected, its controlled route between a row and a generator for triggering the reading process.

In dynamischen MOS-Speicherbausteinen darf der Lesevorgang erst eingeleitet werden, wenn die richtige Zeilenleitung ausgewählt ist, d.h. wenn die der auszuwählenden Zeilenleiturg zugeordnete Decoderschaltung ihren vorgeschriebenen Signalpegel angenommen hat. Wird der Lesevorgang zu frUh eingeleitet, so kann Mehrfachauswahl erfolgen und damit falsch gelesen werden. Bei dynamischen MOS-Speicherbausteinen wurde bisher eine Mehrfachauswahl dadurch vermieden, daß die Auslösung des Lesevorganges nach einer fest eingestellten, ausreichend langen Zeitverzögerung gegenüber der Decodierung der Adressensignale erfolgt.The reading process may only be initiated in dynamic MOS memory modules when the correct row line is selected, i.e. when the one to be selected Row line assigned decoder circuit assumes its prescribed signal level Has. If the reading process is initiated too early, multiple selections can be made and thus be misread. In the case of dynamic MOS memory modules, up to now multiple selection is avoided by triggering the read process after a fixed, sufficiently long time delay compared to the decoding the address signals takes place.

Die Entwicklung bei dynamischen MOS-RAM-Speicherbausteinen geht dahin, daß nur die notwendigen Takte von außen dem Speicherbaustein zugeführt werden. Ein erster Takt CE entscheidet darüber, ob Datenverkehr stattfindet oder nicht, und ein weiterer Takt RW bestimmt, ob gelesen oder geschrieben wird.The development of dynamic MOS-RAM memory modules is that only the necessary clocks are fed to the memory module from the outside. A first clock CE decides whether data traffic takes place or not, and a further clock RW determines whether reading or writing takes place.

Alle anderen Takte, die zum Betrieb des Speicherbausteins erforderlich sind, werden auf dem Speicherbaustein selbst erzeugt. Bei dieser internen Takterzeugung wurden bisher die meisten Takte nach einem festen Zeitplan ausgelöst. Dabei wurden genügend lange Sicherheitsabstände eingebaut, so daß die im Lesezyklus Jeweils erforderlichen Vorgänge ungehindert ablaufen konnten. Ein Nachteil dieses Verfahrens liegt aber darin, daß die Zugriffs- und Zykluszeit verhältnismäßig groß sind, da Sicherheitsabstände zwischen den einzelnen Vorgängen notwendig sind. Weiterhin können durch technologische Schwankungen bedingte zeitliche Verschiebungen zu Ausfällen führen.All other clocks that are used to operate the memory module necessary are generated on the memory chip itself. With this internal clock generation So far, most of the clocks have been triggered according to a fixed schedule. There were Sufficiently long safety clearances are built in so that the Processes could run unhindered. However, there is a disadvantage of this method in that the access and cycle times are relatively large, as there are safety margins are necessary between the individual processes. Furthermore, through technological Time shifts caused by fluctuations lead to failures.

Aufgabe der Erfindung ist es darum, eine Schaltungsanordnung zur Auswahl einer von mehreren Zeilenleitungen bei einem dynamischen MOS-Speicherbaustein anzugeben, bei dem die Zugriffs-und Zykluszeit beim Lesevorgang verringert werden. Diese Aufgabe wird dadurch gelöst, daß der Generator für die Auslösung des Lesevorganges durch den Decoderschaltungen zugeführte Adressensignale gesteuert wird, und daß der Generator derart ausgebildet ist, daß sein den Lesevorgang auslösendes Ausgangssignal das gleiche Zeitverhaiten wie das Ausgangssignal der langsamsten Decoderschaltung hat.The object of the invention is therefore to provide a circuit arrangement for selection specify one of several row lines in a dynamic MOS memory module, in which the access and cycle times during the reading process are reduced. This task is achieved in that the generator for triggering the reading process by address signals supplied to the decoder circuits are controlled, and that the generator is designed such that its output signal triggering the reading process is the has the same timing as the output signal of the slowest decoder circuit.

Falls die Decoderschaltungen aus dynamischen NOR-wliedern aufgebaut sind, kann der Generator ebenfalls aus einem dynamischen NOR-Glied und einem an das NOR-Glied angeschalteten Inverter bestehen. Dem einen Eingang des NOR-Gliedes wird ein Adressensignal, dem zweiten Eingang des NOR-Gliedes dieses Adressensignal negiert zugeführt. Ein dritter Eingang des NOR-Gliedes ist mit dem Ausgang des Inverters verbunden.If the decoder circuits are built up from dynamic NOR elements are, the generator can also consist of a dynamic NOR element and an on the NOR gate connected inverters exist. One input of the NOR element becomes an address signal, the second input of the NOR gate this address signal negated fed. A third input of the NOR gate is connected to the output of the inverter tied together.

Wenn die NOR-Glieder im Generator und in den Decoderschaltungen ähnlich aufgebaut sind, dann ist gewährleistet, daß das Zeitverhalten ihrer Ausgangssignale einander entspricht.If the NOR gates in the generator and in the decoder circuits are similar are built, then it is guaranteed that the timing of their output signals corresponds to each other.

Vorteilhaft ist, daß die Auslösung des Lesevorganges durch die Adressensignale gesteuert wird und somit erreicht wird, daß die Auslösung erst dann erfolgt, wenn die Decoderschaltungen stabilisiert sind. Dadurch kann eine Mehrfachauswahl auch bei technologischen Schwankungen nicht mehr auftreten, und die Zugriffszeit wird verkleinert, da ein Sicherheitsabstand zwischen DecMershaltungsstabilisierung und Auslösung des Lesevorganges entfällt.It is advantageous that the reading process is triggered by the address signals is controlled and thus achieved that the triggering only then occurs when the decoder circuits are stabilized. This allows multiple choices no longer occur even with technological fluctuations, and the access time is reduced because there is a safety margin between the maintenance stabilization and triggering of the reading process is not applicable.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Further developments of the invention emerge from the subclaims.

Die Erfindung lxird anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, weiter erläutert. Es zeigen: Fig.1 ein Blockschaltbild einer bekannten Schaltungsanordnung zur Auswahl einer von mehreren Zeilenleitungen, Fig. 2 ein Zeitdiagramm der Schaltungsanordnung der Fig.1, Fig.3 ein Blockschaltbild der erfindungsgemäen Schaltungsanordnung zur Auswahl einer von mehreren Zeilenleitungen, Fig.4 ein Zeitdiagramm zu der Schaltungsanordnung der Fig.3, Fig.5 die Schaltung des Generators und einer Decoderschaltung und Fig.6 ein Zeitdiagramm der Schaltung der Fig.5.The invention is based on an embodiment that is shown in the Figures is shown, explained further. They show: FIG. 1 a block diagram a known circuit arrangement for selecting one of several row lines, FIG. 2 shows a time diagram of the circuit arrangement of FIG. 1, FIG. 3 shows a block diagram the circuit arrangement according to the invention for selecting one of several row lines, FIG. 4 shows a time diagram for the circuit arrangement of FIG. 3, FIG. 5 the circuit of the generator and a decoder circuit and FIG. 6 shows a timing diagram of the circuit of Fig. 5.

In den Figuren entspricht hohes Potential einer binären I?1II, tiefes Potential einer binären llon.In the figures, a high potential corresponds to a binary I? 1II, a low one Potential of a binary llon.

Die Schaltungsanordnung zur Auswahl einer Zeilenleitung enthält einen Adreßverstärker VST, dem an Eingängen EO bis E5 die Adresse zugeführt wird. Am Ausgang des Adreßverstärkers VST erscheinen die Adressensignale in unnegierter und negierter Form. Z.B. wird dem Adreßverstärker VST am Eingang EO ein Adressensignal zugeführt und am Ausgang desdes Adressenverstärkers VST kann das Adressensignal AO und AO abgenommen werden. Die Adressensignale am Ausgang des Adreßverstärkers VST werden negiert oder unnegiert den Decoderschaltungen DK zugeführt.The circuit arrangement for selecting a row line includes a Address amplifier VST, to which the address is fed to inputs E0 to E5. At the exit of the address amplifier VST, the address signals appear in unnegated and negated Shape. For example, an address signal is fed to the address amplifier VST at the input EO and at the output of the address amplifier VST, the address signals AO and AO be removed. The address signals at the output of the address amplifier VST are negated or unnegated supplied to the decoder circuits DK.

Es sind z.B. 64 Decoderschaltungen vorgesehen. Diese Decoderschaltungen DKO bis 63 sind als dynamische NOR-Glieder autgebaut. Die Ausgänge der Decoderschaltungen DKO bis DK 63 sind mit XDECO bis XDEC63 bezeichnet. Die Ausgänge XDECO bis XDEC 63 der Decoderschaltungen DK sind mit den Steuereingängen von Transistoren TO bis T63 verbunden. Die gesteuerten Strecken dieser Transistoren TO bis T63 liegen zwischen den Zeilenleitungen XO bis X63 und einem Generator XEG zur Auslösung des Lesevorganges. Dem Generator XEG wird ein dem Speicherbaustein von außen zugeführtes Taktsignal CE angeboten. Daraufhin wird von dem XEG-Generator ein Auslösesignal XE erzeugt, das noch einer Schaltung XPG zugeführt wird, die den Pegel des den Lesevorgang auslösenden Signales einstellt. Der Generator XEG ist als reines Verzögerungsglied aufgebaut, das den Takt CE um eine bestimmte, festgelegte Verzögerwngszeit verzögert.For example, 64 decoder circuits are provided. These decoder circuits DKO to 63 are built as dynamic NOR elements. The outputs of the decoder circuits DKO to DK 63 are labeled XDECO to XDEC63. The outputs XDECO to XDEC 63 of the decoder circuits DK are connected to the control inputs of transistors TO connected to T63. The controlled paths of these transistors TO to T63 are between the row lines XO to X63 and a generator XEG for triggering the Reading process. A memory module is supplied to the generator XEG from the outside Clock signal CE offered. The XEG generator then emits a trigger signal XE is generated, which is also fed to a circuit XPG, which controls the level of the reading process the triggering signal. The generator XEG is a pure delay element constructed, which delays the clock CE by a certain, fixed delay time.

Die einzelnen Schaltungsblöcke sind bekannt. Sie können z.B.The individual circuit blocks are known. You can e.g.

den Literaturstellen 1970, IEEE International Solid-Sate Circuits Conference, Session IV, Seiten 42,43 oder 19722 IEEE International Solid-State Circuits Conference, Session I, Seiten 10,11 entnommen werden.the 1970 references, IEEE International Solid-Sate Circuits Conference, Session IV, pages 42, 43 or 19722 IEEE International Solid-State Circuits Conference, Session I, pages 10, 11.

Die Funktion der bekannten Schaltungsanordnung wird anhand der Figur 2 beschrieben. In der Pause, Bereich I, wenn der Takt CE 3 9 V ist, werden alle Ausgänge des Adreßverstärkers VST entladen (A,Ä), d.h. sie nehmen tiefes Potential an und die Decod erschaltungsausgänge XDECO bis XDEC 63 werden aufgeladen, sie nehmen hohes Potential an. In der Pause sind damit alle Zeilenleitungen XO bis X63 über die Transistoren TO bis T63 leitend mit dem Ausgang der Schaltung XPG verbunden, der während dieser Zeit ebenfalls auf tiefem Potential liegt. Im Zeitdiagramm der Fig.2 ist in der ersten Zeile der Takt CE, in der zweiten Zeile das Adressensignal am Eingang E des Adreßverstärkers VST, in der dritten Zeile die Ausgangssignale A,Ä des Adreßverstärkers VST, in der vierten Zeile die Ausgangssignale der Zeilendecoderschaltungen, in der fünften Zeile das Ausgangssignal XE des Generators XEG, In der sechsten Zeile das Ausgangssignal XP der SchaltungXPG und in der siebten Zeile die Spannung auf den Zeilenleitungen X über der Zeit t aufgetragen.The function of the known circuit arrangement is based on the figure 2 described. In the break, area I, when the clock CE 3 is 9 V, all will Outputs of the address amplifier VST discharge (A, Ä), i.e. they take low potential on and the decoding outputs XDECO to XDEC 63 are charged, they take high potential. All row lines XO to X63 are over during the break the transistors TO to T63 are conductively connected to the output of the circuit XPG, which is also at low potential during this time. In the timing diagram of the FIG. 2 shows the clock CE in the first line and the address signal in the second line at input E of the address amplifier VST, in the third line the output signals A, Ä of the address amplifier VST, in the fourth row the output signals of the row decoder circuits, in the fifth line the output signal XE of the generator XEG, in the sixth line the output signal XP of the circuit XPG and in the seventh line the voltage the row lines X plotted against time t.

Bei Zyklusbeginn (Bereich II der Fig.2) geht der Takt CE auf hohes Potential. Dann nehmen die Ausgänge A02bis A5 des Adreßverstärkers VST die durch die Adreßeingänge EO bis E5 bestimmten Werte an. Dabei bleibt von jedem Adreßleitungspaar A, A eine Leitung entladen, während die andere aufgeladen wird. Die Adreßleitung Ä nimmt somit den negierten Wert der Adreßleitung A an. Von den 64 Decoderschaltungsausgängen XDECO bis XDEC 63 werden 63 entladen, bei denen mindestens einer der Eingänge der NOR-Glieder aufgeladen wurde. Nur der Ausgang des einen NOR-Gliedes bleibt geladen (binär ~1"), bei dem alle Eingänge noch entladen sind (binär "O"). Von den 64 Transistoren TO bis T63 sind somit 63 gesperrt. Nur der an dasjenige NOR-Glied angeschlossene Transistor, bei dem der Ausgang aufgeladen ist, ist leitend gesteuert. Somit ist die Zeilenleitung X, in der dieser Transistor liegt, ausgewählt und leitend mit dem Ausgang der Schaltung XPG verbunden. Erst wenn diese eben geschilderten Vorgänge abgeschlossen sind, darf der Start des xE-Taktes erfolgen. Der XE-Takt steuert die Schaltung XPG an, die den für die Auswahl einer Zeilenleitung erforderlichen Pegel einstellt.At the beginning of the cycle (area II of FIG. 2) the clock CE goes high Potential. Then take the outputs A02 to A5 of the address amplifier VST through the address inputs EO to E5 indicate certain values. This remains from each address line pair A, A discharge one line while charging the other. The address line Ä thus assumes the negated value of address line A. Of the 64 decoder circuit outputs XDECO to XDEC 63 are discharged 63 if at least one of the inputs of the NOR member has been charged. Only the output of one NOR element remains charged (binary ~ 1 "), in which all inputs are still discharged (binary" O "). Of the 64 transistors TO to T63 are therefore 63 blocked. Only the one connected to that NOR element The transistor in which the output is charged is controlled to be conductive. So is the row line X, in which this transistor is located, selected and conductive with connected to the output of the circuit XPG. Only when these processes just described are completed, the xE cycle may start. The XE cycle controls the Circuit XPG which has the level required for the selection of a row line adjusts.

Der XEG-Generator ist ein reines Verzögerungsglied, das die ansteigende Flanke des Taktes XE um die Zeit tv gegenüber der ansteigenden Flanke des Taktes CE verzögert. Diese Verzögerungszeit muß groß genug gewählt werden, um genügend Sicherheit gegenüber Technologie schwankungen, Schwankungen der Betriebsspannungen usw. zu gewährleisten. Diese Sicherheitsgarantie geht aber auf Kosten einer größere Zugriffs-und Zykluszeit.The XEG generator is a pure delay element, the rising Edge of the clock XE at time tv compared to the rising edge of the clock CE delayed. This delay time must be chosen large enough to be sufficient Security against technology fluctuations, fluctuations in operating voltages etc. to ensure. This security guarantee comes at the expense of a larger one Access and cycle time.

Nachdem also das um die Verzögerungszeit tv gegenüber dem Takt CE verzögerte Signal XE erschienen ist und der Pegel dieses Signales durch die Schaltung XPG eingestellt worden ist, wird dieses Signal der ausgewählten Zeilenleitung X zugeführt. In Fig.2, letzte Zeile, ist angezeigt, daß die ausgewählte Zeilenleitung hohes Potential, dagegen die nicht ausgewählten Zeilenleitungen tiefes Potential haben.So after that by the delay time tv compared to the clock CE delayed signal XE has appeared and the level of this signal has been set by the circuit XPG, this signal becomes the selected one Row line X supplied. In Fig. 2, last line, it is indicated that the selected Row line high potential, on the other hand the unselected row lines low Have potential.

In Fig.3 sind die der Fig.1 entsprechenden Einheiten gleich-bezeichnet. Auch hier ist also ein Adressenverstärker VST, Decoderschaltungen DK, Transistoren TO bis T 63 und eine Schaltung XPG vorgesehen. Diese Einheiten sind auch auf dieselbe Weise wie in Fig, miteinander verbunden. Der Unterschied zur Fig.1 besteht aber darin, daß dem Generator XEG nicht mehr der Takt CE zugeführt wird. Vielmehr ist er an ein Adressenleitungspaas #,A angeschlossen. Das Signal zur Auslösung des Lesevorgangs wird somit nicht mehr vom Takt CE abgeleitet, sondern von den Adressensignalen am Ausgang des Adressenverstärkers VST.In FIG. 3, the units corresponding to FIG. 1 are denoted identically. Here, too, there is an address amplifier VST, decoder circuits DK, transistors TO to T 63 and a circuit XPG are provided. These units are also on the same Way as in Fig, connected to each other. The difference to Fig.1 is there in that the generator XEG is no longer supplied with the clock CE. Rather is it is connected to an address line pair #, A. The signal to initiate the reading process is therefore no longer derived from the clock CE, but from the address signals on Output of the address amplifier VST.

Der Generator XEG ist jetzt kein Verzögerungsglied mit einer festen Verzögerungszeit mehr. Er besteht vorteilhafterweise aus einem dynamischen NOR-Glied NG und einem nachgeschalteten InverterIT, dessen Ausgang auf einen Eingang des NOR-Gliedes NG zurUckgekoppelt ist.The generator XEG is now not a delay element with a fixed one Delay time more. It advantageously consists of a dynamic NOR element NG and a downstream InverterIT, the output of which is connected to an input of the NOR element NG is fed back.

Das NOR-Glied NG ist so ausgelegt, daß sein Ausgang XE das gleiche Zeitverhalten wie die langsamsten der 63 nicht ausgewählten Decoderschaltungen DK hat. Durch die Dimensionierung des Inverters IT und der Rückkopplung läßt sich der Pegel von Xk entsprechend festlegen, bei dem der Takt XE ausgelöst wird.The NOR gate NG is designed so that its output XE is the same Time behavior like the slowest of the 63 unselected decoder circuits DK Has. By dimensioning the inverter IT and the feedback, the Set the level of Xk accordingly at which the clock XE is triggered.

Fig.4 zeigt wiederum das Zeitdiagramm der Schaltung der Fig.3. Dabei sind wieder, wie in Fig.2, die Signale an den bezeichneten Ausgängen über der Zeit t aufgetragen. Im Bereich I liegt kein Takt CE an. Hier entsprechen die Verhältnisse denjenigen der Fig.2. Erscheint der Takt CE (Bereich II), dann werden entsprechend den an den Eingängen EO bis E5 des Adreßverstärkers VST anliegenden Signalen Ausgangssignale AO bis A5 erscheinen. Im Ausführungsbeispiel werden die Ausgangssignale des Adreßverstärkers AO und AO dem NOR-Glied NG des Generators XEG zugeführt.FIG. 4 again shows the timing diagram of the circuit of FIG. Included are again, as in Fig. 2, the signals at the designated outputs over time t applied. There is no clock CE in area I. The proportions are the same here those of Fig.2. If the clock CE (area II) appears, then accordingly those present at the inputs EO to E5 of the address amplifier VST Signals Output signals AO to A5 appear. In the exemplary embodiment, the output signals of the address amplifier AO and AO are fed to the NOR element NG of the generator XEG.

Gleichzeitig werden die Signale AO bis A5 den Decoderschaltungen DK zugeleitet. Die nzcht ausgewählten Decoderschaltungen werden durchlässig und entladen die Kapazitäten der Knoten XDEC.At the same time, the signals AO to A5 are the decoder circuits DK forwarded. The decoder circuits not selected become conductive and discharged the capacities of the nodes XDEC.

Das NOR-Glied NG im Generator XEG wird ebenfalls durchlässig und entlädt die Kapazität des Knotens tA. Das NOR-Glied NG ist nun so dimensioniert, daß es die Kapzität an dem Knoten etwa in der gleichen Zeit entlädt wie das langsamste NOR-Glied DK die Kapazität am Knoten XDEC. Dadurch ist gewährleistet, daß das Signal XE am Ausgang des Generators XEW erst dann erscheinen kann, wenn sich die nicht ausgewählten NOR-Glieder in den Decoderschaltungen DK stabilisiert haben.The NOR element NG in the generator XEG also becomes permeable and discharges the capacity of the node tA. The NOR element NG is now dimensioned so that it the capacity at the node discharges in about the same time as the slowest one NOR element DK the capacity at the node XDEC. This ensures that the signal XE can only appear at the output of the generator XEW if they are not have stabilized selected NOR elements in the decoder circuits DK.

Ein Schaltbeispiel für den Generator XEG und eine Decoderschaltung DK ist in Fig.5 dargestellt. Die Decoderschaltung DK besteht aus einem dynamischen NOR-Glied. Transistoren 2 bis 7 sind mit ihren gesteuerten Strecken parallel geschaltet.A circuit example for the generator XEG and a decoder circuit DK is shown in Figure 5. The decoder circuit DK consists of a dynamic one NOR element. Transistors 2 to 7 are connected in parallel with their controlled paths.

Den Steuereingängen der Transistoren 2 bis 7 werden die Adressensignale AO bis A5 zugeführt. Die einen Enden der gesteuerten Strecken der Transistoren 2 bis 7 liegen an einem festen Betriebspotential, die anderen Enden DEC der gesteuerten Strecken sind über einen Ladetransistor 1 mit einem anderen festen Betriebspotential VDD verbunden. Dem Steuer#eingang des Ladetransistors 1 wird das negierte Taktsignal CE zugeführt. Die Kapazität des Knotens DEC ist mit CDEC bezeichnet. Der Knoten DEC ist mit dem Transistor 8 verbunden, der in- der Zeilenleitung X liegt. Der Transistor 8 ist weiterhin an den Knoten XP am Ausgang der Schaltung XPG angeschlossen. Der Knoten XP ist schließlich über einen Transistor 17 mit dem einen Betriebspotential verbunden. Der Steuereingang des Transistors 17 wird ebenfalls mit dem negierten Taktsignal CE angesteuert.The control inputs of the transistors 2 to 7 are the address signals AO to A5 fed. The one ends of the controlled paths of the transistors 2 to 7 are at a fixed operating potential, the other ends DEC to the controlled Lines are via a charging transistor 1 with another fixed operating potential VDD connected. The control input of the charging transistor 1 is the negated clock signal CE supplied. The capacity of the node DEC is labeled CDEC. The knot DEC is connected to transistor 8, which is located in row line X. The transistor 8 is also connected to the node XP at the output of the circuit XPG. Of the Finally, node XP is connected to one operating potential via a transistor 17 tied together. The control input of transistor 17 is also negated Clock signal CE controlled.

Der Generator XEG besteht aus dem dynamischen NOR-Glied NG und dem Inverter IT.The generator XEG consists of the dynamic NOR element NG and the Inverter IT.

Das NOR-Glied NG ist aus Transistoren 9,10,12 aufgebaut, deren gesteuerte Strecken parallel angeordnet sind. Die einen Enden der gesteuerten Strecken liegen wieder auf dem einen Betriebspotential, die anderen Enden 2§ sind über einen Ladetransistor 11 mit dem weiteren Betriebspotential VDD verbunden. Dem Steuereingang des Transistors 11 wird der negierte Takt § zugeführt. Am Steuereingang des Transistors 9 liegt das Signal AO, am Steuereingang des Transistors 10 das Signal #o. Die am Knoten XE bestehende Kapazität ist mit CXE bezeichnet.The NOR element NG is made up of transistors 9,10,12, whose controlled Routes are arranged in parallel. The one ends of the controlled routes lie again at one operating potential, the other ends 2§ are via a charging transistor 11 connected to the further operating potential VDD. The control input of the transistor 11 the negated clock § is fed. At the control input of the transistor 9 is located the signal AO, at the control input of the transistor 10 the signal #o. The one at the knot XE existing capacity is designated as CXE.

Der Inverter IT enthält einen Transistor 14 dessen Steuereingang am Knoten yg angeschlossen ist. Das eine Ende XE der gesteuerten Strecke des Transistors 14 ist über die gesteuerte Strecke eines weiteren Transistors 13 mit dem weiteren Betriebspotential VDD verbunden. Das betriebspotential VDD liegt weiterhin am Steuereingang eines Transistors 16, dessen gesteuerte Strecke zwischen dem Taktsignal CE und dem Steuereingang des Transistors 13 angeordnet ist. Zwischen dem Steuereingang des Transistors 13 und dem Knoten XE ist eine Kapazität Cl angeordnet. Schließlich ist ein weiterer Transistor 15 vorgesehen, dessen gesteuerte Strecke parallel zu der gesteuerten Strecke des Transistors 14 liegt und dessen Steuereingang das negierte Taktsignal CE zugeführt wird. Der Knoten XE ist an den Eingang der Schaltung angeschlossen.The inverter IT contains a transistor 14 whose control input is on Node yg is connected. One end XE of the controlled path of the transistor 14 is via the controlled path of another transistor 13 with the other Operating potential VDD connected. The operating potential VDD is still at the control input a transistor 16, the controlled path between the clock signal CE and the Control input of the transistor 13 is arranged. Between the control input of the Transistor 13 and the node XE, a capacitance C1 is arranged. Finally is another transistor 15 is provided, the controlled path of which is parallel to the controlled path of the transistor 14 and its control input is the negated Clock signal CE is supplied. The node XE is connected to the input of the circuit.

In der Pause (1, Fig.6) werden die Knoten XE und DEC über die Transistoren 11 bzw. 1 auf hohes Potential aufgeladen, weil an deren Steuereingängen das Signal CE anliegt. Die Knoten XE und XP sowie alle Zeilenleitungen werden über die Transistoren 15 bzw. 17 und 8 auf niedriges Potential gelegt. Mit dem Start des Taktes CE (Bereich II) wird von jedem Adreßleitungspaar genau eine Leitung aufgeladen. Dadurch werden 63 Decoderknoten und der Knoten xE entladen.In the break (1, Fig.6) the nodes XE and DEC are over the transistors 11 or 1 charged to high potential because the signal at their control inputs CE is applied. The nodes XE and XP as well as all row lines are connected to the transistors 15 or 17 and 8 placed at low potential. With the start of clock CE (area II) exactly one line is charged from each address line pair. This will be 63 decoder nodes and node xE unloaded.

Wenn die Spannung des Knotens XE absinkt, steigt die Spannung des Knotens XE langsam an bis die Schwellspannung des Transistors 12 überschritten wird. Dann wird der Knoten Xe rasch durch den Transistor 12 entladen und der Knoten XE durch den Transistor 13 aufgeladen. Die Koppelkapazität C1 beschleunigt diesen Vorgang und sorgt für höhere Pegel.When the voltage of node XE decreases, the voltage of the increases Node XE slowly until the threshold voltage of transistor 12 is exceeded. Then the node becomes Xe rapidly discharged through transistor 12 and the node XE charged through the transistor 13. The coupling capacitance C1 accelerates this process and ensures higher levels.

Die schnellere Entladung des Knotens XE über den Transistor 12 ist dadurch gegeben, daß bei Transistor 12 das Verhältnis W/L anders dimensioniert ist als bei den Transistoren 9 und 10. W ist dabei die Breite, L die Länge des Kanals des Transistors.The faster discharge of node XE through transistor 12 is given that in transistor 12 the ratio W / L is dimensioned differently than with transistors 9 and 10. W is the width and L the length of the channel of the transistor.

Das Signal XE zur Auslösung des Lesevorganges erscheint also dann, wenn nach Auftreten der Adressensignale die Entladung des Knotens XE soweit erfolgt ist, daß die Spannung am Knoten XE über die Schwelle des Transistors 12 angehoben ist. Diese Zeit wird-bestimmt durch die Anstiegszeit der Adressensignale, die Kapazität C22 und die Transistorkenstante W/L des Transistors 12.The signal XE for triggering the reading process then appears if the node XE has been discharged so far after the address signals have occurred is that the voltage at node XE is raised above the threshold of transistor 12 is. This time is determined by the rise time of the address signals, the capacity C22 and the transistor number W / L of transistor 12.

Die Verhältnisse W/L der Transistoren 9 und 10 des NOR-Gliedes NG sind so dimensioniert, daß die Kapazität am Knoten XE genauso schnell über diese Transistoren entladen wird wie die Kapazität an den Knoten DEC der NOR-Glieder der Decoderschaltungen, bei denen nur einer der Transistoren AO bis AS leitend gesteuert wird.The ratios W / L of the transistors 9 and 10 of the NOR element NG are dimensioned in such a way that the capacity at node XE just as quickly over this The transistor is discharged like the capacitance at the node DEC of the NOR elements of the Decoder circuits in which only one of the transistors AO to AS is turned on will.

Die Transistorkonstante W/L des Ladetransistors 11 des NOR-Gliedes NG des Generators XEG kann so dimensioniert sein, daß die Kapazität CXE am Ausgang des NOR-Gliedes auf den gleichen Spannungswert aufgeladen wird wie die Kapazität CDEC am Ausgang des NOR-Gliedes der Decoderschaltung.The transistor constant W / L of the charging transistor 11 of the NOR gate NG of the generator XEG can be dimensioned so that the capacitance CXE at the output of the NOR element is charged to the same voltage value as the capacitance CDEC at the output of the NOR element of the decoder circuit.

Der Transistor 12 des NOR-Gliedes NG ist so dimensioniert, daß er im leitenden Zustand einen kleineren Widerstandswert hat als die Transistoren 9 und 10. Damit ist gewährleistet, daß die Kapazität C# dann sehr schnell entladen wird, wenn die Spannung am Punkt XE die Schwellspannung des Transistors 12 überschreitet.The transistor 12 of the NOR gate NG is dimensioned so that it in the conductive state has a smaller resistance value than the transistors 9 and 10. This ensures that the capacitance C # then discharges very quickly when the voltage at point XE exceeds the threshold voltage of transistor 12.

5 Patentansprüche 6 Figuren5 claims 6 figures

Claims

Circuit arrangement for selecting one of several Row lines in a dynamic MOS memory module, in the case of which per row line a decoder circuit is provided, the inputs of which the address signals either negated or unnegated are supplied and at the output of each decoder circuit a transistor is connected, the controlled route between a line litur, o and a generator for triggering the reading process is located, d a d u r c h g e it is not shown that the generator (XEG) is controlled by the decoder circuit (DK) supplied address signals (A, A) is controlled and that the generator (XEG) such is designed that its output signal (XE) has the same timing as that Output signal (XDEC) of the slowest decoder circuit (DK).

2. Circuit arrangement according to claim 1, wherein the decoder circuits (DK) each consist of dynamic NOR elements, which means that e i c h n e t that the generator (XEG) consists of a dynamic NOR element (NG) and an inverter (IT) connected to the NOR gate, that an input of the NOR gate (NG) one of the address signals (A), a second input of this address signal (X) is supplied negated that a third input of the NOR gate (N &) with the output of the inverter (IT) is connected and that the NOR element (zG) is dimensioned in such a way is that its output signal has the same timing as the output signal of the slowest decoder circuit. ;

3. Circuit arrangement according to claim 2, at which the NOR elements out with their controlled routes in parallel switched Transistors and one connected in parallel between a connection point Transistors and a fixed operating potential arranged charging transistor, d a d u r c h e k e n n n z e i c hn e t that the charging transistor (11) of the NOR element (NG) of the generator (XEG) is dimensioned so that the capacity (CXE) at the output of the NOR element is charged to the same voltage value as the capacitance (CDEC) of the NOR element of the decoder circuit (DK).

4. Circuit arrangement according to claim 3, d a d u r c h g e- ~.

k e n n n z e i c h n e t that the transistors (9, 10) of the NOR gate (NG) of the generator (XEG), the control inputs of which are supplied with the address signals (A,) are dimensioned so that the capacitance (CXE) at the output of the NOR element is discharged just as quickly via these transistors (10.9) as the capacitance (CDEC) at the output of the NOR element of the decoder circuit (DK) via the address signals controlled transistors of these NOR elements.

5. Circuit arrangement according to one of claims 2 to 4, d a d u r c h e k e n n n n e i c h n e t that the output of the inverter (IT) with a control input of a transistor (12) in the NOR element (NG) is connected, the controlled path of which parallel to the controlled routes of the controlled by the address signals (A, A) Transistors (9,10) in the NOR gate (NG), and that this transistor (12) in relation to those of the transistors (9, 10) controlled by the address signals is that it has a smaller resistance value of the controlled in the conductive state Path has than the transistors controlled by the address signals.