DE2412179A1

DE2412179A1 - TEST SYSTEM FOR A DATA PROCESSING UNIT

Info

Publication number: DE2412179A1
Application number: DE19742412179
Authority: DE
Inventors: Gilles Jean Marcel Bottard
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1973-03-16
Filing date: 1974-03-14
Publication date: 1974-09-19
Also published as: IT1007713B; ES424364A1; FR2221740B1; JPS49128653A; FR2221740A1; GB1455078A

Description

COMPAGNIE HOHEiWBLI, BUI₁L
94, Avenue Gamtetta
PARIS /Frankreich COMPAGNIE HOHEiWBLI, BUI ₁ L
94, avenue Gamtetta
Paris, France

Unser Zeichen: H 996Our reference: H 996

Testsystem für eine Datenverarbeitungseinheit Test system for a data processing unit

Die Erfindung betrifft ein Testsystem für eine Datenverarbeitungseinheit, die mit mindestens einer weiteren Datenverarbeitungseinheit mit wahlweisen Einrichtungen verbindbar ist.The invention relates to a test system for a data processing unit, those with at least one further data processing unit with optional facilities is connectable.

Der Test der Datenverarbeitungseinheiten, die im allgemeinen einen löschbaren Speicher und einen permanenten Speicher, der Mikroprogramme enthalten kann, aufweisen, erfordert eine große Anzahl von Operationen. Diese Operationen bestehen im allgemeinen darin, daß von einerThe test of the data processing units, which generally have an erasable memory and a permanent one Having memory that can contain microprograms requires a large number of operations. These operations generally consist of one

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peripheren Einrichtung aus ein Testprogramm in den löschbaren Speicher der zu testenden Datenverarbeitungseinheit geladen wird, und zwar entweder im Augenblick der Initialisierung oder im Verlauf der Datenverarbeitung, wenn Funktionsfehlerdetektoren einen Fehler feststellen, der automatisch die Taktschaltungen der betreffenden Einheit anhält. Gegebenenfalls werden mit Hilfe von Testmikrobefehlen, die in dem permanenten Speicher enthalten sind, Daten in die verschiedenen Elemente der zu testenden Einheit eingegeben, um Signale zu gewinnen, die den Zustand dieser Elemente darstellen- Diese Signale, die aus Funktionsfehlerdetektoren stammen können, werden danach mit BezugsSignalen verglichen, die die richtige Arbeitsweise der getesteten Elemente darstellen. Der Test jedes Elements gibt auf diese Weise ein Verzweigungssignal, welches entweder das Auswählen der Operation des folgenden Tesis ermöglicht, wenn das soeben getestete Element richtig arbeitet, oder das unterbrechen der Tests oder das vollständige unterbrechen jeder Verarbeitung durch die betreffende Einheit ermöglicht, wenn ein Fehler festgestellt ist. In dem Fall, in welchem ein Fehler festgestellt ist, wird die Diagnostik für das Auffinden einer Störung folglich in Abhängigkeit von bereits getesteten Elementen durchgeführt.peripheral device from a test program in the erasable memory of the data processing unit to be tested is loaded, either at the moment during initialization or in the course of data processing when functional error detectors detect an error, which automatically stops the clock circuits of the relevant unit. If necessary, with help from test microinstructions contained in permanent storage, data into the various elements input to the unit under test to obtain signals representing the state of these elements - these Signals that can come from functional error detectors are then compared with reference signals that demonstrate the correct functioning of the tested elements. The test of each item gives this way a branch signal which either enables the operation of the following Tesis to be selected, if the just tested item is working properly, or suspending testing, or completely suspending everyone Processing by the relevant unit enabled when an error is detected. In the case in which an error is determined, the diagnostics for finding a malfunction is consequently dependent carried out on elements that have already been tested.

Derartige Testsysteme weisen verschiedene Nachteile auf. Die Tatsache nämlich, daß aus einer peripheren Einrichtung ein Testprogramm in den löschbaren Speicher der zu testenden Einheit geladen werden muß, schafft eine relativ lange Operation, die insbesondere das Feststellen von unregelmäßigen Störungen schwierig macht. Andererseits ist es möglich, daß dieses Programmladen schlecht ausgeführt wird und Auslassungen bei dem Einschreiben dieses Programms oder das Einschreiben von fehlerhaftenSuch test systems have various disadvantages. The fact that from a peripheral device a test program must be loaded into the erasable memory of the unit under test creates a relative long operation, which makes it difficult to detect irregular disturbances in particular. on the other hand it is possible that this program loading is poorly performed and omissions in the writing this program or the enrollment of faulty

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Daten bewirkt. Auf diese Weise können der Test der Einheit und auch die erhaltenen Ergebnisse verfälscht sein. Das NichtVorhandensein von Einrichtungen, die die Kontrolle des Ablaufs der Tesis ermöglichen, kann auch die Ursache von Fehlern sein, die die bekannten Testsysteme nicht feststellen können. Diese Systeme weisen auch keine Einrichtungen auf, die das Testen einer Datenverarbeitungseinheit in bezug auf einen Referenzanfangs zustand aller ihrer Speicherelemente ermöglichen. Deshalb kann der wirkliche Anfangszustand dieser Einheit von dem Anfangszustand verschieden sein, in bezug auf welchen die in dem Testprogramm enthaltenen Referenzdaten-bestimmt worden sind, wodurch die Vergleichsergebnisse, durch die eine Störung aufgefunden wird, verfälscht werden. Das Anhalten der Taktschaltungen der betreffenden Einheit im Falle einer Fehlerfeststellung bildet außerdem einen großen Nachteil, da es das Ausführen einer Diagnostik für das Auffinden eines defekten Bauteils nur in Abhängigkeit von bereits getesteten Elementen ermöglicht. Ein und dasselbe Bauteil kann nämlich an der Arbeitsweise von mehreren zu testenden Elementen beteiligt sein und an dem Test eines Elements können mehrere Bauteile teilnehmen. Wenn eines dieser Bauteile defekt ist, muß ein langes und schwieriges Dichotomie-Diagnostikverfahren ausgeführt werden, um die Störung aufzufinden.Data causes. In this way the test of the unit and also the results obtained can be falsified be. The absence of facilities that enable the course of the Tesis to be controlled can also be the cause of errors that the known test systems cannot detect. These systems also do not have any facilities which enable the testing of a data processing unit with respect to a reference start enable the state of all of their storage elements. Therefore, the real initial state may be this unity be different from the initial state, with respect to which the reference data contained in the test program have been determined, whereby the comparison results, through which a fault is found, are falsified. Stopping the clock circuits the unit in question in the event of a fault is also a major disadvantage as it Execution of diagnostics to find a defective component only depending on those that have already been tested Elements. One and the same component can be tested on the operation of several Elements can be involved and several components can participate in the test of an element. If one If these components are defective, a long and difficult dichotomy diagnostic procedure must be carried out in order to locate the fault.

Um diesen Nachteilen abzuhelfen, besteht eines der Ziele der vorliegenden Erfindung darin, im Fall einer Fehlerfeststellung im Verlauf der Datenverarbeitung das automatische und schnelle Ausführen von Tests einer Datenverarbeitungseinheit zu ermöglichen.In order to remedy these drawbacks, one of the objects of the present invention is, in the event of an error detection the automatic and rapid execution of tests on a data processing unit in the course of data processing to enable.

Weiter ist es Ziel der Erfindung, das Gewinnen aller Symptome zu ermöglichen, die für das sofortige AuffindenAnother aim of the invention is to enable all symptoms to be obtained for immediate detection

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einer Störung in einer Datenverarbeitungseinheit erforderlich sind.a fault in a data processing unit are required.

Noch ein weiteres Ziel der Erfindung ist, ein zuverlässiges Testsystem zu schaffen.Yet another object of the invention is to provide a reliable test system.

Gemäß der Erfindung ist das Testsystem für eine Datenverarbeitungseinheit P1, die- mit mindestens einer weiteren Datenverarbeitungseinheit P2 und mit wahlweisen Einrichtungen OG verbindbar ist und aus Funktionsgliedern mit Speicherelementen M1 und M2, welche aus bistabilen Elementen gebildet sind, die gleichzeitig initialisierbar bzw. nicht initialisierbar sind, sowie aus einem permanenten Speicher RO, in den Betriebsmikropfogramme eingeschrieben sind, und aus einer von Hand gesteuerten und mit den Eingängen des Speichers RO verbundenen Schaltung I besteht, mittels welcher vor der Datenverarbeitung in der Einheit P1 die Speicherelemente M1 initialisiert werden, dadurch gekennzeichnet, daß es durch Testmikroprogramme, die in einen Bereich Z des Speichers RO eingeschrieben sind, sowie durch die Schaltung I und durch in der Einheit P1 enthaltene Testschaltungen T in die Einheit Pi integriert ist, daß die Testschaltungen T mit einem Eingang und einem Ausgang der Initialisierungsschaltung I und mit den Ausgängen des Speichers RO verbunden sind, daß die Testmikroprogramme so aufgebaut sind, daß sämtliche Funktionsglieder der Einheit P1 ausgehend von einem Bezugsanfangszustand getestet werden und daß durch das Feststellen von Funktionsfehlern dieser Glieder sämtliche Symptome S, die allen in der Einheit P1 vorhersehbaren Störungen jeweils zugeordnet sind, gewonnen werden, daß die Testschaltungen T Einrichtungen b1, mittels welchen sämtliche bistabilen Elemente der Speicherelemente M2 in einen Bezugsanfangszustand gebracht werden, und Detektoren E1 und E2 aufweisen, deren Eingänge mit den Funktionsgliedern der Ein-According to the invention, the test system is for a data processing unit P1, with at least one further data processing unit P2 and with optional Facilities OG can be connected and made up of functional members with memory elements M1 and M2, which are formed from bistable elements that can be initialized or not initialized at the same time, as well as from a permanent memory RO in which operating micrographs are written, and from one of There is a hand-controlled circuit I connected to the inputs of the memory RO, by means of which before the data processing in the unit P1, the memory elements M1 are initialized, characterized in that, that it is through test microprograms that are written in an area Z of the memory RO, as well as through the Circuit I and by test circuits T contained in the unit P1 is integrated into the unit Pi that the Test circuits T with an input and an output of the initialization circuit I and with the outputs of the Memory RO are connected that the test microprograms are constructed so that all functional elements of the Unit P1 tested on the basis of an initial reference state and that by finding functional defects in these members, all symptoms S, all in each case assigned to foreseeable faults in the unit P1 are obtained that the test circuits T devices b1, by means of which all bistable Elements of the storage elements M2 are brought into a reference initial state, and have detectors E1 and E2, their inputs with the functional elements of the input

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heit P1 verbunden sind, um darin sämtliche Fehler festzustellen, die jeweils im Verlauf des Testsund im Verlauf der Datenverarbeitung erzeugt werden, so daß das Testsystem mit der Schaltung I, die vor der Datenverarbeitung von Hand und im Fall der Feststellung eines Fehlers im Verlauf der Datenverarbeitung automatisch gesteuert ist, das direkte Auffinden einer Störung unter allen vorhersehbaren Störungen in der Einheit P1 ermöglicht. are connected to P1 in order to determine all errors that occurred in the course of the test and in the Course of the data processing are generated so that the test system with the circuit I, which is before the data processing controlled manually and automatically in the event of an error being detected in the course of data processing is, enables a fault to be found directly among all foreseeable faults in the unit P1.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung einer lediglich als Beispiel gewählten· Anwendung bei einer Steuereinheit für periphere Einheiten unter Bezugnahme auf die beigefügten Zeichnungen. Es zeigen:Further features and advantages of the invention emerge from the following description of an example only chosen · application to a control unit for peripheral units with reference to the attached Drawings. Show it:

Fig. 1 ein Prinzipschaltbild eines in eine Datenverarbeitungseinheit integrierten Systems nach der Erfindung,1 shows a basic circuit diagram of a data processing unit integrated system according to the invention,

Fig. 2 ein Ablaufdiagramm, welches die Ausführung eines Testsystems nach der Erfindung darstellt,Fig. 2 is a flow chart showing the execution represents a test system according to the invention,

Fig. 3 ein Ausführungsbeispiel eines Testsystems3 shows an exemplary embodiment of a test system

nach der Erfindung,according to the invention,

Fig. 4 ein Schema einer Ausführungsform von Fehlerdetektoren E1 und E2 eines Testsystems nach der Erfindung,4 shows a diagram of an embodiment of error detectors E1 and E2 of a test system according to the invention,

Fig. 5 ein Schema einer Ausführungsform einerFig. 5 is a schematic of an embodiment of a

Steuereinheit C1 für den Ablauf der Tests eines Testsystems nach der Erfindung, undControl unit C1 for running the tests of a test system according to the invention, and

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Fig. 6 ein Schema einer Ausführungsform einer6 is a schematic of an embodiment of a

Steuereinheit C2 für die .Funktionsfehlerdetektoren einer durch ein Testsystem nach der Erfindung zu testenden Datenverarbeitungseinheit, Control unit C2 for the functional error detectors a data processing unit to be tested by a test system according to the invention,

Fig, 1 zeigt ein Prinzipschaltbild eines Testsystems nach der Erfindung für eine Datenverarbextungseinhext Pl, die mit einer anderen Datenverarbeiturigseinheit P2 und mit wahlweisen Einrichtungen OG verbindbar ist. Die Funktionsglieder der Einheit P1, die an der Datenverarbeitung beteiligt sind, ohne das Testsystem nach der Erfindung durch ihre Arbeitsweise und ihre Schaltungsverbindungen zu charakterisieren, sind in Fig. 1 und in den folgenden Figuren nicht dargestellt.1 shows a basic circuit diagram of a test system according to the invention for a data processing unit Pl, with another data processing unit P2 and can be connected to optional facilities on the upper floor. The functional members of the unit P1 involved in data processing are involved without the test system according to the invention by their mode of operation and their circuit connections to characterize, are not shown in Fig. 1 and in the following figures.

Deshalb sind in Fig. 1 nur ein Element M1 und ein Element M2 der Gesamtheit von Speicherelementen der Einheit Pl dargestellt, die aus gleichzeitig initialisierbaren bzw. nicht initialisierbaren bistabilen Elemental bestehen. Ebenso geben die gestrichelten Linien Verbindungen zwischen Funktionsgliedern der Einheit Pl dnrch nicht dargestellte Zwischenelemente an. Der Eingang 1 des Elements Ml ist mit dem Ausgang 2 der Initialisierungsschaltung I für die Rückstellung dieses Elements verbunden. Der Ausgang 3 des Elements M2 ist mit einer Trennschaltung D1 verbunden. Die Eingänge 4 und 5.der Elemente M1 und M2 sind jeweils mit den Ausgängen eines permanenten Speichers RO der Einheit P1 verbunden,dessen Adressierung durch eine Schaltung AD vorgenommen wird. Der Speicher RO weist einen für Betriebsmikroprogramme reservierten Bereich und einen in Fig. 1 allein dargestellten Bereich Z auf, der ausgehend von einer Adresse A1 dieses Speichers angeordnet ist, und in welchem zu dem Testsystem nach der Erfindung gehörende Testmikroprogramme eingeschrieben sind. Die Test-Therefore, in Fig. 1, there is only one element M1 and one element M2 of the totality of memory elements of the unit Pl shown, which are initializable from the same time or non-initializable bistable elemental exist. Likewise, the dashed lines give connections between functional members of the unit Pl by means of intermediate elements, not shown. The input 1 of the element Ml is connected to the output 2 of the initialization circuit I for resetting this element. The exit 3 of the element M2 is connected to an isolating circuit D1. Inputs 4 and 5 of elements M1 and M2 are each connected to the outputs of a permanent memory RO of the unit P1, its addressing by a Circuit AD is made. The memory RO has an area and an area reserved for operating microprograms area Z shown alone in Fig. 1, which is arranged on the basis of an address A1 of this memory, and in which test microprograms belonging to the test system according to the invention are written. The test-

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mikroprograitime dieses Bereiches Z werden an den Ausgängen des Speichers RO abgenommen, die einerseits mit dem Eingang 6 der Testschaltungen T und andererseits mit den Eingängen 4 und 5 der Elemente Ml und M2 verbunden sind, um in diese Referenzdaten ti und t2 einzugeben, die das Testen dieser Elemente ermöglichen. Die Testschaltungen T weisen Einrichtungen b1 auf, die über den Eingang 6 der Schaltungen T mit den Ausgängen des Speichers RO und über einen weiteren Eingang 7 mit einem Ausgang 8 der Initialisierungsschaltung I verbunden sind. Der Ausgang 9 der Einrichtungen bl ist mit einer Schaltung Dl zum Abschalten der Ausgänge der Elemente M2 verbunden. Die Adressierungsschaltung AD des Speichers RO ist mit einem Ausgang 10 der Schaltung I verbunden. Ein weiterer Ausgang 11 der Schaltung I ist mit Schaltungen D2 zum Abschalten der Ausgänge der Einheit P2 bzw. der mi,t der Einrichtung P1 verbundenen Einrichtungen OG verbunden. Die Testschaltungen T weisen außerdem zwei Detektoren E1 und E2 für Fehler auf, die im Verlauf des Tests der Einheit P1 bzw. im Verlauf der Datenverarbeitung erzeugt werden. Die Eingänge dieser Detektoren sind jeweils mit verschiedenen Funktionsgliedern der Einheit P1 verbunden, und zwar insbesondere mit den Ausgängen 12 und 13 der Elemente M1 und M2. Ein Ausgang 13 des Detektors El ist mit einer wahlweisen Einrichtung DG der Anordnung OG verbunden, während ein Ausgang 14 des Detektors E2 mit einem Eingang der Schaltung I verbunden ist. Dieser Ausgang 14 ermöglicht dem Detektor E2, der Schaltung I im Fall einer Fehlerfeststellung im Verlauf der Datenverarbeitung ein Signal CA zur automatischen Steuerung der Schaltung I zuzuführen. Diese Schaltung I wird außerdem durch ein Signal CM von Hand gesteuert, welches aus einem Eingang 15 der Einheit P1 stammt, der beispielsweise mit einem Bedienungspult verbunden ist. Deshalb liefert die Schaltung I, wenn sie entweder von Handmikroprograitime this area Z are at the outputs of the memory RO removed, on the one hand to the input 6 of the test circuits T and on the other hand are connected to the inputs 4 and 5 of the elements Ml and M2 in order to convert these reference data ti and t2 that enable testing of these elements. The test circuits T have devices b1 that via the input 6 of the circuits T with the outputs of the memory RO and via a further input 7 with an output 8 of the initialization circuit I are connected. The output 9 of the facilities bl is with connected to a circuit Dl for switching off the outputs of the elements M2. The addressing circuit AD des The memory RO is connected to an output 10 of the circuit I. Another output 11 of the circuit I is connected to circuits D2 for switching off the outputs of the unit P2 or the mi, t of the device P1 Facilities on the first floor connected. The test circuits T also have two detectors E1 and E2 for errors, which are generated in the course of the test of the unit P1 or in the course of data processing. The inputs of this Detectors are each connected to different functional members of the unit P1, in particular to the outputs 12 and 13 of the elements M1 and M2. An exit 13 of the detector El is connected to an optional device DG of the arrangement OG, while an output 14 of the detector E2 is connected to an input of the circuit I. This output 14 enables the detector E2 to the circuit I in the event of an error detection in the course of the data processing, a signal CA to the automatic Control of the circuit I supply. This circuit I is also manually controlled by a signal CM, which comes from an input 15 of the unit P1, which is connected, for example, to a control panel. Therefore the circuit supplies I when either done by hand

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durch CM oder automatisch durch CA gesteuert ist, an ihrem Ausgang 2 ein Signal an das Element Ml für dessen Rückstellung. An ihrem Ausgang 11 gibt sie ein Signal an verschiedene Schaltungen D2 ab, um die Ausgänge der Einheit P2 und der mit der Einheit P1 verbundenen Einrichtungen OG abzuschalten und um auf diese Weise die Einheit Pl elektrisch zu trennen, damit vermieden wird, daß in diese unkontrollierbare Daten eingegeben werden. Die Schaltung I veranlaßt durch ihren Ausgang 8 die Einrichtungen bl, die Ausgänge 3 des Elements M2 abzuschalten, um die Übertragung des Inhalts der bistabilen Elemente dieses ElementsM2 zu vermeiden. Danach schickt die Schaltung I über ihren Ausgang 10 eine Kombination von Signalen, die die Adresse Al des Speichers RO darstellt, zu der Schaltung AD, die das Lesen einer ersten Folge von Mikrobefehlen steuert, die in dem Bereich Z des Speichers RO von der Adresse A1 ab vorhanden sind. Diese erste Folge von Initialisierungsmikrobefehlen ist so aufgebaut, daß in alle bistabilen Elemente des Elements M2 über die Eingänge 5 Referenzanfangsdaten Ini eingegeben werden, nachdem die Ausgänge 3 dieses Elements durch die mit der Schaltung D1 verbundenen Einrichtungen bl abgeschaltet worden sind. Wenn alle Daten Ini in die verschiedenen Elemente M2 eingegeben worden sind, ermöglicht ein Mikrobefehl des Bereichs Z, über den Eingang der Schaltungen T ein Signal an die Einrichtungen b1 zu liefern, um die Abschaltung der Ausgänge 3 durch die Schaltung D1 aufzuheben. Da alle Speicherelemente der Einheit P1 auf diese Weise in einem Referenzanfangszustand sind, ermöglichen die in dem Bereich Z folgenden Mikrobefehle, den Test der verschiedenen Funktionsglieder der Einheit P1 auszuführen, insbesondere durch Übertragung der Testdaten ti und t2 zu den Eingängen der Elemente M1 und M2. Wenn der Detektor E1 im Verlauf des Tests der Einheit P1 eine Störung feststellt, gibt er an seinem Ausgang 13 einis controlled by CM or automatically by CA, at its output 2 a signal to the element Ml for its Provision. At its output 11 it emits a signal to various circuits D2 in order to control the outputs of the Unit P2 and the units OG connected to the unit P1 to switch off and in this way the Separate unit Pl electrically, so that it is avoided that uncontrollable data are entered into this. The circuit I causes through its output 8 the devices bl to switch off the outputs 3 of the element M2, in order to avoid the transmission of the contents of the bistable elements of this element M2. Then sends the Circuit I via its output 10 a combination of signals which represents the address Al of the memory RO, to the circuit AD which controls the reading of a first sequence of microinstructions contained in the area Z of the Memory RO from address A1 are available. This first sequence of initialization microinstructions is constructed so that in all bistable elements of the element M2 via the inputs 5 reference start data Ini after the outputs 3 of this element through the means connected to the circuit D1 bl have been switched off. When all the data Ini have been entered in the various elements M2, enables a microinstruction of the area Z, a signal to the devices b1 via the input of the circuits T supply to cancel the switching off of the outputs 3 by the circuit D1. As all storage elements of the unit P1 in this way in a reference initial state the following micro-commands in area Z enable the various functional elements of the to be tested Execute unit P1, in particular by transferring the Test data ti and t2 to the inputs of the elements M1 and M2. If the detector E1 in the course of the test of the unit P1 detects a fault, he enters a 13 at his output

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Freigabesignal ab, welches die übertragung der durch die Testmikroprogramme erfaßten Teilsymptome S in die Einrichtung DG ermöglicht, um diese Störung zu lokalisieren. Wenn· von dem Detektor E1 kein Fehler festgestellt wird, werden sämtliche in dem Bereich Z enthaltenen Mikroprogramme ohne Unterbrechung und ohne Stop"ausgeführt. Im Fall einer Fehlerfeststellung im Verlauf der Datenverarbeitung ermöglicht es die automatische Steuerung der Schaltung I durch den Detektor E2, die Mikroprogramme für den Test der Einheit Pl auszuführen und mittels der in der Einrichtung DG gesammelten Symptome S sein Diagnostikverfahren durchzuführen.Release signal indicating the transmission of the Test microprograms recorded partial symptoms S in the device DG enables to localize this disturbance. If· no error is detected by the detector E1 all microprograms contained in the area Z are executed without interruption and without a stop ". In the case of one The automatic control of the circuit I enables the detection of errors in the course of the data processing by the detector E2 to execute the microprograms for the test of the unit P1 and by means of the ones in the device DG collected symptoms S to carry out his diagnostic procedure.

Die Arbeitsweise eines Testsystems nach der Erfindung wird anhand des Ablaufdiagramms in Fig. 2 besser verständlich. Durch ein handgesteuertes Einschalten der Einheit P1 wird eine erste Initialisierungsphase I ausgelöst. Diese Phase besteht darin, daß zuerst die Ausgänge der Einheit P2 und der mit der Einheit P1 verbundenen Einrichtungen OG abgeschaltet werden und daß die Elemente Ml initialisiert, d.h. auf Anfangsstellung gebracht und die Ausgänge der Elemente M2 abgeschaltet werden, und zwar vor der Adressierung des Speichers RO mit der Anfangsadresse A1 des Bereiches Z, um die EIemente M2 vor dem Ende dieser Phase I zu initialisieren. Nach dem Wiederanschalten der Ausgänge der Elemente M2 arbeitet dann das Testsystem in einer zweiten Phase II, in welcher der Test der Funktionsglieder der Einheit P1 ausgeführt wird. Sofern im Verlauf dieser Phase II kein Fehler festgestellt wird, wird die Ausführung der Mikroprogramme des Tests sämtlicher Funktionsglieder der Einheit Pl ohne Unterbrechung bis zu dem Ende der Tests vorgenommen, welches den Zugang zu einer'Datenverarbeitungsphase III gestattet. Jeder vor dem Ende des Tests der Einheit P1 in der Phase II festgestellte Fehler steuert die Unterbrechung des Mikroprogramms, welches in der Aus-The mode of operation of a test system according to the invention can be better understood with the aid of the flow chart in FIG. A first initialization phase I is triggered by manually switching on the unit P1. This phase consists in that first the outputs of the unit P2 and that connected to the unit P1 Devices OG are switched off and that the elements Ml are initialized, i.e. brought to the starting position and the outputs of the elements M2 are switched off before the addressing of the memory RO with the start address A1 of the area Z to the EIemente To initialize M2 before the end of this phase I. After switching on the outputs of the elements M2 the test system then works in a second phase II, in which the test of the functional elements of the unit P1 is performed. If no error is found in the course of this phase II, the execution of the microprograms the test of all functional elements of the unit PI is carried out without interruption until the end of the test, which allows access to a data processing phase III. Everyone before the end of the test Unit P1 in phase II detected errors controls the interruption of the microprogram, which in the

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führung begriffen ist. An diese Unterbrechung schließt sich die Ausführung von in dem Bereich Z enthaltenen Mikrobefehlen an, um mindestens ein Fehlerteilsymptom zu erfassen, bevor die Ausführung der unterbrochenen Testmikroprogramme fortgesetzt wird. In letzterem Fall, wenn der Test der Einheit P1 beendet ist, werden sämtliche Störungsteilsymptome S in einer Diagnostikphase IV gesammelt und angezeigt, die es ermöglicht, die Störung aufzufinden, während der Betrieb der Einheit P1 gestoppt ' ist. Die Phase III besteht darin, daß zunächst der Ausgang der mit der Einheit P1 verbundenen Einheit P2 wieder angeschaltet wird, um die Datenverarbeitung durch die Einheit P1 in Verbindung mit der Einheit P2 und' den bedarfsabhängig angeschlossenen Einrichtungen OG zu beginnen. Die Datenverarbeitung wird auf diese Weise fortgesetzt, sofern kein Fehler festgestellt wird. Wenn dagegen ein Fehler festgestellt wird, wird die Datenverarbeitung gestoppt und der Test der Einheit P1 wird durch die Initiali-leadership is understood. This interruption is followed by the execution of microinstructions contained in the Z area to detect at least one failure sub-symptom before executing the interrupted test microprograms is continued. In the latter case, when the test of the unit P1 is finished, all Fault partial symptoms S collected and displayed in a diagnostic phase IV, which makes it possible to identify the fault to be found while the operation of the unit P1 is stopped. Phase III consists in the fact that first the exit of the unit P2 connected to the unit P1 is switched on again in order to cope with the data processing by the unit P1 in connection with the unit P2 and 'the depending on requirements affiliated facilities OG to begin. The data processing will continue in this way, provided no error is found. On the other hand, if an error is detected, the data processing is stopped and the test of the unit P1 is carried out by the initial

sierungsphase I automatisch ausgelöst.' Im Verlauf der Datenverarbeitung ist es auch möglich, ein in der Ausführung begriffenes Mikroprogramm zu unterbrechen, um ein Mikroprogramm des Bereiches Z in dem Speicher RO zu adressieren. phase I triggered automatically. ' In the course of the data processing it is also possible to have one in the execution interrupt the microprogram being implemented in order to address a microprogram of the area Z in the memory RO.

In Fig. 3 ist die Anfangsadresse A1 der Zone Z des Speichers RO die erste Adresse 0 des Speichers, deren Adressierung durch ein Rückstellsignal RAZ der Schaltung AD vorgenommen wird, welches an dem Ausgang 30 der Initialisierungsschaltung I abgegeben wird. Dasselbe Signal RAZ stellt das Element M1 sowie ein Ausgaberegister ROR des Speichers RO zurück. Ober ihren Ausgang 31 ist die Schaltung I mit den Schaltungen D2 zum Abschalten der Ausgänge der Einheit P2 und der Einrichtungen OG verbunden. Die Schaltungen T sind über die Eingänge 32 einerseits mit Ausgängen 33 der Schaltung I und andererseits mit den Aus-In Fig. 3, the start address A1 of the zone Z of the memory RO is the first address 0 of the memory, its addressing is made by a reset signal RAZ of the circuit AD, which at the output 30 of the initialization circuit I is released. The same signal RAZ represents the element M1 and an output register ROR des Memory RO back. The circuit I with the circuits D2 for switching off the outputs is located above its output 31 the unit P2 and the facilities OG connected. The circuits T are on the one hand with the inputs 32 Outputs 33 of the circuit I and on the other hand with the output

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gangen des Registers ROR verbunden. Die Eingänge 32 ermöglichen das Laden eines in diesen Schaltungen T enthaltenen Registers RI. Das Register R1 besteht aus einer Grrpp^ von Kippschaltungen, nämlich einer ersten Kippschaltung, die die Einrichtungen b1 bildet, und fünf weiteren b2, b3, b4, b5 und b6- So gibt die Kippschaltung b1, die am Anfang über einen ersten Eingang geladen wird, der mit den Ausgängen 33 der Schaltung I verbunden ist, der Schaltung D1 auf, die Ausgänge des Elements M2 abzuschalten. Die Schaltung D1 von Fig. 3 besteht, beispielsweise, aus einer Anzahl von.UND-Schaltungen , deren Anzahl gleich der Anzahl von Ausgängen des Elements M2 ist und die alle mit dem Ausgang der Kippschaltung b1 verbunden sind und von dieser durch die Steuerung der Schaltung I ein Signal mit dem Binärwert Null empfangen. Mindestens der erste Mikrobefehl, der an der Adresse 0 des Speichers RO gelesen wird, ermöglicht, daß durch das Register ROR die Daten Ini, die das Element M2 initiali-'Sieren, d.h. auf Anfangsstellung bringen, übertragen werden. Wenn sämtliche Daten Ini in dieses Element übertragen worden sind, gestattet ein folgender Mikrobefehl dem Register ROR, ein Signal an einen zweiten Eingang der Kippschaltung b1 abzugeben, die die Schaltung D1 so steuert, daß die Ausgänge des Elements M2 wieder angeschaltet· wer-connected to the ROR register. The inputs 32 enable a T in these circuits to be loaded contained register RI. The register R1 consists of a group of flip-flops, namely a first Flip-flop, which forms the devices b1, and five more b2, b3, b4, b5 and b6- So there is the flip-flop b1, which is loaded at the beginning via a first input which is connected to the outputs 33 of the circuit I. is, the circuit D1 to turn off the outputs of the element M2. The circuit D1 of Fig. 3 consists of for example, from a number of.AND circuits, the number of which is equal to the number of outputs of the element M2 and which are all connected to the output of the flip-flop b1 and from this by the control of the Circuit I received a signal with the binary value zero. At least the first microinstruction to be found at address 0 of the memory RO, enables the data Ini, which initialize the element M2, to be read through the register ROR. i.e. bring it to the starting position, be transferred. When all data Ini is transferred to this element a subsequent microinstruction allows the register ROR to send a signal to a second input of the flip-flop output b1, which controls the circuit D1 in such a way that the outputs of the element M2 are switched on again

den. In dem weiter oben angegebenen Beispiel empfangen die UND-Schaltungen der Schaltung D1 nun ein Signal mit dem Binärwert 1 aus der Kippschaltung b1. Die Ausgänge der Elemente M1 und M2 sind jeweils mit den Detektoren E1 und E2 (für Fehler, die im Verlauf des Tests der Einheit P1 und im Verlauf der Datenverarbeitung erzeugt werden) mittels Funktionsfehlerdetektoren F verbunden, die in an sich bekannter Weise in den allgemein verwendeten Datenverarbeitungseinheiten verwirklicht sind. Der Detektor El wird während des Tests der Einheit P1 freigegeben, indem am Anfang die Kippschaltung b4 über einen erstenthe. Received in the example given above the AND circuits of circuit D1 now have a signal the binary value 1 from the trigger circuit b1. The outputs of the elements M1 and M2 are each connected to the detectors E1 and E2 (for errors generated in the course of testing unit P1 and in the course of data processing) connected by means of functional error detectors F, which are generally used in a manner known per se Data processing units are realized. The detector El is released during the test of the unit P1, by at the beginning the flip-flop b4 via a first

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Eingang, der mit den Ausgängen 33 der Schaltung I ver'-bunden ist, geladen wird, und wird gesperrt, indem der Zustand der Kippschaltung b4 über einen zweiten Eingang, der mit dem Register ROR verbunden ist, beim Lesen eines letzten Testende.-Mikrobefehls, der sich in der letzten Adresse A2 des Bereichs Z des Speichers RO befindet, geändert wird. Dagegen wird der Detektor E2 während des Tests der Einheit P1 gesperrt, indem am Anfang die Kippschaltung b5 über einen ersten Eingang geladen wird, der mit den Ausgängen 33 der Schaltung I verbunden ist, und wird freigegeben, indem der Zustand der Kippschaltung b5 über einen zweiten Eingang, der mit dem Register ROR verbunden ist, beim Lesen des letzten Mikrobefehls geändert wird, der sich in der Adresse A2 des Bereichs Z befindet. Dieser letzte Mikrobefehl gestattet außerdem, über den einen ihrer beiden Eingänge den Zustand der Kippschaltung b2, die am Anfang durch den anderen Eingang, der mit den Ausgängen 33 der Schaltung I geladen wird, derart zu modifizieren, daß diese Kippschaltung am Ende des Tests ein Signal OP1 erzeugt, welches anzeigt, daß die Einheit Pl richtig arbeitet. Das Signal 0P1 wird über die Verbindung des Ausgangs der Kippschaltung b2 mit den Ausgängen der Einheit P1, die jeweils mit der Einheit P2 und den Einrichtungen OG verbunden sind, zu der Einheit P2 und den Einrichtungen OG übertragen, um ihnen anzuzeigen, daß die Einheit Pl bereit ist, Informationen zu verarbeiten. Die für das Abschalten vorgesehenen Schaltungen D2 in Fig.3 sind, beispielsweise, wie die Schaltung D1 verwirklicht, d.h. durch eine Anordnung von UND-Schaltungen, die jeweils mit dem Ausgang 31 der Schaltung I verbunden sind. In diesem Fall ermöglicht eine UND-Schaltung 34, deren einer Eingang mit dem Ausgang 31 der Schaltung I und deren anderer Eingang mit dem Ausgang der Kippschaltung b2 verbunden ist, die Schaltungen D2 durch die Schaltung I freizugeben, sofern diese nicht das Signal OP1 empfängt. Durch bekannte, nicht dargestellte Einrichtungen ist es außerdem möglich,Input connected to the outputs 33 of the circuit I. is, is charged, and is blocked by the state of the flip-flop circuit b4 via a second input, connected to the ROR register when reading a last end of test microinstruction contained in the last Address A2 of the area Z of the memory RO is changed. In contrast, the detector E2 is during the Tests the unit P1 locked by starting the toggle switch b5 is loaded via a first input which is connected to the outputs 33 of the circuit I, and is enabled by the state of the flip-flop b5 via a second input which is connected to the register ROR is changed when reading the last microinstruction located in address A2 of area Z. This last microinstruction also allows the state of the flip-flop via one of its two inputs b2, to be modified at the beginning by the other input, which is loaded with the outputs 33 of the circuit I, that this flip-flop generates a signal OP1 at the end of the test, which indicates that the unit Pl is working properly. The signal 0P1 is via the connection of the output of the flip-flop b2 with the outputs the unit P1, which are respectively connected to the unit P2 and the devices OG, to the unit P2 and transmitted to the devices OG to indicate to them that the unit Pl is ready to process information. The circuits D2 provided for switching off in Fig. 3 are, for example, how the circuit D1 is realized, i.e. by an arrangement of AND circuits each are connected to the output 31 of the circuit I. In this case, an AND circuit 34, one of which The input is connected to the output 31 of the circuit I and its other input is connected to the output of the flip-flop circuit b2 is to enable the circuits D2 by the circuit I, provided that this does not receive the signal OP1. Through well-known, Facilities not shown, it is also possible to

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durch das Signal OP1 nur die mit der Einheit Pl verbundenen Ausgänge der Einheit P2 wieder anzuschalten. In diesem Fall werden die Ausgänge der mit der Einheit Pl verbundenen Einrichtungen OG dann nur in Abhängigkeit von den auszuführenden Verarbeitungsvorgängen angeschlossen. Im allgemeinen wird eine Datenver'arbeitungseinheit, wie die Einheit P1 in Fig. 3, von außerhalb durch ein Handbedienungsfeld gesteuert, wie beispielsweise das Bedienungsfeld 35 in Fig. 3. Dieses Bedienungsfeld weist eine erste Steuereinrichtung MA zum Handsteuern der Schaltung I über einen ersten Eingang einer ODER-Schaltung beim Inbetriebsetzen der Einheit P1 auf. Eine zweite Steuereinrichtung LO gestattet, daß die Einheit P1 in einer Betriebsart "lokal" mit Bezug auf die Einheit P2 die Datenverarbeitung ausführt, d.h. unabhängig von letztgenannter Einheit. So ermöglicht eine UND-Schaltung 36, die über einen ersten Eingang mit der Steuereinrichtung LO und über einen zweiten Eingang mit dem Ausgang des Detektors E2 verbunden ist, die Schaltung I in der Betriebsart "lokal" über ihren Ausgang, der mit einem zweiten Eingang der genannten ODER-Schaltung verbunden ist, automatisch zu steuern.only those connected to the unit P1 by the signal OP1 Switch on the outputs of the unit P2 again. In this case, the outputs of the unit Pl connected facilities OG then only connected depending on the processing operations to be carried out. In general, a data processing unit, such as the unit P1 in FIG. 3, is accessed from outside by means of a manual control panel controlled, such as the control panel 35 in Fig. 3. This control panel has a first Control device MA for manually controlling the circuit I via a first input of an OR circuit when starting up of the unit P1. A second control device LO allows the unit P1 in a "local" operating mode executes the data processing with respect to the unit P2, i.e. independently of the latter unit. So allows an AND circuit 36, which has a first input to the control device LO and a second The input is connected to the output of the detector E2, the circuit I in the "local" operating mode via its output, which is connected to a second input of said OR circuit to automatically control.

Wenn die gesamte Einheit P1 getestet worden ist, ohne daß von dem Detektor E1 ein Fehler festgestellt worden ist, er*- möglicht die Übertragung des Signals 0P1 zu der Einheit P2 und zu den Einrichtungen OG, daß die Einheit P1 die Verarbeitungsvorgänge entweder in der Betriebsart "lokal" oder in der Betriebsart "auf Entfernung" ausführt. Dieser letztgenannte Fall entspricht dem Betrieb der Einheit P1 in Verbindung mit der Einheit P2. Bei dieser Verarbeitungsart, die nur nach dem Erscheinen des Signals 0P1 stattfindet, wird die Adressierung des Speichers RO (insbesondere in dem Bereich Z) durch die Einheit P2 durch eine Schaltung 37 freigegeben, die beispielsweise aus einer UND-Schaltungsanordnung besteht, deren einer Eingang mit einer Steuereinrichtung DS des Bedienungsfeldes 35 verbunden ist. In Fig.When the entire unit P1 has been tested without an error has been detected by detector E1, he * - enables the transmission of the signal 0P1 to the unit P2 and to the devices OG that the unit P1 carries out the processing operations either in "local" mode or in "remote" mode. The latter Case corresponds to the operation of the unit P1 in conjunction with the unit P2. With this type of processing, which only takes place after the appearance of the 0P1 signal, the addressing of the memory RO (in particular in the area Z) by the unit P2 by a circuit 37 released, which consists for example of an AND circuit arrangement, one input with a control device DS of the control panel 35 is connected. In Fig.

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weisen die Schaltungen T darüberhinaus eine erste Steuereinheit CI für den Ablauf der Tests der Einheit Pl auf, die einerseits mit den Ausgängen der Schaltung AD und andererseits mit dem Ausgang der Kippschaltung b3 verbunden ist. Die Kippschaltung b3/ die amAnfang über einen mit den Ausgängen 33 der Schaltung I verbundenen ersten Eingang geladen wird, gibt im Verlauf des Tests der Einheit Pl die Steuereinrichtung C1 frei und sperrt sie am Ende des Tests beim Lesen des letzten Mikrobefehls in der Adresse A2 durch das Register ROR. Eine zweite Steuereinheit C2, die in den Schaltungen T enthalten ist, ist über Eingänge und Ausgänge mit Funktionsfehlerdetektoren F verbunden, um deren Arbeitsweise im Verlauf des Tests der Einheit P1 zu überprüfen. Die Steuereinheit C2 wird durch die Kippschaltung b6 nur im Verlauf des Tests gesteuert, indem am Anfang diese Kippschaltung durch die Schaltung· I geladen wird und indem ihr Inhalt durch das Register ROR in Abhängigkeit von den verschiedenen zu kontrollierenden Detektoren F abwechselnd modifiziert wird.the circuits T also have a first control unit CI for running the tests of the unit Pl, on the one hand with the outputs of the circuit AD and on the other hand is connected to the output of the flip-flop b3. The toggle switch b3 / which at the beginning has a with the Outputs 33 of the circuit I connected first input is loaded, is in the course of the test of the unit Pl the control device C1 free and disables it at the end of the test when reading the last microinstruction in the address A2 through the register ROR. A second control unit C2, which is included in the circuits T, is via inputs and outputs connected to functional error detectors F to monitor their operation during the test of the unit P1 to check. The control unit C2 is controlled by the flip-flop b6 only in the course of the test by am The beginning of this flip-flop is loaded by the circuit · I and by depending its content through the register ROR is modified alternately by the various detectors F to be controlled.

Ebenso wie die Funktionsfehlerdetektoren F in der Einheit P1 sind die Steuereinheiten Ci und C2 mit dem Detektor El verbunden. Der Detektor E1 ermöglicht es deshalb, außer reinen Funktionsfehlern der Einheit Pl auch eine Unregelmäßigkeit entweder in dem Ablauf der Tests oder in .der Arbeitsweise der Detektoren F festzustellen. Wenn der Detektor El im Verlauf des Tests der Einheit Pl einen Fehler feststellt, gibt er über seinen Ausgang ein Steuersignal an eine Schaltung IN zur vorübergehenden Unterbrechung der in Ausführung begriffenen Mikroprogramme für das Erfassen von Störungsteilsymptomen sowie ein Signal ab, das die Anzeige von Symptomen S durch die Einrichtung DG freigibt, die für das Auffinden der Störung erforderlich sind. Wenn der Detektor E2 im Verlauf der Datenverarbeitung durch die Einheit P1 einen Fehler feststellt, gibt er ein Steuersignal an eine Verarbeitungsstopschaltung AR ab, die automatischJust like the functional error detectors F in the unit P1, the control units Ci and C2 with the detector El tied together. The detector E1 therefore makes it possible, except Pure functional errors of the unit Pl also represent an irregularity either in the course of the tests or in the mode of operation of the detectors F. If the detector El in the course of the test of the unit Pl an error notices, it outputs a control signal to a circuit IN for the temporary interruption of the Microprograms being executed for the detection of partial malfunction symptoms as well as a signal that the display releases of symptoms S by the device DG, which are necessary for finding the disturbance. if the detector E2 detects an error in the course of the data processing by the unit P1, it emits a control signal to a processing stop circuit AR, which automatically

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die in Fig, 3 nicht dargestellten Taktschaltungen der Einheit P1 stoppt.the clock circuits, not shown in FIG. 3, of the unit P1 stops.

In Fig. 4 ist ein Ausführungsbeispiel für die Detektoren E1 und E2 angegeben. Ein Register R2, welches aus einer Anordnung von Kippschaltungen gebildet ist, die über ihre Eingänge mit verschiedenen Detektoren F sowie mit Steuereinheiten Cl und C2 verbunden sind, ist den Detektoren E1 und E2 gemeinsam. Die Ausgänge des Registers R2 sind einerseits mit einer ersten UND-Schaltungsanordnung 41 verbunden, die in dem Detektor E1 enthalten ist, und andererseits mit einer zweiten UND-Schaltungsanordnung 42, die in dem Detektor E2 enthalten ist. Die Torschaltungen 41 sind alle außerdem mit dem Ausgang der Kippschaltung b4 verbunden, und die Torschaltungen 42 sind in gleicher Weise mit dem Ausgang der Kippschaltung b5 verbunden. Die Ausgänge der Torschaltungen 41 sind mit den Eingängen einer ODER-Schaltung 43 verbunden, die in dem Detektor E1 ent-.halten ist. Die Ausgänge der Torschaltungen 42 sind mit den Eingängen einer ODER-Schaltung 44 verbunden, die in dem Detektor E2 enthalten ist. Die verschiedenen Kippschaltungen des Registers R2 speichern den logischen Zustand 1 im Fall eines fehlerhaften Arbeitens der Elemente der Einheit P1 bzw. der Detektoren F und in dem Fall eines unregelmäßigen Ablaufs der Tests. Wenn die Steuereinheiten C1 und C2 während des Tests der Einheit P1 durch die Kippschaltungen b3 bzw. b6 freigegeben sind, wird der Inhalt des Registers R2 durch ein Freigabesignal, welches die Kippschaltung b4 im Verlauf des Tests abgibt, zu der ODER-Schaltung 43 übertragen. Im Verlauf des Tests gibt die ODER-Schaltung 43 an ihrem Ausgang ein Signal ab, wenn ein Detektor F oder eine der Steuereinheiten C1 und C2 dem Register R2 ein Signal zuführt. Im Verlauf der Datenverarbeitung, bei welcher die Steuereinheiten C1 und C2 gesperrt sind, speichern die verschiedenen Kippschaltungen des Re-In Fig. 4 is an embodiment for the detectors E1 and E2 specified. A register R2, which is formed from an arrangement of flip-flops, which via their Inputs connected to various detectors F and to control units Cl and C2 is the detectors E1 and E2 together. On the one hand, the outputs of the register R2 are connected to a first AND circuit arrangement 41 included in the detector E1, and on the other hand with a second AND circuit arrangement 42 which is contained in the detector E2. The gates 41 are all also connected to the output of the flip-flop b4, and the gates 42 are in the same way connected to the output of the flip-flop b5. The outputs of the gate circuits 41 are with the inputs of a OR circuit 43 connected, which contained in the detector E1 is. The outputs of the gate circuits 42 are connected to the inputs of an OR circuit 44, which is in the Detector E2 is included. The various flip-flops in register R2 store the logic state 1 in the event of an erroneous operation of the elements of the unit P1 and the detectors F, respectively, and in the case of one irregular course of the tests. If the control units C1 and C2 during the test of the unit P1 by the flip-flops b3 and b6 are enabled, the content of the register R2 is activated by an enable signal which the Flip circuit b4 outputs in the course of the test, transmitted to the OR circuit 43. During the test, the OR circuit 43 at its output a signal when a detector F or one of the control units C1 and C2 the register R2 supplies a signal. In the course of data processing in which the control units C1 and C2 are locked the various flip-flops of the remanufacturing

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gisters R2 nur den Betriebszustand der Funktionsglieder der Einheit Pl, und zwar mit dem logischen Zustand 1 für den fehlerhaften Betriebszustand dieser Funktionsglieder. Der Inhalt des Registers R2 wird durch die Kippschaltung b5, die die Torschaltungen 42 freigibt, zu der ODER-Schaltung 44 übertragen, die an ihrem Ausgang ein Signal abgibt, wenn ein Detektor F dem Register R2 im Verlauf der Datenverarbeitung ein Signal liefert. Bei dem in Fig. 4 dargestellten Ausführungsbeispiel der Detektoren E1 und E2 ist die ODER-Schaltung 43 mit der in Fig. 3 dargestellten Schaltung IN verbunden, während die ODER-Schaltung 44 mit der Schaltung AR von Fig. 3 verbunden ist.gisters R2 only the operating state of the functional elements of the unit Pl, with the logical state 1 for the faulty operating state of these functional elements. The content of the register R2 is determined by the toggle switch b5, which releases the gate circuits 42, are transmitted to the OR circuit 44, which emits a signal at its output, when a detector F supplies a signal to the register R2 in the course of data processing. In the case of the one shown in FIG The illustrated embodiment of the detectors E1 and E2 is the OR circuit 43 with that shown in FIG Circuit IN is connected while OR circuit 44 is connected to circuit AR of FIG.

Die Steuereinheit Cl in den Fig. 3 und 4 ist mit dem Detektor El von Fig. 5 über zwei Ausgänge 51 und 52 verbunden. Die Ausgänge der Schaltung AD sind mit den Eingängen 53 einer ersten Schaltung Cl 1 verbunden, die in der Steuereinheit Cl enthalten ist. Die Schaltung C11 weist einen Vergleicher CP1 auf, der über seine Eingänge einerseits mit den Eingängen 53 der Schaltung C11 und andererseits mit einem in dieser Schaltung enthaltenen Generator GA verbunden ist, der dem Vergleicher CPl die Adresse A2 in Form einer Kombination von Signalen zuführt. Wenn der Vergleicher CP1 durch eine Kippschaltung b31 des Registers Rl der Figuren 3 und 4 freigegeben ist, bewirkt er im Verlauf des Tests der Einheit Pl bei jeder Adressierung des Speichers RO den Vergleich zwischen der Adresse A2 und der Leseadresse A des Speichers RO durch das Register ROR. Der Vergleicher CP1 gibt an dem Ausgang 51 der Steuereinheit C1 ein Signal ab, wenn die Adresse A so ist, das gilt A ^ A2, was angibt, daß im Verlauf des Tests die Adressierung des Speichers RO außerhalb des Bereichs Z vorgenommen worden ist. Die Steuereinheit C1 weist außerdem eine zweite Steuerschaltung C12 auf, die mit einem Generator GR für den Ausführungstakt eines Mikrobefehls verbunden ist. Dieser Gene-The control unit C1 in FIGS. 3 and 4 is connected to the detector E1 of FIG. 5 via two outputs 51 and 52. The outputs of the circuit AD are connected to the inputs 53 of a first circuit Cl 1, which is in the control unit Cl is included. The circuit C11 has a comparator CP1, on the one hand via its inputs connected to the inputs 53 of the circuit C11 and on the other hand to a generator GA contained in this circuit which supplies the address A2 to the comparator CPl in the form of a combination of signals. If the comparator CP1 is enabled by a flip-flop circuit b31 of the register Rl of Figures 3 and 4, it causes in the course of Tests of the unit P1 each time the memory RO is addressed, the comparison between the address A2 and the read address A of the memory RO through the register ROR. The comparator CP1 is at the output 51 of the control unit C1 a signal if the address A is so, that is A ^ A2, which indicates that in the course of the test, the addressing of the Memory RO outside of the area Z has been made. The control unit C1 also has a second control circuit C12, which is connected to a generator GR for the execution cycle of a microinstruction. This gene-

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rator GR gehört im allgemeinen zu den Taktschaltungen einer Datenverarbeitungseinheit, wie beispielsweise der Einheit Pl in den Fig. 1 und 3. Die Schaltung Cl 2 weist einen Zykluszähler CY auf, der durch den Generator GR bei jeder Ausführung eines Mikrobefehls getaktet und mindestens einmal im Verlauf des Tests der Einheit Pl durch eine Kippschaltung b32 freigegeben wird, die in dem Register Rl der Fig. 3,4 und 5 enthalten ist. Der Zähler CY gibt an seinem Ausgang 54 bei jeder Freigabe eine Signalkombination ab, die die Anzahl CC von laufenden Zyklen darstellt, welche eine Funktion der zwischen dem Beginn der gegenwärtige! Freigabe des Zählers CY und dem Moment der Ausführung des in der Ausführung begriffenen Mikrobefehls verstrichenen Zeitspanne ist. Ein in der Schaltung Cl2 enthaltener Vergleicher CP2 ist über seine Eingänge einerseits mit dem Ausgang 54 des Zählers CY und andererseits mit einem Generator GC verbunden, der eine Kombination von Signalen liefert, die eine Anzahl von Zyklen CN darstellen, welche einer Zeit äquivalent ist, die für die Ausführung sämtlicher Mikrobefehle, die in der gegenwärtigen Steuerfolge enthalten sind, durch die Steuereinheit Cl2 ausreicht. Der Vergleicher CP2 gibt an den Ausgang 52 der Steuereinheit C1 ein Signal ab, wenn die Anzahl von Zyklen CC so ist, daß CC > CN gilt, was angibt, daß die Ausführung von Mikrobefehlen in unregelmäßiger Weise wiederholt wird. Wenn während des Ablaufs der Tests ein Fehler erzeugt wird, ermöglicht der Detektor El von Fig. 5 festzustellen, daß es sich um eine fehlerhafte Adressierung des Speichers RO oder um eine unregelmäßige Wiederholung in der Ausführung der Mikrobefehle des Bereichs Z handelt, um zu vermeiden, daß der Zähler CY in-^ folge eines Fehlers im Verlauf des Tests der Einheit Pl in ununterbrochener Weise zählt, ist der Ausgang 55 des Vergleichers CP2 mit dem Generator GR derart verbunden, daß ihm ein Stopsignal zugeführt wird, wenn CC "^- CN ist. Man wird, beispielsweise, festlegen, daß die Freigabe derRator GR generally belongs to the clock circuits of a data processing unit, such as the unit Pl in FIGS. 1 and 3. The circuit Cl 2 has a cycle counter CY which is clocked by the generator GR each time a microinstruction is executed and at least once in the course of the test of the unit Pl is enabled by a flip-flop circuit b32 which is contained in the register Rl of FIGS. 3, 4 and 5. The counter CY emits a signal combination at its output 54 with each release, which represents the number CC of current cycles, which is a function of the between the beginning of the current! Enabling the counter CY and the moment of execution of the microinstruction being executed is the elapsed time. A comparator CP2 contained in the circuit Cl2 is connected via its inputs on the one hand to the output 54 of the counter CY and on the other hand to a generator GC which supplies a combination of signals representing a number of cycles CN which is equivalent to a time which is sufficient for the execution of all microinstructions contained in the current control sequence by the control unit Cl2. The comparator CP2 outputs a signal at the output 52 of the control unit C1 when the number of cycles CC is such that CC> CN, which indicates that the execution of microinstructions is repeated in an irregular manner. If an error is generated during the course of the test, the detector E1 of FIG. 5 makes it possible to determine that the addressing of the memory RO is incorrect or an irregular repetition in the execution of the microinstructions of the area Z, in order to avoid that the counter CY counts in an uninterrupted manner as a result of an error in the course of the test of the unit P1, the output 55 of the comparator CP2 is connected to the generator GR in such a way that a stop signal is fed to it when CC is "^ - CN For example, it will be determined that the release of the

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Schaltung 12 unterbrochen wird-, insbesondere im Fall des (zu langen) Tests des löschbaren Speichers einer Datenverarbeitungseinheit, wie etwa der Einheit PI.Circuit 12 is interrupted, especially in the case the (too long) test of the erasable memory of a data processing unit, such as the unit PI.

Um die Funktionsfehler einer Datenverarbeitungseinheit festzustellen, ist im allgemeinen jeder Kombination von Signalen, die eine von einem· Element zu einem anderen Element dieser Einheit zu übertragende Information darstellen, ein Schlüsselsignal für gerade (oder ungerade) Parität zugeordnet. Fig. 6 zeigt das Speicherelement M2 der Fig. 1 und 3, welches durch Daten t2 zu testen ist, die seinen Eingängen durch das Register ROR zugeführt werden. Von einer Kippschaltung 61 des Registers ROR werden zwei Schlüsselsignale für gerade (oder ungerade > Parität den Kippschaltungen 62 bzw. 63 des Elements M2 gleichzeitg mit den Daten t2 zugeführt. Die in dem Element M2 gespeicherten Daten werden danach zu einem Funktionsfehlerdetektor F dieses Elements übertragen, bei welchem es sich um eine Schlüsselprüfeinheit für . gerade (oder ungerade ) Parität handelt, wie in Fig. 6 dargestellt. Der mit dieser Prüfeinheit F verbundene Detektor E1 ermöglicht das Feststellen eines zu dem in dieser Figur, dargestellten Element M2 gehörenden Fehlers. Um die Genauigkeit der von der Prüf einheit F gemachten Angaben sicherzustellen, ist eine in der - Prüfeinheit C2 der Fig. 3 und 4 enthaltene NICHT-Schaltung 64 zwischen der Kippschaltung 61 und dem Element M2 angeordnet. Die Schaltung 64 wird durch die Kippschaltung b6 des Registers R1 der Fig. 3 und 4 so gesteuert, daß sie ein umgekehrtes Schlüsselsignal .für gerade (oder ungerade ) Parität an das Element M2 zur gleichen Zeit wie Daten t2 liefert. Das Ausgangssignal der Prüfeinheit F, welche fehlerhafte Daten empfangen hat, wird einem Eingang 65 der Steuereinheit C2 von Fig. 6 zugeführt. Diese Figur zeigt ein Ausführungsbeispiel der Einrichtungen, die ermöglichen zu überprüfen, ob die Prüfeinheit F in der Lage ist, fehlerhafte Daten, die in das Funktionsglied, dem sieTo the functional errors of a data processing unit In general, any combination of signals passing one from one element to another element should be noted this unit represent information to be transmitted, a key signal for even (or odd) parity assigned. Fig. 6 shows the memory element M2 of Figs. 1 and 3, which is to be tested by data t2, its Inputs are fed through the register ROR. Two key signals are generated by a flip-flop 61 of the register ROR for even (or odd> parity the flip-flops 62 or 63 of the element M2 simultaneously with the Data t2 supplied. The data stored in the element M2 then becomes a functional error detector F of this Elements transmitted, which is a key checking unit for. even or odd ) Parity is as shown in FIG. The detector E1 connected to this test unit F enables this Detection of an error belonging to the element M2 shown in this figure. To ensure the accuracy of the Test unit F to ensure the information provided is a NOT circuit contained in the test unit C2 of FIGS. 3 and 4 64 arranged between the flip-flop 61 and the element M2. The circuit 64 is made by the flip-flop b6 of the register R1 of FIGS. 3 and 4 is controlled in such a way that it emits an inverted key signal for even (or odd ) Parity to element M2 at the same time as data t2 delivers. The output signal of the test unit F, which has received incorrect data is fed to an input 65 of the control unit C2 of FIG. This figure shows an embodiment of the devices that allow to check whether the test unit F is capable of is, erroneous data that is in the function member to which it is

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zugeordnet ist,, eingegeben sind, festzustellen. Diese Einrichtungen bestehen aus einem Vergleicher CP3, der durch die Kippschaltung b6 freigegeben wird, deren einer Eingang mit dem Ausgang des Registers ROR verbunden ist, welches ihm ein Referenzsignal für das fehlerfreie Arbeiten der .. Prüf einheit F liefert. Über den Ausgang 66 dieses Vergleichers CP3 zeigt die Steuereinheit C2 durch ein Signal dem Detektor E1 an, ob die Prüf einheit F für Schlüsselsignale mit gerader (oder ungerader) Parität versagt.assigned, are entered, determine. These Devices consist of a comparator CP3, which is enabled by the flip-flop circuit b6, one of which The input is connected to the output of the register ROR, which gives it a reference signal for error-free operation the .. test unit F delivers. The control unit C2 shows through via the output 66 of this comparator CP3 a signal to the detector E1 whether the test unit F for key signals with even (or odd) parity fails.

Die Einrichtungen, die ermöglichen, die verschiedenen Teilsymptome bei jeder Fehlerfeststellung im Verlauf des Tests sämtlicher Funktionsglieder der Einheit zu erfassen, sind in der obigen Beschreibung nicht angegeben worden. Sie bestehen im wesentlichen aus mindestens einer Folge von indem Bereich Z des Speichers RO enthaltenen Mikrobefehlen, die im Fall des Vorhandenseins eines Ausgangssignals des Detektors E1 adressiert wird. Diese Mikrobefehle steuern, beispielsweise, das Lesen des Registers R2 in dem Fall, in welchem die Detektoren E1 und E2 gemäß der Darstellung in Fig. 4 aufgebaut sind. Jedesmal dann, wenn ein Fehler festgestellt wird, wird der Inhalt des Registers R2 in eine Anordnung von Registern der Einheit P1 übertragen, die eine ausreichende Kapazität hat, um sämtliche Teilsymptome S zu speichern, durch welche sich eine Störung äußert.The facilities that enable the various partial symptoms to be identified each time a fault is detected in the course of the Tests of all functional elements of the unit have not been given in the above description. They essentially consist of at least one sequence of micro-instructions contained in the area Z of the memory RO, which is addressed in the case of the presence of an output signal from the detector E1. These microinstructions control, for example, the reading of the register R2 in the case where the detectors E1 and E2 according to FIG Representation in Fig. 4 are constructed. Whenever an error is detected, the contents of the register R2 transferred to an arrangement of registers of the unit P1 which has sufficient capacity to store all partial symptoms S through which a Disturbance expresses.

Das Auffinden der Störungen erfolgt im allgemeinen so, daß vorher eine Tabelle von sämtlichen vorhersehbaren Störungen infer Einheit Pi und von ihren zugeordneten Teilsymptomen S angelegt wird. Zum Anlegen einer solchen Tabelle wird jede vorhersehbare Störung simuliert, um sämtliche Teilsymptome S der Störung zu bestimmen, indem sämtliche Elemente der Einheit P1 durch ihr Testsystem nach der Erfindung getestet werden.The faults are generally found in such a way that a table of all the foreseeable faults is made beforehand infer unit Pi and its associated partial symptoms S is applied. To create such a table, every foreseeable disturbance is simulated to include all partial symptoms S to determine the disturbance by testing all the elements of the unit P1 by their test system according to the invention will.

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- 2O -- 2O -

Die obige ins Einzelne gehende Beschreibung bezieht sich auf ein Testsystem, welches in jede Datenverarbeitungseinheit integrierbar ist, die einen permanenten Speicher aufweist. Aus diesem Grund sind sämtliche Elemente, die für eine Einheit charakteristisch sind , wie etwa die Einheit P1, deren Testsystem beschrieben worden ist, nur so weit erwähnt worden, wie sie das Verständnis der vorliegenden Erfindung erleichtern. Ebenso sind die Einrichtungen, die das Auffinden bzw. Lokalisieren einer Störung ermöglichen, insoweit sie über den Rahmen der Erfindung hinausgehen, nicht im Einzelnen beschrieben worden. The above detailed description relates to a test system which can be integrated into any data processing unit that has a permanent memory having. For this reason, all elements that are characteristic of a unit, such as the Unit P1, the test system of which has been described, only have been mentioned as far as they facilitate understanding of the present invention. Likewise, the facilities which enable a fault to be found or localized, insofar as it is beyond the scope of the Invention go beyond, has not been described in detail.

Das Testsystem nach der Erfindung kann vorteilhaft in einer bevorzugten Ausführungsform mit hoher Leistungsfähigkeit verwendet werden, die das Peststellen von Störungen auf der Ebene des kleinsten austauschbaren Elements sicherstellt, wie beispielsweise der integrierten Schaltung oder dem diskreten Bauelement.The test system according to the invention can advantageously be used in a preferred embodiment with high performance used, which ensures the plague of faults at the level of the smallest replaceable element, such as the integrated circuit or the discrete component.

Statistische Untersuchungen _f die angestellt worden sind, um sämtliche vorhersehbaren Störungen zu beistimmen, haben gezeigt, daß in der Mehrzahl der Fälle sich eine Störung in eine» gegebenen Moment ergeben könnte. Das Testsysteas nach der Erfindung» welches von dieser Hypothese ausgehend geschaffen ist, ergibt sehr zufriedenstellende Resultate für Störungen, deren Dauer mindestens gleich der normalen Ausführungszeit sämtlicher Mikroprogramme des Testsystems ist» Schließlich sind unter Berücksichtigung der Schnellig-Jceit, mit der das Syste» ia Fall einer Fehlerfeststellung ,. im Verlauf der Datenverarbeitung benutzt wird, die unregel~ mäßigen Störungen ebenfalls mit einem derartigen Testsystem auffindbar.Statistical studies _f which have been made to agree at all foreseeable disturbances, have shown that in the majority of cases could result in a disturbance a "given moment. The test system according to the invention, which is created on the basis of this hypothesis, gives very satisfactory results for faults whose duration is at least equal to the normal execution time of all microprograms in the test system an error determination. is used in the course of data processing, the irregular disturbances can also be found with such a test system.

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Claims

Claims;

3. Test system for a data processing unit that can be connected to at least one other data processing unit and with optional devices and from functional elements with memory elements (Ml) and (M2) _f which are formed from bistable elements that can be initialized or not initialized at the same time, as well as from a permanent memory in which operating microprograms are written and consists of a manually controlled circuit connected to the inputs of the memory, by means of which the memory elements (M1) are initialized prior to data processing in the first-mentioned data processing unit, characterized in that it is carried out by test microprograms which are written into an area (Z) of the memory (RO), as well as by the circuit (I) and by test circuits (T) contained in the first-mentioned data processing unit (Pl). Integrated into the unit (Pl) is that the test circuits (T) with an entrance and a The output of the initialization circuit (I) and the outputs of the memory (RO) are connected so that the test microprograms are structured in such a way that all functional elements of the unit (P1) are tested starting from an initial reference state and that all symptoms are detected by detecting functional errors in these elements S, which are assigned to all of the foreseeable malfunctions in the unit (Pl), are obtained that the test circuits (T) devices (bl), by means of which all bistable elements of the storage elements (M2) are brought into an initial reference state, and detectors (El , E2), the inputs of which are connected to the functional elements of the unit (P1) in order to determine therein all errors that are generated in the course of the test or in the course of the data processing

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be so that the test system. with the circuit (I), the prior to manual data processing and in the event that an error is detected in the course of data processing is controlled automatically, the direct finding of a fault among all foreseeable faults in the unit (P1) allows.

2. System according to claim 1, characterized in that the test circuits CT) via the detector (E2) with a Input of the initialization circuit (I) and via the devices (b1) to an output of the circuit (I) are connected that the area (Z) of the permanent memory (RO) by an addressing circuit (AD) is addressable, which is determined by an initial address (A1), and that the circuit (I) has a generator for the address (A1), which is connected to the inputs of the permanent memory (RO) via the circuit (AD) is, so that the detector (E2) automatically causes the circuit (I) to initialize the elements (Mi and M2) and the addressing of the memory (RO) with the address (A1).

3. System according to claim 1 and 2, characterized in that also circuits (Dl) for switching off the outputs of the elements (M2) are provided, which are controlled by the devices (bl) that the outputs of the perma ^ · nenten memory (RO) are connected to the elements (M2) and to the circuits (T) via the devices (b1), so that the outputs of the elements (M2) through the devices (b1) and the circuits (D1) only for their initialization can be switched off by the test microprograms of the area (Z).

4. System according to one of claims 1 to 3 _f, characterized in that further circuits (D2) for switching off the outputs of the unit (P2) or. the one with the

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hity | Ρ1>) affiliated institutions COG) provided and that these circuits <D2) have a connection with der.Schaltung (I) are controlled so that the Unit £ P2) and the facilities (OG) for the initialization of the elements (M1 and M2) and the test of unity! t & P11) switched off stoves.

5 »System according to one of claims 1 to 4 , characterized in that the test microprograms of the area ia) at an address {A2) of the memory (RO) contain a last 3rd end * microinstruction * which can only be executed in the unit iPl ) works flawlessly, and that the output of the unit (P1> via the test circuits (T) with the unit ίϊ> 2 $ and the devices (OG) is connected so that the addressing of the memory (RG) with the address (A2) enables the circuits (T) to send a signal (0P1 | to the unit (P2J and the facilities (OG)) indicating that the unit | P1 is working properly »

6. System according to Aüspruah 5, characterized in that the test circuits (Φ | via its output, which the signal - | OP1> Abgiist »Äit the circuit of the arrangement (£> 2)

_; ^ e_Ä _r in the »ganps-which are connected to the unit <P!) ^ j iM & i} , eo that the output of the unit -iV2l is separated from the latter by the circuit (I) only in the spirit of the unit <Pl)

nacft; eipäR dör Anö |> riiche 1 to €, thereby the fact that the guest accounts (T) also have a -j (€ 1) for the execution of the test microprograms ^ which are contained in the area (2) of the peraanönten memory i & lO) .

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ORIGINAL INSPECTED

8. System according to claim 7, characterized in that the inputs of the detectors (E1 and E2) with the Functional elements of the unit (P1) are connected via error detectors (F) in these elements, and that the detector (El) also has at least one input connected to the control unit (C1), so that in the course of data processing the detector (E2) detects the operating errors of the unit (Pl) and that im Course of the test of the detector E1 the operational errors of the unit (PI) and its integrated test system notices.

9. System according to one of claims 1 to 8, characterized in that that one of the functional elements of the unit (Pl) has an interruption circuit (IN) for interrupting of microprograms being executed and that the detector (E1) for those in the unit (Pl) errors generated in the course of the test is connected to the circuit (IN), so that the determination an error in the course of the test interrupts the execution of a microprogram in the unit (P1),

10. System according to one of claims 1 to 9, characterized in that that a further functional element of the unit (P1) is a stop circuit (AR) and that the detector (E2) is connected to the circuit (AR) for errors which are generated in the course of the data processing, see above that the detection of an error in the course of the data processing, the execution of a microprogram in the Unit (Pl) stops.

11. System according to one of claims 1, 3, 5, 7, 9 and 10, characterized in that another functional member of the Unit (P1) is an output register (ROR) for the microinstructions of the permanent memory and that the test circuits (T) have a register (R1) which consists of a

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There is an arrangement of multivibrators for test control, which through their inputs the test circuits (T) on the one hand with the initialization circuit (I) and on the other hand connects to the permanent memory (RO) through the register (ROR).

12. System according to claim 11, characterized in that the devices (b1) consist of at least one first flip-flop circuit of the register (R1), so that the outputs of the elements (M2) switched off by the circuit (I) and only switched on again by the flip-flop circuit (b1) * - be switched after the elements (M2) through the test microprograms are set to a reference initial state.

13. System according to claim 11, characterized in that the register (R1) is connected to the outputs of the unit (P1) is that via a second flip-flop (b2) of the register (R1) with the unit (P2) or the devices (OG) are connected, so that the signal (0P1) only at the end of the test of the unit (P1) from the flip-flop (b2) is delivered to the unit (P2) and to the facilities (OG).

14. System according to claim 11, characterized in that the register (R1) with the control unit (C1) via at least a third flip-flop (b3) of the register (R1) is connected, so that the control of the course of the test of the unit (P1) triggered by the circuit (I) and by the trigger circuit (b3) at the end of the test of the unit (P1) is stopped.

15. System according to claim 11, characterized in that the register (R1) with the circuit (IN) via a fourth Flip-flop (b4) of the register (R1) is connected so that

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the circuit (IN) enabled by the circuit (I) and by the flip-flop (b4) at the end of the test Unit (P1) is locked.

16. System according to claim 11, characterized in that the register (R1j with the circuit (AR) via a fifth Flip-flop (b5) of the register (R1.) Is connected, so that the circuit (AR) is blocked by the circuit (I) and is released at the end of the test of the unit (P1) by the toggle switch (b5).

17. System according to claim 8 and 11, characterized in that that the test circuits (T) also have a control unit (C2) for the functional error detectors (F) of the unit (P1) have, controlled by at least one sixth flip-flop (b6) of the register (R1) and via at least one Output is connected to the detector (E1) during the test of the unit CPl),

18. System according to one of claims 1, 2, 8, 9, 10, 15, 16 and 17, characterized in that the detector (El) has a register (R2) which consists of an arrangement of Flip-flops for storing the error-free and faulty operating status of the various, through the microprograms of the area (Z) tested elements that a first array of AND circuits via a first input with the outputs of the register (R2) or via a second input with the output of the flip-flop (b4) that a first OR circuit is connected via its inputs to the first arrangement of AND circuits is that the detector (E2) has the register (R2) that a second arrangement of AND circuits via a first input with the outputs of the register (R2) or via a second input with the output of the multivibrator (b5) is connected, and that a second OR circuit across their

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Inputs connected to the second array of AND circuits so that the register (R2) is the detector (El) with the detectors (F) and with the control units (C1 and C2) in the course of the test and connects the detector (E2) connects to the detectors (F) in the course of processing data.

19. System according to claim 18, characterized in that that the detector (E1) is connected to the circuit (IN) via the output of the first OR circuit, so that the circuit (IN) due to the faulty operating state of at least one functional element of the unit (P1) and its integrated test system is controlled by the register during the test of the unit (P1) (R2) is stored.

20. System according to claim 18, characterized in that the detector (E2) is connected to the circuit (AR) via the output of the second OR circuit, so that the Circuit (AR) controlled by the faulty operating state of at least one functional element of the unit (P1) stored in the unit (P1) through the register (R2) in the course of processing data.

21. System according to one of claims 2, 5, 7, 8 and 14, characterized in that the control unit (Cl) has a generator (GA) for the address (A2) and a first comparator (CP1) enabled by a first flip-flop (b31) of the register (R1), of which a first input to the generator (GA) and a second input to the addressing circuit (AD) of the permanent Memory is connected, so that the comparator (CP1) indicates at its output whether the address of the of the test to be executed by the unit (Pi) first microinstruction an address of the area (Z) of the permanent That is defined by the addresses (A1 and A2).

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22. System according to one of claims 2, 5, 7, 8, 14 and 21, characterized in that one of the functional elements the unit (P1) is a clock generator (GR) for the execution of a microinstruction that the control unit (C1) a cycle counter (CY) which is enabled by a second flip-flop (b32) and its input is connected to the generator (GR) that a generator (GC) is provided for a number (CN) of cycles that It is sufficient that at least one sequence of microinstructions contained in the area (Z) of the permanent memory (RO) are, can be carried out in the unit (P1), and that a second comparator (CP2) is provided, one of which first input is connected to the generator (GC) and a second input to the counter (CY), so that the comparator (CP2) indicates at its output whether in the course of the test of the unit (P1) the execution of all microinstructions of at least one sequence of the area (Z) has occurred in a normal time specified by the generator (GC).

23. System according to claim 22, characterized in that the control unit (C1) with the register (R2) on the one hand is connected via the output of the comparator (CP1) and on the other hand via the output of the comparator (CP2), so that the detector (E1) an abnormal time for the execution of the test microprograms and the execution of a Microprogram out of range (Z) of memory (RO).

24. System according to claim 17, characterized in that the functional error detectors (F) of the unit (Pl) have parity key checking units have that the control unit (C2) has at least one parity key inverter, the one with the inputs of the parity key checking units is connected and is enabled by the flip-flop (b6) of the register (R1), so that the control unit (C2) indicates whether the detectors (F) correctly determine the erroneous data entered into a functional element of the unit (P1).

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place.

25. System according to claim 18, characterized in that
that the circuit (IN) is connected to the inputs of the circuit (AD) and that the outputs of the register (R2) are connected to one of the elements (M2) of the unit (Pl), so that the detection of an error by the detector ( E1) controls the execution of at least one sequence of microinstructions by means of the circuits (IN and AD) in order to have the content of the register (R2) read by the element (M2) and to record all partial symptoms (S) at the end of the test which are necessary for the direct detection of a fault.

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