DE2411176A1

DE2411176A1 - CIRCUIT ARRANGEMENT FOR DETERMINING A DATA SHELL CURVE

Info

Publication number: DE2411176A1
Application number: DE2411176A
Authority: DE
Inventors: Edward R Besenfelder
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1973-03-09
Filing date: 1974-03-08
Publication date: 1974-09-12
Also published as: US3810233A; CA1005570A; FR2220835A1; GB1451202A; JPS49127606A; FR2220835B1

Description

München, den "8. Man 1974Munich, the "8th Man 1974

Mein Zeichen: P 1862My reference: P 1862

Anmelder; Honeywell Information Systems Inc, 200 Smith Street
¥altham, Mass., V. St. A.Applicant; Honeywell Information Systems Inc, 200 Smith Street
¥ altham, Mass., V. St. A.

Schaltungsanordnung zur Ermittelung einer DatenhüllkurveCircuit arrangement for determining a data envelope

Die Erfindung bezieht sich auf magnetische Aufzeichnungssysteme und insbesondere auf eine Anordnung bzw. Schaltungsanordnung zur Feststellung von phasencodierten Daten, die von einem Datenspeicher-Untersystem gelesen werden.The invention relates to magnetic recording systems and in particular to an arrangement or circuit arrangement for determining phase-coded data which read by a data storage subsystem.

In modernen Datenverarbeitungssystemen werden Daten auf einem Magnetband oder auf Magnetplatten für eine Wiederbereitstellung und für eine Benutzung zu einem späteren Zeitpunkt gespeichert. Es ist wichtig, daß große Datenmengen so dicht wie möglich gespeichert werden, um die Anzahl von Bandspulen oder die Anzahl von Platten zu minimisieren, die in Verbindung mit den Datenverarbeitungssystemen verwendet werden. Eines der Verfahren, die angewandt werden, um die Datenmenge zu steigern, die in einemIn modern data processing systems, data is stored on on magnetic tape or on magnetic disks for retrieval and for use at a later date Time saved. It is important that large amounts of data are stored as closely as possible to the To minimize the number of tape reels or the number of disks used in connection with the data processing systems. One of the procedures that applied to increase the amount of data stored in a

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vorgegebenen Raum untergebracht werden kann, besteht in der Anwendung einer Phasencodierung. Bei der Phasencodierung werden Datenbits durch eine Spannungspegeländerung dargestellt. So kann z.B. eine binäre Null durch eine größer werdende Signalspannung dargestellt werden, und eine binäre 1 kann durch eine absinkende Signalspannung dargestellt werden. Wenn eine Reihe von binären Einsen und eine Reihe von binären Nullen aufgezeichnet wird, ist es erforderlich, ein "Phasenbit" zwischen den binären Elken oder zwischen den binären Nullen vorzusehen. Das Phasenbit kann dazu benutzt werden, die Daten mit dem Oszillator zu synchronisieren. Diese Synchronisation veranlaßt das Datenverarbeitungssystem, die Daten zu dem Zeitpunkt zu lesen, zu dem der Signalspannungspegel eine Änderung erfährt, so daß Störspannungen, die zu anderen Zeitpunkten auftreten, nicht zur Einführung von Fehlern in das Datenverarbeitungssystem führen.can be accommodated in a given space consists in the use of phase coding. With phase coding data bits are represented by a voltage level change. For example, a binary zero can be replaced by a larger signal voltage can be represented, and a binary 1 can be represented by a decreasing signal voltage. When a series of binary ones and a series of binary zeros are recorded it is necessary to include a "phase bit" between the binary Elken or between the binary Provide zeros. The phase bit can be used to synchronize the data with the oscillator. These Synchronization causes the data processing system to read the data at the point in time at which the signal voltage level undergoes a change, so that interference voltages, too occur at other times, do not lead to the introduction of errors in the data processing system.

Die Daten werden in "Blöcken" gespeichert, wobei jeder Datenblock einen Vorlaufteil aufweist, der von den Daten und von einem Nachlaufteil oder von dem Blockende gefolgt wird. Der Vorlaufteil wird dazu benutzt, einen Oszillator in dem Magnetband-Unterbereich zu synchronisieren. Der Oszillator wird dann dazu benutzt, den Unterbereich in den Stand zu setzen, jeden der Datenimpulse nahe der Impulsmitte abzutasten oder zu "lesen", so daß eine Störung oder sonstige Beeinflussung nicht zur Einführung von Fehlersignalen in das Datenverarbeitungssystem führt. In dem Magnetband-Untersystem stellt eine Reihe von 40 Impulsen den Vorlaufteil dar, der unmittelbar den Daten vorangeht, die in jedem Block des Bandes aufgezeichnet sind. Diese 40 Impulse des Vorlaufteiles werden dazu benutzt, den Oszillator zu synchronisieren, so daß dieser sich in genauer Synchronisation mit denThe data is stored in "blocks", with each data block having a leading part that of the data and is followed by a trailing part or by the end of the block. The lead part is used to run an oscillator to synchronize in the magnetic tape sub-area. The oscillator is then used to turn the sub-range into the Stand to sample or "read" each of the data pulses near the pulse center, so that a disturbance or any other influence does not lead to the introduction of error signals into the data processing system. In the magnetic tape subsystem A series of 40 pulses represents the lead portion immediately preceding the data in each block of the tape are recorded. These 40 impulses of the leading part are used to synchronize the oscillator, so that it is in exact synchronization with the

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gelesenen Datenimpulsen befindet. Ein Hüllkurvendetektor kann dazu benutzt werden, festzustellen, daß der Vorlaufteil vervollständigt worden ist und daß die Daten nunmehr bereitstehen, um von dem Magnetband-Untersystem zu der zentralen Verarbeitungseinrichtung bzw«, Zentraleinheit des Datenverarbeitungssystems hin gelesen oder übertragen zu werden. Die bisher bekannten Hüllkurvendetektoren verwenden eine große Anzahl von Flipflops, UND-Gliedern und Invertern, um den Beginn des Datenteiles der Hüllkurve festzustellen. Derartige bekannte Hüllkurvendetektoren sind teuer aufzubauen und umfangreich, so daß sie erhebliche Größen des Speicherplatzes in den Datenspeichersystemen erfordern. Es besteht somit Bedarf an einem kompakten und billigen Hüllkurvendetektor. Die Nachteile der bisher bekannten Anordnungen werden, wie noch gezeigt werden wird, durch die vorliegende Erfindung gemildert, gemäß der vier Flipflops, einige Verknüpfungsglieder und zwei Vorwärts-ZRückwärts-Zähler verwendet werden zur Bildung eines kompakten und weniger teuren Hüllkurvendetektors.read data pulses. An envelope detector can be used to determine that the lead portion has been completed and that the data is now ready to be transferred from the magnetic tape subsystem to the central Processing device or central unit of the data processing system to be read or transmitted. The envelope detectors known so far use a large number of flip-flops, AND gates and inverters to determine the beginning of the data part of the envelope. Such known envelope detectors are expensive to build and bulky, so they require significant amounts of storage space in the data storage systems. There is thus a need for a compact and inexpensive envelope detector. the Disadvantages of the previously known arrangements are, as will be shown, alleviated by the present invention, according to the four flip-flops, some logic gates and two up-Z-down counters are used for Formation of a compact and less expensive envelope detector.

Der Erfindung liegt demgemäß die Aufgabe zu Grunde, einen neuen und verbesserten Hüllkurvendetektor zu schaffen.The invention is accordingly based on the object of creating a new and improved envelope curve detector.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einer Schaltungsanordnung zur Feststellung einer Datenhüllkurve mit einer bestimmten Anzahl von Vorlaufimpulsen, auf die eine Vielzahl von Datenimpulsen folgt, für die Verwendung in Verbindung mit einer Impulsquelle und einer Zeitsteuersignalquelle, erfindungsgemäß dadurch, daß ein erster Vorwärts-/Rückwärts-Zänler vorgesehen ist, der erste und zweite Eingangsleituhgen und erste, zweite und dritte Ausgangsleitungen aufweist, daß eine erste Einrichtung vorgesehen ist, die aus den Impulsen eine Spannung bildet, wobei diese erste Einrichtung mit der Impulsquelle und mit der zweitenThe object indicated above is achieved with a circuit arrangement for determining a data envelope with a certain number of lead pulses followed by a plurality of data pulses for use in connection with a pulse source and a timing signal source, according to the invention in that a first forward / backward counter the first and second input lines and first, second and third output lines are provided comprises that a first device is provided which forms a voltage from the pulses, this first device with the pulse source and with the second

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Eingangsleitung des ersten Zählers verbunden ist, daß eine zweite Einrichtung vorgesehen ist, die aus den Signalen eine Spannung bildet und die mit der Signalquelle und der ersten Bingangsleitung des ersten Zählers verbunden ist, daß erste und zweite Gattereinrichtungen vorgesehen sind, von denen die erste Gattereinrichtung zwischen der Impulsquelle und der ersten Eingangsleitung des Zählers angeschlossen ist und von denen die zweite Gattereinrichtung zwischen der Signalquelle und der zweiten Eingangsleitung des ersten Zählers angeschlossen ist, und daß ein drei Eingangsleitungen und eine Ausgangsleitung aufweisendes Verknüpfungsglied vorgesehen ist, dessen Eingangsleitungen jeweils mit einer entsprechenden Ausgangsleitung der Ausgangsleitungen des ersten Zählers verbunden sind,Input line of the first counter is connected, that a second device is provided, which from the signals forms a voltage and which is connected to the signal source and the first input line of the first counter, that first and second gate devices are provided, of which the first gate device is between the pulse source and the first input line of the counter is connected and of which the second gate means is connected between the signal source and the second input line of the first counter is connected, and that three input lines and a logic element having an output line is provided, the input lines of which are each with a corresponding output line of the output lines of the first counter are connected,

Die bevorzugte Ausführungsform der Erfindung umfaßt somit einen Hüllkurvendetektor, der Verknüpfungsglieder bzw. -gatter, Flipflops und zwei Vorwärts-ZRückwärts-Zähler verwendet, um den Vorlaufteil des Datenblockes festzustellen.The preferred embodiment of the invention thus comprises an envelope curve detector, the logic elements or gates, flip-flops and two up / down counters used to determine the leading part of the data block.

An Hand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert.With reference to drawings, the invention is exemplified below explained in more detail.

Fig. 1 zeigt einen Schaltplan einer Ausführungsform der vorliegenden Erfindung.Fig. 1 shows a circuit diagram of an embodiment of the present invention.

Fig. 2 zeigt den Verlauf von Signalen bzw. Impulsen, die zur Erläuterung der Arbeitsweise der in Fig. 1 dargestellten Erfindung brauchbar sind.FIG. 2 shows the course of signals or pulses which are used to explain the mode of operation of the illustrated in FIG Invention are useful.

Der in Figo 1 dargestellte Hüllkurvendetektor enthält eine Vielzahl von JK-Flipflops 11 bis 14, eine Vielzahl von Invertern 23 bis 26, eine Vielzahl von Verknüpfungsgliedern und zwei Vorwärts-/Rückwärts-Zähler 37 und 38. Die JK-Flipflops sind Schaltungen, die in einem von zwei stabilen Zuständen zu arbeiten vermögen und die von dem Zustand, in demThe envelope detector shown in FIG. 1 contains a plurality of JK flip-flops 11 to 14, a plurality of inverters 23 to 26, a multitude of logic gates and two up / down counters 37 and 38. The JK flip-flops are circuits that are able to operate in one of two stable states and those of the state in which

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sie sich befinden, in den anderen stabilen Zustand auf die Zuführung eines Triggersignals hin übergehen. In einem Betriebszustand gibt das JK-Flipflop eine binäre 1 wieder ("1"-Zustand), und in dem anderen Zustand gibt das betreffende Flipflop eine binäre 0 wieder ("0"-Zustand). Die drei auf der linken Seite des Flipflop-Symbols, wie z.B. des Flipflops 11, hineinführenden Leitungen liefern die erforderlichen Triggersignale. Die obere Leitung, das ist die J-Leitung, liefert das Setz-Signal; die untere Leitung, das ist die K-Leitung, liefert das Rücksteilsignal; die mittlere Leitung liefert das Triggersignal. Wenndas Setz-Eingangssignal auf der J-Leitung positiv ist und wenn das Rückstellsignal auf der K-Leitung einen niedrigen Wert besitzt, bewirkt ein auf der C-Leitung auftretendes positives Triggersignal, daß das Flipflops in den "1"-Zustand übergeht, wenn es sich nicht bereits im "1"-Zustand befindet. Wenn das Rückstellsignal positiv ist und wenn das Setz-Signal Null ist, bewirkt ein positives Triggersignal, daß das Flipflop in den "O"-Zustand. übergeht, wenn es sich nicht bereits im "0"-Zustand befindet. Die auf der Unterseite des Flipflops zu diesem hinführende R-Leitung liefert die Rückstellsignale. Wenn ein Null-Spannungspotential an die R-Leitung angelegt wird, wird das Flipflop in den "O"-Zustand zurückgestellt und verbleibt in dem "O"-Zustand solange, wie das Null-Spannungspotential auf der R-Leitung verbleibt, und zwar unabhängig von den Signalen auf den Leitungen J, C und K. Die von der rechten Seite des Flipflops wegführende Q-Ausgangsleitung liefert ein "1"-Ausgangssignal des Flipflops.they are located, change to the other stable state upon the application of a trigger signal. In an operating state the JK flip-flop reproduces a binary 1 ("1" state), and in the other state indicates the relevant one Flip-flop a binary 0 again ("0" state). The three on the left of the flip-flop symbol, such as the flip-flop 11, lines leading into it deliver the necessary trigger signals. The top line, that's the J line, supplies the set signal; the lower line, that is the K line, supplies the reverse signal; the middle line supplies the trigger signal. When the set input signal is positive on the J line and when the reset signal on the K line is low, an positive trigger signal occurring on the C line that the flip-flop changes to the "1" state if it is not is already in the "1" state. When the reset signal is positive and when the set signal is zero, a positive trigger signal that the flip-flop is in the "O" state. is skipped if it is not already in the "0" state. The one on the underside of the flip-flop leading to it The R line supplies the reset signals. When a zero voltage potential is applied to the R line, it will Flip-flop is reset to the "O" state and remains in the "O" state as long as the zero voltage potential remains on the R line regardless of the signals on lines J, C and K. The one on the right Side of the flip-flop supplies leading away Q output line a "1" output of the flip-flop.

Die Zähler 37 und 38 sind synchrone ^-Bit-Vorwärts-ZRückwärts-Zähler, wie sie unter der Bezeichnung SN74193 von verschiedenen Herstellern erhältlich sind. EinzelheitenThe counters 37 and 38 are synchronous ^ -bit up-Z down counters, as they are under the designation SN74193 by different manufacturers are available. details

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bezüglich der Arbeitsweise dieses Zählers finden sich in der Druckschrift "The Integrated Circuit Catalog for Design. Engineers", erste Ausgabe, Firaa Exas Instruments., Dallas, Texas. Der SN74193-Zähler zählt in Vorwärtsrichtung, wenn Impulse an seine Eingangsleitung Nr. 5 angelegt werden, währenddessen eine positive Spannung- an die Eingangsleitung Nr. 4 angelegt ist. Der SN74193-Zähler zählt in Rückwärtsrichtung, wenn Impulse an die Eingangsleitung Nr. 4 angelegt werden, währenddessen eine positive Spannung an die Eingangsleitung Nr. 5 angelegt ist. Die Leitungen Nr. 2 und Nr. 6 des SN74193-Zählers sind Zählerausgangsleitungen; die Leitung 12 ist eine Übertragleitung, und die Leitung 13 ist eine sogenannte Borgeleitung bzw. eine Leitung für einen negativen Übertrag.regarding the operation of this counter can be found in the publication "The Integrated Circuit Catalog for Design. Engineers, "First Edition, Firaa Exas Instruments., Dallas, Texas. The SN74193 counter counts up when Pulses are applied to its input line # 5, during which a positive voltage - is applied to the input line No. 4 is created. The SN74193 counter counts in reverse direction, when pulses are applied to input line # 4, while a positive voltage is applied to the Input line no. 5 is applied. Lines No. 2 and No. 6 of the SN74193 counter are counter output lines; the Line 12 is a transmission line, and line 13 is a so-called boron line or a line for one negative carryover.

Die in Fig. 1 angegebenen NAND-Glieder 30 bis 34 erfüllen die Verknüpfungsfunktion NAND für ihren Eingangsleitungen zugeführte Eingangsverknüpfungssignale. In dem angegebenen System ist eine binäre 1 dargestellt durch ein positives Signalj das NAND-Glied liefert ein Ausgangssignal von etwa Null Volt zur Darstellung einer binären Null wenn und nur wenn sämtliche den Eingangsleitungen zugeführte Eingangssignale positiv sind und binäre Einsen darstellen. Demgegenüber liefert das NAND-Glied ein positives Ausgangssignal zur Darstellung einer binären 1 dann, wenn irgendein Eingangssignal oder mehrere Eingangssignale der zugeführten Eingangssignale binäre Nullen darstellen.The specified in Fig. 1 NAND elements 30 to 34 meet the NAND logic function for your input lines input link signals supplied. In the given system, a binary 1 is represented by a positive one Signalj the NAND gate provides an output signal of about Zero volts to represent a binary zero if and only if all input signals fed to the input lines are positive and represent binary ones. In contrast, the NAND gate delivers a positive output signal to represent a binary 1 when any input signal or several input signals of the supplied Binary zeros represent input signals.

Die Inverter 23 bis 26 erfüllen jeweils die Verknüpfungsoperation der Inversion auf ein ihnen zugeführtes Eingangssignal hin. Der Inverter liefert ein positives Ausgangssignal zur Darstellung einer binären Eins, wenn das zugeführteThe inverters 23 to 26 each perform the logic operation of inversion on an input signal fed to them there. The inverter delivers a positive output signal to represent a binary one if the supplied

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Eingangssignal" einen eine binäre Null darstellenden niedrigen Wert besitzt. Im Unterschied dazu liefert der Inverter ein eine binäre Null darstellendes Ausgangssignal, wenn das Eingangssignal eine binäre Eins darstellt. Die NOR-Glieder 29, 41 und 42 liefern jeweils ein eine binäre Sins darstellendes Ausgangssignal, wenn toeide Eingangssignale eine binäre Null darstellen. Wenn eines der zugeführten Eingangssignale eine binäre Eins darstellt, stellt das Ausgangssignal eine binäre Null dar.Input signal "has a low value representing a binary zero. In contrast to this, the inverter supplies a a binary zero output when the input represents a binary one. The NOR gates 29, 41 and 42 each provide a binary sins representing Output signal when the two input signals are a binary zero represent. If one of the input signals is a represents binary one, the output signal represents a binary one Represents zero.

Nunmehr wird die Arbeitsweise des in Fig. 1 dargestellten HUllkurvendetektors in Verbindung mit den in Fig. 2 dargestellten Spannungssignalfolgen erläutert. Die Datenimpulse der Impulsfolge A gemäß Fig. 2 werden dem Signaleingangsanschluß 18 des Hüllkurvendetektors gemäß Fig. 1 zugeführt, und die Zeitsteuer- bzw. Taktimpulse der Impulsfolge B werden dem Signaleingangsanschluß 19 zugeführt. Die Frequenz der Zeitsteuerimpulse der Impulsfolge B ist in der Impulsfolge C um zwei untersetzt; die Impulse dieser Impulsfolge C werden dem Signaleingangsanschluß 17 in Fig. 1 zugeführt. Ein Rückstellsignal kann dem Signaleingangsanschluß 20 gemäß Fig. 1 zugeführt werden, um die Vorwärts-/Rückwärts-Zähler und 38 derart voreinzustellen, daß die Spannungen von den Ausgangsleitungen der beiden Zähler 37 und 38 vor der Aufnahme jeglicher Datenimpulse an dem Eingangsanschluß 18 gemäß Fig. 1 hoch sind.The mode of operation of the envelope curve detector shown in FIG. 1 will now be described in conjunction with that shown in FIG Voltage signal sequences explained. The data pulses of the pulse train A shown in FIG. 2 are the signal input terminal 18 of the envelope detector according to FIG. 1, and the timing or clock pulses of the pulse sequence B are the signal input terminal 19 is supplied. The frequency of the timing pulses of the pulse train B is in the pulse train C reduced by two; the pulses of this pulse train C are fed to the signal input terminal 17 in FIG. A A reset signal can be applied to the signal input terminal 20 of FIG. 1 to control the up / down counters and 38 to be preset in such a way that the voltages from the output lines of the two counters 37 and 38 before the recording any data pulses on input port 18 as shown in FIG. 1 are high.

Die Impulsfolge A gemäß Fig. 2 gibt die Dateneingangssignale wieder, die einen Vorlaufteil enthalten, der aus einer Vielzahl von positiven Impulsen besteht, welche von Daten und sodann von einem Nachlaufteil gefolgt werden können. Ein Teil des Vorlaufes bzw. Vorlaufteiles ist in der Impulsfolge A veranschaulicht; der Datenteil der Impulsfolge ist jedochThe pulse train A according to FIG. 2 reproduces the data input signals which contain a leading part which is selected from a plurality consists of positive pulses which can be followed by data and then a trailing part. A Part of the lead or lead part is illustrated in the pulse sequence A; however, the data part of the pulse train is

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nicht dargestellt. Die Impulsfolge B veranschaulicht Zeitsteuerimpulse von dem Oszillator her, welche Zeitsteuerimpulse dem Eingangsanschluß 19 zugeführt werden. Dasselbe Oszillatorsignal wird um zwei untersetzt und als Signalfolge bzw. Impulsfolge C an den Signaleingangsanschluß 17 abgegeben.not shown. Pulse train B illustrates timing pulses from the oscillator, which timing pulses are supplied to the input terminal 19. The same thing The oscillator signal is scaled down by two and delivered as a signal sequence or pulse sequence C to the signal input terminal 17.

Die Vorderflanke des ersten Impulses der Impulsfolge A am Eingangsanschluß 18 wird durch den Inverter 23 invertiert und an die Rückstell_eitung der Flipflops 11 und 12 zum Zeitpunkt t. abgegeben. Dieser erste Impuls bewirkt die Zurückstellung der Flipflops 11 und 12, so daß die Spannung auf den Q-Ausgangsleitungen der Flipflops 11 und 12 niedrig ist. Dies bewirkt, daß das NOR-Glied 29 eine Ausgangsspannung positiven Wertes abgibt. Diese positive Ausgangs spannung von dem NOR-Glied 29 führt die negative Rückstellspannung von den Flipflops 13 und 14 weg, so daß die Rückflanke des ersten Impulses der Impulsfolge bzw. Signalfolge A das Setzen des Flipflops bewirkt. Wenn das Flipflop 13 gesetzt ist, wird die positive Spannung von der Q-Ausgangsleitung des Flipflops 13 an die J-Eingangsleitung des Flipflops 14 angelegt und an die obere Eingangsleitung des NAND-Gliedes 30. Die positive Spannnung auf der J-Eingangsleitung des Flipflops 14 veranlaßt, daß der nächste Impuls von dem Anschluß 18 her das Flipflop 14 setzt. Da die K-Eingangsleitung des Flipflops 14 geerdet ist, kann das Flipflop 14 nicht zurückgestellt werden; es ist im Setzzustand verriegelt. Dieser zweite Impuls bewirkt ferner die Rückstellung des Flipflops 13. Der dritte Impuls am Eingangsanschluß 18 bewirkt das Setzen des Flipflops 13» so daß eine positive Spannung von der Q-Ausgangsleitung an die obere Leitung des NAND-Gliedes 30 abgegeben wird. Zu diesem Zeitpunkt sind die beiden Flipflops 13 und 14 gesetzt, so daß positive Spannungen an die beiden Eingangsleitungen des NAND-Gliedes 30 abgegeben werden_o Dies bewirkt, daß dasThe leading edge of the first pulse of the pulse train A at the input terminal 18 is inverted by the inverter 23 and sent to the reset line of the flip-flops 11 and 12 at time t. submitted. This first pulse resets flip-flops 11 and 12 so that the voltage on the Q output lines of flip-flops 11 and 12 is low. This has the effect that the NOR gate 29 emits an output voltage of positive value. This positive output voltage from the NOR gate 29 leads the negative reset voltage away from the flip-flops 13 and 14, so that the trailing edge of the first pulse of the pulse sequence or signal sequence A causes the flip-flop to be set. When the flip-flop 13 is set, the positive voltage from the Q output line of the flip-flop 13 is applied to the J input line of the flip-flop 14 and to the upper input line of the NAND gate 30. The positive voltage on the J input line of the flip-flop 14 causes the next pulse from terminal 18 to set flip-flop 14. Since the K input line of flip-flop 14 is grounded, flip-flop 14 cannot be reset; it is locked in the set state. This second pulse also resets the flip-flop 13. The third pulse at the input terminal 18 sets the flip-flop 13 »so that a positive voltage is output from the Q output line to the upper line of the NAND gate 30. At this time, the two flip-flops are set to 13 and 14, so that positive voltages are supplied to the two input lines of the NAND gate 30 _o this causes the

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— g —- g -

NAND-Glied 30 eine Spannung niedrigen Wertes auf der Ausgangsleitung abgibt. Diese niedrige Spannung wird an die K-Eingangsleitung des Flipflops 13 abgegeben, so daß das Flipflop 13 nicht zurückgestellt werden kann; es ist i^m Setzzustand verriegelt. Die niedrige Ausgangsspannung des NAND-Gliedes 30 wird durch den Inverter 24 invertiert und an die Mittelleitung bzw. den Mitteleingang des NAND-Gliedes 31 abgegeben. Gleichzeitig liefert das NAND-Glied 33 eine positive Spannung an die obere Eingangsleitung bzw. an den oberen Eingang des NAND-Gliedes 31, wodurch dieses NAND-Glied 31 freigegeben ist.NAND gate 30 outputs a low voltage on the output line. This low voltage is applied to the K input line of the flip-flop 13 so that the flip-flop 13 cannot be reset; it is locked i ^m reset state. The low output voltage of the NAND gate 30 is inverted by the inverter 24 and delivered to the center line or the center input of the NAND gate 31. At the same time, the NAND element 33 supplies a positive voltage to the upper input line or to the upper input of the NAND element 31, as a result of which this NAND element 31 is enabled.

Gleichzeitig wird die hohe Ausgangsspannung von dem NAND-Glied 29 durch den Inverter 25 invertiert und an die obere Leitung bzw. den oberen Eingang des NAND-Gliedes 32 abgegeben, wodurch das NAND-Glied 32 in den Stand gesetzt wird, eine positive Spannung an· die Eingangsleitung 4 des Vorwärt s-ZRückwärts-Zählers 37 abzugeben. Der vierte positive Impuls von dem Eingangsanschluß 18 und die nachfolgenden Impulse werden durch das NAND-Glied 31 geleitet bzw. getastet, welches freigegeben, d.h. in den übertragungsfähigen Zustand gebracht worden ist; die betreffenden Impulse werden an die Eingangsleitung 5 des Zählers 37 abgegeben, wodurch der Zähler 37 veranlaßt wird, in Vorwärtsrichtung zu zählen. Jeder der nachfolgenden positiven Impulse von dem Eingangsanschluß 18 her veranlaßt den Zähler 37 und den Zähler bis zu einem Wert von 40 zu zählen. Wenn 38 positive Impulse an dem Signaleingangsanschluß 18 aufgenommen worden sind, ist die Spannung von der Ausgangsleitung Nr. 2 des Zählers her positiv, und die Ausgangsspannung von der Leitung Fr. des Zählers 38 ist positiv. Die Ausgangsspannung von der Leitung 6 des Zählers 38 her weist einen niedrigen Wert auf. Diese niedrige Spannung auf der Ausgangsleitung 6 des Zählers 38 wird durch den Inverter 26 invertiert und an dasAt the same time, the high output voltage from the NAND gate 29 inverted by the inverter 25 and to the upper one Line or the upper input of the NAND gate 32 released, whereby the NAND gate 32 is enabled to apply a positive voltage to the input line 4 of the forward s-Z down counter 37 to be output. The fourth positive Pulse from the input terminal 18 and the subsequent pulses are passed or sampled through the NAND gate 31, which has been released, i.e. brought into the transferable state; the impulses in question will be on the input line 5 of the counter 37, whereby the counter 37 is caused to count in the upward direction. Each of the subsequent positive pulses from the input terminal 18 causes the counter 37 and the counter count up to a value of 40. When 38 positive pulses have been received at the signal input terminal 18, the voltage from output line # 2 of the meter is positive and the output voltage from line Fr. of counter 38 is positive. The output voltage from line 6 of counter 38 is low. This low voltage on the output line 6 of the counter 38 is inverted by the inverter 26 and sent to the

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NAND-Glied 33 abgegeben. Sämtliche Eingangsspannungen an dem NAND-Glied 33 sind positiv, wodurch das NAND-Glied 33 veranlaßt wird, eine negative Spannung an die obere Eingangsleitung des NAND-Gliedes 41 abzugeben. Das NAND-Glied gibt eine positive Spannung an dem Ausgangsanschluß 45 zum Zeitpunkt t38 ab, wie dies die Signalfolge bzw. Impulsfolge J veranschaulicht. Gleichzeitig bewirkt die niedrige Spannung von der Ausgangsleitung 6 des Zählers 38 her, daß das NAND-Glied 34 eine positive Spannung an die untere Leitung bzw. den unteren Eingang des NOR-Gliedes 42 abgibt. Dadurch wird das NOR-Glied 42 veranlaßt, eine Spannung niedrigen Wertes an die untere Leitung des Verknüpfungsgliedes 41 abzugeben. Die niedrige Spannung auf der Ausgangsleitung des NAND-Gliedes 33 liefert eine niedrige Spannung für das Verknüpfungsglied 31, wodurch dieses Verknüpfungsglied 31 gesperrt wird und jegliches weiteres Vorwärtszählen durch die Zähler 37 und 38 verhindert. Die niedrige Spannung von der Ausgangsleitung des Verknüpfungsgliedes 42 und die niedrige Spannung von dem Verknüpfungsglied 33 her veranlaßt das Verknüpfungsglied 41, eine positive Ausgangsspannung abzugeben, so daß der Verriegelungskreis 40 solarige verriegelt ist, bis die Zähler 37 und 38 rückwärts bzw. abwärts zählen. Solange Datenimpulse fortgesetzt am Eingangsanschluß 18 aufgenommen werden, zählt der Zähler nicht in Rückwärtsrichtung, und die Ausgangsspannung an dem Anschluß 45 bleibt positiv. Während dieser Zeitspanne halten die Datenimpulse von dem Eingangsanschluß her die Flipflops 11 und 12 zurückgestellt, so daß die Zeitsteuerimpulse am Bingangsanschluß 17 das Setzen der Flipflops 11 und 12 nicht beeinflussen. Wenn keine Impulse mehr an dem Eingangsanschluß 18 aufgenommen werden, veranlassen die Impulse an dem Eingangsanschluß 17» daß die Flipflops 11 und 12 die Abwärts- bzw. Rückwärtszählung starten. Der ersteNAND element 33 released. All input voltages on the NAND gate 33 are positive, causing the NAND gate 33 to apply a negative voltage to the upper input line of the NAND element 41 to be delivered. The NAND gate is a positive voltage at the output terminal 45 to Time t38 from, as the signal sequence or pulse sequence J illustrates. At the same time causes the low voltage from the output line 6 of the counter 38 that the NAND gate 34 applies a positive voltage to the lower line or the lower input of the NOR gate 42 outputs. This causes the NOR gate 42 to have a low voltage to deliver to the lower line of the link 41. The low voltage on the output line of the NAND gate 33 supplies a low voltage for the logic element 31, whereby this logic element 31 is blocked and any further up counting by counters 37 and 38 prevented. The low voltage from the output line of gate 42 and the low voltage from the logic element 33 causes the logic element 41 to deliver a positive output voltage, so that the locking circuit 40 is locked until the counters 37 and 38 count backwards or downwards. As long as data pulses continued to be received at the input terminal 18, the counter does not count in the reverse direction, and the output voltage at terminal 45 remains positive. During this period of time, the data pulses from the input port hold The flip-flops 11 and 12 are reset so that the timing pulses at the input terminal 17 do not affect the setting of the flip-flops 11 and 12. When no more impulses are received at the input terminal 18, cause the pulses at the input terminal 17 'that the flip-flops 11 and 12 start the downward and downward counting, respectively. The first

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Impuls an dem Eingangsanschluß 17 bewirkt das Setzen des KLipflops 11 und die Abgabe einer positiven Spannung an die J-Eingangsleitung des Flipflops 12. Die positive Spannung auf der J-Eingangsleitung des Flipflops 12 und der zweite Impuls auf der E-Eingangsleitung bewirkt das Setzen des Flipflops 12 und die Abgabe einer positiven Spannung an die untere Leitung des Verknüpfungsgliedes 29. Da die K-Eingangsleitung des Flipflops 12 geerdet ist, kann das Flipflop 12 nicht zurückgestellt werden; es ist im Setzzustand verriegelt. Der zweite Impuls bewirkt ferner die Rückstellung des Flipflops 11. Der dritte Impuls an dem Anschluß 17 bewirkt das Setzen des Flipflops 11, so daß eine positive Spannung von der Q-Ausgangsleitung an die obere Leitung des NOR-Gliedes 29 abgegeben wird. Zu diesem Zeitpunkt sind die beiden Flipflops 11 und 12 gesetzt, so daß positive Spannungen an die beiden Eingangsleitungen des NOR-Gliedes 29 abgegeben werden. Dies bewirkt, daß das NOR-Glied 29 eine Spannung niedrigen Viertes an den Inverter 25 abgibt. Die an den Inverter 25 abgegebene niedrige Spannung veranlaßt den Inverter 25, eine positive Spannung an die obere Eingangsleitung des NAND-Gliedes 32 abzugeben. Die positive Spannung von der Ausgangsleitung des NAND-Gliedes 34 wird an die untere Eingangsleitung des NAND-Gliedes 32 abgegeben, so daß das NAND-Glied 32 freigegeben bzw. übertragungsfähig gemacht ist. Die Taktimpulse an dem Eingangsanschluß 19 werden durch das NAND-Glied 32 geleitet bzw. getastet, und zwar zu der Eingangsleitung Nr. des Zählers 37 hin. Die Impulse auf der Eingangsleitung Nr. des Zählers 37 und die positive Spannung auf der Eingangsle.itung Nr. 5 des Zählers 37 veranlassen den Zähler 37 mit der Zählung in Abwärts- bzw. Rückwärtsrichtung zu beginnen. Am Ende der 35 Impulse auf der Eingangsleitung 4 sind die Ausgangssignale von den Zählern 37 und 38 positiv, so daßA pulse at the input terminal 17 causes the flip-flop 11 to be set and a positive voltage to be output the J input line of flip-flop 12. The positive voltage on the J input line of flip-flop 12 and the second pulse on the E input line does this Setting of the flip-flop 12 and the delivery of a positive voltage to the lower line of the logic element 29. Since the K input line of flip-flop 12 is grounded, can the flip-flop 12 will not be reset; it is locked in the set state. The second pulse also causes the Resetting of the flip-flop 11. The third pulse at the terminal 17 causes the setting of the flip-flop 11, so that a positive voltage from the Q output line to the upper line of the NOR gate 29 is released. At this point in time, the two flip-flops 11 and 12 are set, see above that positive voltages are delivered to the two input lines of the NOR gate 29. This causes the NOR gate 29 outputs a voltage of low fourth to the inverter 25. The output to the inverter 25 low voltage causes inverter 25 to apply a positive voltage to the upper input line of NAND gate 32 submit. The positive voltage from the output line of the NAND gate 34 is applied to the lower input line of the NAND gate 32 released, so that the NAND gate 32 is released or made capable of transmission. The clock pulses at the input terminal 19 are through the NAND gate 32 passed or keyed, namely to the input line no. of the counter 37 out. The pulses on input line no. of the counter 37 and the positive voltage on the input line no. 5 of the counter 37 cause the counter 37 with start counting in the downward or backward direction. At the end of the 35 pulses on input line 4 are the Output signals from counters 37 and 38 positive so that

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die Spannung an den Eingangsleitungen des NOR-Gliedes positiv sind. Dies bewirkt die Zurückstellung des Verriegelungskreises 4Ö; ferner bewirkt dies, daß die Ausgangsspannung an dem Ausgangsanschluß niedrig wird, wie dies zum Zeitpunkt t139 in der Signalfolge bzw. Impulsfolge J veranschaulicht ist.the voltage on the input lines of the NOR gate are positive. This causes the locking circuit to be reset 4Ö; furthermore, this causes the output voltage at the output terminal to go low, such as this at time t139 in the signal sequence or pulse sequence J is illustrated.

Wenn eine Dateneinhüllende bzw.-hüllkurve eine geringere Anzahl von Impulsen in dem Vorlaufteil benutzt, kann der Vorwärts-/Abwärts-Zähler 38 aus der Schaltung gemäß Fig. weggelassen werden, und die Eingangsleitungen der NAND-Glieder 33 und 34 können an den Ausgangsleitungen des Zählers 37 angeschlossen sein.If a data envelope uses a smaller number of pulses in the leader, the Up / down counter 38 from the circuit according to FIG. can be omitted, and the input lines of the NAND gates 33 and 34 can be connected to the output lines of the counter 37 must be connected.

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Claims

Circuit arrangement for determining a data envelope which has a certain number of leading pulses followed by a plurality of data pulses for use in connection with a pulse source and a timing signal source, characterized in that a first up / down counter (37) is provided which has two input lines (4,5) and three output lines (2,12,13) that a first device (11,12,29) is provided which derives a voltage from pulses and which is applied to the pulse source and to the second input line (4) of the first counter (37) is connected so that a second device (13,14,30) is provided which derives a voltage from signals and which is applied to the signal source and to the first input line (5) of the first Counter (37) is connected, that a first linking device (32) and a second linking device (31) are provided that the first linking device between the pulse source and the first input line of the counter (37) is that the second logic device is between the signal source and the second input line of the first counter (37), and that a logic element (33) having an output line and three input lines is provided, the input lines of which are respectively are connected to a corresponding output line of the output lines of the first counter (37).

2. Circuit arrangement according to claim 1, characterized in that a locking circuit (40) with two

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Input lines and an output line is provided that one input line of the interlocking circuit (40) is connected to the output line of the logic element (33) and that the second input line of the locking circuit (40) is connected to the third input line of the logic element (33) is.

3. Circuit arrangement according to claim 1, characterized in that that a second up / down counter (38) is provided, the two input lines (4,5) and has two output lines (2, 6) that the first input line (5) of the second counter (38) with the second output line (12) of the first counter (37) is connected that the second input line (4) of the second counter (38) is connected to the third output line (13) of the first counter (37) that the first output line (2) of the first counter (37) is connected to a first input line of the logic element (33) is and that the first output line (2) and the second output line (6) of the second counter (38) each with a corresponding input line of the logic element (33) are connected.

4. Circuit arrangement according to claim 3, characterized in that a locking circuit (40) is provided which has two input lines and one output line that the one input line of the latch circuit (40) is connected to the output line of the logic element (33) and that the other Input line of the interlocking circuit (40) to the second output line (6) of the second counter (38) connected is. .

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Circuit arrangement for determining a data envelope with a certain number of lead pulses, which are followed by a plurality of data pulses, for use in connection with a pulse source and a timing signal source, in particular according to one of claims 1 to 4, characterized in that a first forward / Backward ⁱ counter (37) is provided which has two input lines (4, 5) and three output lines (2, 12, 13) that a first flip-flop (11), a second flip-flop (12), a third flip-flop ( 13) and a fourth flip-flop (14) are provided that each flip-flop (11, 12, 13, 14) has an output line, a reset line and a first input line, a second input line and a third input line, that the second input lines (C) of the first E'lip-flops (11) and the second flip-flop (12) are connected to the signal source (17, C) so that the second input lines (C) of the third flip-flop (13) and the v ated flip-flops (14) are connected to the pulse source (18, A), that the pulse source (18, A) is connected to the reset lines (R) of the first flip-flop (11) and the second flip-flop (12), that the output line ( Q; of the first flip-flop (11) is connected to the first input line (J) of the second flip-flop (12), that the output line (Q) of the third flip-flop (13) is connected to the first input line (J) of the fourth flip-flop (14), that a first reference potential (+ 5V) and a second reference potential (ground) are provided, that the first reference potential (+ 5V) is connected to the first input lines (J) of the first flip-flop (11) and the third flip-flop (13) second reference potential (ground) on the third input lines (K)

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of the second flip-flop (12) and the fourth flip-flop (14) lies that a first link (31), a second link (32) and a third link (33) are provided that each of these logic elements (31, 32, 33) three input lines and one output line has that the output line of the second logic element (31) with the first input line (5) of the first counter (37) is connected that the output line of the third logic element (32) with the second input line (4) of the first counter (37) is connected to the second input line of the third Logic element (32) is connected to the signal source that the third input line of the third logic element (32) is connected to the third input line of the first logic element (33) that the first input line of the second logic element (31) is connected to the output line of the first logic element (33) that the third input line of the second logic element (31) is connected to the pulse source that the input lines of the first Linking element (33) each with a corresponding output line of the output lines of the first counter (37) are connected that a first gate device (29) and a second gate device (30) each with two input lines and an output line are provided that the output line of the first gate device (29) connected to the third input line (K) and the first input line of the third logic element (32) is that the first input line of the first gate device (29) with the output line (Q) of the first flip-flops (11) is connected that the second input line of the first gate device (29) with

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the output line (Q) of the second flip-flop (12) is connected to the output line of the first Gate device (29) further to the reset lines (R) of the third flip-flop (13) and the fourth Flip-flops (14) is connected that the first input line of the second gate device (30) with the Output line (Q) of the third flip-flop (13) is connected to the second input line of the second gate device (30) is connected to the output line (Q) of the fourth flip-flop (14), and that the output line the second gate device (30) with the third input line (K) of the third flip-flop (13) and with the second input line of the second logic element (31) is connected.

6. Circuit arrangement according to claim 5, characterized in that that a locking circuit (40) having two input lines and one output line is provided is, whose first input line is connected to the output line of the first logic element (33) and its second input line to the third input line of the first logic device (33) is connected.

7. Circuit arrangement according to claim 5, characterized in that that a second up / down counter (38) is provided which has two input lines (5 »4) and two output lines (2, 6) that the first input line (5) of the second counter (38) with the second output line (12) of the first counter (37) is connected so that the second input line (4) of the second counter (38)

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is connected to the third output line (13) of the first counter (37), dai3 the first output line (2) of the first counter (37) connected to the first input line of the first logic element (33) is that the first output line (2) of the second counter (38) with the second input line of the first logic element (33) is connected and that the second output line (6) of the second counter (38) is connected to the third input line of the first logic element (33).

8. Circuit arrangement according to claim 7 »characterized in that a two input lines and an output line having interlocking circuit (40) is provided, the first input line to the output line of the first link. (33) is connected and its second input line to the second output line (6) of the second counter (38) is connected.

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