DE2407838C3

DE2407838C3 - Display device for signal level display

Info

Publication number: DE2407838C3
Application number: DE19742407838
Authority: DE
Inventors: Mamoru; Tanaka Yoshiaki; Ono Tsuyoshi; Yokohama Kanagawa Inami (Japan)
Original assignee: Victor Company of Japan, Ltd, Yokohama, Kanagawa (Japan)
Priority date: 1973-02-19
Filing date: 1974-02-19
Publication date: 1978-02-16

Description

die Pegelelektrodenabschnitte der Plasmaanzeigeeinrichtung dient, eine zweite Anzeigeimpulsversorgungseinrichtung zur Bereitstellung eines zweiten Anzeigeimpulssignals, das zum Anlegen an die Kanalelektrodenabschnitte der Plasmaanzeigeeinrichtung dient und eine dem ersten Anzeigeimpulssignal entgegengesetzt gerichtete Polarität aufweist, eine Steuerimpulsversorgungseinrichtung zur Bereitstellung von zur Zeitaufteilung dienenden Steuerimpulssignalen, eine Kanalsignalwählschaltung zur Zeitaufteilung von mehreren Ein- gangskandsignalen in Übereinstimmung mit den von der Steuerimpulsversorgungseinrichtung bereitgestellten Steuerimpulssignalen, um die Kanalsignale in verschiedenen aufeinanderfolgenden Zeitaufteilungszonen selektiv weiterzuleiten, und eine Kanalelektroden- wählschaltung, die in Obereinstimmung mit den von der Steuerimpulsversorgungseinrichtung gelieferten Steu erimpulssignalen arbeitet um synchron mit der Kanal signalwählschaltung das von der zweiten Anzeigeimpulsversorgungseinrichtung gelieferte zweite Anzeigeimpulssignal zeitlich aufzuteilen und die sich ergebenden zeitaufgeteilten Impulse in verschiedenen aufeinanderfolgenden Zeitaufteilungszonen allen Kanalelektrodenabschnitten der Plasmaanzeigeeinrichtung zuzuführen. the level electrode sections of the plasma display device are used, a second display pulse supply device for providing a second display pulse signal which is used to be applied to the channel electrode sections of the plasma display device and has a polarity opposite to the first display pulse signal, a control pulse supply device for providing a plurality of control pulse signals used for time division, a channel signal selection circuit for time division Input edge signals in accordance with the control pulse signals provided by the control pulse supply device in order to forward the channel signals in different successive time division zones selectively, and a channel electrode selection circuit, which works in accordance with the control pulse supply device control pulse signals to synchronize with the channel signal selection circuit from the second display pulse supply device to divide the second display pulse signal supplied in time and to supply the resulting time-divided pulses in different successive time division zones to all channel electrode sections of the plasma display device.

Die Erfindung geht von einem aus der US-PS 33 28 790 bekannten Sichtgerät aus, das allerdings keine Plasmaanzeigeeinrichtung, sondern ein Eiektmlumineszenzfeld enthält, das eine säulen- oder hakenförmige Anzeige vorsieht. Obwohl das Elektrolumineszenzfeld mit einer zur Zeitaufteilung dienenden Steuerschaltung zusammenarbeitet, kann das bekannte Sichtgerät nur ein einziges Meß- oder Anzeigesignal darstellen. Die genannte Steuerschaltung dient dazu, das darzustellende Eingangssignal zu decodieren und für die einzelnen elektrolumineszierenden Elemente des Elektrolumineszenzfeldes die notwendigen Erregungsspannungen zur Verfügung zu stellen. Die Anordnung ist dabei derart getroffen, daß die Länge der leuchtenden Säule der Größe des Meß- oder Anzeigesignals proportional ist.The invention is based on a viewing device known from US-PS 33 28 790, but none Plasma display device, but contains an Eiektmlumineszenzfeld that is a columnar or hook-shaped Provides display. Although the electroluminescent panel with a timing control circuit cooperates, the known display device can only represent a single measurement or display signal. the called control circuit is used to decode the input signal to be displayed and for the individual Electroluminescent elements of the electroluminescent field provide the necessary excitation voltages To make available. The arrangement is made such that the length of the luminous column of the Size of the measurement or display signal is proportional.

Die Verwendung von Elektrolumineszenzfeldern ist mit dem Nachteil verbunden, daß die Helligkeit der Sichtanzeige sehr gering ist. Ferner besteht bei dem bekannten Sichtgerät die Zeitmultiplex-Steuerschaltung aus komplizierten Anordnungen mit einer Reihe von UND-Gliedern und ODER-Gliedern. Die Herstellungskosten des bekannten Geräts sind daher hoch.The use of electroluminescent fields is associated with the disadvantage that the brightness of the Visual indication is very low. Furthermore, in the known display device, there is the time-division multiplex control circuit from complicated arrangements with a number of AND gates and OR gates. The manufacturing cost of the known device are therefore high.

Infolge der jüngsten Entwicklung und Ausbreitung von Vierkanalwiedergabegeräten ist ein Bedürfnis nach einem einfach aufgebauten Sichtgerät entstanden, das die Pegel von jedem der Kanalsignale des Wiedergabegeräts darstellen kann. Ferner ist es erwünscht, daß nicht nur die sich zeitlich ändernden Signalpegel, sondern auch die Maximalpegelwerte der Signale angezeigt werden können.As a result of the recent development and proliferation of four-channel reproducers, there is a need for a simply constructed display device that shows the levels of each of the channel signals of the display device can represent. Furthermore, it is desirable that not only the signal level, which changes over time, but also the maximum level values of the signals can be displayed.

Der Erfindung liegt die Aufgabe zugrunde, ein Sichtgerät zu schaffen, das in der Lage ist, mit Hilfe einer einfachen kostengünstigen Schaltungsanordnung die Pegel von Signalen mehrerer Kanäle auf einer einzigen Plasmasichtplatte darzustellen. Dadurch wird (,0 ein Beobachter in die Lage versetzt, alle Signalpegel mit einem einzigen Blick zu überwachen.The invention has for its object to provide a viewing device that is able to use a simple, inexpensive circuit arrangement, the levels of signals from several channels on one single plasma faceplate. This will result in (, 0 enables an observer to monitor all signal levels with a single glance.

Zur Lösung dieser Aufgabe ist das eingangs beschriebene Sichtgerät zur Signalpegelanzeige nach der Erfindung gekennzeichnet durch eine Anzahl von (,5 Pegelumsetzschaltungen mit aufeinanderfolgend unterschiedlichen Schwellwerten und dadurch, daß jede der Pegelumsetzschaltungen in einer solchen Weise auf das Ausgangssignal der Kanalsignalwählschaltung anspricht, daß sie ein niedriges Spannungssignal erzeugt, wenn der Pegel des Ausgangssignals der Kanalsignalwählschaltung höher als der eigene Schwellwert ist, und ein hohes Spannungssignal erzeugt, wenn der Pegel des Ausgangssignals der Kanalsignalwählschaltung niedriger als der eigene Schwellwert ist, sowie durch eine Anzahl von Volleufähigkeitsschaltkreisen, von denen jeder mit einer zugeordneten Schaltung der Pegelumsetzschaltungen verbunden ist, und dadurch, daß die Ausgänge der Volleitfähigkeitsschaltkreise an die entsprechend zugeordneten Pegelelektroden der Pegel elektrodenabschnitte angeschlossen sind und daß jeder der Volleitfähigkeitsschaltkreise als Antwort auf das niedrige Spannungssignal, das von der ersten Anzeigeimpulsversorgungseinrichtung bereitgestellte erste Anzeigeimpulssignal an die entsprechenden Pegelelektroden weiterleitet und als Antwort auf das hohe Spannungssignal das erste Anzeigeimpulssignal unterdrückt. To solve this problem, the initially described display device for signal level display according to the invention is characterized by a number of (, 5 level conversion circuits with successively different threshold values and in that each of the level conversion circuits responds to the output signal of the channel signal selection circuit in such a way that it generates a low voltage signal generated when the level of the output signal of the channel signal selection circuit is higher than its own threshold value, and generates a high voltage signal when the level of the output signal of the channel signal selection circuit is lower than its own threshold value, and by a number of full capability circuits, each with an associated circuit of the level conversion circuits is connected, and in that the outputs of the fully conductive circuits are connected to the correspondingly assigned level electrodes of the level electrode sections and that each of the fully conductive power circuitry responsive to the low voltage signal, forwards the first display pulse signal provided by the first display pulse supply means to the respective level electrodes and, in response to the high voltage signal, suppresses the first display pulse signal.

Die Zeitaufteiiungsfrequenz wird vorzugsweise derart gewählt, daß die Signalpegeldarstellung von allen Kanälen auf dem Anzeigeschirm für das menschliche Auge gleichzeitig sichtbar ist und ein foirtandauerndes Bild erscheint.The time division frequency is preferably such chosen that the signal level representation of all channels on the display screen for the human Eye is visible at the same time and a continuous image appears.

Ein bevorzugtes Anwendungsgebiet des Erfindungsgegenstands ist die Quadrophonie, bei der vier Tonsignale auftreten, die jetzt auf einer einzigen Plasmaanzeigeplatte wiedergegeben werden können. Der Anmeldungsgegenstand ermöglicht somit die sichtbare Darstellung des unsichtbaren stereophonischen Klangfeldes. Diese Darstellung gestattet es dem Zuhörer, den Verstärkungsgrad der Verstiirkerschaltungen der vier Torisignale in einer solchen Weise einzustellen, daß man ein vollkommen ausgeglichenes stereophonisches Klangfeld erhält. Die Plasmaanzeigeeinrichtung liefert dabei eine helle Sichtanzeige mit einem deutlich erkennbaren Muster. Da das erfindungsgemäße Sichtgerät mit einfachen Schaltungen \ erwirklicht werden kann, die zur Massenherstellung mit geringen Kosten geeignet sind, kann man es ohne großen Mehraufwand in jedes Vierkanalwiedergabegerät einbauen.A preferred field of application of the subject matter of the invention is quadrophony, in which four sound signals occur, now on a single one Plasma display panel can be reproduced. The subject of the application thus enables visible representation of the invisible stereophonic sound field. This representation allows the Listener, the gain of the amplifier circuits of the four tori signals in such a way adjust so that a perfectly balanced stereophonic sound field is obtained. The plasma display device provides a bright visual display with a clearly recognizable pattern. Since the inventive Display device can be realized with simple circuits that are used for mass production are suitable for low costs, it can be installed in any four-channel playback device without a great deal of additional work build in.

Damit nicht nur der momentane Pegel der vier Kanalsignale sondern auch der jeweilige Maximalpegel der Kanalsignale wiedergegeben werden kann, zeichnet sich eine Weiterbildung der Erfindung mit einer Anzahl von Maximalwertspeicherschaltungen zum Speichern der Maximalwerte der Pegel von den betreffenden Eingangskanalsignalen dadurch aus, daß zur Zeitäufteilung der Ausgangssignale der Maximalwertspeicherschaltungen in Übereinstimmung mit den von der Steuerimpulsversorgungseinrichtung bereitgestellten Steuerimpulssignalen und synchron mit der ersten Kanalsignalwählschaltung eine zweite Kanalsignalwählschaltung vorgesehen ist, um die Ausgangssignale der Maximalwertspeicherschaltungen in verschiedenen aufeinanderfolgenden Zeitaufteilungszonen weiterzuleiten, daß eine Anzahl von zweiten Pegelumsetzschaltungen mit aufeinanderfolgend unterschiedlichen Schwellwerten vorgesehen ist, daß jede der zweiten Pegelumsetzschaltungen auf das Ausgangssignal der zweiten Kanalsignalwählschaltung derart anspricht, daß sie das niedrige Spannungssignal erzeugt, wenn der Pegel des Ausgangssignals der zweiten Kanalsignalwählschaltung höher als ihr eigener Schwellwert ist, und das hohe Spannungssignal eraeugt, wenn der Pegel des Ausgangssignals der zweiten KanalsignalwählschaltungSo not only the current level of the four channel signals but also the respective maximum level the channel signals can be reproduced, a development of the invention is characterized by a number maximum value storage circuits for storing the maximum values of the levels of the respective ones Input channel signals from the fact that the time division of the output signals of the maximum value storage circuits in accordance with those of the Control pulse supply device provided control pulse signals and synchronous with the first Channel signal selection circuit a second channel signal selection circuit is provided to select the output signals of the Forward maximum value storage circuits in different successive time division zones, that a number of second level conversion circuits with successively different threshold values it is provided that each of the second level conversion circuits to the output signal of the second Channel signal selection circuit is responsive to generate the low voltage signal when the level of the Output signal of the second channel signal selection circuit is higher than its own threshold, and the high Voltage signal detected when the level of the output signal of the second channel signal selection circuit

niedriger als ihr eigener Schwellwert ist, daß eine die Anzeige bestimmende Logikschaltung vorgesehen ist, die sich auszeichnet durch eine Reihe von Eingangsanschlüssen, von denen jeder jeweils das Ausgangssignal der ihm zugeordneten zweiten Pegelumsetzschaltung empfängt, durch eine Reihe von Umkehrschaltungen zum Umkehren des Signals des zugeordneten Eingangsanschlusses, durch eine Reihe von NAND-Schaltungen zum Erzeugen eines NAND-Produktes aus dem Ausgangssignal der zugeordneten Umkehrschaltung und aus dem Signal an dem Eingangsanschluß, der das Ausgangssignal der zweiten Pegelumsetzschaltung mit dem benachbarten niedrigeren Schwellwert als der Schwellwert der zugeordneten zweiten Pegelumsetzschaltung empfängt, und durch eine Reihe von Ausgangsanschlüssen zum Abnehmen der Ausgangssignale der zugehörigen NAND-Schaltungen, und daß die Volleitfähigkeitsschaltkreise jeweils mit der zugehörigen ersten Pegelumsetzschaltung und dem zugehörigen Ausgangsanschluß der Logikschaltung verbunden sind.is lower than its own threshold value that a logic circuit determining the display is provided, which is characterized by a number of input connections, each of which is the output signal of the second level conversion circuit assigned to it, through a series of inverters for inverting the signal of the associated input terminal, through a series of NAND circuits for generating a NAND product from the output signal of the associated inverter circuit and from the signal at the input terminal which the output signal of the second level conversion circuit with the adjacent lower threshold value than the threshold value of the associated second level conversion circuit receives, and through a series of output terminals for taking the output signals the associated NAND circuits, and that the full conductivity circuits each with the associated first level conversion circuit and the associated output terminal of the logic circuit are connected.

Gemäß der Weiterbildung können der momentane Pegel und der Maximalpegel gleichzeitig und auf demselben Sichtschirm dargestellt werden. Bei den beiden Pegelwerten kann es sich beispielsweise um den Volumeneinheitswert und den entsprechenden Spitzenwert handeln.According to the development, the current level and the maximum level can be simultaneously and on displayed on the same screen. The two level values can be, for example Trade volume unit value and the corresponding peak value.

Bevorzugte Ausführungsbeispiele der Erfindung werden an Hand von Zeichnungen beschrieben. Es zeigtPreferred exemplary embodiments of the invention are described with reference to drawings. It shows

Fig. 1 eine vereinfachte Schnittansicht eines Beispiels einer Plasmasichtplatte allgemeiner Art,1 is a simplified sectional view of an example of a plasma faceplate of a general type;

Fig. 2A, 2B und 2C Impulszeitverläufe mit Spannungen, die den Elektroden der in der F i g. 1 dargestellten Plasmasichtplatte zugeführt werden und die den Entladevorgang zeigen,2A, 2B and 2C pulse time curves with voltages, which correspond to the electrodes in FIG. 1 shown plasma sheet are supplied and the Show unloading process,

Fig.3 ein Blockschaltbild einer Ausführungsform eines Geräts zur Signalpegeldarstellung,3 shows a block diagram of an embodiment a device for signal level display,

F i g. 4A bis 4D Impulszeitverläufe von Steuerimpulsen zur Zeitaufteilung,F i g. 4A to 4D pulse time curves of control pulses for time division,

F i g. 5 ein Schaltbild eines Beispiels einer besonderen Schaltungsanordnung einer Kanalsignalwählschaltung für das in der F i g. 3 dargestellte Gerät,F i g. 5 is a circuit diagram of an example of a particular circuit arrangement of a channel signal selection circuit for the one shown in FIG. 3 device shown,

F i g. 6 ein Schaltbild eines Beispiels einer besonderen Schaltungsanordnung einer Pegelwählschaltung für das in der F i g. 3 dargestellte Gerät,F i g. 6 is a circuit diagram showing an example of a specific circuit arrangement of a level selection circuit for the in FIG. 3 device shown,

F i g. 7 ein Schaltbild eines Beispiels eines besonderen Schaltungsaufbaus einer Kanalelektrodenschaltung für ein Gerät zur Signalpegeldarstellung,F i g. 7 is a circuit diagram showing an example of a specific circuit configuration of a channel electrode circuit for a device for signal level display,

F i g. 8 ein schematisches Diagramm zur Beschreibung eines weiteren Beispiels eines Sichtdarstellungsteils, das zur Verwendung in einem Sichtgerät zur Signalpegeldarstellung geeignet ist,F i g. 8 is a schematic diagram for description Another example of a visual display part suitable for use in a display device for Signal level display is suitable,

Fig.9A und 9B Blockschaltbilder einer weiteren Ausführungsform eines Geräts zur Signalpegeldarstellung, Figures 9A and 9B are block diagrams of another Embodiment of a device for signal level display,

Fig. 10 einen zeitlichen Verlauf mit einem Echtzeitsignal und maximalen Spitzenspannungen, die gespeichert werden sollen,10 shows a time profile with a real-time signal and maximum peak voltages to be stored,

F i g. 11 ein Schaltbild eines Beispiels eines besonderen Schaltungsaufbaus einer Maximalwertspeicherschaltung für das in der F i g. 9A dargestellte Gerät,F i g. 11 is a circuit diagram showing an example of a particular one Circuit structure of a maximum value storage circuit for the one shown in FIG. 9A shown device,

Fig. 12 ein Schaltbild eines Beispiels eines besonderen Schaltungsaufbaus einer logischen Schaltung zur Sichtanzeigekennzeichnung für das in der Fig.9A dargestellte Gerät,Fig. 12 is a circuit diagram showing an example of a particular one Circuit structure of a logic circuit for visual display identification for the in FIG. 9A device shown,

Fig. 13 ein Schaltbild eines Beispiels eines besonderen Schaltungsaufbaus eines Volleitfähigkeitsschaltkreises für das in der F i g. 9B dargestellte Gerät,Fig. 13 is a circuit diagram showing an example of a particular one The circuit structure of a fully conductive circuit for the circuit shown in FIG. 9B illustrated device,

Fig. 14 ein Schaltbild eines Beispiels eines besonderen Schaltungsaufbaus einer Lumineszenzdiodensicht platte, die man anstelle einer Plasmasichtplatte verwen den kann,Fig. 14 is a circuit diagram showing an example of a particular one Circuit structure of a luminescence diode viewing plate, which can be used instead of a plasma viewing plate who can

Fig. 15 ein Blockschaltbild einer weiteren Ausfüh rungsform eines Gerät zur Signalpegeldarstellung,15 is a block diagram of a further embodiment of a device for signal level display,

Fig. 16 eine Vorderansicht einer Ausführungsforrr eines Sichtschirms zur Pegeldarstellung und16 is a front view of an embodiment of a display screen for level display and FIG

Fig. 17 eine Vorderansicht eines Anzeigeschirms füi eine Ausführungsform eines Geräts zur Signalpegeldar-17 is a front view of a display screen for FIG an embodiment of a device for signal level display

ίο stellung.ίο position.

Zunächst soll an Hand der ? i g. 1, 2A, 2B und 2C der Aufbau und die Arbeitsweise eines Beispiels einei Plasmaanzeige- oder Plasmasichtplatte beschrieber werden, die man im Anzeigeteil eines Sichtgerät« verwenden kann. Zwei Glasplatten 11 und 12 sind in einem besonderen Abstand parallel zueinander angeordnet, und an ihren sich gegenüberstehender Oberflächen sind einander gegenüberliegende Elektroden 13 und 14 angebracht. Die Elektroden 13 und 14 sind mit Isolierschichten 15 und 16 bedeckt. Der nach außen abgedichtete Raum zwischen den Isolierschichten 15 und 16 ist mit einem Gasgemisch 17 angefüllt, dessen Hauptbestandteil Neon ist.First of all, should the ? i g. 1, 2A, 2B, and 2C, the construction and operation of an example of a plasma display panel which can be used in the display part of a display device will be described. Two glass plates 11 and 12 are arranged parallel to each other at a particular distance, and opposing electrodes 13 and 14 are attached to their opposing surfaces. The electrodes 13 and 14 are covered with insulating layers 15 and 16. The space sealed to the outside between the insulating layers 15 and 16 is filled with a gas mixture 17, the main component of which is neon.

Wenn man an die Elektrode 13 ein Anzeigeimpulssignal a legt, bei dem es sich um eine in der F i g. 2A dargestellte Rechteckschwingung mit einer Spannungsamplitude von V handelt, und der Elektrode 14 ein Anzeigeimpulssignal b zuführt, bei dem es sich um eine in der F i g. 2B gezeigte Rechteckschwingung mit einer Spannungsamplitude von V handelt, handelt, kommt es zwischen den Elektroden 13 und 14 in dem Gasgemisch 17 zu einem wiederholt fließenden Entladungsstrom c der in der F i g. 2C dargestellt ist und eine Lumineszenzanzeige bewirkt. If a display pulse signal a is applied to the electrode 13, which is a signal shown in FIG. 2A is a square wave with a voltage amplitude of V, and the electrode 14 is supplied with a display pulse signal b , which is one shown in FIG. 2B is a square wave with a voltage amplitude of V , a repeatedly flowing discharge current c occurs between the electrodes 13 and 14 in the gas mixture 17, as shown in FIG. 2C, causing a luminescent display.

In diesem Zusammenhang sei erwähnt, daß, wenn man die Elektroden 13 und 14 durch Aufdrucken auf die Glasplatten 11 und 12 aufbringt, eine sehr große Anzahl von Elektroden von vielen Kanälen gleichzeitig mit einem hohen Wirkungsgrad hergestellt werden kann.In this connection, it should be noted that if you have the electrodes 13 and 14 by printing on the Glass plates 11 and 12 applies, a very large number of electrodes of many channels can be produced simultaneously with a high degree of efficiency.

Als nächstes soll an Hand der F i g. 3 die Schaltungsanordnung einer Ausführungsform eines Geräts zur Signalpegeldarstellung beschrieben werden.Next, on the basis of FIG. 3 the circuit arrangement an embodiment of a device for signal level display are described.

Ein Plasmaanzeigeteil 20 ist grundsätzlich in der gleichen Weise aufgebaut, wie es im Zusammenhang mit der Darstellung nach der F i g. 1 beschrieben ist. Das Plasmaanzeigeteil 20 weist eine Kanalelektrodengruppe 21 und eine Pegelelektrodengruppe 22 auf. Die Kanalelektrodengruppe 21 enthält vier Kanalelektroden 23, 24, 25 und 26, die den Eingangssignaien eines ersten bis vierten Kanals zugeordnet sind. Die Pegelelektrodengruppe 22 weist den vier Kanalelektroden 23 bis 26 gegenüberliegende Pegelelektroden mit jeweils η Elektroden auf, und zwar Pegelelektroden 27-1 bis 27-n, 28-1 bis 28-n, 29-1 bis 29-n und 30-1 bis 30-n. A plasma display part 20 is basically constructed in the same way as it is in connection with the illustration according to FIG. 1 is described. The plasma display part 20 has a channel electrode group 21 and a level electrode group 22. The channel electrode group 21 contains four channel electrodes 23, 24, 25 and 26 which are assigned to the input signals of a first to fourth channel. The level electrode group 22 has level electrodes opposing the four channel electrodes 23 to 26, each having η electrodes, namely level electrodes 27-1 to 27-n, 28-1 to 28-n, 29-1 to 29-n and 30-1 to 30 -n.

Unter den Pegelelektroden 27-1 bis 30-λ sind diejenigen Pegelelektroden, die von den Nachzahlen »1« bis »n« dieselbe haben, jeweils gemeinsam an eine Reihe von Gemeinschaftsanschlüssen 31-1 bis 31-n angeschlossen.Among the level electrodes 27-1 to 30-λ, those level electrodes which have the same suffixes "1" to "n" are each commonly connected to a series of common connections 31-1 to 31-n.

Ein Quaternärdecoder 32 erzeugt Steueri.npulssignale P-I, P-2, P-3 und P-4, die zur Zeitaufteilung bzw. zum Zeitmultiplexbetrieb dienen und zu diesem Zweck, wie es in den F i g. 4A bis 4D dargestellt ist, in aufeinanderfolgenden verschiedenen Zeitzonen Niederpegelsignalabschnitte haben. Die Steuerimpulssignale werden einer Kanalsignalwählschaltung 33 und einer Kanalelektrodenwählschaltung 34 zugeführt Die Kanalsignalwählschaltung 33 enthält Analogschaltkreise 35,36,37 und 38, denen die Eingangssignale 51 bis 54 von vierA quaternary decoder 32 generates control pulse signals P-I, P-2, P-3 and P-4, which are used for time division and for Serve time division and for this purpose how it in the fig. 4A to 4D shown in sequential different time zones have low-level signal sections. The control pulse signals become one Channel signal selection circuit 33 and a channel electrode selection circuit The channel signal selection circuit 33 includes analog circuits 35,36,37 and 38, to which the input signals 51 to 54 of four

Kanälen getrennt und unabhängig zugeführt werden. Die Kanalelektrodenwählschaltung 34 enthält Volleitfähigkeitsschaltkreise 44,45,46 und 47.Channels are fed separately and independently. The channel electrode selection circuit 34 includes full conductivity circuitry 44,45,46 and 47.

Die Analogschaltkreise 35 bis 38 der Kanalsignalwählschaltung 33 werden nur dann in den leitenden s Zustand gebracht, wenn die von dem Quaternärdecoder 32 gelieferten Steuerimpulssignale einen niedrigen Pegel haben. Wenn die Steuerimpulssignale einen hohen Pegel aufweisen, befinden sich die Anaiogschaitkreise im nichtleitenden Zustand. Da die Steuerimpulssignale ,₀ P-I bis P-4 Niederpegelperioden in aufeinanderfolgenden verschiedenen Zeitzonen aufweisen, werden die Analogschaltkreise 35 bis 38 aufeinanderfolgend und periodisch in den leitenden Zustand gebracht. Die den Analogschaltkreisen zugeführten Eingangssignale Sl bis S4 werden somit unabhängig voneinander aufeinanderfolgend ausgewählt und einer Pegelwählschaltung 39 zugeführt.The analog circuits 35 to 38 of the channel signal selection circuit 33 are only brought into the conductive state when the control pulse signals supplied by the quaternary decoder 32 have a low level. When the control pulse signals are high, the analog circuits are in the non-conductive state. Since the control pulse signals, ₀ PI to P-4 have low level periods in successively different time zones, the analog circuits 35 to 38 are sequentially and periodically brought into conduction. The input signals S1 to S4 supplied to the analog circuits are thus selected in succession independently of one another and supplied to a level selection circuit 39.

Die Pegelwählschaltung 39 enthält als Hauptbestandteile eine Analog-Digital-Umsetzschaltung 40 und eine ₂c Pegelelektrodenwählschaltung 42. Die Analog-Digital-Umsetzschaltung 40 weist η Pegelumsetzschaltungen 41-1 bis 41-/7 auf, die parallel zueinander angeordnet sind. Die Pegelelektrodenwählschaltung 42 enthält η Volleitfähigkeitsschaltkreise 43-1 bis 43-n, die entspre- 2«. chend den Pegelumsetzschaltungen 41-1 bis 41-/7 parallel zueinander geschaltet sind.The Pegelwählschaltung 39 includes as main components, an analog-to-digital conversion circuit 40 and a ₂ c Pegelelektrodenwählschaltung 42. The analog-digital converting circuit 40 has η level conversion circuits 41-1 to 41- / 7, which are arranged in parallel. The level electrode selection circuit 42 includes η full conductivity circuits 43-1 to 43-n which correspond to 2 ". accordingly the level conversion circuits 41-1 to 41- / 7 are connected in parallel with each other.

Jede der Pegelumsetzschaltungen 41-1 bis 41-/7 enthält im wesentlichen ein Dämpfungsglied aus einem Widerstandsteiler und ein Umk'-hrglied mit einem besonderen Schwellwert (Vi). Die Pegelumsetzschaltungen sind derart ausgelegt, daß ihre Eingangsumsetzschwellwerte (Vs) in einer stufen- oder treppenartigen bzw. gestaffelten Weise voneinander abweichen. Demzufolge liefern diejenigen von den Pegelumsetzschaltungen, bei denen der Pegel der von der Kanalsignalwählschaltung 33 gelieferten besonderen Kanalsignale höher als der Eingangsumsetzschwellwert (Vs) ist, an ihrem Ausgang Signale von von niedrigem Pegel, während diejenigen der Pegelumsetzschaltungen, bei denen der Pegel der zugeführten besonderen Kanalsignale niedriger als der Schwellwert (V_s) ist, Ausgangssignale von hohem Pegel abgeben.Each of the level conversion circuits 41-1 to 41- / 7 essentially contains an attenuator made up of a resistive divider and an inverter with a particular threshold value (Vi). The level conversion circuits are designed so that their input conversion thresholds (Vs) differ from each other in a step-like or stair-like manner. Accordingly, those of the level conversion circuits in which the level of the particular channel signals supplied by the channel signal selection circuit 33 is higher than the input conversion threshold value (Vs) , output signals of a low level, while those of the level conversion circuits in which the level of the particular channel signals supplied is lower than the threshold value (V _s ) , output signals of high level.

Wenn beispielsweise der Quaternärdecoder 32 ein Steuerimpulssignal P-I an den Analogschaltkreis 35 abgibt, wird über den Analogschaltkreis 35, der sich jetzt im leitenden Zustand befindet, ein erstes Kanaleingangssignal 51 der Analog-Digital-Umsetzschaltung 40 zugeführt. Wenn zu diesem Zeitpunkt der Pegel dieses Signals größer als der Schweilwert (V_s) von so lediglich der ersten, zweiten und dritten Pegelumsetzschaltung 41-1, 41-2 und 41-3 ist, haben die Ausgangssignale von diesen Pegelumsetzschaltungen einen geringen Pegel, wohingegen die Ausgangssignale von den anderen Pegelumsetzschaltungen 41-4 bis 41-n einen hohen Pegel haben. Die Volleitfähigkeitsschaltkreise 43-1 bis 43-n der Pegelelektrodenwählschaltung 42 gehen in ihre leitenden Zustände Ober, wenn die Ausgangssignale von den zugeordneten Pegelumsetzschaltungen 41-1 bis 41-n einen geringen Pegel aufweisen. Die in der F i g. 2A dargestellten Anzeigeimpulse a werden über einen Anschluß Xa den Schaltkreisen 43-1 bis 43-n zugeführt und können diejenigen von den Schaltkreisen 43-1 bis 43-n ' passieren, die sich im leitenden Zustand befinden. Demzufolge treten an denjenigen von den Gemeinschaftsanschlüssen 31-1 bis 31-n der Pegelelektrodengruppe 22 Anzeigeimpulse a auf, denen ein Schaltkreis zugeordnet ist, der sich gerade im leitenden Zustand befindet.If, for example, the quaternary decoder 32 outputs a control pulse signal PI to the analog circuit 35, a first channel input signal 51 is fed to the analog-digital conversion circuit 40 via the analog circuit 35, which is now in the conductive state. At this time, if the level of this signal is greater than the threshold value (V _s ) of only the first, second and third level conversion circuits 41-1, 41-2 and 41-3, the output signals from these level conversion circuits are low, whereas the output signals from the other level conversion circuits 41-4 to 41-n are high. The full conductivity circuits 43-1 to 43-n of the level electrode selection circuit 42 go into their conductive states when the output signals from the associated level conversion circuits 41-1 to 41-n have a low level. The in the F i g. Display pulses a shown in FIG. 2A are supplied to the circuits 43-1 to 43-n via a terminal Xa and can pass those of the circuits 43-1 to 43-n 'which are in the conductive state. Accordingly replace those of the common terminals 31-1 to the level of the electrode group 31-n to 22 pulses a display, which is associated with a circuit, which is located just in the conducting state.

Wenn beispielsweise während des in der Fig.4 dargestellten und von 0 bis ί 1 reichenden Zeitintervalls die Niederpegelsignale lediglich an den Ausgängen der ersten, zweiten und dritten Pegelumsetzschaltung 41-1, 41-2 und 41-3 der Analog-Digital-Umsetzschaltung 40 auftreten, wie es oben beschrieben ist, gehen nur die Volleitfähigkeitsschaltkreise 43-1,43-2 und 43-3, die den genannten Pegelumsetzschaltungen entsprechen, in den leitenden Zustand über. Demzufolge tritt das in der Fig.2A dargestellte Anzeigeimpulssignal a an den Gemeinschaftsanschlüssen 31-1, 31-2 und 31-3 auf und wird von dort den Pegelelektroden 27-1 bis 27-3,28-1 bis 28-3,29-1 bis 29-3 und 30-1 bis 30-3 zugeführt.For example, when shown during in the 4 and from 0 to 1 ί reaching time interval, the low-level signals occur only at the outputs of the first, second and third level converting circuit 41-1, 41-2 and 41-3, the analog-to-digital conversion circuit 40 As described above, only the conduction circuits 43-1, 43-2 and 43-3 corresponding to the aforementioned level shifting circuits are turned on. Consequently occurs in the display 2A of the pulse signal a shown in Community terminals 31-1, 31-2 and 31-3 on and from there the level electrodes 27-1 to 27-3, 28-1 to 28-3, 29- 1 to 29-3 and 30-1 to 30-3.

Die in den F i g. 4A bis 4D dargestellten Steuerimpulse P-I, P-2, P-3 und P-4 werden von dem Quaternärdecoder 32 den Volleitfähigkeitsschaltkreisen 44, 45, 46 und 47 zugeführt, die die Kanalelektrodenwählschaltung 34 bilden. Gleichzeitig mit den Steuerimpulsen P-I bis P-4 erhalten die Volleitfähigkeitsschaltkreise 44 bis 47 über einen Eingangsanschluß Yb die in der Fig.2B dargestellten Anzeigeimpulse b, die eine gegenüber den Anzeigeimpulsen a entgegengesetzte Phasenlage haben. Die Volleitfähigkeitsschaltkreise 44 bis 47 gehen zur Weiterleitung der Anzeigeimpulse b in den leitenden Zustand über, wenn die ihnen zugeführten Steuerimpulse von geringem Signalpegel sind. Von den Volleitfähigkeitsschaltkreisen 44 bis 47 werden die Anzeigeimpulse b Eingangsanschlüssen 48 bis 51 der Kanalelektrodengruppe 21 zugeführt und von dort an die Kanalelektroden 23 bis 26 weitergeleitet.The in the F i g. Control pulses PI, P-2, P-3 and P-4 shown in FIGS. 4A to 4D are supplied from the quaternary decoder 32 to the full conductivity circuits 44, 45, 46 and 47 which constitute the channel electrode selection circuit 34. Simultaneously with the control pulses PI to P-4, the full conductivity circuits 44 to 47 receive via an input terminal Yb the display pulses b shown in FIG. 2B, which have a phase position opposite to the display pulses a. The full conductivity circuits 44 to 47 go into the conductive state for forwarding the display pulses b when the control pulses supplied to them are of a low signal level. The full conductivity circuits 44 to 47 supply the display pulses b to input terminals 48 to 51 of the channel electrode group 21 and from there to the channel electrodes 23 to 26.

Wenn während des in der Fig.4A dargestellten und von 0 bis /1 reichenden Zeitintervalls von den Volleitfähigkeitsschaltkreisen 44 bis 47 lediglich der Schaltkreis 44 mit einem Steuerimpulssignal P-I von niedrigem Pegel versorgt wird und daraufhin in den leitenden Zustand übergeht, wird lediglich der Kanalelektrode 23 das in der F i g. 2B dargestellte Anzeigeimpulssignal b über den Anschluß 48 zugeführt. Infolgedessen wird während des von 0 bis /1 reichenden Zeitintervalls das Anzeigeimpulssignal a den Pegelelektroden 27-1 bis 27-3,28-1 bis 28-3, 29-1 bis 29-3 und 30-1 bis 30-3 der Pegelelektrodengruppe 22 zugeführt, während das Anzeigeimpulssignal b lediglich zur Kanalelektrode 23 der Kanalelektrodengruppe 21 gelangt. Die Folge davon ist, daß lediglich zwischen der Kanalelektrode 23 und den Elektroden 27-1, 27-2 und 27-3 eine Entladung auftritt, da von der Kanalelektrode 23 gegenüberliegenden Elektroden die genannten Elektroden als einzige das Anzeigeimpulssignal a erhalten. Auf diese Weise wird der das erste Kanalsignal 51 kennzeichnende Pegel durch Lumineszenz im Anzeigeabschnitt für den ersten Kanal wiedergegeben.If during the time interval shown in FIG in FIG. The display pulse signal b shown in FIG. 2B is supplied via the terminal 48. As a result, during the time interval ranging from 0 to / 1, the display pulse signal a is applied to the level electrodes 27-1 to 27-3, 28-1 to 28-3, 29-1 to 29-3 and 30-1 to 30-3 of the level electrode group 22 while the display pulse signal b is only supplied to the channel electrode 23 of the channel electrode group 21. The consequence of this is that a discharge occurs only between the channel electrode 23 and the electrodes 27-1, 27-2 and 27-3, since the aforementioned electrodes are the only ones to receive the display pulse signal a from the electrodes opposite the channel electrode 23. In this way, the level indicative of the first channel signal 51 is displayed by luminescence in the display section for the first channel.

Obwohl sich die obige Erläuterung lediglich mit der Pegeldarstellung des ersten Kanalsignals 51 befaßt, geht daraus hervor, daß die Pegeldarstellungsvorgänge für die anderen Kanalsignale in ähnlicher Weise nacheinander ausgeführt werden, und zwar kanalunabhängig, d. h. ohne Beeinflussung zwischen den Kanälen. Dies ist auf die Arbeitsweise der Kanalsignalwählschaltung 33 und der Kanalelektrodenwählschaltung 34 zurückzuführen, die unter Verwendung des Ausgangssignals des Quaternärdecoders 32 einen Zeitmultiplexbetrieb durchführen. Aus den genannten Gründen kann eine genaue Bestellung der Vorgänge entfallen, die die Signalpegeldarstellung der übrigen Kanäle betreffen.Although the above explanation deals only with the level display of the first channel signal 51, it can be seen that the level display operations for the other channel signals are carried out in a similar manner one after the other, independently of the channels, that is, without interference between the channels. This is due to the operation of the channel signal selection circuit 33 and the channel electrode selection circuit 34 which perform time division multiplexing using the output signal of the quaternary decoder 32. For the reasons mentioned, an exact order of the processes that affect the signal level display of the other channels can be omitted.

Wenn man die Wiederholzeitperiode für die Steuer-If the repetition time period for the tax

803 607/330803 607/330

impulssignale und damit die Zeitspanne zum Ausführen der aufeinanderfolgenden unabhängigen Pegeldarstellungsvorgänge der Kanalsignale unter der Steuerung der Ausgangssignale des Quaternärdecoders 32 auf beispielsweise 33 ms oder weniger festsetzt, ist es möglich, infolge der Plasmaentladung im Anzeigeteil den Pegeldarstellungsvorgang der vier Kanalisgnale 51 bis 54 dem Auge als kontinuierliches Bild darzustellen.pulse signals and thus the time span for carrying out the successive independent level display processes of the channel signals under the control of the output signals of the quaternary decoder 32 For example, setting 33 ms or less, it is possible due to the plasma discharge in the display part the level display process of the four channel signals 51 to show the eye as a continuous image.

Besondere Ausführungsformen von Schaltungen für die in der F i g. 3 dargestellten Blöcke werden an Hand der F i g. 5,6 und 7 beschrieben.Special embodiments of circuits for the in FIG. 3 blocks shown are on hand the F i g. 5, 6 and 7.

Die Fig.5 zeigt eine bevorzugte Schaltungsanordnung für die Analogschaltkreise 35 bis 38, die die Kanalsignalwählschaltung 33 bilden. In der Fig. 5 sind diejenigen Teile, die den in der Fig.3 gezeigten Blöcken entsprechen, mit unterbrochenen Linien umgeben und mit denselben Bezugszahlen versehen. Die Analogschaltkreise 35 bis 38 weisen Eingangsanschlüsse 60, 61, 62 und 63 auf, die unabhängig voneinander mit normalen Vierkanalsignalen 51 bis 54 beaufschlagt werden. Ferner sind Eingangsanschlüsse 64, 65, 66 und 67 vorgesehen, denen unabhängig voneinander die Steuerimpulssignale P-X bis PA zugeführt werden, die in den F i g. 4A bis 4D dargestellt sind und die von dem Quaternärdecoder 32 stammen. Ein gemeinsamer Ausgangsanschluß 68 ist mit den Emittern von Transistoren Q11 bis Q14 verbunden.FIG. 5 shows a preferred circuit arrangement for the analog circuits 35 to 38 which form the channel signal selection circuit 33. In FIG. 5, those parts which correspond to the blocks shown in FIG. 3 are surrounded by broken lines and given the same reference numerals. The analog circuits 35 to 38 have input connections 60, 61, 62 and 63 to which normal four-channel signals 51 to 54 are applied independently of one another. In addition, input terminals 64, 65, 66 and 67 are provided, to which the control pulse signals PX to PA , which are shown in FIGS. 4A to 4D are shown and originate from the quaternary decoder 32. A common output terminal 68 is connected to the emitters of transistors Q 11 to Q 14.

Die Analogschaltkreise 35 bis 38 zeigen einen identischen Schaltungsaufbau. Der Schaltungsaufbau und die Arbeitsweise des Analogschaltkreises 35 wird im einzelnen beschrieben.Wenn bei einem am Eingangsanschluß 60 anliegenden ersten Kanalsignal 51 der Signalabschnitt mit dem niedrigen Pegel des Steucrinipulssignals P-I am Eingangsanschluß 64 auftritt, wird ein Schalttransistor Q 15 in den nichtleitenden Zustand gebracht, so daß die Basis des Transistors ζ>11 nicht mehr geerdet ist. Da das erste Kanalsignal 51 über einen Widerstand RX\ der Basis des Transistors QXX zugeführt wird, gelangt dieser Transistor in den leitenden Zustand. Demzufolge kann das am Eingangsanschluß 60 anliegende erste Kanalsignal 51 über den Kollektor und den Emitter des jetzt leitenden Transistors QW zum gemeinsamen Ausgangsanschluß 68 gelangen.The analog circuits 35 to 38 show an identical circuit structure. The circuit structure and the mode of operation of the analog circuit 35 will be described in detail. When a first channel signal 51 is present at the input terminal 60, the signal section with the low level of the control pulse signal PI occurs at the input terminal 64, a switching transistor Q 15 is brought into the non-conductive state, so that the base of the transistor ζ> 11 is no longer grounded. Since the first channel signal 51 is fed to the base of the transistor QXX via a resistor RX \ , this transistor becomes conductive. As a result, the first channel signal 51 present at the input connection 60 can reach the common output connection 68 via the collector and the emitter of the now conductive transistor QW.

Nachdem die von 0 bis ί 1 reichende Zeitspanne vorüber ist, weist das am Eingangsanschluß 64 anliegende Steuerimpulssignal F-I während des von /1 bis t4 reichenden Zeitintervalls einen hohen Signalpegel auf. Infolge dieses hohen Signalpegels wird der Transistor Q15 im leitenden Zustand gehalten. Da bei leitendem Transistor Q15 die Basis des Transistors Q11 direkt an Erde angeschlossen ist bzw. Massepotential führt, befindet Sich jetzt der Transistor QW im nichtleitenden Zustand. Während dieser Zeit kann an dem gemeinsamen Ausgangsanschluß 68 das erste Kanalsignal S1 nicht auftreten.After the time span ranging from 0 to ί 1 has passed, the control pulse signal FI applied to the input terminal 64 has a high signal level during the time interval ranging from / 1 to t4. As a result of this high signal level, the transistor Q 15 is kept in the conductive state. Since when the transistor Q 15 is conductive, the base of the transistor Q 11 is connected directly to ground or carries ground potential, the transistor QW is now in the non-conductive state. During this time, the first channel signal S 1 cannot appear at the common output connection 68.

Die Niederpegelabschnitte der Steuerimpulssignale P-X bis PA sind zeitlich aufeinanderfolgend versetzt angeordnet, wie es in den F i g. 4A bis 4D dargestellt ist Wie man sieht, treten die Niederpegelabschnitte dieser Signale aufeinanderfolgend in den Zeitspannen 0 bis 11, f 1 bis f 2, ί 2 bis f 3, f 3 bis f 4,... auf. Aus diesem Grund werden die Schalttransistoren Q15 bis Q18 in den Analogschaltkreisen 35 bis 38 nacheinander in voneinander verschiedenen Zeitzonen in den nichtleitenden Zustand gebracht Demzufolge wer^an die Transistoren QU bis Q14 aufeinanderfolgend und unabhängig voneinander in den leitenden Zustand geschaltetThe low-level portions of the control pulse signals PX to PA are sequentially arranged in time, as shown in FIGS. 4A to 4D As can be seen, the low-level portions of these signals appear successively in time periods 0 to 1 1, f 1 to f 2, ί 2 to f 3, f 3 to f 4, ... For this reason, the switching transistors Q are placed 15 to Q 18 in the analog circuits 35 to 38 sequentially in distinct time zones in the non-conducting state Accordingly, who ^ sequentially and independently connected to the transistors QU to Q 14 in the conductive state

Am gemeinsamen Ausgangsanschluß 68 tritt somit in den verschiedenen aufeinanderfolgenden Zeitzonen jeweils ein einziges Signal auf, das jeweils dem ersten bis vierten Kanalsignal 51 bis 54 entspricht. Auf diese Weise bleibt die Unabhängigkeit zwischen den einzelnen Kanalsignalen gewahrt.The common output terminal 68 thus occurs in the various successive time zones each has a single signal which corresponds to the first to fourth channel signals 51 to 54, respectively. To this In this way, the independence between the individual channel signals is preserved.

In der Fig.6 ist einen besondere Ausführungsform für eine Schaltungsanordnung der Pegelumsetzschaltungen 41-1 bis 41-n der Analog-Digital-Umsetzschaltung 40 und der Volleitfähigkeitsschaltkreise 43-1 bis 43-n der Pegelelektrodenwählschaltung 52 dargestellt. Die Analog-Digital-Umsetzschaltung 40 und die Pegelelektrodenwählschaltung 42 bilden zusammen die Pegelwählschaltung 39. Die Pegelumsetzschaltungen 41-1 bis 41-/7 und die Volleitfähigkeitsschaltkreise 43-1 bis 43-n sind jeweils gleichartig aufgebaut und bilden voneinander unabhängige Paare. Im folgenden wird der Schaltungsaufbau und die Arbeitsweise der ersten Pegelumsetzschaltung 41-1 und des ersten Volleitfähigkeitsschaltkreises 43-1, der zusammen mit der ersten Pegelumsetzschaltung 41-1 ein Paar bildet, im einzelnen beschrieben.In Fig.6 is a special embodiment for a circuit arrangement of the level conversion circuits 41-1 to 41-n of the analog-digital conversion circuit 40 and the full conductivity circuits 43-1 to 43-n of the level electrode selection circuit 52 are shown. The analog-to-digital conversion circuit 40 and the level electrode selection circuit 42 together constitute the level selection circuit 39. The level shift circuits 41-1 to 41- / 7 and the full conductivity circuits 43-1 to 43-n each have the same structure and form independent pairs. In the following the The circuit configuration and operation of the first level shift circuit 41-1 and the first full conductivity circuit 43-1 which forms a pair with the first level shift circuit 41-1, in detail described.

Das Ausgangssignal vom gemeinsamen Ausgangsanschluß 68 der Kanalsignalwählschaltung 33, die in der Fig. 5 im einzelnen dargestellt ist, wird einem gemeinsamen Eingangsanschluß 70 zugeführt und gelangt schließlich über einen Widerstand Λ211 an die Basis eines Transistors Q2W. Zwischen die Basis des Transistors Q 211 und die Masse ist ein Vorspannungswiderstand R 212 geschaltet. Der Kollektor des Transistors ζ) 211 ist an den positiven Pol + VCCeiner Gleichspannungsquelle angeschlossen. Der Emitter ist über einen Widerstand R 2X3 mit Erde bzw. Masse verbunden. Ferner führt der Emitter zum Eingang einer Umkehrschaltung /21.The output signal from the common output terminal 68 of the channel signal selection circuit 33, which is shown in detail in FIG. 5, is applied to a common input terminal 70 and finally is applied to the base of a transistor Q2W through a resistor φ211. A bias resistor R 212 is connected between the base of transistor Q 211 and ground. The collector of the transistor ζ) 211 is connected to the positive pole + VCC of a DC voltage source. The emitter is connected to earth or ground via a resistor R 2X3. Furthermore, the emitter leads to the input of an inverting circuit / 21.

Bei dieser Anordnung kann man die Eingangsumsetzschweilspannung (Vs) der ersten Pegelumsetzschaltung 41-1 durch d^;e folgende Gleichung darstellen:With this arrangement, the input conversion threshold voltage (Vs) of the first level conversion circuit 41-1 can be set by d ^; e represent the following equation:

V_s = V _s =

Dabei ist:Where:

K211 + K212 K211 + K212

~Rin~ Rin

τ?—"(W,τ? - "(W,

V₁ , der Schwellwert der Umkehrschaltung /21 V ₁ , the threshold of the inverter / 21

undand

V_UEl die Spannung zwischen der Basis und dem Emitter des Transistors 2211. V _{UEl is} the voltage between the base and emitter of transistor 2211.

Da man in der obigen Gleichung die Werte VVi und Vbe\ als Konstanten betrachten kann, ist es möglich, den Schwellwert (V_s) der ersten Pegelumsetzschaltung 41-1 durch geeignete Auswahl von Werten für die Widerstände Λ 211 und R 212 auf einen besonderen Pegel einzustellen. In entsprechender Weise kann man für die zweite bis fl-te Pegelumsetzschaltung 41-2 bis 41-n die Schweliwerte (Vs bis Vs_n) einstellen, und zwar derart, daß die fraglichen Schwellwerte stufenartig voneinander abweichen. Dies geschieht durch entsprechende Wahl des Verhältnisses der Widerstandswerte der Widerstände Ä212 und R 222 bis R2n-\ und R2iQ. Somit kann man den Schwellwert von jeder Schaltung einzeln und getrennt auf einen geeigneten Wert einstellen.Since the values VVi and Vbe \ can be regarded as constants in the above equation, it is possible to set the threshold value (V _s ) of the first level conversion circuit 41-1 to a particular level by appropriately selecting values for the resistors Λ 211 and R 212 to adjust. In a corresponding manner, the threshold values ( Vs to Vs _n ) can be set for the second through fl-th level conversion circuits 41-2 to 41-n, specifically in such a way that the threshold values in question deviate from one another in a step-like manner. This is done by appropriate selection of the ratio of the resistance values of the resistors Ä212 and R 222 to R2n- \ and R2iQ. In this way, the threshold value of each circuit can be set individually and separately to a suitable value.

Wenn über den gemeinsamen Eingangsanschluß 70 allen Pegelumsetzschaltungen 41-1 bis 41-Λ gleichzeitig ein Analogsignal mit einem besonderen Pegel zugeführt wird, liefern diejenigen von den UmkehrschaltunRenWhen all level conversion circuits 41-1 to 41-Λ via the common input terminal 70 at the same time When an analog signal of a particular level is supplied, those from the inverting circuits provide

/21 bis /2-/7, bei denen die anliegende Eingangsspannung höher als der zugeordnete Wert der Schwellwerte Vn bis Vm ist, Ausgangssignale mit niedrigem Pegel, wohingegen für den Fall, daß das Eingangssignal niedriger als der betreffende Schwellwert ist, ein s Ausgangssignal mit hohem Pegel abgegeben wird./ 21 to / 2- / 7, in which the applied input voltage is higher than the assigned value of the threshold values Vn to Vm , output signals with a low level, whereas in the event that the input signal is lower than the relevant threshold value, an output signal with is output at a high level.

Im folgenden werden der Schaltungsaufbau und die Arbeitsweise des ersten Volleitfähigkeitsschaltkreises 43-1 beschrieben, der mit der ersten Pegelumsetzschaltung 41-1 ein Schaltungspaar bildet. Der Basis eines m Schalttransistors ζ) 212 wird das Ausgangssignal der Umkehrschaliung /21 über einen Widerstand Λ214 zugeführt. Dieser Schalttransistor Q 212 befindet sich im nichtleitenden Zustand, wenn das Ausgangssignal der Umkehrschaltung /21 einen geringen Pegel hat. Wenn is der Pegel hoch ist, befindet sich der Transistor im leitenden Zustand.The circuit configuration and operation of the first full conductivity circuit 43-1, which forms a circuit pair with the first level conversion circuit 41-1, will now be described. The base of a switching transistor ζ) 212 is fed the output signal of the reverse circuit / 21 via a resistor Λ214. This switching transistor Q 212 is in the non-conductive state when the output signal of the inverter circuit / 21 has a low level. When the level is high, the transistor is in the conductive state.

Die in der Fig. 2A dargestellten Anzeigeimpulse a werden dem Anschluß Xa zugeführt, der ein gemeinsamer Eingangsanschluß für alle Volleitfähigkeitsschaltkreise 43-1 bis 43-/7 ist. Für diejenige Zeitzone, bei der der Pegel des Anzeigeimpulssignals a null Volt beträgt, werden ein Transistor ζ) 213 zwischen seiner Basis und seinem Kollektor und eine Diode D 21 in ihren Vorwärtsrichtungen leitend, und der Transistor ζ) 213 :s nimmt den leitenden Zustand an. Folglich wird für den Fall, daß das Ausgangssignal der Umkehrschaltung /21 einen geringen Pegel aufweist, die Schaltung zwischen dem Eingangsanschluß Xa und einem Ausgangsanschluß 71-1 des ersten Volleitfähigkeitsschaltkreises ^o 43-1 »volleitend« und nicht »halbleitend«, und die Anzeigeinipulse a treten am Ausgangsanschluß 71-1 auf. Wenn andererseits das Ausgangssignal der Umkehrschaltung /21 einen hohen Pegel aufweist, befindet sich der Schalttransistor ζ) 212 im leitenden Zustand, und die .is Basis des Transistors Q123 ist geerdet. Aus diesem Grund befinden sich der Kollektor und der Emitter des Transistors Q123 im gesperrten Zustand, und zwar selbst dann, wenn am Eingangsanschluß Xa das Anzeigeimpulssignal a auftritt, mit der Wirkung, daß das Anzeigeimpulssignal a nicht mehr zum Ausgangsanschluß 71-1 übertragen wird.The display pulses a shown in FIG. 2A are applied to the terminal Xa , which is a common input terminal for all the full conductivity circuits 43-1 to 43- / 7. For the time zone in which the level of the display pulse signal a is zero volts, a transistor ζ) 213 between its base and its collector and a diode D 21 are conductive in their forward directions, and the transistor ζ) 213: s assumes the conductive state . Consequently, in the event that the output signal of the inverter circuit / 21 has a low level, the circuit between the input terminal Xa and an output terminal 71-1 of the first full conductivity circuit ^ o 43-1 becomes "fully conductive" and not "semiconducting", and the display pulses a appear at output terminal 71-1. On the other hand, when the output of the inverter / 21 is high, the switching transistor ζ) 212 is conductive and the base of the transistor Q 123 is grounded. For this reason, the collector and emitter of the transistor Q 123 are in the blocked state, even if the display pulse signal a appears at the input terminal Xa , with the effect that the display pulse signal a is no longer transmitted to the output terminal 71-1.

Die oben beschriebene Arbeitsweise trifft auch für den zweiten bis n-ten Volleitfähigkeitsschaltkreis 43-2 bis 43-n zu. Falls die Ausgangssignale von den Umkehrschaltungen /22 bis /2/7 einen niedrigen Pegel haben und demzufolge die Schalttransistoren ζ) 222 bis Q 2n 2 gesperrt sind, wird das dem gemeinsamen Eingangsanschluß Xa zugeführte Anzeigeimpulssignal a über die leitenden Transistoren Q 223 bis ζ>2π3 den Ausgangsanschlüssen 71 -2 bis 71 -/? zugeführt.The above-described operation also applies to the second through n-th all-conductivity circuits 43-2 to 43-n. If the output signals from the inverters / 22 to / 2/7 have a low level and consequently the switching transistors ζ) 222 to Q 2n 2 are blocked, the display pulse signal a supplied to the common input terminal Xa via the conductive transistors Q 223 to ζ> 2π3 the output connections 71 -2 to 71 - /? fed.

Als nächstes wird an Hand der Fig. 7 der Schaltungsaufbau und die Arbeitsweise einer besonderen Ausführungsform von Schaltungen für die Volleilfähigkeitsschaltkreise 44 bis 47 der Kanalelektrodenwählschaltung 34 beschrieben. Die Volleitfähigkeitsschaltkreise 44 bis 47 sind grundsätzlich in ähnlicher Weise aufgebaut wie die bereits beschriebenen Volleitfähigkeitsschaltkreise 43-1 bis 43-n. Die Schaltkreise 44 bis 47 haben den gemeinsamen Eingangsanschluß Yb, dem das in der Fig.2B dargestellte Anzeigeimpulssignal b zugeführt wird. Ferner sind Eingangsanschlüsse 80 bis 83 vorgesehen, denen die in den Fig.4A bis 4Ό dargestellten Steuerimpulse P-I bis P-4 des Quaternärdecoders 32 unabhängig voneinander zugeführt werden.Next, with reference to Fig. 7, the circuit construction and operation of a specific embodiment of circuits for the full power circuits 44 to 47 of the channel electrode selection circuit 34 will be described. The fully conductive circuits 44 to 47 are basically constructed in a similar manner to the fully conductive circuits 43-1 to 43-n already described. The circuits 44 to 47 have the common input terminal Yb to which the display pulse signal b shown in FIG. 2B is fed. In addition, input connections 80 to 83 are provided, to which the control pulses PI to P-4 of the quaternary decoder 32 shown in FIGS. 4A to 4Ό are fed independently of one another.

Die Volleitfähigkeitsschaltkreise 44 bis 47 haben Ausgangsanschlüsse 84 bis 87, die mit den Emittern von Transistoren Q 41 bis Q 44 verbunden sind und denen die Eingangsanschlüsse 48 bis 51 der Kanalelektrodengruppe 21 zugeordnet sind. Die Schalttransistoren <?45 bis <p48 befinden sich im nichtleitenden Zustand, wenn die den Eingangsanschlüssen 80 bis 83 zugeführten Steuerimpulse P-I bis P-4 einen niedrigen Pegel aufweisen. Bei einem hohen Pegel dieser Steuerimpulse sind die betreffenden Transistoren leitend. Die Transistoren ζ) 41 bis Q 44 werden in den leitenden Zustand umgeschaltet, wenn die Schalttransistoren Q 45 bis ζ) 48 nichtleitend werden. In diesem Zustand wird das dem gemeinsamen Eingangsanschluß Yb zugeführte Anzeigeimpulssignal b zu den Ausgangsanschlüssen 84 bis 87 übertragen.The full conductivity circuits 44 to 47 have output terminals 84 to 87 which are connected to the emitters of transistors Q 41 to Q 44 and to which the input terminals 48 to 51 of the channel electrode group 21 are assigned. The switching transistors <45 to <p48 are in the non-conductive state when the control pulses PI to P-4 fed to the input connections 80 to 83 have a low level. When these control pulses are at a high level, the relevant transistors are conductive. The transistors ζ) 41 to Q 44 are switched to the conductive state when the switching transistors Q 45 to ζ) 48 are non-conductive. In this state, the display pulse signal b applied to the common input terminal Yb is transmitted to the output terminals 84 to 87.

Während des von 0 bis f 1 reichenden Zeitintervalls weist entsprechend den Fig.4A bis 4D lediglich das dem Eingangsanschiuß 80 zugeführte Steuerimpuissignal P-\ einen niedrigen Pegel auf, während die den anderen Eingangsanschlüssen 81 bis 83 zugeführten Steuerimpulssignale P-2 bis P-4 einen hohen Pegel haben. Entsprechend dieser Tatsache ist von den .Schalttransistoren Q 45 bis Q 48 lediglich der Transistor ζ)45 nicht leitend. Folglich ist von den Transistoren Q 41 bis ζ) 44 lediglich der Transistor ζ) 41 des Volleitfähigkeitsschaltkreises 40 im leitenden Zustand. Demzufolge wird das dem Eingangsanschluß Yb zugeführte Anzeigeirnpulssignal b nur zum Ausgangsanschluß 84 übertragen.During ranging from 0 to f 1 time interval has in accordance with the 4A-4D only the the Eingangsanschiuß 80 supplied Steuerimpuissignal P- \ a low level, while the other input terminals 81 to 83 supplied control pulse signals P-2 to P-4 a have a high level. In accordance with this fact, of the switching transistors Q 45 to Q 48, only the transistor ζ) 45 is not conductive. Consequently, of the transistors Q 41 to ζ) 44, only the transistor ζ) 41 of the fully conductive circuit 40 is in the conductive state. As a result, the display pulse signal b applied to the input terminal Yb is transmitted to the output terminal 84 only.

Da die Steuerimpulssignale P-I bis P-4 in aufeinanderfolgenden verschiedenen Zeitzonen Niedrigpegelperioden aufweisen, wie es in den Fig.4A bis 4D dargestellt ist, führt die Kanalelektrodtnwählschaltung 34 eine Zeitaufteilung bzw. einen Zeitmultiplexbetrieb aus. Die Anschlüsse 84 bis 87 sind mit den in der F i g. 3 dargestellten Anschlüssen 48 bis 51 verbunden.Since the control pulse signals P-I to P-4 in successive different time zones have low-level periods, as shown in FIGS. 4A to 4D As shown, the channel electrode selection circuit 34 is time-division-multiplexed out. The connections 84 to 87 are with the in the F i g. 3 connections 48 to 51 shown.

Ein weiteres Beispiel einer Anzeigeeinrichtung, die als Anzeigeteil 20 geeignet ist, ist in der Fig. 8 dargestellt. Dabei handelt es sich um eine Anzeigeeinrichtung vom Oberflächenentladungstyp. Erste Pegelelektroden 90-1, 90-2, ...90-/7 entsprechen den Pegelelektroden 27-1, 27-1, 27-2, ... 27-/J für das erste Kanalsignal entsprechend der Darstellung nach der Fig.3. In ähnlicher Weise entsprechen zweite Pegelelektroden 91-1 bis 91-/7, dritte Pegelelektroden 92-1 bis 92-/7 und vierte Pegelelektroden 93-1 bis 93-n den Pegelelektroden 28-1 bis 28-/7. 29-1 bis 29-n und 30-1 bis 30-/7 nach der Fig. 3.Another example of a display device which is suitable as display part 20 is shown in FIG. 8 shown. This is a surface discharge type display device. First level electrodes 90-1, 90-2, ... 90- / 7 correspond to the level electrodes 27-1, 27-1, 27-2, ... 27- / J for the first Channel signal as shown in FIG. 3. Similarly, second level electrodes correspond 91-1 to 91- / 7, third level electrodes 92-1 to 92- / 7 and fourth level electrodes 93-1 to 93-n Level electrodes 28-1 to 28- / 7. 29-1 to 29-n and 30-1 to 30- / 7 according to FIG. 3.

Erste Kanalelektroden 94-1, 94-2,... 94-/7 liegen den ersten Pegelelektroden 90-1, 90-2,... 90-n gegenüber und entsprechen der ersten Kanalelektrode 23 nach Fig. 3. In ähnlicher Weise liegen zweite Kanalelektroden 95-1 bis 95-Λ, dritte Kanalelektroden 96-1 bis 96-/7 und vierte Kanalelektroden 97-1 bis 97-n den zweiten Pegelelektroden 91-1 bis 91-/?, den dritten P'egelelektroden 92-1 bis 92-n und den vierten Pegelelektroden 93-1 bis 93-n gegenüber und entsprechen jeweils der zweiten Kanalelektrode 24, der dritten Kanalelektrode 25 und der vierten Kanalelektrode 26 nach der F i g. 3.First channel electrodes 94-1, 94-2, ... 94- / 7 are the first level electrodes 90-1, 90-2, ... 90-n opposite and correspond to the first channel electrode 23 after Fig. 3. Second channel electrodes lie in a similar manner 95-1 to 95-Λ, third channel electrodes 96-1 to 96- / 7 and fourth channel electrodes 97-1 to 97-n, the second level electrodes 91-1 to 91- /?, the third level electrodes 92-1 to 92-n and the fourth level electrodes 93-1 to 93-n and correspond to the second, respectively Channel electrode 24, the third channel electrode 25 and the fourth channel electrode 26 according to FIG. 3.

Bei der Anzeigeeinrichtung nach der F i g;. 8 tritt beim Vorhandensein jedes Kanalsignals in Übereinstimmung mit dem Pegel des betreffenden Signals ein Entladungsvorgang zwischen der Kanalelektrode und der gegenüberliegenden Pegelelektrode auf.In the case of the display device according to FIG. 8 matches in the presence of each channel signal with the level of the signal in question, a discharge process between the channel electrode and the opposite one Level electrode on.

Obwohl die oben beschriebene Ausführungsform zur selektiven Pegeldarstellung von lediglich Arier Kanalsignalen geeignet ist, sei bemerkt, daß die Anzahl der Kanalsignale in Übereinstimmung mit einer entsprechenden Anzahl von Schaltungen beliebig gewählt werden kann.Although the embodiment described above for selective level display of only Aryan channel signals is suitable, it should be noted that the number of Channel signals are arbitrarily selected in accordance with a corresponding number of circuits can be.

Bei der Verwendung eines Geräts der oben beschriebenen Art kann man die Signale von mehreren Kanälen, beispielsweise Vierkanalaudiosignale, aufeinanderfolgend mit einer einzigen Schaltungsanordnung verarbeiten, und zwar in einer dem Zeitmultiplexverfahren entsprechenden Weise, derart, daß auf einer einzigen Anzeigeplatte die Pegel von allen Kanälen unabhängig voneinander dargestellt werden. Diese Maßnahme führt zu gewissen Vorteilen. So kann man das Gerät verhältnismäßig einfach aufbauen. Weiterhin kann man die sichtbare Darstellung der Pegel von allen Kanalsignalen gleichzeitig beobachten, was darauf zurückzuführen ist, daß die Pegel der betreffenden Kanalsignale innerhalb von kurzen zyklischen Zeitperioden wiederholt auf nach Kanälen getrennten Anzeigebereichen derselben Anzeigeoberfläche des Sichtteils dargestellt werden. Da ferner die Anzeige elektrisch vorgenommen wird, und zwar auf Grund einer elektrischen Entladung, ist die Ansprechzeit sehr kurz, und die Energieverluste werden auf einem minimalen Wert gehalten.When using a device of the type described above, the signals from several Channels, for example four-channel audio signals, in succession with a single circuit arrangement process, namely in a time division multiplex method in a corresponding manner, in such a way that the levels of all channels are displayed on a single display panel can be displayed independently of each other. This measure leads to certain advantages. So you can build the device relatively easy. You can also see the levels of all of them Observe channel signals simultaneously, which is due to the fact that the levels of the relevant Channel signals repeated within short cyclical time periods on separate channels Display areas of the same display surface of the visible part are shown. Furthermore, since the display is made electrically due to an electrical discharge, the response time is long short, and the energy losses are kept to a minimum.

Als nächstes wird ein Ausführungsbeispiel eines Sichtgeräts zur Signalpegeldarstellung beschrieben, das wahlweise den Echtzeitpegel jedes Kanalsignals und den gespeicherten Maximalpegelwert in einer Art von Pegelmuster gleichzeitig oder irgendeinen dieser beiden Werte darstellen kann. In "den Fig. 9A und 9B ist das gesamte Blockschaltbild eines solchen Geräts dargestellt. Dabei sind Teile, die mit in der F i g. 3 gezeigten Teilen gleich oder ähnlich sind, mit denselben ^₀ Bezugszahlen versehen. Eine Einzelbeschreibung dieser Teile ist nicht erforderlich.Next, an embodiment of a signal level display device will be described which can selectively display the real-time level of each channel signal and the stored maximum level value in some kind of level pattern at the same time or any of these two values. In "FIGS. 9A and 9B, the entire block diagram is shown of such a device. In this case, parts g with the F i. Parts shown 3 are identical or similar, provided ₀ reference numerals with the same ^. A detailed description of these parts is not necessary.

Bei dem in den F i g. 9A und 9B dargestellten Gerät werden das erste bis vierte Kanalsignal 51 bis 54 einer Maximalwertspeicher- und -anzeigeordnung und einer Echtzeitanzeigeanordnung zugeführt. In der Maximalwertspeicher- und -anzeigeanordnung werden die Kanalsignale Maximalwertspeicherschaltungen 100-1 bis 100-4 (100) zugeführt, die für die einzelnen Kanäle vorgesehen sind und in denen die Maximalwerte der einzelnen Kanalsignale gespeichert werden. Die Ausgangssignale der Maximalwertspeicherschaltungen 100-1 bis 100-4 werden Analogschaltkreisen 101-1 bis 101-4(101) zugeführt und dort unter der Einwirkung von Steuerimpulsen des Quaternärdecoders 32 zeitlich aufgeteilt bzw. zeitmultiplex verarbeitet. Die zeiilich aufgeteilten Ausgangssignale der Analogschaltkreise 101 werden einer Analog-Digital-Umsetzschaltung 103 mit η Pegeldetektorschaltungen 103-1 bis 103-n zugeführt, deren Ausgangssignale einer die Anzeige bestimmenden Logikschaltung zugeführt werden. Die Ausgangssignale der Logikschaltung 105 gelangen zu einem Volleitfähigkeitsschaltkreis 106, der η Volleitfähigkeitsschalter 106-1 bis 106-n enthält und dem über einen Eingangsanschluß 108 das Anzeigeimpulssignal a zugeführt wird. Das Ausgangssignal des Schaltkreises 106 wird an die Pegelelektrodengruppe 22 des Plasmaanzeigeteils 20 gelegt.In the case of the FIG. 9A and 9B, the first through fourth channel signals 51 through 54 are supplied to a maximum value storage and display arrangement and a real-time display arrangement. In the maximum value storage and display arrangement, the channel signals are supplied with maximum value storage circuits 100-1 to 100-4 (100) which are provided for the individual channels and in which the maximum values of the individual channel signals are stored. The output signals of the maximum value storage circuits 100-1 to 100-4 are fed to analog circuits 101-1 to 101-4 (101) and there, under the influence of control pulses from the quaternary decoder 32, are time-divided or time-multiplexed. The divided output signals of the analog circuits 101 are fed to an analog-digital conversion circuit 103 with η level detector circuits 103-1 to 103-n, the output signals of which are fed to a logic circuit which determines the display. The output signals of the logic circuit 105 reach a fully conductive circuit 106 which contains η fully conductive switches 106-1 to 106-n and to which the display pulse signal a is fed via an input terminal 108. The output of the circuit 106 is applied to the level electrode group 22 of the plasma display part 20.

In der Echtzeitanzeigeanordnung werden die Kanalsignale 51 bis 54 Analogschaltkreisen 102-1 bis 102-4 (102) für die vier Kanäle zugeführt und dort unter der Steuerung der Steuerimpulse von dem Quaternärdecoder 32 synchron mit der Arbeitsweise der Analogschaltkreise 101-1 bis 101-4 zeitlich aufgeteilt bzw. zeitmultiplex verarbeitet. Die Ausgangssignale der Analogschalt- fts kreise 102-1 bis 102-4 gelangen über einen Echtzeitschalter 107 zu einer Analog-Digital-Umsetzschaltung 104 mit η Pegeldetektorschaltungen 104-1 bis 104-n. Das Ausgangssignal der Analog-Digital-Umsetzschaltunc 104 wird dem obengenannten Volleitfähigkeitsschaltkreis 106 zugeführt Der Echtzeitschalter 107 wird für den FaIL daß keine Echtzeitpegelanzeige erfolgen soll mit Hilfe eines manuell betätigbaren Schahers geöffnet. Zur Echtzeitpegeldarstellung muß der Schalter 107 geschlossen werden.In the real-time display arrangement, the channel signals 51 to 54 are supplied to analog circuits 102-1 to 102-4 (102) for the four channels and are timed there under the control of the control pulses from the quaternary decoder 32 in synchronism with the operation of the analog circuits 101-1 to 101-4 divided or processed in a time-division manner. The output signals of the analog switching circuits 102-1 to 102-4 pass via a real-time switch 107 to an analog-digital conversion circuit 104 with η level detector circuits 104-1 to 104-n. The output signal of the analog-digital conversion circuit 104 is fed to the abovementioned full conductivity circuit 106. The real-time switch 107 is opened with the aid of a manually operated switch in the event that no real-time level display is to take place. Switch 107 must be closed for real-time level display.

Bei dem beschriebenen Schaltungsaufbau arbeitet die Maximalpegelspeicher- und -anzeigeanordnung wie folgt. Wie es aus der F i g. 10 hervorgeht, wird jedes der Eingangskanalsignale der Maximalwertspeicherschal tung 100 zugeführt. Ein Schaltbild eines Beispiels füi einen bevorzugten Schaltungsaufbau der Maximalwert speicherschaltung 100 ist in der F i g. 11 dargestellt. Eir Operationsverstärker 113 dient als Spannungsfolger und in den Rückführzweig dieser Schaltung ist eir Analogspeicherkreis eingeschaltetWith the circuit construction described, the maximum level storage and display arrangement operates as follows. As shown in FIG. 10, each of the input channel signals becomes the maximum value storage shell device 100 supplied. A circuit diagram of an example of a preferred circuit structure of the maximum value memory circuit 100 is shown in FIG. 11 shown. Eir Operational amplifier 113 is used as a voltage follower and there is an eir in the feedback branch of this circuit Analog storage circuit switched on

Insbesondere ist der Ausgang des Operationsverstärkers 113 über eine in Vorwärtsrichtung geschaltete Diode 115 sowie Verbindungspunkte 120 und 123 an der Toranschluß (Gatt) eines Feldeffekttransistors 114 angeschlossen, der als Bauelement mit einem hohen Eingangswiderstand verwendet wird. Der Verbindungspunkt 120 führt über einen Kondensator 116 zur Masse. Der Verbindungspunkt 123 ist über einen Speicherschalter 121 aus einem Ein-Aus-Schalter und einem Widerstand 117 an einen negativen Pol 119 einer Speisespannungsquelle angeschlossen. Der Quellenanschluß des Feldeffekttransistors 114 ist an einen positiven Pol (118) der Speisespannungsquelle angeschlossen. Der Quellenanschluß des Feldeffekttransistors ist mit einem als Ausgangsanschluß 112 dienenden Eingangsanschluß des Operationsverstärkers 113 verbunden. In particular, the output of the operational amplifier 113 is switched in the forward direction Diode 115 and connection points 120 and 123 on the Gate connection (Gatt) of a field effect transistor 114 connected as a component with a high Input resistance is used. The connection point 120 leads to ground via a capacitor 116. The connection point 123 is via a memory switch 121 from an on-off switch and a resistor 117 to a negative pole 119 of a Supply voltage source connected. The source terminal of the field effect transistor 114 is to a positive pole (118) of the supply voltage source connected. The source connection of the field effect transistor is connected to an input terminal of the operational amplifier 113 serving as an output terminal 112.

Falls der Speicherschalter 121 geöffnet ist, wird die Diode 115 innerhalb der vorgeschriebenen Zeit eines über eine Eingangsklemme 111 zugeführten Eingangssignals lediglich von der maximalen Spitzenspannung durchlaufen, wobei der Kondensator 116 aufgeladen wird. Demzufolge tritt an dem als Ausgang dienenden Anschluß 112 lediglich die maximale Spitzenspannung der Eingangssignale auf. Innerhalb der von ta bis tb reichenden vorgeschriebenen Zeitzone eines Eingangssignals 122, das in der F i g. 10 dargestellt ist, tritt an dem Ausgangsanschluß 112 lediglich die maximale Spitzenspannung VI auf, die innerhalb der vorgeschriebenen Zeitzone den Maximalwert Pa darstellt. Die Spitzenspannung eines anderen Spitzenwerts Pb usw. tritt am Ausgangsanschluß 112 nicht in Erscheinung.If the memory switch 121 is open, the diode 115 is only traversed by the maximum peak voltage within the prescribed time of an input signal supplied via an input terminal 111, with the capacitor 116 being charged. As a result, only the maximum peak voltage of the input signals occurs at the terminal 112 serving as an output. Within the prescribed time zone, ranging from ta to tb , of an input signal 122 shown in FIG. 10, only the maximum peak voltage VI occurs at the output terminal 112, which represents the maximum value Pa within the prescribed time zone. The peak voltage of another peak value Pb and so on does not appear at the output terminal 112.

Wenn der Speicherschalter 121 geschlossen ist, fließt die angesammelte Ladung des Kondensators 116 durch den Widerstand 117 zu dem negativen Pol 119 der Speisespannungsquelle. Dieser Entladevorgang ist in einer kurzen Zeit mit einer von dem Kondensator 116 und dem Widerstand 117 bestimmten Zeitkonstanten beendet, mit der Wirkung, daß die gespeicherte Spannung am Ausgangsanschluß 112 nicht mehr erzeugt wird. Die Entladezeit kann man dadurch verkürzen, daß man für den Widerstand 117 einen kleinen Wert wählt und die negative Speisespannungsquelle anschließt. Die in Vorwärtsrichtung geschaltete Diode 115 hat die Wirkung, daß nur die maximale Spitzenspannung eines Eingangssignals durchgelassen wird, und die Sperrwirkung der Diode 115 und des Feldeffekttransistors 114 bewirkt, daß von der im Kondensator 116 angesammelten Ladung kein Leckstrom ausgeht.When the memory switch 121 is closed, the accumulated charge on the capacitor 116 flows through the resistor 117 to the negative pole 119 of the Supply voltage source. This discharging process is in a short time with one of the capacitor 116 and the resistor 117 terminated certain time constants, with the effect that the stored Voltage at the output terminal 112 is no longer generated. The discharge time can be shortened by the fact that a small value is chosen for resistor 117 and the negative supply voltage source is connected. the Forward-connected diode 115 has the effect that only the maximum peak voltage of a Input signal is passed, and the blocking effect of the diode 115 and the field effect transistor 114 causes of the accumulated in capacitor 116 Charge does not run out of leakage current.

Die Analog-Digital-Umsetzschaltungen 103 und 104 können beispielsweise den gleichen SchaltungsaufbauThe analog-to-digital conversion circuits 103 and 104 can, for example, have the same circuit structure

wie die in der F i g. 6 dargestellte Analog-Digital-Umsetzschaltung 40 haben.like the one in FIG. 6 shown analog-to-digital conversion circuit 40 have.

Die die Anzeige bestimmende Logikschaltung 105 enthält Umkehrglieder 140 und NAND-Glieder 141, wie es in der F i g. 12 bei einer Ausführungsform dargestellt ist Ausgangsanschlüsse F-I bis F-n von π Pegeldetektorschaltungen haben in bezug auf Eingangsanschlüsse E-t bis E-n der Logikschaltung 105 unabhängige Verbindungsanordnungen. Die Signalpegel an den Eingangsanschlüssen E-1 bis E-n sind derart eingestellt, daß sie ausgehend vom E· lgangsanschluß E-n in Richtung auf den EingangsanschluB £-1 aufeinanderfolgend größer werden. Von den AusgangsanschlQssen F-I bis F-n zeigt demzufolge nur derjenige AusgangsanschluQ einen geringen Pegel, der dem maximalen Pegel der Eingangssignalpegel entspricht Alle anderen Ausgangsanschlüsse haben einen hohen Pegel. Das bedeutet daß das Ausgangssignal eines NAND-Glieds nur dann einen geringen Pegel aufweist, wenn die beiden Eingangssignale des NAND-Glieds beide einen hohen Pegel haben.The display determining logic circuit 105 includes inverters 140 and NAND gates 141, as shown in FIG. 12, in one embodiment, output terminals FI to Fn of π level detector circuits have independent connection arrangements with respect to input terminals Et to En of the logic circuit 105. The signal levels at the input connections E-1 to En are set in such a way that, starting from the input connection En in the direction of the input connection E-1, they successively increase. Of the output connections FI to Fn , only that output connection which corresponds to the maximum level of the input signal level accordingly shows a low level. All other output connections have a high level. This means that the output signal of a NAND gate only has a low level when the two input signals of the NAND gate both have a high level.

Beispielshalber sei angenommen, daß der Maximalpegel der Eingangssignale dem Eingangsanschluß £-3 zugeführt wird. In diesem Fall weist das Eingangssignal vom Eingangsanschluß E-I des NAND-Glieds 141-3 einen hohen Pegel auf, und das vom Umkehrglied 140-3 kommende Eingangssignal hat ebenfalls einen hohen Pegel. Demzufolge weist der Ausgangsanschluß F-3 des NAND-Glieds 141-3 einen geringen Pegel auf, während alle anderen Ausgangsanschlüsse einen hohen Pegel ,₀ haben. Die Ausgangssignale an den Ausgangsanschlüssen F-I bis F-n der Logikschaltung 105 werden den Eingangsanschlüssen des Volleitfähigkeitsschaltkreises 106 zugeführt.As an example, it is assumed that the maximum level of the input signals is fed to the input terminal £ -3. In this case, the input signal from the input terminal EI of the NAND gate 141-3 is high, and the input signal from the inverter 140-3 is also high. As a result, the output terminal F-3 of the NAND gate 141-3 has a low level, while all other output terminals have a high level, ₀ . The output signals at the output terminals FI to Fn of the logic circuit 105 are fed to the input terminals of the full conductivity circuit 106.

Ein besonderes Schaltbild einer Ausführungsform eines Schalters der η Volleitfähigkeitsschalter 106-1 bis 106/7, die den Volleitfähigkeitsschaltkreis 106 bilden, ist in der Fig. 13 dargestellt. In diesem Schaltbild entspricht der Eingangsanschluß 150 (F-i) dem /ten Ausgangsanschluß (F-i) der Logikschaltung 105. Der Eingangsanschluß 150 ist über einen Widerstand 151 mit der Basis eines Transistors 152 verbunden. Der Kollektor des Transistors 152 führt über einen Widerstand 153 zum Eingangsanschluß 108. Ferner ist der Kollektor des Transistors 152 an die Basis eines Transistors 155 angeschlossen. Der Emitter des Transistors 152 ist geerdet. Der Kollektor des Transistors 155 ist ebenfalls mit dem Eingangsanschluß 108 verbunden. Der Emitter des Transistors 155 führt über einen Verbindungspunkt 157 und eine Diode 156 zu einem Verbindungspunkt 154. Die Vorwärtsrichtung der Diode 156 läuft vom Verbindungspunkt 157 zum Verbindungspunkt 154. Der Verbtndungspunkt 157 ist mit einem Ausgangsnnschluß 158 verbunden. Der Verbindungspunkt 154 verbindet den Kollektor des Transistors 152 mit der Basis des Transistors 155.A special circuit diagram of an embodiment of a switch of the η fully conductive switches 106-1 to 106/7, which form the fully conductive circuit 106, is shown in FIG. In this circuit diagram, the input connection 150 (Fi) corresponds to the / th output connection (Fi) of the logic circuit 105. The input connection 150 is connected to the base of a transistor 152 via a resistor 151. The collector of the transistor 152 leads via a resistor 153 to the input connection 108. Furthermore, the collector of the transistor 152 is connected to the base of a transistor 155. The emitter of transistor 152 is grounded. The collector of transistor 155 is also connected to input terminal 108. The emitter of the transistor 155 leads via a connection point 157 and a diode 156 to a connection point 154. The forward direction of the diode 156 runs from the connection point 157 to the connection point 154. The connection point 157 is connected to an output connection 158. Connection point 154 connects the collector of transistor 152 to the base of transistor 155.

Wenn am Eingangsanschluß 150 ein niedriger Pegel auftritt, werden die dem Eingangsanschluß 108 zugeführten Anzeigeinipulse positiver Phasenfolge fortwährend über den Transistor 155 weitergeleitet, da der (₁₀ Transistor 152 gesperrt ist. Diese Anzeigeimpulse treten daher am Ausgangsanschluß 158 auf. Wenn hingegen das dem Eingangsanschluß 150 zugeführte Eingangssignal einen hohen Pegel aufweist, befindet sich der Transistor 152 im leitenden Zustand, so daß der (,<, Kollektor dieses Transistors praktisch auf Massepotential liegt, wodurch die Weiterleitung der Impulse positiver Phasenfolge zum Ausgangsanschluß 158 verhindert wird.If a low level occurs at the input terminal 150, the display pulses of a positive phase sequence applied to the input terminal 108 are continuously passed on via the transistor 155, since the ( ₁₀ transistor 152 is blocked Input signal has a high level, the transistor 152 is in the conductive state, so that the (, <, collector of this transistor is practically at ground potential, whereby the forwarding of the pulses of positive phase sequence to the output terminal 158 is prevented.

Folglich werden die Impulse positiver Phasenfolge nur dann zum Ausgangsanschluß 158 weitergeleitet und von dort der Pegelelektrode 22 der in der Fig.9B dargestellten Plasmaanzeigeplatte 20 zugeführt, wenn das am Eingangsanschluß 150 anliegende Eingangssignal einen niedrigen Pegel aufweistAs a result, the positive phase sequence pulses are only passed to output terminal 158 and from there to the level electrode 22 of the plasma display panel 20 shown in FIG. 9B, if the input signal present at the input terminal 150 has a low level

Wenn das Eingangssignal am Eingangsanschluß 150 einen hohen Pegel hat, werden die Anzeigeimpulse positiver Phasenfolge zum Ausgangsanschluß 158 nicht weitergeleitet und gelangen somit auch nicht zur Pegelelektrode 22 der Plasmaanzeigeplatte 20.When the input signal at input terminal 150 is high, the display pulses become positive phase sequence are not passed on to the output terminal 158 and thus also do not reach the Level electrode 22 of the plasma display panel 20.

Die Echtzeitanzeigeanordnung arbeitet wie folgt Wie es aus der F i g. 9A hervorgeht, wird bei der Echtzeitanzeigeanordnung das Eingangssignal durch öffnen oder Schließen des Echtzeitschalters 107 ausgewählt Die Analog-Digital-Umsetzschaltung 104 weist η Pegeldetektorschaltungen 104-1 bis 104-n auf. Die Ausgangssignale der Pegeldetektorschaltungen, die Eingangssignale mit hohen Pegeln empfangen, weisen einen niedrigen Pegel auf, während die Ausgangssignale der übrigen Pegeldetektorschahungen einen hohen Pegel haben. Diese Ausgangssignalpegel werden zu den Eingangsanschlüssen F-I bis F-n des Volleitfähigkeitsschaltkreises 106 übertragen. Die übrige Arbeitsweise ist derjenigen der Maximalwertspeicher- und -anzeigeanordnung ähnlich. Eine genaue Einzelbeschreibung ist daher nicht erforderlich.The real-time display arrangement operates as follows. As shown in FIG. 9A, in the real-time display device, the input signal is selected by opening or closing the real-time switch 107. The analog-to-digital conversion circuit 104 has η level detection circuits 104-1 to 104-n. The output signals of the level detector circuits which receive input signals with high levels are at a low level, while the output signals of the other level detection circuits are at a high level. These output signal levels are transmitted to the input terminals FI to Fn of the full conductivity circuit 106. The rest of the operation is similar to that of the maximum value storage and display arrangement. An exact individual description is therefore not required.

Das beschriebene Pegelanzeigegerät kann wie folgt betrieben werden. (1) Wenn der Speicherschalter 121 geöffnet ist (Aus), ist es durch Schließen des Echtzeitschalters 107 (Ein) möglich, nur den maximalen Speicherpegelwert eines Eingangssignals und darüber hinaus gleichzeitig den Echtzeitpegel auf demselben Pegelmuster der Plasmaanzeigeplatte mit einer Anzeige unter dem spezifizierten Pegel darzustellen. (2) Wenn bei geöffnetem Speicherschalter 121 (Aus) der Echtzeitschalter 107 geöffnet ist (Aus), wird lediglich der gespeicherte maximale Pegel dargestellt. (3) Wenn bei geschlossenem Speicherschalter 121 (Ein) der Echtzeitschalter 107 geschlossen ist (Ein), wird nur der Echtzeitpegel bei einem Pegel unter dem bezeichneten Pegel dargestellt.The level indicator described can be operated as follows. (1) When the memory switch 121 is open (off), it is possible by closing the real-time switch 107 (on), only the maximum Storage level value of an input signal and, moreover, at the same time the real-time level on the same Display level patterns of the plasma display panel with a display below the specified level. (2) If When the memory switch 121 is open (off) and the real-time switch 107 is open (off), only the stored maximum level shown. (3) When the real-time switch with memory switch 121 (on) closed 107 is closed (On), only the real-time level at a level below that is indicated Level shown.

Anstelle des Volleitfähigkeitsschaltkreises 106 und der Plasmaanzeigeplatte 20 kann man die in der F i g. 14 dargestellte Lumineszenzdiodenanzeigeplatte verwenden. Bei der Schaltung nach der Fig. 14 ist ein Anschluß 160 an den positiven Pol einer Speisespannungsquelle angeschlossen und mit Lumineszenzdioden 162-1 bis 162-n verbunden, die über Lumineszenzstromeinstellwiderstände 161-1 bis 161-n an Eingangsanschlüsse F-I bis F-n angeschlossen sind, die den Ausgangsanschlüssen der Logikschaltung 105 entsprechen.Instead of the full conductivity circuit 106 and the plasma display panel 20, one can use the circuitry shown in FIG. Use the luminescent diode display plate shown in Fig. 14. In the circuit according to FIG. 14, a terminal 160 is connected to the positive pole of a supply voltage source and connected to luminescence diodes 162-1 to 162-n, which are connected via luminescence current setting resistors 161-1 to 161-n to input terminals FI to Fn which correspond to the output terminals of the logic circuit 105.

Durch die Verwendung eines Geräts entsprechend den Darstellungen nach den F i g. 9 bis 14 ist es möglich, durch Lumineszenz einen Signalpegel (Echtzeitpegel) darzustellen, der kontinuierlich mit dem Fortschreiten der Zeit schwankt. Dieser Signalpegel wird somit synchron mit den Signalschwankungen angezeigt. Darüber hinaus wird eine Maximalwertpegelspeicherung und -anzeige vorgenommen, und zwar derart, daß der Maximalwert des Echtzeitpegels gespeichert und fortwährend angezeigt wird, bis ein Signal mit einem Pegel auftritt, der höher als dieser Maximalwert ist.By using a device as shown in FIGS. 9 to 14 it is possible using luminescence to represent a signal level (real-time level) that is continuous with progression time fluctuates. This signal level is thus displayed synchronously with the signal fluctuations. In addition, a maximum value level storage and display is carried out in such a way that the maximum value of the real-time level is stored and continuously displayed until a signal with a Level occurs which is higher than this maximum value.

Durch die Darstellung einer gespeicherten maximalen Spitzenspannung durch einen einzigen Pegel und durch die Darstellung des Echtzeitpegels als eine unter der Spitzenspannungsanzeige liegende Anzeige wirdBy representing a stored maximum peak voltage in terms of a single level and by showing the real-time level as an indication below the peak voltage reading

die Darstellung eines sich ändernden Pegelmusters erleichtert und die Beobachtung vereinfacht Wenn man das beschriebene Gerät bei der Audiosignalaufzeichnung verwendet, ist es zweckmäßig, durch Feststellen der maximalen Spitzenspannung innerhalb der vorgeschriebenen Zeit den Standardpegel für die Tonaufzeichnung zu ermitteln und durch Echtzeitpegeldarstel-Iung die Pegelschwankungen während der Zeit der Tonaufzeichnung zu beobachten.facilitates the representation of a changing level pattern and simplifies the observation If one using the device described in audio signal recording, it is convenient by noting the maximum peak voltage within the prescribed time the standard level for sound recording to be determined and by real-time level display observe the level fluctuations during the time of the sound recording.

An Hand der Fig. 15 wird ein Ausführungsbeispiel eines Geräts zur Darstellung der Pegel von Signalen beschrieben, die nicht fortlaufend in eine Hoch- und Niedrigsignalbeziehung umgekehrt werden, wie es für die Spitzenwerte und Volumeneinheitswerte (VU) desselben Signals der Fall ist In der Fig. 15 sind Teile, die mit in der F i g. 9 dargestellten Teilen ähnlich sind, mit denselben Bezugszahlen versehen. Eine Einzelbeschreibung dieser Teile ist nicht erforderlich.An embodiment of a device for displaying the levels of signals which are not continuously reversed into a high and low signal relationship, as is the case for the peak values and volume unit values (VU) of the same signal, will be described with reference to FIG. 15. 15 are parts that are shown in FIG. 9 are similar to the parts shown have been given the same reference numerals. It is not necessary to describe these parts individually.

Erste bis vierte Kanalsignale treten über Eingangsanschlüsse 170-1 bis 170-4 in die dargestellte Schaltung ein. Die den Bezugszahlen 170-1 bis 170-4 angehängten Bezeichnungsbuchstaben a und 6 dienen zur Kennzeichnung der Eingangsanschlüsse für das Spitzenwertsignal und das Volumeneinheit-Wertsignal (VU) desselben Kanals. Die Spitzenwerte und die Volumeneinheitswerte der Kanalsignale, die an den Eingangsanschlüssen 170-la bis 170-46 anliegen, werden Analogschaltkreisen 171-la bis 171-4/) zugeführt. Diese Analogschaltkreise 171-la bis YIX-Ab nehmen unter der Steuerung der Steuerimpulse eines Octonärdecoders 172 eine zeitliche Aufteilung bzw. Zeitmultiplexverarbeitung der ankommenden Signale vor. Die sich ergebenden Ausgangssignale werden der Analog-Digital-Umsetzschaltung 103 zugeführt, in der sie in Digitalsignale umgesetzt und gleichzeitig bezüglich ihres Pegels stufenweise unterschieden werden.First through fourth channel signals enter the illustrated circuit through input terminals 170-1 through 170-4. The designation letters a and 6 appended to the reference numbers 170-1 to 170-4 serve to identify the input connections for the peak value signal and the volume unit value signal (VU) of the same channel. The peak values and the volume unit values of the channel signals which are present at the input connections 170-la to 170-46 are fed to analog circuits 171-la to 171-4 /). These analog circuits 171-la to YIX-Ab undertake , under the control of the control pulses of an octagonal decoder 172, a time division or time division multiplexing of the incoming signals. The resulting output signals are fed to the analog-to-digital conversion circuit 103, in which they are converted into digital signals and at the same time differentiated step by step with regard to their level.

Octonäre Digitalimpulse, die von der Analog-Digital-Umsetzschaltung 103 umgesetzt worden sind, werden der Logikschaltung 105 zugeführt, an deren Ausgangsanschlüsse nur der Spitzenpegel eines einzigen Kanalsignals beispielsweise als Ausgangssignal mit einem niedrigen Pegel auftritt, während die Digitalimpulse an den übrigen Ausgangsanschlüssen einen hohen Pegel haben.Octonic digital pulses generated by the analog-to-digital conversion circuit 103 have been implemented are fed to the logic circuit 105, at its output terminals only the peak level of a single channel signal, for example as an output signal with a low level occurs, while the digital pulses at the remaining output terminals have a high level to have.

Der Volleitfähigkeitsschaltkreis 106 und die Anzeigeplatte 20 haben eine ähnliche Arbeitsweise wie bei dem Ausführungsbeispiel nach der F i g. 9.The full conductivity circuit 106 and the display panel 20 operate in a manner similar to that of that Embodiment according to FIG. 9.

Im folgenden werden Anzeigeausführungsformen, die mit einer Anzeigeplatte erzielt werden, beschrieben.Display embodiments achieved with a display panel are described below.

In der Fig. 16 ist eine Ausführungsform einer Anzeigeplatte eines Geräts dargestellt, das entsprechend der Darstellung nach den Fig.9 bis 14 eine Maximalpegelwertspeicherung und -anzeige sowie eine Echtzeitpegelanzeige ausführt. Auf einem Anzeigeschirm 180 einer Anzeigeplatte 106 sind in einer Reihe mit geeigneten Abständen η Pegelelektroden 107-1, 107-2, ... 107-n angeordnet. Diese Pegelelektroden 107-1 bis 107-n sind über Anschlüsse 181-1 bis 181-n an die Volleitfähigkeitsschalter 105-1 bis 105-n angeschlossen. In der Nachbarschaft des Anzeigescbirms 180 ist ein Pegelrichtungspfeil 182 vorgesehen, der andeutet, daß der Pegel in Richtung der Pfeilspitze zunimmtFIG. 16 shows an embodiment of a display panel of a device which, as shown in FIGS. 9 to 14, stores and displays maximum level values and displays the level in real time. On a display screen 180 of a display panel 106, level electrodes 107-1, 107-2, ... 107-n are arranged in a row at suitable intervals η. These level electrodes 107-1 to 107-n are connected to the full conductivity switches 105-1 to 105-n through terminals 181-1 to 181-n. In the vicinity of the display screen 180, a level-direction arrow 182 is provided, which indicates that the level is increasing in the direction of the arrowhead

Bei dem dargestellten Beispiel luminesziert die Pegelelektrode 107-3, um den gespeicherten maximalen Pegelwert anzugeben. Die Pegelelektrode 107-3 luminesziert so lange, bis ein Signal mit einem maximalen Pegelwerl auftritt, der den erstgenannten maximalen Pegelwert überschreitet In diesem Augenblick hört die Pegelelektrode 107-3 mit der Lumineszenz auf. Statt dessen luminesziert eine Pegelelektrode, der einIn the example shown, the level electrode 107-3 luminesces to the stored maximum Specify level value. The level electrode 107-3 luminesces until a signal occurs with a maximum level that is the first-mentioned maximum Level value exceeds At this moment, the level electrode 107-3 stops luminescence. Instead of its luminescent a level electrode, the one

ίο höherer Pegelwert zugeordnet ist, beispielsweise die Pegelelektrode 107-2. Die Pegelelektroden 107-5 bis 107-n lumineszieren, die diese Echtzeitpegeldarstellung vornehmen, schwanken in Abhängigkeit vom Pegel des Eingangssignals im Laufe der Zeit zwischen einem lumineszierenden und nicht lumineszierenden Zustand.ίο higher level value is assigned, for example the Level electrode 107-2. The level electrodes 107-5 to 107-n luminesce which this real-time level display vary over time depending on the level of the input signal between one luminescent and non-luminescent state.

Durch Beobachten der Lumineszenz der Pegelelektroden, die auf dem Anzeigeschirm 180 beginnend mit der Pegelelektrode 107-n mit einem geringen Pegel und fortschreitend in Richtung auf höhere Pegel lumineszieren, kann man den Echtzeitpegel bestimmen. Durch Beobachten von derjenigen Pegelelektrode, die über einen verhältnismäßig langen Zeitraum luminesziert und in Richtung auf höhere Pegel von den anderen lumineszierenden Elektroden getrennt ist, kann man den maximalen Pegelwert bestimmen. Von den Pegelelektroden 107-1 bis 107-n stellen die durch vollausgezeichnete Linien eingezeichneten Elektroden lumineszierende Elektroden dar, während die durch unterbrochene Linien dargestellten Elektroden nicht lumineszierend sind.By observing the luminescence of the level electrodes appearing on the display screen 180 starting with of the level electrode 107-n luminesce at a low level and progressively towards higher levels, you can determine the real-time level. By observing the level electrode that is above luminescent for a relatively long period of time and toward higher levels from the others luminescent electrodes is separated, you can determine the maximum level value. Of the Level electrodes 107-1 to 107-n represent the electrodes drawn in by solid lines luminescent electrodes, while the electrodes shown by broken lines are not are luminescent.

Wenn man die in der Fig. 16 dargestellte Anzeigeplatte für ein Gerät verwenden würde, wie es in Verbindung mit der F i g. 15 beschrieben ist, würde zum Anzeigen eines Signalspitzenpegelwerts lediglich eine Pegelelektrode lumineszieren, beispielsweise die Pegelelektrode 107-3, und zum Anzeigen eines Volumeneinheitswerts würde ebenfalls nur eine Elektrode lumineszieren, beispielsweise die Pegelelektrode 107-5.
In der Fig. t7 ist eine Vorderansicht eines tatsächlichen Geräts zum Ausführen der oben beschriebenen Anzeige eines gespeicherten Maximalwertpegels und eines Echtzeitpegels für die Signale von vier Kanälen dargestellt. Bei diesem Sichtgerät 190 zur Signalpegeldarstellung ist in der Frontplatte ein Sichtschirm 191 vorgesehen. Der Sichtschirm 191 weist oben links ein erstes Kanaldarstellungsfeld 192, unten links ein zweites Kanaldarstellungsfeld 193, oben rechts ein drittes Kanaldarstellungsfeld 194 und unien rechts ein viertes Kanaldarstellungsfeld 195 auf. Die Darstellungsfelder 192 bis 195 sind mit mehreren Pegelelektroden 1926 bis 1956 versehen, die bezogen auf die Ausgangsstellen 192a bis 195a der Felder im wesentlichen radial verlaufen und die sich dem Mittelpunkt 196 des Sichtschirms nähernd nebeneinander angeordnet sind.If one were to use the display panel shown in FIG. 16 for a device as it is in connection with FIG. 15, only one level electrode, such as level electrode 107-3, would luminesce to indicate a signal peak value, and also only one electrode would luminesce, such as level electrode 107-5, to indicate a volume unit value.
Referring to Fig. 7, there is shown a front view of an actual apparatus for performing the above-described display of a stored maximum value level and a real-time level for the signals from four channels. In this display device 190 for signal level display, a display screen 191 is provided in the front panel. The viewing screen 191 has a first channel display field 192 at the top left, a second channel display field 193 at the bottom left, a third channel display field 194 at the top right and a fourth channel display field 195 on the lower right. The display fields 192 to 195 are provided with a plurality of level electrodes 1926 to 1956, which extend essentially radially in relation to the starting points 192a to 195a of the fields and which are arranged next to one another, approaching the center point 196 of the viewing screen.

Von den Pegelelektroden 1926 bis 1956 zeigen diejenigen, die innerhalb des Bereiches der Pfeile mit zwei Spitzen liegen, die Echtzeitpegelschwankungen an, während diejenigen Pegelelektroden, die im Bereich der Pfeile mit einer Spitze liegen, die gespeicherten Maximalpegel anzeigen.Of the level electrodes 1926 to 1956, those within the area of the arrows show with there are two peaks, the real-time level fluctuations, while those level electrodes, which are in the range of Pointed arrows indicate the stored maximum level.

Hierzu 9 Blatt ZeichnungenIn addition 9 sheets of drawings

Claims

Patent claims:

1. A display device for signal level display comprising a plasma display device with a number of channel electrode sections, which are provided for channels whose signal levels are to be displayed, with a number of level electrode sections which are arranged in a manner related to the channel electrode sections and a plurality of each, in the order of Have level electrodes arranged for the signal level of the assigned channel, and with a glass envelope filled with a gas mixture, in which the channel electrode sections and the level electrode sections are arranged, and containing a first display pulse supply device for providing a first display pulse signal which is used to apply to the level electrode sections of the phase display device, a second Display pulse supply device for providing a second display pulse signal which is used for application to the channel electrode sections of the plasma display device and one of the first n display pulse signal has opposite polarity, a control pulse supply device for providing control pulse signals used for time division, a channel signal selection circuit for time division of a plurality of input channel signals in accordance with the control pulse signals provided by the control pulse supply device, to selectively forward the channel signals, the channel signals in different successive time division zones, and a selection circuit to forward the channel In accordance with the control pulse signals supplied by the control pulse supply device works in order to temporally split the second display pulse signal supplied by the second display pulse supply device in synchronism with the channel signal selection circuit and to supply the resulting time-split pulses in different successive time-division zones to all channel electrode sections of the plasma display device, characterized by e a number of level conversion circuits (41-1 to 4 \ -n) with successively different threshold values and in that each of the level conversion circuits is responsive to the output signal of the channel signal selection circuit (33) in such a way that it generates a low voltage signal when the level of the Output signal of the channel signal selection circuit is higher than its own threshold value, and generates a high voltage signal when the threshold value of the output signal of the channel signal selection circuit is lower than its own threshold value, and by a number of full conductivity circuits (43-1 to 43-nJt each with an associated Circuit of the level conversion circuits is connected, and in that the respective associated level electrodes of the level electrode sections (27 to 30) are connected and that each of the full conductivity circuits in response to the low voltage signal provided by the first display pulse supply means ll first display pulse signal (Fig. 2A) to the corresponding level electrodes and suppresses the first display pulse signal in response to the high voltage signal.

2. Display device according to claim 1 with a number of maximum value storage circuits for storing the maximum values of the levels of the relevant input channel signals, characterized in that for time division of the output signals of the maximum value storage circuits (100-1 to 100-4) in accordance with the control pulse supply device (32 ) provided control pulse signals (F i g. 4A to 4D) and, in synchronism with the first channel signal selection circuit (102), a second channel signal selection circuit (101) is provided in order to forward the output signals of the maximum value storage circuits in different successive time division zones, so that a number of second level conversion circuits (103- 1 to 103- /]) with successively different threshold values is provided that each of the second level conversion circuits respond to the output signal of the second channel signal selection circuit in such a way that it generates the low voltage signal when the level of the Au The output signal of the second channel signal selection circuit is higher than its own threshold value, and generates the high voltage signal when the level of the output signal of the second channel signal selection circuit is lower than its own threshold value that a display determining logic circuit (105) is provided, which is characterized by a series from input connections (EI to En, each of which receives the output signal of the second level conversion circuit assigned to it, by a series of inverting circuits (140-2 to 140-n ^ for inverting the signal of the assigned input connection, by a series of NAND circuits ( 141-2 to ίΛ \ η) for generating a NAND product from the output signal of the associated inverter circuit and from the signal at the input terminal which receives the output signal of the second level conversion circuit with the adjacent lower threshold value than the threshold value of the associated second level conversion circuit, and through a series of Output connections (FI to Fn) for picking up the output signals of the associated NAND circuits and that the full conductivity circuits (106-1 to 106-n) are each connected to the associated first level conversion circuit and the associated output terminal of the logic circuit.

The invention relates to a display device for signal level display containing a plasma display device with a number of channel electrode sections, which are provided for channels, their Signal levels are to be displayed, with a number of level electrode sections, which in one on the Channel electrode sections are arranged related manner and in each case several, in the order of Have signal level of the assigned channel arranged level electrodes, and with one with a Gas mixture-filled glass envelope in which the channel electrode sections and the level electrode sections are arranged, as well as containing a first display pulse supply device for providing a first display pulse signal that is to be applied to