DE2406923A1

DE2406923A1 - Monoflop assembled of digital components - has timing element determining the duration of the unstable state started by triggering pulse

Info

Publication number: DE2406923A1
Application number: DE19742406923
Authority: DE
Inventors: Wulf-Christian Di Streckenbach
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1974-02-14
Filing date: 1974-02-14
Publication date: 1975-08-21
Also published as: DE2406923B2

Abstract

The timing element is an electronic counter. The triggering pulse is applied to its one resetting input, and clock pulses are applied to its counting input through a controllable component. One of its outputs with different logic states is selected, which corresponds to the required duration. It operates the controllable component. When the triggering pulse is applied, the selected output terminal carries the logic state 'O', and is connected through an invertor to a first input of an AND gate. Clock pulses are applied to its other input, and its output is connected to the counting input, so that the clock pulses reach it only when the selected output carries the state 'O'. If the triggering pulse is applied to a NAND gate, one input through an odd number of invertors, and directly to its second input, then its output is connected through an invertor to the counter resetting input.

Description

Mit digitalen Bauelementen aufgebautes Monoflop Monoflops, auch monostabile Kippstufen genannt, lassen sich bekanntlich unter Verwendung digitaler Bauelemente realisieren (Buch von Texas Instruments Deutschland GmbE "Das TTL-Kochbuch", München 1972, 1. Auflage, Seite 104), wobei jedoch Kondensatoren als Zeitglieder benötigt werden, welche die Dauer des durch einen Triggerimpuls eingeleiteten instabilen Zustandes des Monoflops bestimmen. Da Schaltungen heute in zunehmendem Maße als integrierte Bauteile hergestellt werden, besteht der Wunsch, auch Monoflops integrierbar zu gestalten. Dies ist jedoch wegen der benötigten Kondensatoren schwierig. Außerdem treten bei Eondensatoren unerwünschte Toleranzen auf. Der Erfindung liegt die Aufgabe zugrunde, die Integrierung von Monoflops zu möglich, ohne daß Kondensatoren erforderlich sind.Monoflop built with digital components Monoflop, also monostable As is known, called flip-flops, can be achieved using digital components realize (book by Texas Instruments Deutschland GmbH "Das TTL-Kochbuch", Munich 1972, 1st edition, page 104), but capacitors are required as timing elements which is the duration of the unstable initiated by a trigger pulse Determine the condition of the monoflop. Since circuits today are increasingly considered to be If integrated components are produced, there is a desire to also integrate monoflops to design. However, this is difficult because of the capacitors required. aside from that undesirable tolerances occur in capacitors. The invention has the task based on the integration of monoflops to be possible without the need for capacitors are.

Die Erfindung geht aus von einem mit digitalen Bauelementen aufgebauten Monoflop? dessen Zeitglied die Dauer des durch einen Triggerimouls eingeleiteten instabilen Zustandes bestimmt und ist dadurch gekennzeichnet 5 daß das Zeitglied durch einen elektronischen Zahler gebildet ist, dessen einem Rücksetzeingang der Triggerimpuls zugeführt wird und dessen Zähleingang Taktimpulse iiber ein steuerbares Element zugeSwIrt werden und von dessen Ausgangsklemmen mit vorschiedenen logischen Zuständen mindestens eine gewün'citen Dauer entsprechend gewählt ist, von der aus das steuerbare Element beeinflußt wird.The invention is based on a built with digital components Monoflop? whose timing element is the duration of the initiated by a trigger impulse unstable state and is characterized 5 that the timer is formed by an electronic counter whose one reset input is the Trigger pulse is supplied and its counting input clock pulses via a controllable Element are assigned and from its output terminals with various logical States at least one desired duration is selected accordingly from which the controllable element is affected.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.Advantageous further developments of the invention are set out in the subclaims described.

Die Erfindung wird nachstehend an Hand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigen: Fig. 1 - Fig. 3 je ein erfindungsgemäßes Monoflop.The invention is illustrated below with reference to the in the drawing Embodiments explained in more detail. The figures show: FIGS. 1-3, each one according to the invention Monoflop.

In Fig. 1 ist ein elektronischer Zähler 1 zu erkennen, dessen Zähleingang mit 5 bezeichnet ist, und von dessen Ausgängen drei Ausgänge F, G, H dargestellt sind. In Abhängigkeit der vom Zähler 1 gezählten Taktimpulse 12 treten an den Ausgängen F, G, H die logischen Zustände "Eins" oder "Null" auf (nachfolgend mit "1" oder "0" bezeichnet). An den Ausgängen Q und Q, die die Ausgänge des gebildeten Monoflops darstellen, sind jeweils zueinander inverse Signale vorhanden. Durch Zuführen eines Triggerimpulses (also einer "1") an den einen Reset-Eingang (nachfolgend Rücksetzeingang genannt) A wird der elektronische Zahler 1 auf den Zählerstand Null gesetzt, d.h., an den Ausgangsklemmen F, G, H tritt eine "0" auf. Solange eine "1" an dem Rücksetzeingang A liegt, kann der Zahler 1 nicht zählen. Erst wenn an A eine ri llO ansteht, kann der Zählvorgang beginnen. Mit dem anderen Stücksetzeingang 4 des Zählers 1 läßt sich erreichen, daß seine Ausgänge, hier F, G, H in den logischen Zustand gesetzt werden, damit Q logisch "1" annimmt. Der Zähler 1 muß folglich so beschaffen sein, daß er entsprechend seiner Ausgangsverknüpfung gesetzt werden kann.In Fig. 1, an electronic counter 1 can be seen, the counting input is denoted by 5, and three outputs F, G, H of the outputs are shown are. Depending on the clock pulses 12 counted by the counter 1 appear at the outputs F, G, H the logical states "one" or "zero" (hereinafter with "1" or "0"). At the outputs Q and Q, which are the outputs of the formed monoflop represent, there are mutually inverse signals. By feeding one Trigger pulse (ie a "1") to the one reset input (hereinafter reset input called) A the electronic counter 1 is set to the counter reading zero, i.e., a "0" occurs at the output terminals F, G, H. As long as a "1" at the reset input A, counter 1 cannot count. Only when a ri 101 is pending at A can begin the counting process. With the other piece set input 4 of the counter 1 leaves achieve that its outputs, here F, G, H are set to the logical state so that Q assumes a logic "1". The counter 1 must therefore be designed in such a way that that it can be set according to its output link.

Zur Erklärung der Wirkungsweise des erfindungsgemäßen Monoflops sei angenommen, daß in Fig. 1a am Ausgang F eine l'1" liegt. Infolge der Wirkung des Inverters 3 tritt dann an dem unteren Eingang L des WID-Gliedes 2 eine O auf, so daß das WSD-Glied 2 für die seinem oberen Eingang v zugeführten Taktimpulse gesperrt ist. Dies entspricht dem stabilen Zustand des Monoflops.To explain the mode of action of the monoflop according to the invention, let assumed that in Fig. 1a at output F there is a l'1 ". As a result of the effect of the Inverter 3 then occurs at the lower input L of the WID element 2, so that the WSD member 2 for those supplied to its upper input v Clock pulses is blocked. This corresponds to the stable state of the monoflop.

Dessen instabiler Zustand wird durch einen Triggerimpuls 13 an dem Rücksetzeingang A eingeleitet (siehe Fig. 1 bei b), wodurch an dem Ausgang F eine "0" auftritt. Am Eingang L des UWD-Gliedes liegt nunmehr eine "1" und die Taktimpulse gelangen zum Zähleingang 5 des Zählers 1, der die Taktimpulse solange zählt, bis an seinem Ausgang F eine "1" auftritt und das UND-Glied 2 wieder gesperrt ist. Damit ist der instabile Zustand beendet und der stabile Zustand erreicht. Die Zeltdauer des instabilen Zustandes wird also dadurch bestimmt, daß der Zähler 1 eine bestimmte Anzahl von Taktimpulsen zählt, die durch Wahl der Ausgangsklemmen F, G, H gegeben ist. Beispielsweise erscheint an eine "1", nachdem der Zähler 1 vier Taktimpulse gezählt hat. Die Zeitdauer des instabilen Zustandes kann auch durch Wahl der Frequenz der Taktimpulse bestimmt werden Es sind bei dem erfindungsgemäßen Monoflop keine Kondensatoren für das Zeitglied erforderlich, das hier durch den Zähler gebildet ist, so daß sich die Schaltung in Fig. 1a in vorteilhafter Weise als ein Baustein in integrierter Technik herstellen läßt.Its unstable state is triggered by a trigger pulse 13 on the Reset input A initiated (see Fig. 1 at b), whereby at the output F a "0" occurs. At the input L of the UWD element there is now a "1" and the clock pulses get to the counter input 5 of the counter 1, which counts the clock pulses until a "1" occurs at its output F and the AND element 2 is blocked again. In order to the unstable state has ended and the stable state has been reached. The duration of the tent the unstable state is determined by the fact that the counter 1 has a certain Number of clock pulses counts given by selecting the output terminals F, G, H is. For example, a "1" appears after the counter 1 has four clock pulses counted. The duration of the unstable state can also be determined by choosing the frequency of the clock pulses are determined There are none in the monoflop according to the invention Capacitors are required for the timer, which is formed here by the counter is, so that the circuit in Fig. 1a in an advantageous manner as a building block can be produced in integrated technology.

In dem in Fig. Ib gezeigten Diagramm ist zu erkennen, daß nach Zuführung des Triggerimpulses 13 an den Rücksetzeingang A während des instabilen Zustandes an dem Ausgang Q eine 11111 und an Q eine "0" liegt. Es besteht auch die Möglichkeit, nach Einleitung des instabilen Zustandes mittels eines Triggerimpulses 14 das Monoflop mit einem weiteren Triggerimpuls 15 während seines instabilen Zustandes zu triggern, der dadurch um eine entsprechende Zeit länger dauert, da der Zähler 1 dann erneut bei Null beginnend zu zählen anfängt. Bei dem in Fig. 1a gezeigten Monoflop besteht für die Wiedertriggerbarkeit während der instabilen Phase folgende Bedingung: Die Frequenz am Rücksetzeingang A muß größer sein als die Frequenz der Taktimpulse geteilt durch das Teilerverhältnis des Zählers 1. Das Teilerverhältnis des Zählers 1 ist durch die Verknüpfung seiner Ausgänge festgelegt. D.h., in Fig. 1a erscheint z.B. nach vier Taktimpulsen am Ausgang F logisch "111.In the diagram shown in Fig. Ib it can be seen that after supply of the trigger pulse 13 to the reset input A during the unstable state at the output Q there is a 11111 and at Q a "0". There is also the possibility after initiation of the unstable state by means of a trigger pulse 14 the monoflop to trigger with another trigger pulse 15 during its unstable state, which takes a corresponding time longer because the counter 1 then again starts counting starting from zero. In the monoflop shown in Fig. 1a there is the following condition for retriggerability during the unstable phase: The Frequency at reset input A must be greater than the frequency of the divided clock pulses by the division ratio of the counter 1. The division ratio of the counter 1 is through the Linking of its outputs established. That is, in Fig. 1a appears, for example, after four clock pulses at output F, a logical "111.

Das Teilerverhältnis a ist dann vier. Damit ergibt sich als Bedingung z.B.The division ratio a is then four. This results in the condition e.g.

fRücksetzeingang > fTakt 4 , oder allgemein fRücksetzeingang > £Takt a Das Ausfünrungsbeispiel gemäß Fig. 2 unterscheidet sich von Fig. 1 durch eine besondere Art der Zuführung des Triggerimpulses an den Rücksetzeingang A. Es ist ein NAND-Gatter 9 vorgesehen, dessen Ausgang über einen Inverter 10 mit dem Rücksetzeingang A verbunden ist. Das NAND-Gatter 9 besitzt zwei Eingänge.fReset input> fTakt 4, or generally fReset input> £ cycle a The Ausfünrungsbeispiel according to Fig. 2 differs from Fig. 1 by a special way of supplying the trigger pulse to the reset input A. Es a NAND gate 9 is provided, the output of which via an inverter 10 with the Reset input A is connected. The NAND gate 9 has two inputs.

Dem einen Eingang wird der Triggerimpuls direkt, dem anderen über die Reihenschaltung einer ungeraden Anzahl, hier drei, von Invertern 6, 7, 8 zugeführt. Es ist auch möglich, nur einen Inverter zu benutzen. Wenn kein Triggerimpuls vorhanden ist, liegt an dem unteren Eingang des NAND-Gatters 9 eine "0" und an dem oberen Eingang wegen der gewählten ungeraden Anzahl von Invertern 6, 7, 8 eine "1". Gelangt jetzt ein Triggerimpuls 16 an den Eingang D, ist an dem unteren Eingang des NAND-Gatters 9 sofort eine 1?' vorhanden. Wegen der unvermeidlichen Zeitverzögerung der Inverter, 6, 7, 8 tritt jedoch nicht sofort an dem oberen Eingang des NAND-Gatters 9 eine "0" auf, so daß während einer kurzen Zeit an seinen beiden Eingängen eine 1" vorhanden ist.One input receives the trigger pulse directly, the other via the series connection of an odd number, here three, supplied by inverters 6, 7, 8. It is also possible to use just one inverter. If there is no trigger pulse is, a "0" is at the lower input of the NAND gate 9 and at the upper input Input a "1" because of the selected odd number of inverters 6, 7, 8. Got there now a trigger pulse 16 at input D is at the lower input of the NAND gate 9 immediately a 1? ' available. Because of the inevitable time delay of the inverters, 6, 7, 8, however, does not immediately appear at the upper input of the NAND gate 9 "0" so that a 1 "is present at both of its inputs for a short time is.

Deshalb gelangt an den Rücksetzeingang A der sehr kurze Impuls 17, der praktisch der positiven Flanke des Triggerimpulses 16 entspricht und den instabilen Zustand einleitet. Man spricht in diesem Fall von einem " "flankengetriggerten" Monoflop, während es sich in Fig. 1 entsprechend um ein "potentialgetriggertes" Monoflop handelt. Auch in Fig. 2 besteht die Möglichkeit, das Monoflop während seines instabilen Zustandes erneut zu triggern und diesen dadurch zu verlängern.Therefore, the very short pulse 17 reaches the reset input A, which practically corresponds to the positive edge of the trigger pulse 16 and the unstable State initiates. In this case, one speaks of an "" edge-triggered " Monoflop, while in Fig. 1 it is a "potential-triggered" Monoflop acts. Also in Fig. 2 there is the possibility of the monoflop during his trigger again in the unstable state and thereby extend it.

In Fig. 3 ist ein Ausführungsbeispiel eines erfindungsgemäßen Monoflops dargestellt, daß sich von Fig. 1 und Fig. 2 dadurch unterscheidet, daß ein erneutes Triggern über den Rücksetzeingang A nur während des stabilen Zustandes und nicht noch während des instabilen Zustandes des Monoflops möglich ist. Dies wird durch ein END-Glied 11 erreicht, dessen einer Eingang B mit dem gewählten Ausgang F und dessen anderem Eingang K der Triggerimpuls zugeführt wird. Es kann immer nur dann ein Triggerimpuls an den Rücksetzeingang A gelangen, wenn an F eine "1" liegt, sich also das Monoflop in seinem stabilen Zustand befindet.In Fig. 3 is an embodiment of a monoflop according to the invention shown that differs from Fig. 1 and Fig. 2 in that a new Triggering via the reset input A only during the stable state and not is still possible during the unstable state of the monoflop. This is going through an END element 11 reaches one input B with the selected output F and the other input K of which the trigger pulse is supplied. It can only then a trigger pulse will reach the reset input A, if there is a "1" at F, itself so the monoflop is in its stable state.

Die Wahl eines die Zeitdauer des instabilen Zustandes bestimmenden Ausganges in Fig. 1 - 3 ist nicht auf den gezeigten Ausgang F beschränkt. So ist es beispielsweise möglich, mehrere Ausgänge über eine logische Verknüpfung (z.B. UND-Glied) derart auszuwerten, daß das UND-Glied 2 dann die Taktimpulse nicht zum Zähleingang passieren läßt, wenn die Bedingung erfüllt ist, daß an allen gewählen Ausgängen eine 1 vorhanden ist. Es kann auch jeweils ein beliebiger Ausgang F, G, H allein als Kriterium herangezogen werden.The choice of one that determines the duration of the unstable state Output in Fig. 1-3 is not limited to the output F shown. So is it is possible, for example, to connect several outputs via a logical link (e.g. AND gate) to evaluate such that the AND gate 2 then not the clock pulses to Lets the counter input pass if the condition is met that everyone should vote Outputs a 1 is available. Any output F, G, H alone can be used as a criterion.

Claims

Patent claims

1. Monoflop built with digital components, its timing element determines the duration of the unstable state initiated by a trigger pulse, characterized in that the timer is controlled by an electronic counter (1) is formed, the one reset input (A) of which the trigger pulse is fed and its counting input (5) is supplied with clock pulses via a controllable element (2) and its output terminals (F, G, H) with different logic states at least one (F) corresponding to the desired duration is selected from which the controllable element (2) is influenced (Fig. 1).

2. monoflop according to claim 1, characterized in that the selected Output terminal (F) the logic state zero after the trigger pulse has been supplied and via an inverter (3) to one input (L) of the controllable one Element forming AND gate (2) is connected, at the other input (G) the Clock pulses are guided - and whose output is connected to the counter input (5), so that the clock pulses only reach the counter input (5) when the selected output terminal (F) has the logic state zero (Fig. 1).

3. monoflop according to claim 2, characterized in that the trigger pulse via the series connection of an odd number of inverters (G, 7, 8) to the first Input and directly to the second input of a NAND gate (9) can be fed whose Output connected to the reset input (A) of the counter via an inverter (10) is (Fig. 2).

4, 'monoflop according to claim 2, characterized in that the selected, output terminal (F) connected to the inverter (3) with the first Input (B) of an AND element (11) is connected to the second input (K) the trigger pulse is carried out and its output at the reset input (A) of the counter (1) so that the reset input (A) can only be supplied with a trigger pulse if said output terminal (y) has the logic state one (FIG. 3).