DE2405663C3

DE2405663C3 - Circuit arrangement for a flip-flop with low power loss with field effect transistors

Info

Publication number: DE2405663C3
Application number: DE19742405663
Authority: DE
Inventors: Klaus-Dieter Dipl.-Phys. 8011 Vaterstetten Bigall
Original assignee: Siemens AG
Current assignee: Siemens AG
Filing date: 1974-02-06
Publication date: 1977-08-11

Description

Die Erfindung betrifft eine Schaltungsanordnung für ein Flipflop geringer Verlustleistung mit Feldeffekttransistoren, bei der zwei jeweils aus der Reihenschaltnner eines Schalttransistors mit einem Lasttransistor bestehende Inverterstufen so miteinander verkoppelt sind, daß die Drain'·Elektrode des ersten Schalttransistors an d«r Gate-Elektrode des zweiten und die Drain-Elektrode des zweiten an der Gate-Elektrode des ersten Schalttransistors zu liegen kommen, bei der weiterhin an den Drain-Elektroden der Schalttransistoren jeweils ein aus der Reihenschaltung zweier Transistoren besteinendes UND-Gatter liegt und jeweils zwischen der Gate-Elektrode des ersten von den beiden UND-Gatter-Transistoren und der Drain-Elektrode des betreffenden Schalttransistors ein weiterer Transistor liegt, wobei die Gate-Elektroden der weiteren Transistoren und die der jeweils zweiten UND-Gatter-Transistoren mit Eingängen für Taktimpulse verbunden sind, und bei der schließlich die Gate-Elektroden der Lasttransistoren gemeinsam und die Drain-Elektroden der Lasttransistoren gemeinsam jeweils mit einer Betriebsspannungsquelle verbunden sind.The invention relates to a circuit arrangement for a flip-flop with low power loss with field effect transistors, at the two each from the series switch a switching transistor with a load transistor existing inverter stages are coupled to one another are that the drain '· electrode of the first switching transistor at the gate electrode of the second and the drain electrode of the second at the gate electrode of the first Switching transistor come to rest, in which continue to the drain electrodes of the switching transistors in each case an AND gate consisting of the series connection of two transistors lies and in each case between the gate electrode of the first of the two AND gate transistors and the drain electrode of the switching transistor in question is a further transistor, the gate electrodes of the further Transistors and those of the respective second AND gate transistors connected to inputs for clock pulses are, and in which finally the gate electrodes of the load transistors are common and the drain electrodes of the load transistors are each jointly connected to an operating voltage source.

Eine solche Schaltungsanordnung ist beispielsweise als MOS-Flipflop auf dem Markt. An den Gate-Elektroden und an den Drain-Elektroden werden einem solchen Flipflop konstante Betriebsspannungen zugeführt. Wenn man auch bei einer solchen Schaltungsanordnung durch die Verwendung von Feldeffekttransistoren als hochohmvge Lastelemente eine Verringerung der Verlustleistung erreicht hat, so bringt doch die Verwendung von konstanten Vorspannungen in Verbindung mit den hochohmigen Lastelementen eine noch verhältnismäßig hohe Verlustleistung. Es ist an sich beispielsweise aus der DT-OS 20 04 089 bekannt, die bei einer Speicherzelle mit Feldeffekttransistoren durch Leckströme auftretenden Informationsverluste durch periodische Nachladung aus einer getakteten Versorgungsspannungsquelle auszugleichen.Such a circuit arrangement is on the market, for example, as a MOS flip-flop. At the gate electrodes and constant operating voltages are supplied to such a flip-flop at the drain electrodes. Even with such a circuit arrangement through the use of field effect transistors has achieved a reduction in the power loss as high-resistance load elements, the use brings of constant pre-tension in connection with the high-resistance load elements a still relatively high power dissipation. It is known per se, for example, from DT-OS 20 04 089, which at a memory cell with field effect transistors caused by leakage currents occurring information loss to compensate for periodic recharging from a clocked supply voltage source.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, bei einer Schaltungsanordnung der eingangs genannten Art das Prinzip der getakteten Versorgungsspannuni; so anzuwenden, daß ein volldynamisches Flipflop auf möglichst einfache Weise und mit möglichst geringer Verlustleistung entsteht.The present invention is based on the object in a circuit arrangement of the initially named type the principle of the clocked supply voltage; to be used in such a way that a fully dynamic Flip-flop is created in the simplest possible way and with the lowest possible power loss.

Zur Lösung dieser Aufgabe wird bei einer Schaltungsanordnung der eingangs genannten Art erfindungsgemäß vorgeschlagen, daß die Gate-Elektroden sowohl der beiden zweiten UND-Gatter-Transistoren als auch der Lasttransistoren an einem Eingang für einen Taktpuls liegen, der für die Gate-Elektroden der Lasttransistoren als Betriebsspannungsquelle fungiert, daß die Gate-Elektroden der beiden weiteren Transistoren an einem Eingang für einen invertierten Taktpuls liegen, daß die Gate-Elektroden der Schalttransistoren und der beiden ersten UND-Gatter-Transistoren über je einen Kondensator mit dem Bezugspotential verbunden sind und daß das Kapa^iiäisverhältnis der Kondensatoren an den Schalttransistoren zu denen an den UND-Gattern so groß ist, daß die in den Kondensatoren an den Schalttransistoren gespeicherte Information während des leitenden Zustands der beiden weiteren Transistoren auf die Kondensatoren an den beiden UND-Gattern übertragen werden kann.In order to achieve this object, the invention is given in a circuit arrangement of the type mentioned at the outset suggested that the gate electrodes of both the second AND gate transistors as well as the load transistors are connected to an input for a clock pulse which is used for the gate electrodes of the Load transistors act as an operating voltage source that the gate electrodes of the two other transistors at an input for an inverted clock pulse that the gate electrodes of the switching transistors and the first two AND gate transistors each via a capacitor with the reference potential are connected and that the capacity ratio of the capacitors on the switching transistors to those on the AND gates is so large that those in the capacitors information stored on the switching transistors during the conductive state of the two further transistors can be transferred to the capacitors at the two AND gates.

Eine vorteilhafte Weiterbildung einer erfindungsgemäßen Schaltungsanordnung besteht darin, daß auch die Drain-Elektroden der beiden Lasttransistoren mit dem Eingang für den Takipuls verbunden sind, der damit insgesamt als Betriebsspannungsquelle für das Flipflop dient. An advantageous development of a circuit arrangement according to the invention is that also the drain electrodes of the two load transistors are connected to the input for the Takipuls, which is connected to it serves as a total operating voltage source for the flip-flop.

Ein solches erfindungsgemäß aufgebautes Flipflop bedarf außer den beiden Eingangstaktpulsen keiner weiteren Betriebsspann jngsquelle mehr. Der Eingangs-Such a flip-flop constructed according to the invention does not require any apart from the two input clock pulses further operating voltage jngsquelle more. The entrance

taktpuls dient selbst zur Spannungsversorgung. Die Verlustleistung ist dadurch minimal, Werden mehrere Flipflops in Serie geschaltet, ist das Einsparen von eigenen Spannungsversorgungsleitungen von besonderem Vorteil.taktpuls itself is used for the power supply. The power loss is therefore minimal, becoming several Connecting flip-flops in series is saving your own Power supply lines of particular advantage.

Ein erfindungsgemäßes Flipflop wird beispielsweise als Frequenzteiler oder als Zähl-Flipflop verwendet. Zur Verwendung als Zähl-Flipflop liegt vorteilhaft paralle! zu einem der beiden Schalltransistoren und parallel zu dem Kondensator, der an der Gate-Elektrode des mit dem anderen Schalttransistor verbundenen UND-Gatter-Transistors liegi, je ein Transistor, mit denen das Zähl-Flipflop gesetzt wird. Zur Realisierung eines erfindungsgemäßen Flipflops in integrierter Technik kommen sämtliche entsprechenden bekannten Techniken, wie beispielsweise MTOS oder MTNS, in p-Kanal- oder in n-Kanal-Technik in Frage.A flip-flop according to the invention is used, for example, as a frequency divider or as a counting flip-flop. For use as a counting flip-flop, it is advantageous to use parallel! to one of the two sound transistors and in parallel to the capacitor, which is connected to the gate electrode of the AND gate transistor connected to the other switching transistor liegi, one transistor each with which the counting flip-flop is set. To realize a flip-flops according to the invention in integrated technology come all corresponding known techniques, such as MTOS or MTNS, in p-channel or n-channel technology.

An Hand eines in der Zeichnung dargestellten Ausführungsbeispiels einer erfindungsgemäßen Schaltungsanordnung soll die Erfindung näher erläutert werden. Dabei sind sämtliche Transistoren MOS-Transistoren vom Enhancement-Typ (Anreicherungstyp).Using an exemplary embodiment of a circuit arrangement according to the invention shown in the drawing the invention is to be explained in more detail. All of the transistors are MOS transistors of the enhancement type.

Zwei Schalttransistoren 1 und 2 sind nach Art eines Flipflops so miteinander verkoppelt, daß die Gate-Elektrode des Schalttransistors 1 mit der Drain-Elektrode des Schalttransistors 2 und die Gate-Elektrode des Schalttransistors 2 mit der Drain-Elektrode des Schalttransistors 1 verbunden sind. Die Source-Elektroden der beiden Schalttransistoren 1 und 2 sind auf ein Bezugspotential gelegt. Mit den Drain-Elektroden der beiden Schalttransistoren 1 und 2 sind die Source-Elektroden jeweils eine*·, von zwei Lasttransistoren 3 und 4 verbunden. Die Reihenschaltung des Schalttransistors 1 mit dem Lasttransistor 3 und die des Schalttransistors 2 mit dem Lasttraniistor 4 bilden jeweils eine Inverterstufe. Die Drain-Elektroden der beiden Lasttransistoren 3 und 4 sind mit einer Klemme 5 verbunden, die ihrerseits nach der obengenannten vorteilhaften Weiterbildung — in der Zeichnung gestrichelt dargestellt — mit einer Klemme 6 verbunden ist. Die Gate-Elektroden der beiden LasttrariMStoien 3 und 4 sind mit der Klemme 6 verbunden. Parallel zu der Drain-Source-Strecke des Schalttransistors 1 liegt die Reihenschaltung zweier Transistoren 7 und 8, parallel zur Drain-Source-Strecke des Schalttransistors 2 die Reihenschaltung zweier Transistoren 9 und 10. Die Gate-Elektroden der beiden Transistoren 7 und 9 sind mit der Klemme 6 verbunden. Die Source-Elektroden der beiden Transistoren 8 und 10 liegen auf Bezugspotential·, die Drain-Elektrode des Transistors 7 liegt an der des Schalttransistors 1, die Drain-Elektrode des Transistors 9 an der des Schalttransistors 2. Außerdem ist die Drain-Elektrode des Transistors 7 über die Drain-Source-Strecke eines weiteren Transistors 11 mit der Gate-Elektrode des Transistors 8 verbunden; die Drain-Elektrode des Transistors 9 über die Drain-Source-Strecke eines Transistors 12 mit der Gate-Elektrode des Transistors 10. Die Gate-Elektrode des Transistors 8 führt über einen Kondensator 13 zum Bezugspotential, die des Transistors 10 über einen Kondensator 14. Das Bezugspotential ist mit einer Klemme 15 verbunden. Die Gate-Elektroden der beiden Transistoren 11 und 12 liegen an einer Klemme 16.Two switching transistors 1 and 2 are coupled to one another in the manner of a flip-flop so that the gate electrode of the switching transistor 1 to the drain electrode of the switching transistor 2 and the gate electrode of the switching transistor 2 are connected to the drain electrode of the switching transistor 1. The source electrodes the two switching transistors 1 and 2 are connected to a reference potential. With the drain electrodes of the of the two switching transistors 1 and 2, the source electrodes are each one of two load transistors 3 and 4 connected. The series connection of the switching transistor 1 with the load transistor 3 and that of the switching transistor 2 with the load transistor 4 each form an inverter stage. The drain electrodes of the two load transistors 3 and 4 are connected to a terminal 5, which in turn is advantageous according to the above Further development - shown in dashed lines in the drawing - is connected to a terminal 6. The gate electrodes of the two Last TrariMstoien 3 and 4 are with connected to terminal 6. The series connection is parallel to the drain-source path of the switching transistor 1 two transistors 7 and 8, parallel to the drain-source path of the switching transistor 2, the series circuit two transistors 9 and 10. The gate electrodes of the two transistors 7 and 9 are with connected to terminal 6. The source electrodes of the two transistors 8 and 10 are at reference potential, the drain electrode of the transistor 7 is connected to that of the switching transistor 1, the drain electrode of the transistor 9 to that of the switching transistor 2. In addition, the drain electrode of the transistor 7 is via the drain-source path another transistor 11 with the gate electrode of transistor 8 connected; the drain electrode of the transistor 9 via the drain-source path a transistor 12 to the gate electrode of the transistor 10. The gate electrode of the transistor 8 leads via a capacitor 13 to the reference potential, that of the transistor 10 via a capacitor 14. The reference potential is connected to a terminal 15. The gate electrodes of the two transistors 11 and 12 are located on a terminal 16.

Für die Verwendung eines erfindungsgemäßen Flipflops als Zähl-Flipflop liegen parallel zu dem Schalt- ⁽'5 transistor 1 ein Transistor 17 und parallel zum Kondensator 14 ein Transistor 18, deren Gate-Elektroden mit einem Set-Eingang 19 zum Setzen des Flipflops verbunden sind, Dies ist in der Zeichnung gestrichelt dargestellt, An die Klemme 15 Ist ein Bezugspotential gelegt, mit Vss bezeichnet. Die Klemme 6 führt ein Taktsignal T, die Klemme 16 ein dazu invertiertes Taktsignal TA transistor are for the use of a flip-flop according to the invention as counting flip-flop in parallel to the switch ⁽ '5 1 17 and transistor parallel with the capacitor 14, a transistor 18, whose gate electrodes are connected to a set input 19 for setting the flip-flop, This is shown in dashed lines in the drawing, a reference potential, denoted by Vss, is applied to terminal 15. Terminal 6 carries a clock signal T, and terminal 16 carries a clock signal T which is inverted thereto

Die Transistoren 7 und 8 und die Transistoren 9 und 10 bilden jeweils ein UND-Gatter- Das bedeutet, daß das Flipflop nur dann kippen kann, wenn beide Transistoren 7 und 8 bzw. 9 und 10 leitend sind. Dies kann nur dann geschehen, wenn das Taktsignal Γ vom Eingang 6 logisch H ist und der Kondensator 13 bzw. der Kondensator 14 eine Ladung entsprechend dem logischen Wert H trägt. Unter »logisch /·/« ist das Potential verstanden, das beispielsweise als Gate-Potential einen n-Kanal-Transistor leitend macht. Das Sperrpotential entspricht dann dem Wert »logisch L«.The transistors 7 and 8 and the transistors 9 and 10 each form an AND gate. This means that the flip-flop can only flip when both transistors 7 and 8 or 9 and 10 are conductive. This can only happen if the clock signal Γ from the input 6 is logically H and the capacitor 13 or the capacitor 14 carries a charge corresponding to the logic value H. “Logical / · /” is understood to mean the potential which, for example as a gate potential, makes an n-channel transistor conductive. The blocking potential then corresponds to the value "logical L".

Ist beispielsweise durch äußeren Eingriff bei der Verwendung des Flipflops als Zähl-Flipflop über den Set-Eingang 19 das Flipflop gesetzt, d. h. durch Leitendmachen des Transistors 17 die Drain-Elektrode des Schahtransisturs 1 auf logisch L gesetzt, dann ist die Gate-Elektrode des Schalttransistors 2 annähernd auf Bezugspotentiai gelegt und trägt ebenfalls die logische Information L, wogegen der Kondensator 20 und die Drain-Elektrode des Schalttransistors 2 die logische Information H tragen. Während das invertierte Taktsignal Tder Klemme 16die logische Information Hübermittelt und damit die beiden Transistoren 11 und 12 leitend macht, werden die logischen Informationen der beiden Kondensatoren 20 und 21 über die Ladungen auf die beiden Kondensatoren 14 bzw. 13 übertragen. Das heißt, im angenommenen Falle tragen nach Beendigung der Leitungsphase der Transistoren 11 und 12 der Kondensator 13 die logische Information L und der Kondensator 14 die logische Information H. Wird nun danach über die Klemme 6 vom Taktsignal T an lie Transistoren 7 und 9 die logische Information H übertragen, dann sind gleichzeitig die beiden UND-Gatter-Transistoren 9 und 10 leitend, und das Flipflop kippt in den anderen Zustand. Danach tragen die Drain-Elektrode des Schalttransistors 2 die logische Information L und die Drain-Elektrode des Schalttransistors 1 die logische Information H. Die entsprechende im Kondensator 21 gespeicherte Ladung wird während der nächsten Taktpause, also wenn die beiden Transistoren 11 und 12 wieder leitend sind, auf den Kondensator 13 übertragen. Dadurch leitet der UND-Gatter-Transistor 8, so daß während des nächsten Taktes, also wenn die Transistoren 7 und 9 wieder leitend sind, das Flipflop wiederum in den nächsten Zustand kippen kann.If, for example, the flip-flop is set by external intervention when using the flip-flop as a counting flip-flop via the set input 19, i.e. the drain electrode of the switching transistor 1 is set to logic L by making the transistor 17 conductive, then the gate electrode of the switching transistor is set 2 placed approximately on reference potentials and also carries the logic information L, whereas the capacitor 20 and the drain electrode of the switching transistor 2 carry the logic information H. While the inverted clock signal T of the terminal 16 transmits the logical information H and thus makes the two transistors 11 and 12 conductive, the logical information of the two capacitors 20 and 21 is transferred to the two capacitors 14 and 13 via the charges. That is, in the assumed case, after the conduction phase of the transistors 11 and 12, the capacitor 13 carries the logical information L and the capacitor 14 carries the logical information H. Then, via the terminal 6 of the clock signal T to the transistors 7 and 9, the logical information Information H transmitted, then the two AND gate transistors 9 and 10 are conductive at the same time, and the flip-flop toggles into the other state. Then the drain electrode of the switching transistor 2 carries the logical information L and the drain electrode of the switching transistor 1 carries the logical information H. The corresponding charge stored in the capacitor 21 becomes during the next clock pause, i.e. when the two transistors 11 and 12 are conductive again , transferred to the capacitor 13. As a result, the AND gate transistor 8 conducts, so that during the next cycle, that is, when the transistors 7 and 9 are conductive again, the flip-flop can again toggle into the next state.

Das Verhältnis der Kapazitäten der Kondensatoren 13,14, 20, 21 muß in Beziehung zur Länge der Taktpausen so gewählt werden, daß die Information, die in den Kondensatoren 20 und 21 gespeichert ist, während der Taktpause über die Transistoren 11 und 12 zuverlässig auf die Kondensatoren 13 und 14 übertragen werden kann. Das Flipflop hat auf Grund seiner dynamischen Funktion hinsichtlich der Kondensatoren 20 und 21 und d«.;· durch die angeschlossenen pn-Übergänge entstehenden Restströme eine temperaturabhängige untere Grenzfrequenz. Für die beiden Kondensatoren 13 und 14 gilt die Bedingung, daß die Information nur während der Kippphasc gespeichert bleiben muß. Für eine Dimensionierung sehr langsamer Flipflops, die mit langsamen Impulsflanken getaktet werden, müssen die Kondensatoren 13 und 14 entsprechend groß dimensioniert werden.The ratio of the capacitances of the capacitors 13, 14, 20, 21 must be in relation to the length of the clock pauses be chosen so that the information stored in the capacitors 20 and 21 during the Clock pause can be reliably transmitted to the capacitors 13 and 14 via the transistors 11 and 12 can. The flip-flop has due to its dynamic function with respect to the capacitors 20 and 21 and d «.; · residual currents resulting from the connected pn junctions have a lower temperature-dependent Cutoff frequency. For the two capacitors 13 and 14, the condition applies that the information is only available during the tilt phase must remain stored. For dimensioning very slow flip-flops, those with slow Pulse edges are clocked, the capacitors 13 and 14 must be dimensioned accordingly large will.

Falls wie nach der vorteilhaften Weiterbildung keineIf, as in the advantageous further development, none

Betriebsspannungsquelle mit konstanter Spannung verwendet wird, d. h. sämtliche Versorgungsspannungen für die Lasttransistoren 3 und 4 vom Taktsignal Tselbsl geliefert werden, dann hat eine erfindungsgemäße Schaltungsanordnung eine extrem niedrige Verlustleistung aufzuweisen. Besitzt das Taktsignal T ein großes Verhältnis von Impulspause zu Impulslänge, so ist diese Verlustleistung entsprechend diesem Verhältnis gering. Die Bedingungen für die beiden Eingangssignale T und Tan den Klemmen 6 und 16 sind mit einem einfachen statischen Inverter zu erfüllen. Falls als Eingangssignal für diesen Inverter das Taktsignal Γ selbst verwendet wird, muß der Inverter das logische Signal L mit steilen Flanken erzeugen können. Bei sehr steilen Eingangsimpulsflanken darf ein eventuell gleichzeitiges Erscheinen des logischen Signals H am Ein- und Ausgang nur für eine Zeitdauer vorkommen, die wesentlich kleiner ist als die Kippzeit des Flipflops.If an operating voltage source with constant voltage is used, ie all supply voltages for the load transistors 3 and 4 are supplied by the clock signal Tselbsl, then a circuit arrangement according to the invention has an extremely low power loss. If the clock signal T has a large ratio of interpulse period to pulse length, this power loss is low in accordance with this ratio. The conditions for the two input signals T and Tan at terminals 6 and 16 can be met with a simple static inverter. If the clock signal Γ itself is used as the input signal for this inverter, the inverter must be able to generate the logic signal L with steep edges. In the case of very steep input pulse edges, a possible simultaneous appearance of the logic signal H at the input and output may only occur for a period of time that is significantly shorter than the flip-flop time.

Bei integrierten Feldeffektsystemen bietet sich im Hinblick auf eine möglichst geringe Verlustleistung eine erfindungsgemäß getaktete Versorgungsspannung allgemein und insbesondere für die sogenannte Vgg-Spannungsversorgung als willkommene Möglichkeit an. Mit Hilfe einer erfindungsgemäßen Schaltungsanordnung ist es möglich, diesen Vcc-Takt zu untersctzen, ohne statische Verlustleistung zu erzeugen. Man kann das Taktsignal Tin der Frequenz herunterteilen ohne einen Zweiphasen-Taktgenerator verwenden zi müssen, der erhebliche statische Verlustleistung benötigt. Falls nicht allzuviele Flipflops in Serie geschaltei werden, erübrigt sich eine eigene Spannungsversor gungsleitung.In the case of integrated field effect systems, the lowest possible power loss is an option a supply voltage clocked according to the invention in general and in particular for the so-called Vgg voltage supply as a welcome opportunity. With the help of a circuit arrangement according to the invention it is possible to reduce this Vcc cycle without generating static power dissipation. Man can divide the clock signal Tin down in frequency without using a two-phase clock generator zi that requires considerable static power dissipation. Unless there are too many flip-flops connected in series a separate power supply line is not required.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. Circuit arrangement for a flip-flop with low power dissipation with field effect transistors, in which two inverter stages each consisting of the series connection of a switching transistor with a load transistor are coupled together so that the drain electrode of the first switching transistor un the Gate electrode of the second and the drain electrode of the second, at the gate electrode of the first Switching transistor come to rest, in which continue to the drain electrodes of the switching transistors an AND gate consisting of the series connection of two transistors is in each case, and in each case between the gate electrode of the first of the two AND gate transistors and the drain electrode of the switching transistor in question is a further transistor, the gate electrodes of the further transistors and those of the respective second AND gate transistors with inputs for clock pulses are connected, and finally the gate electrodes of the load transistors together and the drain electrodes of the load transistors together with an operating voltage source are connected, characterized in that the gate electrodes of both the AND gate transistors (7,9) as the load transistors (3, 4) are also connected to an input (6) for a clock pulse for the gate electrodes the load transistors (3, 4) as an operating voltage source acts that the gate electrodes of the two further transistors (11,12) at one input (16) lie for an inverted clock pulse that the gate electrodes of the Shah transistors (1, 2) and the first two AND gate transistors (8, 10) each via a capacitor (20 or 21, 13, 14) are connected to the reference potential and that the capacitance ratio of the capacitors (20, 21) on the switching transistors (1, 2) to those (13,14) on the AND gates is so large that the in the Capacitors (20,21) on the switching transistors (1,

2) stored information while the other two transistors (11, 12) are conducting on the capacitors (13,14) on the two AND gates can be transferred.

2. Circuit arrangement according to claim 1, characterized in that the drain electrodes of the two load transistors (3, 4) are connected to the input (6) for the clock pulse that is associated with it serves as a total operating voltage source for the flip-flop.

3. Circuit arrangement according to claim 1 or 2, characterized in that for use of the flip-flop as a counter parallel to a switching transistor (1) and parallel to the capacitor (14), the one at the gate electrode of the AND gate transistor connected to the other switching transistor (2) (10), a transistor (17 or 18) is connected with which the flip-flop is set.