DE2346188C3

DE2346188C3 - Arithmetic unit for signed serial multiplication

Info

Publication number: DE2346188C3
Application number: DE19732346188
Authority: DE
Inventors: Wolfgang Dipl Ing 8133 Feldafing Kothmann
Original assignee: Siemens AG
Current assignee: Siemens AG
Filing date: 1973-09-13
Publication date: 1977-09-22

Description

Die Erfindung bezieht sich auf ein Rechenwerk gemäß Oberbegriff des Anspruchs 1.The invention relates to an arithmetic unit according to the preamble of claim 1.

Bei der Verarbeitung von digitalen Größen tritt das Problem auf, verschiedene Multiplikanden mit fest eingestellten Multiplikatoren zu multiplizieren. Ein Beispiel dafür sind Digitalfilter, in denen einem kontinuierlichen Signal entnommene und durch Quantisierung gewonnene Wertfolgen arithmetischen Operationen, wie Addition, Subtraktion und Multiplikation, mit konstanten Faktoren unterworfen werden. Ausführungsbeispiele derartiger digitaler Filter sind z. B. in der Zeitschrift »NTZ«, 1972, Heft Π, Seiten 492-496, dargestellt.When processing digital quantities, the problem arises with having different multiplicands to multiply set multipliers. An example of this are digital filters in which one value sequences taken from a continuous signal and obtained by quantization arithmetic operations, like addition, subtraction and multiplication, are subjected to constant factors. Working examples such digital filters are e.g. B. in the magazine "NTZ", 1972, issue Π, pages 492-496, shown.

Zur Durchführung der seriellen Multiplikation sind Multiplizierwerke bekannt (IEEE Transactions Vol. AU 16, 1968, Nr. 3, Seiten 413-421), bei denen eine Flip-Flop-Kette in der Eingangsleitung für den Multiplikanden liegt. Die Addierer folgen unmittelbar hintereinander. Die unteren Eingänge der Addierer werden in bestimmter zeitlicher Reihenfolge durch Zusatz.impulse, die gesondert erzeugt werden müsseii, gesperrt. Dadurch ergibt sich eine Unterdrückung der niederen Produktstellen schon während der Berechnung der Zwischenergebnisse. Die Multiplikanden können unmittelbar aufeinander ohne Störung der Produktbildung folgen. Ein Faktorwechsel nach jedem eingelaufenen Multiplikanden ist nicht möglich. Durch die unminelbare Aneinanderreihung der Volladdierer entstehen bei hohen Bitzahlen große Laufzeiten, die die maximale Arbeitsfrequenz des Rechenwerkes begrenzen. Eine Erweiterung der oberen Frequenzgrenze ergibt sich erst durch Zwischenschaltung von Einzel-Flip-Flops zur Laufzeitkopplung, das Produkt erscheint um eine Wortlänge später.Multipliers are known for carrying out the serial multiplication (IEEE Transactions Vol. AU 16, 1968, No. 3, pages 413-421), in which a flip-flop chain in the input line for the multiplicand located. The adders follow one another immediately. The lower inputs of the adders are in specific time sequence through additional pulses, which must be generated separately, blocked. This results in a suppression of the lower product points already during the calculation of the Intermediate results. The multiplicands can be consecutive without disturbing the product formation Follow. A factor change after each multiplicand has been run in is not possible. Due to the non-minable Stringing the full adders together results in long running times with high numbers of bits, which are the maximum Limit the operating frequency of the calculator. An expansion of the upper frequency limit results only through the interposition of single flip-flops for runtime coupling, the product appears around one Word length later.

Das beschriebene Multiplizierwerk ist zwar universell einsetzbar, da jeder beliebiger Faktor <|1| mit der Genauigkeit der vorgesehenen Bitstellen einstellbar ist. Jedoch ist der Materiateiufwand sehr groß.The multiplier described is universal can be used because any arbitrary factor <| 1 | can be set with the accuracy of the provided bit positions. However, the amount of material required is very large.

Aus der bereits erwähnten Zeitschrift »NTZ«, 1972, Heft 11, Seiten 492-496, ist ein auch den Gegenstand des deutschen Patentes 22 14 257 bildendes Rechenwerk zur vorzeichengerechten seriellen Multiplikation eines binären, in seiner Wertigkeit kleiner als Eins bleibenden Multiplikanden mit einem ebenfalls binären Multinükator mit einem Vorzeichenregister für das Vorzeichen des Multiplikanden und unter Verwendung eines Schieberegisters für die Aufnahme des Multiplikanden bekannt, das nur an denjenigen Speichersfellen über Abgriffe abgetastet und der Schieberegisterinhalt als Teilprodukt jeweils seriell ausgelesen wird, an denen der zugehörige Multiplikator (Faktor) mit den Stellenwertigkeiten 2°, 2 -',... 2 - * eine logische Eins aufweist, wobei der Verlauf von den höherwertigen zu den niederwertigen Stellen des Multiplikators dem Verlauf der Wertigkeit der Speicherstellen des Multiplikanden gegenläufig gewählt ist, wobei die Ausspeicherung aus dem Schieberegister bezüglich des jeweiligen Multiplikandenregisterabgriffs in der Reihenfolge vom niedrigstwertigen Bit zum höchstwertigen Bit erfolgt und eine der Anzahl der Multiplikandenbits entsprechende Bitzahl ausgelesen, die höherwertigen, aufgrund der Abgriffe keine Multiplikandenbits mehr enthaltenden Stellen mit dem Vorzeichenbit aufgefüllt, negative Zahlen im Zweierkomplement dargestellt und dus zuerst ausgelesene Bit hinsichtlich des Ergebnisses jeweils als niedrigstwertiges Bit gewertet wird und wobei die ausgegelesenen Teilergebnisse in Addierern zusammengefaßt werden.From the already mentioned magazine "NTZ", 1972, issue 11, pages 492-496, one is also the subject of the German patent 22 14 257 forming arithmetic unit for the signed serial multiplication of a binary value less than one remaining multiplicands with a binary multinucator with a sign register for the Sign of the multiplicand and using a shift register to accommodate the multiplicand known that only scanned at those memory cells via taps and the contents of the shift register is read out serially as a partial product, at which the associated multiplier (factor) with the significance 2 °, 2 - ', ... 2 - * has a logical one, where the progression from the higher to the lower significant digits of the multiplier is the progression the valency of the storage locations of the multiplicand is selected to be opposite, with the withdrawal from the shift register with respect to the respective multiplicand register tap in the order of the least significant Bit to the most significant bit and one corresponding to the number of multiplicand bits Number of bits read out, the higher-value ones containing no more multiplicand bits due to the taps Positions padded with the sign bit, negative numbers shown in two's complement and dus the bit read out first is evaluated as the least significant bit with regard to the result and the partial results read out are combined in adders.

Schieberegister sind aber aufgrund der Komplexität ihrer Schaltung (es werden vorzugsweise JK-FWp-Flops verwendet) Elemente mit hoher elektrischer Verlustleistung. Wenn möglich, sollte ihre Anzahl möglichst klein gehalten werden. Außerdem wird bei der parallelen Übergabe der Bits des Multiplikanden vom Einlauf- in das Auslaufregister ein Übergabetakt benutzt, der zeitlich genau zwischen zwei Impulse des Schiebetaktes fällt. Die für das niederwertigste Bit des Multiplikanden zur Verfügung stehende Zeit wird für die nachfolgende Weiterverarbeitung (Addition der Teilprodukte) verkürzt, so daß es bei höheren Verarbeitungsgeschwindigkeiten u. U. zu Rechenfehlern kommen kann. Da mit dem gleichen Impuls auch das Rundungsbit in die Übertragsspeicher der Addierer eingelesen wird, steht auch für dieses nur eine verkürzte Verarbeitungszeit zur Verfügung. Die Rückkopplung der Vorzeichenstclle erfordert einen manchmal unerwünschten Eingriff in übliche Schieberegister-Bausteine.However, due to the complexity of their circuitry ( JK-FWp flops are preferably used), shift registers are elements with high electrical power dissipation. If possible, their number should be kept as small as possible. In addition, when the bits of the multiplicand are transferred in parallel from the entry to the exit register, a transfer rate is used that falls precisely between two pulses of the shift rate. The time available for the least significant bit of the multiplicand is shortened for the subsequent processing (addition of the partial products), so that calculation errors may occur at higher processing speeds. Since the rounding bit is also read into the adders' carry memories with the same pulse, only a shortened processing time is available for this too. The feedback of the sign function sometimes requires an undesired intervention in the usual shift register modules.

Die nachgeschalteten Addierketten benötigen für die Addition der Teilprodukte endliche Laufzeiten, die die maximale Bitfolge, besonders bei vielen hinzugezogenen Teilprodukten ohne taktsynchrone Entkopplung mittels zwischengeschalteter Speicher-Flip-Flops, beschränken. The downstream adding chains require finite runtimes for the addition of the partial products, which the maximum bit sequence, especially if many partial products are included without isochronous decoupling by means of interposed memory flip-flops.

Der Erfindung liegt die Aufgabe zugrunde, unter Verwendung der speziellen Vorzeichen-Rückkopplung den Aufwand für digitale, seriell arbeitende Multiplizierwerke zu verringern und gleichzeitig höhere Verarbeitungsgeschwindigkeiten zu erreichen. Diese Aufgabe wird durch die im Anspruch 1 angegebenen Merkmale gelöst.The invention is based on the object using the special sign feedback to reduce the effort for digital, serially working multipliers and at the same time higher processing speeds to reach. This object is achieved by the features specified in claim 1.

Eine weitere Lösung dieser Aufgabe ist dem Anspruch 4 zu entnehmen. In beiden Fällen ist durch die Verwendung der einfachen Umschalter ein zweites Schieberegister und eine spezielle Vorzeichen-Rückkopplung im verbleibenden Schieberegister nicht erforderlich, und es ist eine hohe Verarbeitungsgeschwindigkeit möglich.Another solution to this problem can be found in claim 4. In both cases the Use of the simple switch, a second shift register and a special sign feedback not required in the remaining shift register and it is a high processing speed possible.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Developments of the invention are in the subclaims marked.

Ein bevorzugtes Anwendungsbeispiel für derartige Rechenwerke sind Digitalfilter, d. h. Einrichtungen, bei denen Abtastproben eines Signals in digitalisierter Form mit ebenfalls digitalisierten MultiplikatorenA preferred application example for such arithmetic units are digital filters, i. H. Facilities, at which samples of a signal in digitized form with likewise digitized multipliers

multipliziert werden müssen, um eine gewünschte Filtercharakteristik zu erzielen. Mit besonderem Vorteil sind derartige Digitalfilter bei Radargeräten, insbesondere Pulsradargeräten, anwendbar, wo sie z. B. als Dopplerfilter, Integrationstiefpässe oder Filter mit veränderbarer Durchlaßcharakteristik zur Ausblendung von Störungen geeignet sind.must be multiplied in order to achieve a desired filter characteristic. With a particular advantage Such digital filters are applicable to radars, especially pulse radars, where they are used e.g. B. as Doppler filters, integration low-pass filters or filters with adjustable transmission characteristics for masking are suitable for interference.

Ausführungsbeispiele der Erfindung werden nachstehend anhand von Zeichnungen näher erläutert. Es zeigtEmbodiments of the invention are explained in more detail below with reference to drawings. It shows

Fig. 1 das Zeitschema des Eintreffens der Multiplikandenstellen, Fig. 1 shows the timing of the arrival of the multiplicand digits,

Fig.2 ein Multiplikationsrechenwerk mit am Eingang angeordneten Schieberegister und Mehrfachausnutzung eines Abgriffes und eines Umschalters,2 shows a multiplication arithmetic unit with shift registers arranged at the input and multiple utilization a tap and a switch,

F i g. 3,4,5 das Zustandsschema des Schieberegisters, der Umschalter und des Vorzeichenregisters,F i g. 3,4,5 the state scheme of the shift register, the switch and the sign register,

Fig.6 ein Steuerimpulsschema für ein Multiplikationsrechenwerk mit am Eingang angebrachten Schieberegister, 6 shows a control pulse scheme for a multiplication calculator with a shift register attached to the input,

Fig.7 ein Multiplikationsrechenwerk mit am Eingang angeordneten Schieberegister und nachgeschalteten Addierern zur Realisierung von Produkten mit mehr als einer Binäreins im Multiplikator,7 shows a multiplication arithmetic unit with shift registers arranged at the input and downstream Adders for the realization of products with more than one binary element in the multiplier,

Fig.8 ein Multiplikationsrechenwerk mit am Eingang angeordneten Schieberegister und einer Einrichtung zur Verringerung von Rundungsfehlern,8 shows a multiplication arithmetic unit with a shift register arranged at the input and a device to reduce rounding errors,

Fig.9 ein Multiplikationsrechenwerk mit am Ausgang angebrachten Schieberegister; mit Einrichtungen zur Verringerung von Rundungsfehlern,9 a multiplication arithmetic unit with at the output attached shift register; with devices to reduce rounding errors,

Fig. 10, 11, 12 das Zustandsschema der Umschalter, des Vorzeichenregisters und des Schieberegisters während zweier Multiplikationszyklen,Fig. 10, 11, 12 the state diagram of the changeover switches, of the sign register and the shift register during two multiplication cycles,

Fig. 13 das Steuerimpulsschema für ein Multiplikationsrechenwerk mit am Ausgang angebrachten Schieberegister, 13 shows the control pulse scheme for a multiplication calculator with a shift register attached to the output,

Fig. 14 ein Multiplikationsrechenwerk mit am Ausgang angebrachten Schieberegister mit Mehrfachausnutzung von Umschaltern und Verwendung von Zwischenergebnissen bei mehreren Multiplikatoren,14 a multiplication arithmetic unit with at the output attached shift register with multiple utilization of switches and use of Intermediate results with several multipliers,

Fig. 15 einen universell cinsetzbarcn Baustein zum Aufbau eines Multiplikalionsrcchenwerkes.15 shows a universally applicable module for Development of a multiplication account.

F i g. 1 zeigt das Zeitschema der auftretenden Bitfolge des Multiplikanden bei serieller Multiplikation. Im dargestellten Beispiel soll der Multiplikand aus sieben Bits bestehen, die hier mit a, b, c, d, c, f, gbezeichnet sind. Zeitlich trifft das Bit a zuerst ein, dieses Bit entspricht dem am wenigsten signifikanten Bit des Multiplikanden, dann folgen die restlichen Bits bis zum am meisten signifikanten Bit g. Anschließend trifft noch das Vorzeichenbit ν ein, wobei eine binäre Null einem positiven, eine binäre Eins einem negativen Multiplikanden entspricht.F i g. 1 shows the timing diagram of the bit sequence of the multiplicand occurring in the case of serial multiplication. In the example shown, the multiplicand should consist of seven bits, which are designated here with a, b, c, d, c, f, g . In terms of time, the bit a arrives first, this bit corresponds to the least significant bit of the multiplicand, then the remaining bits follow up to the most significant bit g. Then the sign bit ν arrives, with a binary zero corresponding to a positive and a binary one to a negative multiplicand.

Fig. 2 zeigt ein Multipli!>ntionsrcchcnwcrk mit am Eingang angeordneten Schieberegister SR. Dieses Schieberegister SR besteht mis den Speicherzellen SR 7,FIG. 2 shows a multiplier function with a shift register SR arranged at the input. This shift register SR consists of the memory cells SR 7,

SR 6 SR 0. Die Speicherzelle SR 7 ist mit der SR 6 SR 0. The memory cell SR 7 is with the

Eingangsklemmc I:K des Multiplikationsrcchcnwerkcs verbunden, ebenfalls mil der Kingangsklcmmc CTC verbunden ist ein Vorzcichcnrcgislcr VR. Dies ist /,. B. bei Digitalstem notwendig, weil dort positive und negative Koeffizienten (Fnktoren) auftreten können. An der Eingangsklemmc HK treffen in der in Fig. 1 beschriebenen Reihenfolge die Binar/eichen des Muliiplikandcn ein und werden, gesteuert von einem im der Klemme TK auftretenden Rcchtenltikt T, in das Schieberegister SR eingeschoben. Außerdem wird von einer Tiiktcr/.ciigiing ein Vorzcichcnlakt VT an der Klemme VTK bereitgestellt, der ziMtsynchron mit dem Eintreffen des Vorzeichens dieses in das Vorzeichenregister VR abspeichert. Nach erfolgter Einspeicherung des Multiplikanden steht also in der Speicherzelle SRO das am wenigsten signifikante Bit a. In der Speicherzelle SR 7 und im Vorzeichenregister VR ist das Vorzeichen ν des Multiplikanden abgespeichert.Input terminal I: K of the multiplication mechanism connected, also connected to the Kingangsklcmmc CTC is a sign VR. This is /,. B. necessary with digital systems because positive and negative coefficients (Fnctors) can occur there. Meet at the Eingangsklemmc HK in the manner described in Fig. 1, the order Binar / calibrate the Muliiplikandcn and are controlled by a fault occurs in the terminal TK Rcchtenltikt T, inserted into the shift register SR. In addition, a signing file VT is provided by a Tiiktcr / .ciigiing at the terminal VTK , which saves the sign in the sign register VR synchronously with the arrival of the sign. After the multiplicand has been stored, the least significant bit a is in the memory cell SRO. The sign ν of the multiplicand is stored in the memory cell SR 7 and in the sign register VR.

Das Schieberegister SR ist an denjenigen Speicherzellen SR3, SRi, mit Abgriffen AB3, ABi versehen, wo der zugehörige Multiplikator eine binäre Eins aufweist. Von besonderer Bedeutung dabei ist, daß der Verlauf der Wertigkeit der Multiplikandenstelien dem Verlauf der Wertigkeit der Multiplikatorstellen gegenläufig zu wählen ist. Zum Beispiel steht zu Beginn der Multiplikation in der Speicherzelle SRO das amThe shift register SR is provided with taps AB3, ABi at those memory cells SR 3, SRi , where the associated multiplier has a binary one. It is of particular importance that the course of the value of the multiplicand digits is to be chosen in the opposite direction to the course of the value of the multiplier digits. For example, at the beginning of the multiplication in the memory cell SRO is the

!5 wenigsten signifikante Bit a, ein dort gedachter Abgriff ABO entspräche einer Multiplikatorstelle der Wertigkeit 2°, also der am meisten signifikanten Stelle des Multiplikators. Am Abgriff ABi treten beim weiteren Durchschieben des Multiplikanden seriell alle Binärzeichen außer dem Bit a auf. Dies bedeutet eine Rechtsverschiebung um eine Stelle und damit einer Multiplikation um den Faktor 2-', wenn sichergestellt ist, daß nach dem Eintreffen des Vorzeichenbits ν am Abgriff ABi der Multiplikand auf seine ursprüngliche Stellenzahl aufgefüllt wird. Diese Aufgabe erfüllen Umschalter SI und 53, die die Ausgänge A 1 und A 3 während des letzten (k = 1), bzw. während der letzten drei (k = 3) Rechentakte mit dem Vorzeichenregister VR verbinden. Da der Multiplikand einschließlich Vorzeichen acht Stellen aufweist, verbindet der Schalter 51 während der ersten! 5 least significant bit a, an imaginary tap ABO there would correspond to a multiplier digit with a value of 2 °, i.e. the most significant digit of the multiplier. When the multiplicand is pushed through, all binary characters except for bit a appear serially at tap ABi. This means a right shift by one place and thus a multiplication by the factor 2- 'if it is ensured that after the arrival of the sign bit ν at the tap ABi the multiplicand is filled to its original number of places. This task is performed by switches SI and 53, which connect the outputs A 1 and A 3 to the sign register VR during the last (k = 1) or during the last three (k = 3) computing cycles. Since the multiplicand has eight digits, including the sign, switch 51 connects during the first

/v-fc = 8-i=7 Rechentakte/ v-fc = 8-i = 7 computing cycles

den Ausgang A i mit dem Abgriff ABi und während des k = 1 letzten Rechentaktes mit dem Vorzeichenregistcr VR, der Umschalter 53 verbindet den Ausgang A 3 während der erstenthe output A i with the tap ABi and during the k = 1 last computing cycle with the sign register VR, the changeover switch 53 connects the output A 3 during the first

Λ/ —Ar = 8 —3 = 5 RechentakleΛ / —Ar = 8 —3 = 5 arithmetic tentacles

mit dem Abgriff Λ03, während der k = 3 letzten Rechcnlakte mit dem Vorzeichenregister VR. Am Ausgang A i tritt somit das Produkt Multiplikand mal 2-', am Ausgang A 3 das Produkt mal 2-³ auf.with the tap Λ03, during the last k = 3 arithmetic records with the sign register VR. At the output A i multiplicand thus the product at the output A 3 times the product 2- ³ times 2 occurs' on.

Ist der am Eingang EK eintreffende Multiplikand mit mehreren Multiplikatoren zu multiplizieren und kommen binäre Einsen auf mehreren Multiplikatorstcllcn gleicher Wertigkeit vor, so ist für jede dieser gemeinsamen Multiplikatorslellcn nur ein Abgriff und ein Umschalter vorzusehen. Im dargestellten Beispiel soll das Produkt Multiplikand mal 2-' zweifach benötigt werden. Abgriff ABi und Umschalter 51 sind nur einmal vorhanden, dem Umschalter 51 sind nun für die beiden Multiplikatoren dio Ausgange A 1 und A Γ zugeordnet. Selbstverständlich können alle Speichcrzcllen, beginnend von der Speicherzelle SR 0 bis zur ersten mit einem Abgriff versehenen Speicherzelle, im gewählten Beispiel also die gestrichelt dargestellte Spcichcrwclle SRO, weggelassen werden, weil sie für eins Funktionieren der Multiplikation ohne Bedeutung sind.If the multiplicand arriving at input EK is to be multiplied by several multipliers and binary ones appear on several multiplier positions of the same value, only one tap and one switch is to be provided for each of these common multiplier positions. In the example shown, the product multiplicand times 2- 'is required twice. Tap ABi and switch 51 are only present once, the switch 51 are now assigned to outputs A 1 and A Γ for the two multipliers. Of course, all memory cells, starting from memory cell SR 0 to the first memory cell provided with a tap, in the selected example the memory cells SRO shown in dashed lines, can be omitted because they are irrelevant for the functioning of the multiplication.

In F i g. 3 und in den ersten drei Zeilen von F i g. 4 soll das Einspeichern des Multiplikanden in das Schieberegister SR und in das Vor/.cichenregistcr VW gezeigt werden. Der Übersichtlichkeit wegen wurden jeweils nur in der ersten Zeile der Figuren die Bczugs/.cichcn eingetragen. An dem Eingang I:K treffen nacheinander die Binnrsti'llen eines achtstelligen Multiplikanden (einschl. Vorzeichen) ein, die mil u 1 gi, vi In Fig. 3 and in the first three lines of FIG. 4 shows the storage of the multiplicand in the shift register SR and in the pre / .cichenregistcr VW. For the sake of clarity, the references / .cichcn have only been entered in the first line of the figures. At the input I: K , the binary digits of an eight-digit multiplicand (including the sign) arrive one after the other, with u 1 gi, vi

Ii e I Ii e I

bezeichnet sind.are designated.

In F i g. 3 und 4 wird in den einzelnen Zeilen gezeigt, wie der Multiplikand durch alle Speicherzellen geschoben wird. Gleichzeitig mit dem achten Schiebetakt wird ein Vorzeichentaki VT bereitgestellt, mit dem das Vorzeichen ν 1 in das Vorzeichenregister VR übernommen wird (Fig.4, zweite Zeile). Wie in Fig.4 in der dritten Zeile dargestellt ist, steht also nach dem achten Takt, dem letzten des Multiplikationszyklus, der Multiplikand einschl. des Vorzeichens im Schieberegister SR, das Vorzeichen außerdem noch im Vorzeichenregister VR.In Fig. 3 and 4, the individual lines show how the multiplicand is shifted through all memory cells. At the same time as the eighth shift clock, a sign indicator VT is provided, with which the sign ν 1 is transferred to the sign register VR (FIG. 4, second line). As shown in the third line in FIG. 4, after the eighth clock, the last of the multiplication cycle, the multiplicand including the sign is in the shift register SR, and the sign is also in the sign register VR.

In Fig.4, Zeile 4 bis 6 und in Fig.5 wird die Ausspeicherung des Produktes Multiplikand mal 2~² und die gleichzeitige Einspeicherung des nachfolgenden Multiplikanden in das Schieberegister SR gezeigt. Um die gewünschte Multiplikation mit dem Faktor 2~² zu erreichen, ist die Speicherzelle SR 2 mit einem Abgriff AB2 versehen. Der Umschalter S2 verbindet während der erstenIn FIG. 4, lines 4 to 6 and in FIG. 5, the removal of the product multiplicand times 2 ~ ² and the simultaneous storage of the subsequent multiplicand in the shift register SR are shown. In order to achieve the desired multiplication by the factor 2 ~ ² , the memory cell SR 2 is provided with a tap AB2 . The switch S2 connects during the first

/V-/r = 8-2 = b Rechentakte/ V- / r = 8-2 = b computing cycles

den Abgriff Aß 2 mit dem Ausgang A 2 (F i g. 4, Zeilen 4 bis 6 und Fig.5, Zeilen 1 bis 3). Nach dem sechsten Rechentakt schaltet der Umschalter S 2 um und verbindet nun während der letzten k = 2 Rechentakte den Ausgang A 2 mit dem Vorzeichenregister VR. Während des Ausschiebens des Multiplikanden wird bereits der nächste Multiplikand in das Schieberegisterthe tap Aß 2 with the output A 2 (Fig. 4, lines 4 to 6 and Fig. 5, lines 1 to 3). After the sixth computing cycle, the changeover switch S 2 switches over and now connects the output A 2 to the sign register VR during the last k = 2 computing cycles. During the shifting out of the multiplicand, the next multiplicand is already in the shift register

SR eingeschoben (angedeutet durch a 2, b 2, c 2 g 2, SR inserted (indicated by a 2, b 2, c 2 g 2,

ν 2). Die letzte Zeile von F i g. 5 zeigt den Zustand nach dem letzten Takt des Multiplikationszyklus für den ersten Multiplikanden π I,.... vi. Der Umschalter S2 verbindet nun wieder den Ausgang A 2 mit dem Abgriff Aß2.ν 2). The last line of FIG. 5 shows the state after the last clock of the multiplication cycle for the first multiplicand π I, .... vi. The switch S2 now connects the output A 2 with the tap Aß2 again.

In F i g. 6 ist das Impulsschema des Multiplikationsrechenwerks mit cingangsscitigen Schieberegister dargestellt. Durch senkrechte strichpunktierte Linien ist Anfang und Ende des Multiplikationszyklus gekennzeichnet. In Zeile ;ι ist der zeitliche Verlauf des Rcchcntaktcs T dargestellt. Jeweils N äquidistante Impulse (N = Zahl der Binärzeichen des Multiplikanden einschl. Vorzeichen), im gewählten Beispiel acht Impulse, bilden den Multiplikationszyklus. Mit dem Rechentakt T wird das Weiterschieben der Binärzcichen des Multiplikanden durch das Schieberegister SR gesteuert.In Fig. 6 shows the pulse scheme of the multiplication calculator with input shift register. The beginning and end of the multiplication cycle are marked by vertical dash-dotted lines. In line; ι the time course of the Rcchcntaktcs T is shown. N equidistant pulses (N = number of binary characters of the multiplicand including sign), eight pulses in the selected example, form the multiplication cycle. With the computing cycle T, the further displacement of the Binärzcichen the multiplicand is controlled by the shift register SR.

In Zeile b ist der Takt zum Einlesen des Vorzeichens in das Vor/eiehcnrcgistcr VR dargestellt. Wie in F i g. 1 dargestellt, trifft das Vorzeichen des Multiplikanden als letztes Binärzcichcn des Multiplikanden ein. Demgemäß muH gleichzeitig mit dem letzten Rechentaktimpuls der Impuls des Vorzeichentaktes \Tbcreitgcstellt werden, der die Übernahme des Vorzeichens ins Vorzeichenregister VR steuert.In line b , the clock for reading the sign into the pre / eiehcnrcgistcr VR is shown. As in Fig. 1, the sign of the multiplicand arrives as the last binary digit of the multiplicand. Accordingly, at the same time as the last computing clock pulse, the pulse of the sign clock \ Tbcreitgc must be set which controls the transfer of the sign to the sign register VR.

In Zeile ewird der Steuerimpuls ATzur Umschaltung des Umschalters S gezeigt. Dieser Takt ist vom zu realisierenden Multiplikator abhängig. F.s sei angenommen, der Umschalter S2 soll den Multiplikator 2~*. im gewählten Beispiel 2 ⁷ realisieren. Dazu verbindet der Umschalter S2 den Ausgang A 2 wahrend der eisten N -A-, im gewählten Beispiel 8-2 = b RechcnUiktimpulsc mit dem Abgriff ΛH2, während der letzten k, im gewählten Beispiel 2, Rechentaktinipulse mit dem Vorzeichenregister VR.The control pulse AT for switching over the switch S is shown in line e. This cycle depends on the multiplier to be implemented. Let us assume that the switch S2 should use the multiplier 2 ~ *. Realize ^{2 7} in the selected example. For this purpose, the switch S2 connects the output A 2 during the first N -A-, in the selected example 8-2 = b RechcnUiktimpulsc with the tap ΛH 2, during the last k, in the selected example 2, computing clock pulse with the sign register VR.

In Fig. 7 ist dargestellt, wie die Multiplikation mit einem Multiplikator realisiert wird, der mehr als eine liinllii· l'inS tuifwcist. FIG. 7 shows how the multiplication is implemented with a multiplier which is more than one liinllii · l'inS tuifwc.

Schieberegister SR, Vorzeichenregister VR und die Umschalter Sl und S3 entsprechen der in Fig.2 beschriebenen Multiplikationsschaltung. Die Speicherzelle SRO ist weggelassen, weil sie zur Multiplikation nicht benötigt wird. Darüber hinaus ist das Schieberegister SR an den Speicherzellen SR 5, SR 4 mit den Abgriffen AB5, AB4 versehen, außerdem sind die beiden Umschalter S4. S5 vorgesehen, die die Ausgänge A4, A 5 mit den Abgriffen ΛΒ4, Aß 5 oder mit dem Vorzeichenregister verbinden.Shift register SR, sign register VR and the changeover switches Sl and S3 correspond to the multiplication circuit described in FIG. The memory cell SRO is omitted because it is not required for multiplication. In addition, the shift register SR at the memory cells SR 5, SR 4 is provided with the taps AB5, AB 4, and the two changeover switches S4. S5 provided, which connect the outputs A4, A 5 with the taps ΛΒ4, Aß 5 or with the sign register.

Am Ausgang A 1 liegt das Produkt 2-' · Multiplikand, am Ausgang A 3 liegt das Produkt 2~³ · Multiplikand,
am Ausgang A 4 liegt das Produkt 2~⁴ · Multiplikand,
am Ausgang A 5 liegt das Produkt 2 ~⁵ · Multiplikand
vor.At the output A 1, the product is 2 '· multiplicand, the output A 3, the product is 2 ~ ³ · multiplicand,
at output A 4 is the product 2 ~ ⁴ multiplicand,
the product 2 ~ ⁵ · multiplicand is at the output A 5
before.

Soll beispielsweise der Multiplikator
0,101 =2-' + 2-³ For example, you want the multiplier
0.101 = 2- '+ 2- ³

realisiert werden, so werden die Ausgänge A 1 und A 3 durch den Addierer ADD I verbunden, dessen Ausgang gleichzeitig den Ausgang A dieser Multiplikationsschaltung darstellt.are realized, the outputs A 1 and A 3 are connected by the adder ADD I, the output of which simultaneously represents the output A of this multiplication circuit.

Um die Multiplikation mit dem MultiplikatorTo multiply by the multiplier

0,00111 =2-³ + 2-⁴ + 2-50.00111 = 2- ³ + 2- ⁴ + 2-5

zu realisieren, werden die Ergebnisse der Ausgänge A 4 und /4 5 im Addierer ADD2 addiert und diese Zwischcnsuinmc im Addierer ΛDD 3 zum Ergebnis des Ausgangs 3 addiert. Am Ausgang des Addierers ADD3, der gleichzeitig den Ausgang A' Act MultiplikationsschaUung darstellt, liegt dann das gewünschte Produkt vor. Der Ausgang A 3 kann also in vorteilhafter Weise zur Realisierung des Multiplikators 0,101 und des Multiplikators 0,0111 benutzt werden.
Um den MultiplikatorTo realize, the results of the outputs A 4 and / 4 5 are added in the adder ADD2 and these Zwischencnsuinmc in the adder ΛDD 3 added to the result of the output 3. The desired product is then present at the output of the adder ADD3, which at the same time represents the output A 'Act multiplication circuit. The output A 3 can therefore advantageously be used to implement the multiplier 0.101 and the multiplier 0.0111.
To the multiplier

0,10111 =2-' + 2-3 + 2-·» + 2-⁵ 0.10111 = 2- '+ 2-3 + 2- »+ 2- ⁵

zu realisieren, könnte man die Ausgänge A 4 und A 5 in einem Addierer zusammenfassen, zu dessen Ergebnis das Ergebnis des Ausgangs A 4 addieren und diese Zwischensumme nochmals zum Ergebnis des Ausgangs A 5 addieren. Dazu sind drei Addiergücdcr notwendig. Der Multiplikator 0,10111 stimmt aber mit dem Multiplikator 0,101 in seinen ersten vier Stellen, die zwei Binärcinscn aufweisen, und in den beiden letzten Stellen mit dem Multiplikator 0,00111 übcrcin. Zwcckmälligcrweise addiert man also das Ergebnis des Addierers 2, der die Ausgänge A 5 und A 4 verbindet, zum Ergebnis des Addierers ADDi, der die Ausgänge A\ und A 2 verbindet, und spart somit zwei Addierer. Dii Ergebnisse der Addierer ADDX und ADD2 werdet also mehrfach in anderen Addierzweigen benutzt.To realize, one could combine the outputs A 4 and A 5 in an adder, add the result of the output A 4 to the result and add this subtotal again to the result of the output A 5. For this three additions are necessary. However, the multiplier 0.10111 agrees with the multiplier 0.101 in its first four digits, which have two binary digits, and in the last two digits with the multiplier 0.00111. The result of the adder 2, which connects the outputs A 5 and A 4, is added to the result of the adder ADDi, which connects the outputs A 1 and A 2 , and thus two adders are saved. The results of the adders ADDX and ADD2 are therefore used several times in other adding branches.

Für die Multiplikation einer m-siclligcn Zahl mit eine fi-stclligen Zahl gilt allgemein, dall das Produkt m+, Stellen aufweist. Bei mehreren hintereinander durchzu führenden Multiplikationen steigt die erforderlich Slcllenzahl sehr rasch an. Man ist gezwungen, ili Stcllcn/.ahl des Produkts zu begrenzen. Bei eine Multiplikation mit einem Multiplikator, dessen Betra < 1 ist, geschieht dies im allgemeinen dadurch, dall all Stellen ab einer bestimmten Wertigkeit weggclassc werden. Bei der Multiplikalionsschaltiing genial! el ι Erfindung ist die Stcllenzahl des Produkts auf d SU'llcnzahl des Multiplikanden beschrankt. Uni d durch dieses Abbrechen auftretenden Fehler klein ; halten, werden Rundungen vorgenommen, wobei dFor the multiplication of an m-digit number by a ﬁ-digit number, it generally holds that the product has m +, digits. If several multiplications are to be carried out one after the other, the required number of keys increases very quickly. One is forced to limit the number of types of product. In the case of a multiplication with a multiplier, the value of which is <1, this is generally done by eliminating all digits above a certain value. Ingenious with the multiplication circuit! According to the invention, the number of characters in the product is limited to the number of the multiplicand. Uni d errors occurring as a result of this abortion small ; hold, roundings are made, where d

jeweils gerade nicht mehr berücksichtigte Stelle nach einem Abgriff, falls sie mit einer binären Eins belegt ist, zur Aufrundung herangezogen wird. Dazu werden die Übertragsspeicher der Addierer mil benutzt. In F i g. 8 ist das in Fig.2 beschriebene Multiplizierrechenwerk dargestellt, außerdem ist der Überlragsspeicher des Addierers ADD 1, der hier mit US 1 bezeichnet ist, eingezeichnet. Die höchste im Addierer ADD 1 addierte Binärstelle des Multiplikanden wird an der Speicherzelle SR 3 abgegriffen. Zur Rundung ist also das in der Speicherzelle SR 2 gespeicherte Bit heranzuziehen. Zu beachten ist weiterhin, ob im Vorzeichenregister VR eine binäre Null (Vorzeichen +) oder eine binäre Eins (Vorzeichen -) abgespeichert ist. Bei negativen Multiplikanden müssen die Übertragsspeicher US I zu Beginn des Auslesevorgangs mit einer binären Null besetzt sein. Aus diesem Grunde wird der Ausgang des Votzeichenregisters VR mit einem Negicrcr NEG verbunden,dessen Ausgang einem logischen UND-Gatter G zugeführt wird. Ein zweiter Eingang dieses UND-Gatters G ist mit dem Abgriff ABl verbunden, einem dritten Eingang der UND-Schaltung wird über die Rundungstaktklemmc RTK der Rundungstakt RT zugeführt. Bei Eintreffen dieses Rundungstakts RTund bei positivem Vorzeichen wird in den Übertragsspeicher das in der Speicherzelle SR 2 abgespeicherte Binärzeichen eingeschrieben. Der Übertragsspeicher US I wird, wie die Speicherzellen des Schieberegisters SR, durch den Rechentakt Tgesteuert.position that is currently no longer taken into account after a tap, if it is assigned a binary one, is used for rounding up. The carry memories of the adders mil are used for this purpose. In Fig. 8, the Multiplizierrechenwerk described in Figure 2 is shown, is also the Überlragsspeicher of the adder ADD 1, which is here designated by US 1, located. The highest binary digit of the multiplicand added in the adder ADD 1 is tapped off at the memory cell SR 3. The bit stored in the memory cell SR 2 must therefore be used for rounding. It should also be noted whether a binary zero (sign +) or a binary one (sign -) is stored in the sign register VR. In the case of negative multiplicands, the carry memory US I must be filled with a binary zero at the beginning of the readout process. For this reason, the output of the Votzeichenregister VR is connected to a Negicrcr NEG , the output of which is fed to a logic AND gate G. A second input of this AND gate G is connected to the tap OJ, a third input of the AND circuit is supplied via the Rundungstaktklemmc RTK the rounding clock RT. When this rounding cycle RT arrives and when it has a positive sign, the binary character stored in memory cell SR 2 is written into the carry memory. The carry memory US I is, like the memory cells of the shift register SR, controlled by the computing clock T.

In Fig.6, Zeile d, ist der zeitliche Verlauf des Rundungsimpulses RT aufgetragen. Zeitsynchron mit dem letzten Rechentakt des Multiplikationszyklus steuert der Rundungsimpuls RT die Übernahme des Rundungsbits in die Übertragsspeichcr. Dieser Rundungsimpuls ZiT ist unabhängig vom Multiplikator und kann zur Ansteuerung aller übertragsspeichcr verwendet werden.In FIG. 6, line d, the curve over time of the rounding pulse RT is plotted. The rounding pulse RT controls the transfer of the rounding bit into the carry memory synchronously with the last computing clock of the multiplication cycle. This rounding pulse ZiT is independent of the multiplier and can be used to control all transfer memories.

In Fig.9 ist eine Rechenschaltung zur seriellen Multiplikation eines binären Multiplikanden mil einem ebenfalls binären Multiplikator dargestellt, wobei das Schieberegister SR am Ausgang A der Reihenschaltung angeordnet ist. Dieses Schieberegister besteht aus N — m Speicherzellen. Dabei wird angenommen, daß im Multiplikator die erste binäre Eins an der /Ji-len Stelle hinter dem Binärkoinma auftritt, N ist wiederum die Stcllen/.ahl des Multiplikanden einschl. Vorzeichen. Im dargestellten Beispiel soll der Multiplikator 0,101 realisiert werden, es sind also9 shows a computing circuit for the serial multiplication of a binary multiplicand with a likewise binary multiplier, the shift register SR being arranged at the output A of the series circuit. This shift register consists of N - m memory cells. It is assumed that the first binary one occurs in the multiplier at the / Ji-len position after the binary coefficient, N is in turn the number / number of the multiplicand including the sign. In the example shown, the multiplier 0.101 is to be implemented, so it is

/V-m·== 8- 1 =7 Speicher/eilen/ V-m == 8- 1 = 7 memories / rush

erforderlich, die mit .S'W I₁ SR 2 SR 7 bezeichnet sind.required, which are designated with .S'W I ₁ SR 2 SR 7.

Die einzelnen Binärslcllen des Multiplikanden treffen an Kingangsklcinmc EK des Multiplikalionswerks in der in IMg. I beschriebenen Weise ein. Das Schieberegister SR ist an denjenigen Speieherslellen mit parallelen Eingängen E\ versehen und evtl. unterbrochen El, wo der zugehörige Multiplikator eine binäre Hins aufweist. Von besonderer Bedeutung ist hierbei, daß der Verlauf von den höherwertigen /u den nicderwerligen Stellen des Multiplikators dem Verlauf der Wertigkeit der Stellen des Multiplikanden gleichläufig zu wühlen ist. ledern der parallelen Eingänge E\, /'3 ist ein eigener Umschalter S\, S\ zugeordnet. Der Schalter .Vl verbindet wahrend des ersten (k «= I) Rechentaktes des /V-lakligen Multiplikationszyklus den Eingang £1 mit dem Vor/.eichenrcgister VW, während der letzten mit dem Eingang EK. Der Umschalter S 3 verbindet den Eingang £3 während der k = 3 ersten Rechentakte mit dem Vorzeichenregister VR, während derThe individual binary numbers of the multiplicand meet at Kingangsklcinmc EK of the multiplication unit in the IMg. I described a way. The shift register SR is provided with parallel inputs E \ at those memory cells and possibly interrupted E1, where the associated multiplier has a binary Hins. It is of particular importance here that the course of the higher value / u the lower value digits of the multiplier is to be rooted in the same direction as the course of the value of the digits of the multiplicand. A separate switch S \, S \ is assigned to the parallel inputs E \, / '3. The switch .Vl connects during the first (k "= I) computing cycle of the / V-lacligen multiplication cycle the input £ 1 with the pre / .eichenrcgister VW, during the last with the input EK. The switch S 3 connects the input £ 3 during the k = 3 first arithmetic clocks with the sign register VR, during the

N~k = 8-3 = 5 letzten Rechentakte N ~ k = 8-3 = 5 last computing cycles

mit dem Eingang EK. Die Speicherzelle SR 1, die der höchstwertigsten binären Eins des Multiplikators zugeordnet ist, ist mit dem Eingang £1 direkt verbunden. Allen anderen Speicherzellen, im Beispielwith the EK input. The memory cell SR 1, which is assigned to the most significant binary one of the multiplier, is directly connected to the input £ 1. All other memory cells, in the example

ίο SR 3, denen eine binäre Eins des Multiplikators zugeordnet sind, ist ein Addierer, im Beispiel ADDX vorgeschaltet, der das Teilprodukt aus der davorliegenden Speicherzelle SR 2 und das Teilprodukt aus dem Eingang £3 addiert. Das Weiterschieben der Binärzeichen durch das Schieberegister SR wird durch den Rechentakt T gesteuert. Zur Verringerung von Abbruchsfehlern wird der Übertragsspeicher US 3 des Addierers ADDi verwendet. In diesen Übertragsspeicher US3 wird statt des Übertrags aus den Addierern mit dem zweiten Rechentakt das gerade an der Eingangskiemme EK eintreffende Binärzeichen (Rundungsbit) abgespeichert. Die Einspeicherung des Rundungsbits soll bei negativen Multiplikanden unterbleiben, deshalb wird der Ausgang des Vorzeichenregisters VR mit einem Negator NEG verbunden, dessen Ausgang dem UND-Gatter G zugeführt wird. Der zweite Eingang des UND-Gatters G ist mit der Eingangskiemme EK verbunden. Einem dritten Eingang des UND-Gatters G wird der Rundungstakt RT zugeführt. In Fig. 13, Zeile ei, ist der zeitliche Verlauf dieses Rundungstaktes aufgetragen. Der Rundungstakt ist vom zu realisierenden Multiplikator abhängig und kann nur zur Steuerung des diesem Multiplikator zugeordneten Übertragsspeichers verwendet werden.ίο SR 3, to which a binary one of the multiplier is assigned, is an adder, ADDX in the example, which adds the partial product from the memory cell SR 2 in front of it and the partial product from the input £ 3. The shifting of the binary characters through the shift register SR is controlled by the computing clock T. The carry memory US 3 of the adder ADDi is used to reduce abort errors. In this carry memory US 3, instead of the carry from the adders, the binary character (rounding bit) just arriving at the input terminal EK is stored with the second computing clock. The rounding bit should not be stored in the case of negative multiplicands, which is why the output of the sign register VR is connected to an inverter NEG , the output of which is fed to the AND gate G. The second input of the AND gate G is connected to the input terminal EK . The rounding clock RT is fed to a third input of the AND gate G. In Fig. 13, line ei, the time course of this rounding cycle is plotted. The rounding cycle depends on the multiplier to be implemented and can only be used to control the carry memory assigned to this multiplier.

In Fig. 10 und in den ersten drei Zeilen von Fig, Il soll das Einspeichern der Multiplikanden in das Schieberegister SR und das Vorzeichenregister VR gezeigt werden. Als Beispiel wurde die Realisierung einer Multiplikation mit dem Multiplikator 2~² gewählt. The storage of the multiplicands in the shift register SR and the sign register VR is to be shown in FIG. 10 and in the first three lines of FIG. The realization of a multiplication with the multiplier 2 ~ ^{2 was} chosen as an example.

Es wird angenommen, daß der Eingangskiemme EK nacheinander die Binärstcllcn eines ersten achtstelligen (einschl. Vorzeichen) Multiplikanden eintieffen, die mitIt is assumed that the input terminals EK successively deepen the binary digits of a first eight-digit (including sign) multiplicand, those with

«1 l.öl g 1, ν 1 bezeichnet sind. Das Schieberegister«1 l.öl g 1, ν 1 are designated. The shift register

SR besteht aus N-m, im gewählten Beispiel aus SR consists of Nm, in the selected example it consists of

8-2 = 6 Speicherzellen, die mit SR2, SR 3 SR78-2 = 6 memory cells, which are labeled with SR2, SR 3 SR 7

bezeichnet sind. Während der ersten beiden Rechentaklc verbindet der Umschalter S 2 den Eingang £2 mit dem Vor/.cichenregistcr VW. Die mit diesen beiden Rechentakten einlaufenden Binär/eichen .i I, b 1 werden unterdrückt und der Inhalt des Vorzeichenregisten VR in die Speicherzellen SR 2 und SR 3 eingeschoben Nach dem zweiten Rechentakl schallet der Umschaltet 52 um und verbindet nun den Eingang E2 mit dei Eingangskiemme EK. Nacheinander werden nun diiare designated. During the first two arithmetic intervals, the switch S 2 connects the input £ 2 with the pre / .cichenregistcr VW. The incoming these two computing cycles binary / calibrate .i I, b 1 are suppressed and pushed the contents of the Vorzeichenregisten VR in the memory cell SR 2 and SR 3 After the second Rechentakl the switches 52 soundeth to and then connects the input E2 with dei Eingangskiemme EK. One after the other now dii

Binär/eichen ν I, </1 ν 1 in das Schieberegister .SVBinary / calibrate ν I, </ 1 ν 1 into the shift register .SV

eingeschoben (Fi g. K), /eilen 4 bis b, Fig. II, /.eilen bis .)). Danach wird der Umschalter .S'2 umgelegt um verbindet wiederum während der ersten beidci Rechentakle des Multiplikationszyklus ilen Eingang E mit dem Vorzeii'hcnrej'jster. Der¹ erste Multiplikativ wird somit mit Vorzeichen auf seine volle Stellen/ul aufgefüllt, (»leichzeitiii werden die ersten beide Binär/eichen des folgenden Multiplikanden u 2. b unterdrückt (F i μ. 11, /eile 4 und !S). inserted (Fig. K), / rush 4 to b, Fig. II, /. rush to.)). Then the switch .S'2 is turned to connect again during the first two arithmetic steps of the multiplication cycle input E with the sign. The ¹ first multiplicative is thus padded with a sign to its full digits / ul, (»at the same time, the first two binary / gauges of the following multiplicand u 2. b are suppressed (F i μ. 11, / eile 4 and ! S).

<>'j Fig. 12 zeigt das weitete Abschieben des erste Multiplikanden und das Einspeichern des zweiten. <>'j Fig. 12 shows the expanded pushing the first multiplicand and the storing of the second.

Fig. IJ zeigt das Impulsschem« zur Realisierung dt Produkts Multiplikand mal 2 ·'. Beginn und I.nde diFig. IJ shows the impulse scheme for realizing dt Product multiplicand times 2 · '. Beginning and end of Tue

Multiplikationszyklus ist wiederum durch strichpunktierte senkrechte Linien dargestellt. In Zeile a ist der zeitliche Verlauf des Rechentaktes T aufgetragen. Dieser besteht aus N = 8 äquidistanten Impulsen. Der Rechentakt Tsteuert das Durchschieben der Binärste!- len des Multiplikanden durch das Schieberegister SR. Gleichzeitig mit dem Eintreffen des letzten Impulses des Rechentaktes muß der Vorzeichentakt VTbereitgestelll bereitgestellt werden, der die Übernahme des Vorzeichens des Multiplikanden in das Vorzeichenregister VR steuert. In Zeile b von F i g. 13 ist dieser Vorzeichentakt aufgetragen. Rechentakt und Vorzeichentakt können zur Steuerung aller Speicherzellen und Vorzeichenregister verwendet werden, weil sie vom zu realisierenden Multiplikator unabhängig sind. In Fig. 13, Zeile c, sind die Impulse zur Steuerung des Schalters S2 dargestellt. Während der k = 2 ersten Takte verbindet der Umschalter S2 den Eingang £2 mit dem Vorzeichenregister VR, während der letzten N-A' Rechentakte, im gewählten Beispiel 8-2 = 6 Rechentakte, verbindet der Umschalter S 2 den Eingang E2 mit der Eingangsklemme EK. Allgemein kann gesagt werden, daß der Ar-tc Umschalter, der der Binärstelle des Multiplikators mit der Wertigkeit 2~*' zugeordnet ist, den fc-ten Eingang während der k ersten Rechentakte mit dem Vorzeichenregister und während der N - k letzten Rechentakte des N-taktigen Multiplikalionszyklus mit der Eingangsklcmme EK verbindet. In Zeile d von Fig. 13 ist der Rundungsimpuls RT zeitlich aufgetragen. Dieser Rundungsimpuls Rrsteuert die Übernahme des Rundungsbits in den Übertragsspeicher US\ aus Fig. 9. Als Rundungsbit wird immer das letzte unterdrückte Bit des Multiplikanden benutzt, der Rundungsimpuls fällt deshalb im gewählten Beispiel zeitlich mit dem /weiten Rechentakt zusammen.The multiplication cycle is again shown by dash-dotted vertical lines. The course of the computing cycle T over time is plotted in line a. This consists of N = 8 equidistant pulses. The computing clock T controls the shifting of the binary parts of the multiplicand through the shift register SR. At the same time as the arrival of the last pulse of the computing cycle, the sign cycle VT must be provided, which controls the acceptance of the sign of the multiplicand in the sign register VR. In line b of FIG. 13 this sign clock is plotted. Calculation cycle and sign cycle can be used to control all memory cells and sign registers because they are independent of the multiplier to be implemented. In Fig. 13, line c, the pulses for controlling the switch S2 are shown. During the k = 2 first cycles, the switch S2 connects the input £ 2 to the sign register VR, during the last NA 'arithmetic cycles, in the selected example 8-2 = 6 arithmetic cycles, the switch S 2 connects the input E 2 to the input terminal EK . In general, it can be said that the Ar-tc switch, which is assigned to the binary digit of the multiplier with the valence 2 ~ * ', the fc-th input during the k first arithmetic cycles with the sign register and during the N - k last arithmetic cycles of the N. -clocked multiplication cycle connects with the input terminal EK. In line d of FIG. 13, the rounding pulse RT is plotted over time. This rounding pulse Rr controls the transfer of the rounding bit to the carry memory US \ from Fig. 9. The last suppressed bit of the multiplicand is always used as the rounding bit.

In F i g. 14 soll die Mchrfachausnutzung von Speicherzellen, Addierern und parallelen Eingängen gezeigt werden. Der Übersichtlichkeil wegen sind die Taktzuführungen der Speicherzellen weggelassen, ebenfalls weggelassen sind die zu den Addierern gehörenden Übertragsspeicher zur Aufnahme des Übertrags oder des Rundungsbits. In der ersten MuHiplikationskeiie, dieIn Fig. 14 is intended to increase the multiple utilization of memory cells, Adders and parallel inputs are shown. The clock feeds are the reason for the clarity of the memory cells are omitted; those belonging to the adders are also omitted Carry memory for receiving the carry or the rounding bit. In the first multiplication group, the

aus den Speicherzellen SRI, SR2 SR7, denfrom the memory cells SRI, SR2 SR7, the

Addierern Λ DD 3und den Umschaltern S1 und S3 und den Eingängen El, £3 besteht, soll die Multiplikation mit dem Multiplikator 0,101 realisiert werden, Die Wirkungsweise der Umschalter der Speicherzellen und des Addierers sind bereits in Fig.9 beschrieben, das Ergebnis liegt am Ausgang A vor. In der zweiten Mulliplikationskette soll die Multiplikation mit dem .so Multiplikator 0,10111 realisiert werden. Da/u sind noch die Umschalter S4, ,S'5 und die Eingänge /:"4, l-'i vorgesehen. Man sieht, daß der erste und der /.weile Multiplikator bis einschl. der vierten Binärsiulli" übereinstimmen, beim /weilen Multiplikator kommen noch binäre Einsen auf den Stellen mit der Wertigkeit 2 ■' und 2 ^r' da/u. Vorteilhaft kann das Zwischenergebnis der ersten Mulliplikationskette, das am Ausgang dor Speicherzelle SR 3 vorliegt, in der /weiten Multiplizier kette verwendet werden. Die /weile Mullipli/ieikctte (x> besteht lieshalb nur noch aus ilen Speicherzellen SR 4', SRH', SR6', SR T und den Addierern ADDA¹ und AI)I)V. Der Addierer AI)D4' verbindet die Speicher /eile SR $ und den l'.ingann /-.'4, das Ergebnis wird der Speicherzelle SR 4' zugeführt. Der Addierer ADDV <..s addiert den Inhalt der Speicher/eile SR4' /11 der am Eingang /:"5 auftretenden Binär/eichen. Das Ergebnis wird in die Speicherzelle SR V eingeschoben und dann mit jedem Rechentakt Tüber die Zellen SR 6' und SR T zum Ausgang A' weitergeschoben. In der letzten Multiplizierkette soll die Multiplikation mit dem Multiplikator 0,0011 verwirklicht werden. Während bei den ersten beiden Multiplikatoren die erste binäre Eins auf der Stelle mit der Wertigkeit 2-' auftritt, kommt die erste binäre Eins beim dritten Multiplikator erst auf der Stelle 2~ⁱ vor, deshalb ist eine Mchrfachausnutziing von Speicherzellen und Addierern nicht möglich. Lediglich die den Binärstellcn des Multiplikators mit den Wertigkeiten 2^³ und 2~^A zugeordneten Umschalter S3 und S4, die schon zur Realisierung der beiden ersten Multiplikatoren benötigt wurden, können zur Verwirklichung des dritten Multiplikators herangezogen werden. Die Eingänge £3 und £4 werden also mehrfach benutzt. Der Eingang £3 wird direkt zum Eingang der Speicherzelle SR 3" geführt, dessen Ausgang wird im Addierer ADD4" mit dem Eingang £4 verknüpft und das Ergebnis durch die Speicherzellen SR4", SRV, SR 6" und SR 7" zum Ausgang A "durchgeschoben.Adders Λ DD 3 and the switches S1 and S3 and the inputs El, £ 3, the multiplication with the multiplier 0.101 is to be implemented, the operation of the switches of the memory cells and the adder are already described in Fig. 9, the result is at the output A before. In the second multiplication chain, the multiplication with the .so multiplier 0.10111 should be implemented. There / u the changeover switches S4,, S'5 and the inputs /: "4, l-'i are provided. You can see that the first and the /. while multipliers are still binary ones on the places with the value 2 ■ 'and 2 ^r ' da / u. The intermediate result of the first multiplication chain, which is present at the output of the memory cell SR 3, can advantageously be used in the / wide multiplication chain. The / while Mullipli / icctte (x> consists therefore only of all memory cells SR 4 ', SRH', SR6 ', SR T and the adders ADDA ¹ and AI) I) V. The adder AI) D 4 'connects the memory / eile SR $ and the l'.input /-.'4, the result is fed to the memory cell SR 4'. The adder ADDV <.. s adds the content of the memory / eile SR4 '/ 11 of the binary / calibres occurring at the input /: "5. The result is inserted into the memory cell SR V and then with each computing cycle T via the cells SR 6' and SR T to output A ' . In the last multiplier chain, the multiplication is to be implemented with the multiplier 0.0011. While the first two multipliers have the first binary one at the point with the value 2-', the first binary comes one of the third multiplier only at the point 2 ~ ⁱ before, therefore a Mchrfachausnutziing of memory cells and adders is not possible. only the the Binärstellcn of the multiplier with the valences 2 ^ ³ and 2 ~ ^a associated switches S3 and S4, which have to realize of the first two multipliers can be used to implement the third multiplier. The inputs £ 3 and £ 4 are used several times. The input £ 3 is led directly to the input of the memory cell SR 3 " , the output of which is linked in the adder ADD4" with the input £ 4 and the result is shifted through the memory cells SR 4 ", SRV, SR 6" and SR 7 " to output A ".

In Fig. 15 ist ein Baustein dargestellt, mit dem das Rechenwerk in einfacher Weise aufzubauen ist. In Fig.9 ist durch senkrechte strichlierte Linien eingezeichnet, welche Bauteile auf diesem Baustein zusammengefaßt werden sollen. Es sind dies ein Umschalter, ein Addierer, ein dazugehöriger Übertragsspeichcr, eine Speicherzelle und eine Logik, die verhindert, daß bei negativen Multiplikanden das Rundungsbit in den Übertragsspeicher eingeschoben wird. Zunächst sollen die externen Anschlüsse des Bausteins erläutert werden. Anschluß t entspricht der Eingangsklemme EK des Multiplikationsrechenwerks. An den Anschluß 2 wird der Ausgang des Vorzeichenregisters angelegt, beim Anschluß 3 trifft der Steuertakt ST ein. Anschluß 4 ist mit dem Ausgang 8 des vorhergehenden Bausteins zu verbinden. An den Anschluß 5 ist der Rundungsimpuls RT und an den Anschluß 6 der Rechentakt R zu legen. An den Anschluß 7 wird Masse gelegt. Anschluß 8 ist der Ausgang des Spcichcrgliedes, das mit dem Rechentakt synchronisiert ist. Gleiche Werte liegen auch am Ausgang 9 vor, dort allerdings nicht taktsynchron. Der Anschluß 10 wird ebenfalls mit dem Vorzeiehcnregister VR verbunden und führt zur Logik zur Unterdrückung der Einspeicherung des Rundungsbits bei negativen Multiplikanden. Die Anschlüsse 13 und 14 dienen der Zuführung der Versorgungsspannungen. Alle logischen Funktionen sollen hier mit NAND-Gattern um! Negicrgliedern realisiert werden. Der Umschalter S isi aus drei NAND-Gattcrn G 1, G 2, G 3 und einen Negierglied Nl aufgebaut. Am Ausgang des Gatter! Ci 3 liegt das Ergebnis folgender Sehallfiinklionen vor (Anschluß 1 UNDl [Anschluß I))ODIiR (Anschluß ; UND Anschluß 3), d.h., bei Anliegen einer logischei Eins am Anschluß I wird der Anschluß 2, bei Anliegei einer logischen Null am Anschluß 3 der Anschluß I /im Ausgang des Gatters G 3 durchgeschaltet. Der Addiere A I)Daddiert das Ergebnis, das am Ausgang des Gatter (13 vorliegt, mit dem Ergebnis, das am Anschluß anliegt. Das Ergebnis Si' dieses Addierers AI)D wir direkt auf den /-Eingang eines //sM-lip-Flops geschalte auf den /v-Eingang dos /Av I lip-Flops wird das dme den Negierer N2 negierte Ergebnis Si'des Addieret ■\DD geschaltet. Das /K'-Flip-Flop hai bei diesi lU-schaltung der Eingänge folgende Funktion: M jedem Taktimpuls, der hier am Anschluß 6 eintrifft, wii der jeweilige Biniirwert, der am Ende eines Taklimpi ses am Eingang / anliegt, in das /K^--Flip· Fk eingespeichert und liegt am Ausgang (,) vor, DIn Fig. 15, a module is shown with which the arithmetic unit can be set up in a simple manner. In FIG. 9, vertical dashed lines indicate which components are to be combined on this module. These are a toggle switch, an adder, an associated carry memory, a memory cell and a logic which prevents the rounding bit from being pushed into the carry memory in the case of negative multiplicands. First, the external connections of the module will be explained. Terminal t corresponds to the input terminal EK of the multiplication calculator. The output of the sign register is applied to connection 2, and the control clock ST arrives at connection 3. Connection 4 is to be connected to output 8 of the previous module. The rounding pulse RT is to be applied to connection 5 and the computing clock R to connection 6. Ground is applied to terminal 7. Terminal 8 is the output of the memory element, which is synchronized with the computing clock. The same values are also available at output 9, but not isochronous there. The connection 10 is also connected to the sign register VR and leads to the logic for suppressing the storage of the rounding bit in the case of negative multiplicands. The connections 13 and 14 are used to feed the supply voltages. All logical functions should be done here with NAND gates! Negative members are realized. The switch S is made up of three NAND gates G 1, G 2, G 3 and a negative element Nl. At the exit of the gate! Ci 3 is the result of the following Sehallfiinklionen before (connection 1 ANDl [connection I)) ODIiR (connection; AND connection 3), that is, when a logical one is applied to connection I, connection 2, when a logical zero is applied to connection 3, the Connection I / switched through in the output of gate G 3. The adder AI) D adds the result that is present at the output of the gate (1 3, with the result that is present at the connection. The result Si 'of this adder AI) D is sent directly to the / input of a // sM-lip -Flops switched to the / v input dos / Av I lip-flops, the result Si'des Addieret ■ \ DD negated by the negator N2 is switched. The / K 'flip-flop has the following function when the inputs are connected to the IU: M each clock pulse that arrives here at connection 6, wii the respective binary value that is present at the input / at the end of a Taklimpi ses in the / K ^- -Flip · Fk and is available at the output (,), D

Ergebnis des Addierers wird außerdem noch zum Anschluß 9 geführt und kann dort für Zwecke verwendet werden, wo es nicht auf Werte zu genau definierten Zeitpunkten ankommt (asynchroner Ausgang). Der Anschluß 10, der mit dem Vorzeichen des Multiplikanden belegt wird, wird dem Negierglied /V 5 zugeführt. Dessen Ausgang wird dem NAND-Gatter Gl mis folgendem Negierglied N4 zugeleitet. Der zweite Anschluß des Gatters Gl ist mit Anschluß 1 verbunden. Am Ausgang des Negierers Nl liegt also eine logische Null vor, wenn am Anschluß 10 eine logische Eins (negativer Multiplikand) auftritt, bei logischer Null am Anschluß 10 (positiver Multiplikand) findet sich der Zustand am Anschluß 1 wieder. Weiterhin ist ein Gatterumschalter, bestehend aus den NAND-Gattern G4, G5, G6 und dem Negierglied Λ/3 vorgesehen. Bei Anliegen einer logischen Eins am Anschluß 5 wird das Ergebnis des Negiergliedes Λ/4 zum Ausgang des Gatters G 6 durchgeschaltet, bei Anliegen einer logischen Null am Anschluß 5 wird der Übertragsausgang Üdes Addierers ADD zum Ausgang des Gatters C6 durchgcschaltel. Dieser Ausgang des Gatters (76 wird auf den /-Eingang des //(-Flip-Flops US geschaltet, das somit den Übertragsspeicher des Addierers ADD darstellt. Das durch den Negierer /V 5 negierte Ergebnis des Gatters Gb wird auf den /(-Eingang des Flip-Flops US geschaltet. Der Ausgang Q des Flip-Flops US ist mit dem dritten Eingang des Addierers -4DD verbunden.The result of the adder is also fed to connection 9 and can be used for purposes where values at precisely defined times are not important (asynchronous output). The connection 10, which is assigned the sign of the multiplicand, is fed to the negating element / V 5. Its output is fed to the NAND gate Gl mis the following negator N 4. The second connection of the gate Gl is connected to connection 1. At the output of the negator Nl there is a logical zero when a logical one (negative multiplicand) occurs at terminal 10, and the state at terminal 1 is found again at terminal 10 (positive multiplicand). Furthermore, a gate switch, consisting of the NAND gates G 4, G 5, G 6 and the negator Λ / 3 is provided. When a logic one is applied to terminal 5, the result of the negator Λ / 4 is switched through to the output of gate G 6; when a logical zero is present at terminal 5, the carry output Ü of the adder ADD is switched through to the output of gate C6. This output of the gate (76 is switched to the / input of the // (- flip-flop US , which thus represents the carry memory of the adder ADD . The result of the gate Gb negated by the negator / V 5 is transferred to the / (- The input of the flip-flop US is switched. The output Q of the flip-flop US is connected to the third input of the adder -4DD.

Um Richtlinien zur Bestimmung einer minimalen Anzahl notwendiger Speicherzellen des Schieberegisters und Addierer anzugeben, kann vorteilhaft in folgender Weise vorgegangen werden:To provide guidelines for determining a minimum number of necessary memory cells in the shift register and adders can be advantageously proceeded in the following way:

Die Absolutwerte de:, Multiplikatoren werden vor der dezimalen Form in die binärcodierte Dualforn unigewandelt, wobei nur so viel Steilen der Dualforn cinbezogen werden, daß der angenäherte Multiplikativ in De/imalform (x) um nicht mehr als eine vorgegeben!. Schranke s vom Ausgangswert (χ) abweicht. Dk Umwandlung ist einmal ohne, einmal mit abschließen der Aufrundung des binärcodierten Wertes durchzuführen. Anschließend wird untersucht, welcher der beider ίο Werte innerhalb der vorgegebenen Schranke den Ausgangswert am nächsten liegt. Sind auf diese Weist sämtliche Multiplikatoren bestimmt, ist bei Verwendung für ein Digitalfilter dessen zugehörige Pol-Nullstellen Konfiguration in der komplexen /-Ebene zu crmittclrThe absolute values de :, multipliers are converted into the binary-coded dual form before the decimal form, whereby only so many parts of the dual form are included that the approximate multiplicative in de / imal form (x) is not given by more than one! Limit s deviates from the initial value (χ). Dk conversion must be carried out once without, once with the rounding up of the binary-coded value. It is then examined which of the two ίο values is closest to the initial value within the specified limit. Once all the multipliers have been determined in this way, when using a digital filter, its associated pole-zero configuration in the complex / plane must be crmittclr

und daraus die resultierende Übertragungsfunktion zl bestimmen. Ersteres ist bei Teilsystemen maxima! zweiter Ordnung (Parallel- oder Kaskadenform des digitalen Filters) besonders einfach, letzteres kann entweder grafisch oder, da es sich dabei um ein geometrisches Problem handelt, mit Hilfe eines einfachen Rechenprogramms durchgeführt werden. Damit kann dann abgeschätzt werden, ob bei der vorgegebenen Schranke die Genauigkeit der approxomierten Übertragungsfunktion ausreicht. Wenn nicht.and the resulting transfer function zl determine. The former is maximum for subsystems! second order (parallel or cascade form of the digital filters) are particularly simple, the latter can either be graphical or, since it is a geometric problem is to be carried out with the help of a simple computer program. This can then be used to estimate whether the accuracy of the approximate for the specified limit Transfer function is sufficient. Unless.

ist die vorgegebene Schranke zu verringern und das Verfahren erneut durchzuführen. Mit den so festgelegten Faktoren im Binärcode ergibt sich die Anzahl der notwendigen Addierer aus der Anzahl der logischen Einsen minus 1, die Anzahl der Speicherzellen aus der Zahl der Multiplikandcnstellen einschließlich Vorzeichen minus m, wenn die erste Binärcins an der /;;-ten Stelle hinler dem Binärkomma des Multiplikators auftritt.the specified limit must be reduced and the procedure carried out again. With the factors determined in this way in the binary code, the number of necessary adders results from the number of logical ones minus 1, the number of memory cells from the number of multiplicand digits including the sign minus m, if the first binary cins goes to the / ;; - th place the binary point of the multiplier occurs.

Hierzu 11 Blatt ZeichnungenIn addition 11 sheets of drawings

Claims

Patent claims:

1. Arithmetic logic unit for signed serial multiplication of a binary multiplicand with a value less than one with a likewise binary multiplier with a sign register for the sign of the multiplicand and using a shift register for the reception of the multiplicand, which is only sampled at those memory locations via taps and the shift register contents are read out as a partial product in each case in series, to which the associated multiplier (factor) with the locations valences 2 °, 2 ', ... ^k 2 ~ has a logical one, the course of the more significant to the least significant digits of Multiplicator is chosen opposite to the course of the valency of the storage locations of the multiplicand, with the removal from the shift register with respect to the respective multiplicand register tap in the order from the least significant bit to the most significant bit and one of the number of multiplicand bits The corresponding number of bits is read out, the higher-order digits that no longer contain multiplicand bits due to the taps are filled with the sign bit, negative numbers are shown in two's complement and the bit read out first is evaluated as the least-significant bit with regard to the result, and the partial results read out are combined in adders characterized in that the multiplicand is inserted serially into the shift register (SR ) provided with the taps (ABi, AB3) and each of these taps (ASl, AB3) has its own switch (Sl, S3) and its own output (A 1, A 3 ) and that with a number of digits of Λ / of the multiplicand including the sign, every jt-th switch (k = 0 to N), which is assigned to the binary digit of the multiplier with the significance 2 ~ ^k , while the first N-. k calculation cycles of the multiplication cycle the £ -th output with the / c-th tap, and during the remaining k calculation cycles of the multiplication cycle the / c-th output with the output of the; Sign register fV / ^ link (Fig. 2).

2. Arithmetic unit according to claim 1, characterized in that with several multipliers and when binary ones occur on several multiplier positions of the same value for each of these common multiplier positions only one tap (AB I) and a switch (S 1) is provided, each multiplier with common Multiplier places but a separate output (A 1, AV) is assigned (Fig. 2).

3. Arithmetic unit according to one of the preceding claims, characterized in that a carry memory (USl) is assigned to each adder to reduce rounding errors, in which, in the case of a positive multiplicand, by means of a rounding cycle (RT) arriving with the ΛΖ-th arithmetic cycle (T) The content of that memory cell (SR 2) of the multiplicand is read in which is one lower in places than the highest memory cell (SR 3) still to be accommodated in the associated adder (ADDi) (FIG . 8).

4. Arithmetic unit for the signed serial multiplication of a binary multiplicand with a value less than one with a likewise binary multiplier with a sign register for the sign of the multiplicand and using a shift register for the reception of the multiplicand, whereby in the serial storage the lowest value first Digit of the multiplicand and after the most significant digit the sign bit is entered and the storage from the shift register takes place in the order from the least significant bit to the most significant bit and the bit read out first is evaluated as the least significant bit with regard to the result and with partial products obtained by shift register taps being combined in adders , the higher-order digits that no longer contain multiplicand bras because of the taps are filled with dom sign bits, and negative numbers are represented in two's complement characterized in that the sign register (VR) is reset at the start of computation and, after the most significant multiplicand bit has been entered in the shift register, it is filled with the associated sign bit, that the shift register (SR) at those memory cells (SRi, SR3) with the interposition of a switch (Si, S3) is connected to the mulliplicand input (EK) , at which the multiplier has a binary one, the course from the higher-order (MSB) to the lower-order storage locations (LSB) of the multiplier being selected to be the same as the course of the value of the multiplicand's digits, that with a number of digits of Λ / of the multiplicand including the sign, each k-ie switch (k = 0.1 ... N), which is assigned to the binary digit of the multiplier with the priority 2- *, the multiplicand input during the first k computing cycles of the ΛΖ-cycle multiplication cycle with the sign register (VR) and during the Nk remaining multiplication ation clocks with the multiplicand input (EK) and that after each switch / S3) - with the exception of the first (SI) - an adder (ADD3) is provided, which the output of the preceding memory element (SR 2) and the respective multiplicand input ( E3) is added and the result is passed on to the downstream storage element (SR 3) (F i g. 9).

5. Arithmetic unit according to claim 4, characterized in that with several multipliers and when binary ones occur on several multiplier places of the same value only one switch (S3, S4) and a common input (E3, £ 4) is provided for each of these common multiplier places ( Fig. 14).

6. Arithmetic unit according to claim 4 or 5, characterized in that with several multipliers and when multipliers match in successive binary digits, starting from the most significant binary digit up to a certain binary digit, all memory cells (SR 1, SR 2, SR 3) and adder (A DD 3) are only present once and that the output of the storage element (SR : i), which is assigned to the lowest-value matching binary digit of the multipliers, is used several times for the remaining addition and storage chains (F Fig. 14).

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7. Arithmetic logic unit according to one of claims 4 to 6, characterized in that a transmission memory (US 3) is assigned to each adder to reduce rounding errors, since J is the incoming binary character (rounding bit ) is stored when the adder (ADDi ) assigned to the transmission element (US3) connects the r-th memory element (RS2) and the (V + 1) -th input ^ £ 3) (Fig. 9).

8. Arithmetic unit according to one of the preceding claims, characterized in that the shift register has (SRJ Nm memory cells, the first binary one occurring in the multiplier at the / 7J-th place after the 3 'binary point.

9. Arithmetic unit according to one of the preceding claims, characterized by the use as an arithmetic unit for a digital filter, in particular for radar devices.