DE2337019C2

DE2337019C2 - Circuit arrangement for carrying out a method for two-dimensional texture analysis

Info

Publication number: DE2337019C2
Application number: DE2337019A
Authority: DE
Inventors: Jürgen 6100 Darmstadt Kilkowski
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1973-07-20
Filing date: 1973-07-20
Publication date: 1982-12-16
Also published as: GB1452423A; DE2337019A1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Durchführung eines Verfahrens zur zweidimensionalen Texturanalyse durch Verformung eines durch Abtastung und Diskrimination gewonnenen binären Abtastsignals nach Maßgabe eines strukturierenden Elements, wobei das strukturierende Element ein Sechseck ist, bei dem zwei Kanten mit der Richtung von Abtastzeilen übereinstimmen, wobei diese Richtung eine n-Richtung, zwei andere Kanten mit der Lage links oben nach rechts unten eine ΓγRichtung und die übrigen Kanten mit der Lage rechts oben nach links unten eine r₃- Richtung darstellen, wobei die einzelnen Zeilen des binären Abtastsignals punktförmig gerastert werden und der Beginn der Zeilen abwechselnd um '/2 Punktjasterperiodenlängen versetzt wird, wobei das punktförmig gerasterte binäre Abtastsignd in η-Richtung um η mal 1 Punktrasterperiodenlänge, in r₂-Richtung um η Zeilen plus π mal '/2 Punktrasterperiodenlänge und in rj-Richtung um π Zeilen minus π mal '/2 Punktrasterperiodenlänge verzögert und logisch verknüpft wird und wobei durch Wahl der Variablen η die Fläche des strukturierenden Sechsecks verändert wird, nach Patent 2? 22 901.The invention relates to a circuit arrangement for performing a method for two-dimensional texture analysis by deforming a binary scanning signal obtained by scanning and discrimination in accordance with a structuring element, the structuring element being a hexagon in which two edges coincide with the direction of scanning lines, with this direction represents an n-direction, two other edges with the position top left to bottom right represent a Γγ direction and the remaining edges with the position top right to bottom left represent an r ₃ direction, the individual lines of the binary scanning signal being rasterized in dots and the beginning of the lines is shifted alternately by '/ 2 dot pitch period lengths, the dot-shaped rasterized binary scanning signal in the η direction by η times 1 dot screen period length, in the r ₂ direction by η lines plus π times' / 2 dot screen period length and in the rj direction by π lines minus π times' / 2 dot raster peri oden length is delayed and logically linked and whereby the area of the structuring hexagon is changed by choosing the variable η, according to patent 2? 22 901.

Bei einer Schaltungsanordnung zur Durchführung des Verfahrens nach F i g. 9 des Hauptpatents werden zur Verzögerung in /5- bzw, A-Richtung zwei verschiedene Taktsignale benötigt Eines dieser Taktsignale ist der schrittsynchrone Takt T₅ und ein anderes Taktsignal der Haupttakt T_H. Der Haupttakt T_H besteht aus N Impulsen pro Zeile und unterscheidet sich vom schrittsynchronen Takt T_s dadurch, daß der Beginn jeder Zeile mit einer positiven Flanke des ersten Taktimpulses gekennzeichnet ist. Beim schrittsynchronen Takt fs wechselt der Beginn des ersten Taktimpulses zeilenweise mit einer Verzögerung von '/2 Punktrasterperiodenlänge. Neben dem Aufwand von zwei verschiedenen Taktsignalen ergibt sich auch eine Unsicherheit in der Signalverarbeitung bei hohen Taktfrequenzen. So muß bei der Schaltungsanordnung nach F i g. 9 des Hauptpatents einmal das im schrittsynchronen Takt anliegende Eingangssignal Qo mit dem Haupttakt Th in das Schieberegister geschoben werden, und zum anderen muß das Signal am Ausgang des Schieberegisters wieder in schrittsynchronen Takt umgesetzt werden.In a circuit arrangement for carrying out the method according to FIG. 9 of the main patent, two different clock signals are required for the delay in the / 5 or A direction. One of these clock signals is the step-synchronous clock T ₅ and another clock signal is the main clock T _H. The main clock T _H consists of N pulses per line and differs from the step-synchronous clock T _s in that the beginning of each line is marked with a positive edge of the first clock pulse. In the case of the step-synchronous clock fs , the beginning of the first clock pulse changes line by line with a delay of 1/2 dot grid period length. In addition to the expense of two different clock signals, there is also an uncertainty in signal processing at high clock frequencies. In the circuit arrangement according to FIG. 9 of the main patent, the input signal Qo, which is present in the step-synchronous clock, must be shifted into the shift register with the main clock Th , and on the other hand, the signal at the output of the shift register must be converted back into step-synchronous clock.

Aufgabe der vorliegenden Erfindung ist daher, eine Schaltungsanordnung zur Durchführung des eingangs genannten Verfahrens anzugeben, welche diese Nachteile vermeidet.The object of the present invention is therefore to provide a circuit arrangement for implementing the above indicated method, which avoids these disadvantages.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß das zu verzögernde punktförmig gerasterte binäre Abtastsignal einem Schieberegister mit N Speicherplätzen zugeführt ist, welches mit einem Taktsignal getaktet ist, bei welchem der erste Taktimpuls einer Zeile zeilenweise wechselnd um '/2 Punktrasterperiodenlänge versetzt ist und die Anzahl der Taktimpulse pro Zeile in T2-Richtung zeilenweise wechselnd N bzw. N— 1 und in ^-Richtung N+1 bzw. Λ/beträgt.This object is achieved according to the invention in that the point-shaped rastered binary scanning signal to be delayed is fed to a shift register with N storage locations, which is clocked with a clock signal in which the first clock pulse of a line is alternately shifted line by line by 1/2 dot raster period length and the number of Clock pulses per line in the T2 direction alternating line by line with N or N − 1 and in the ^ direction N + 1 or Λ /.

Die erfindungsgemäße Schaltungsanordnung weist den Vorteil auf, daß nunmehr nur noch ein Taktsignal benötigt wird und zusätzliche D-Flip-Flops zur Nachverzögerung entfallen können.The circuit arrangement according to the invention has the advantage that now only one clock signal is required and additional D flip-flops for post-delay can be omitted.

Die Erfindung wird nun an Hand eines mit Figuren dargestellten Ausführungsbeispiels näher erläutert. Es zeigtThe invention will now be explained in more detail using an exemplary embodiment illustrated with figures. It shows

Fig. 1 ein Blockschaltbild der Verzögerungseinrichtung in r₂- bzw. r₃-Richtung,1 shows a block diagram of the delay device in the r ₂ or r ₃ direction,

Fig.2 Spannungs-Zeit-Diagramme zur Verzögerung in ^-Richtung undFig. 2 voltage-time diagrams for the delay in ^ -direction and

Fi g. 3 Spannungs-Zeit-Diagramme zur Verzögerung in ryRichtung.Fi g. 3 voltage-time diagrams for deceleration in the ry direction.

In F i g. 1 ist das Blockschaltbild zur Verzögerung eines binären Abtastsignals dargestellt. Nach demIn Fig. 1 shows the block diagram for delaying a binary sampling signal. After this

Hauptpatent ist das binare Abtastsignal zeilenweise versetzt getaktet Die Verzögerungseinrichtung besteht aus einzelnen Verzögerungsstufen, die in Reihe geschaltet sind. Jede einzelne Verzögerungsstufe enthält ein Schieberegister. Jedes Schieberegister 1' bis 1" besitzt eine Speicherkapazität von N Bit Zur Verzögerung in Γι- bzw. ^-Richtung werden die Schieberegister 1' bis 1" über Klemme 2 mit einer Impulsreihe T—\ bzw. T+ 2 angesteuert. Die Impu;sreihe T—i bzw. 7"+i besteht aus einer zeilenweise wechselnden Anzahl von Taktimpulsen. So beträgt zur Verzögerung in /5-Richtung die Anzahl der Taktimpulse von Impulsreihe T— 1 bei gleichzeitigem Vorhandensein des ersten Taktimpulses einer Zeile und des Zeilenanfangs N Taktimpulse pro Zeile; bei zeitlicher Verset- 1 ·-> zung des ersten Taktimpulses einer Zeile und des Zeilenanfangs um V2 Punktrasterperiodenlänge beträgt sie dagegen nur N— 1 Taktimpulse pro Zeile.The main patent is the binary scanning signal, clocked offset by line. The delay device consists of individual delay stages that are connected in series. Each individual delay stage contains a shift register. Each shift register 1 'to 1 "has a storage capacity of N bits. For delay in Γι- or ^ -direction, the shift registers 1' to 1" are controlled via terminal 2 with a pulse series T— \ or T + 2. The Impu;. Sreihe T-i and 7 "+ i consists of a line at a varying number of clock pulses So the number of clock pulses of pulse series T 1 in the simultaneous presence is to delay in / 5-direction of the first clock pulse of a line and Line start N clock pulses per line; with a time offset of the first clock pulse of a line and the beginning of the line by V2 dot grid period length, on the other hand, it is only N- 1 clock pulses per line.

Ein an Klemme 3 liegendes Signal Q₀ wird mit dem Taktsigna! der Impulsreihe Γ— 1 in das Schieberegister Γ geschoben und nach Durchlaufen der /VSpeicherplätze des Schieberegisters Γ an Klemme 4' als verzögertes Signal Q\ wieder herausgeschoben. Das Signal Q\ ist gegenüber dem Abtastsignal Q₀ um eine Zeile plus '/2 Punktrasterperiodenlänge verzögert. Q\ ist das Eingangssignal für ein zweites Schieberegister 1". Das Ausgangssignal Qi an Klemme 4" der zweiten Verzögerungsstufe mit Schieberegister 1" ist gegenüber dem Abtastsignal Qo um 1 + 1 Zeilen plus '/2 + '/2 Punktrasterperiodenlänge verzögert. 3» A signal Q ₀ on terminal 3 is sent with the clock signal! of the pulse series Γ— 1 is shifted into the shift register Γ and after passing through the / V storage locations of the shift register Γ at terminal 4 'it is pushed out again as a delayed signal Q \. The signal Q \ is delayed with respect to the scanning signal Q ₀ by one line plus 1/2 dot raster period length. Q \ is the input signal for a second shift register 1 ". The output signal Qi at terminal 4" of the second delay stage with shift register 1 "is delayed by 1 + 1 lines plus '/ 2 +' / 2 dot raster period length compared to the scanning signal Qo.

Fig.2 zeigt Spannungs-Zeit-Diagramme zur Verzögerung in /^-Richtung für eine Schaltungsanordnung nach Fi g. 1. Die Spannungs-Zeit-Diagramme umfassen drei Zeilenperioden der Zeilendauer H. Die F i g. 2a zeigt die Impulsreihe T— _u welche das Taktsignal für die S3 Schieberegister Γ bis 1" darstellt. Die Periodendauer eines Taktimpulses beträgt eine Punktrasterperiodenlänge P. Der Beginn der Taktimpulse am Zeilenanfang sowie die Anzahl der Taktimpulse pro Zeile wechselt zeilenweise. Ein unverzögertes Abtastsignal ist in Fig.2b dargestellt, wobei in der 1. Zeile der 1. Rasterpunkt mit 1.1 und der folgende Rasterpunkt in dieser 1. Zeile durch 1.2 gekennzeichnet ist. Der 3. Rasterpunkt in der 2. Zeile ist z. B. 23. F i g. 2c zeigt das verzögerte Signal Q\ an Klemme 4'. Das Signal Q\ ist gegenüber dem unverzögerten gerasterten Abtastsignal Qo um eine Zeile plus '/2 Punktrasterperiodenlänge verzögert.2 shows voltage-time diagrams for the delay in / ^ - direction for a circuit arrangement according to Fi g. 1. The voltage-time diagrams comprise three line periods of the line duration H. The FIG. 2a shows the pulse series T - _u which represents the clock signal for the S3 shift register Γ to 1 ". The period of a clock pulse is a dot grid period length P. The start of the clock pulses at the beginning of the line and the number of clock pulses per line changes line by line. An undelayed scanning signal is in 2b, the 1st raster point in the 1st line being identified by 1.1 and the following raster point in this 1st line being identified by 1.2. The 3rd raster point in the 2nd line is, for example, 23. FIG 2c shows the delayed signal Q \ at terminal 4 '. The signal Q \ is delayed by one line plus 1/2 dot raster period length compared to the undelayed rastered scanning signal Qo.

Das unverzögerte Abtastsignal Qo wird mit den positiven Flanken des Taktsignals dei Impulsreihe Τ— ι in das Schieberegister Γ geschoben und nach N Taktimpulsen wieder aus dem Schieberegister Γ geschoben. Es sei hierzu vermerkt, daß die heute im Handel erhältlichen Schieberegister einer gewissen Vorbereitungszeit bedürfen, d. h. Signale können erst dann in ein Schieberegister geschoben werden, wenn diese schon eine bestimmte Zeit vor Erscheinen der positiven Flanke des Taktsignals anliegen. Der Rasterpunkt 1.1 wird beispielsweise nicht von der positiven Flanke des 1. Taktimpulses der 1. Zeile in das Schieberegister geschoben, sondern erst durch die positive Flanke des folgenden Taktimpulses. Nach N Taktimpulsen wird der Rasterpunkt 1.1 mit dem 1. Taktimpuls der 2. Zeile wieder aus dem Schieberegister Γ geschoben. Ähnlich erfolgt die Verzögerung für den Rasterpunkt 2.1. Auch hier wird der Rasterpunkt erst mit der positiven Flanke des 2. Taktimpulses der 2. Zeile in das Schieberegister 1" geschoben. Da jedoch in der 2. Zeile nur N— 1 Taktimpulse für die Taktung des Schieberegisters zur Verfügung stehen, wird der Rasterpunkt 2.1 erst mit der positiven Flanke des 2. Taktimpulses der 3. Zeile wieder herausgeschoben. Die Verzögerung des Rasterpunktes 3.1 erfolgt in der gleichen Weise wie die des Rasterpunktes 1.1.The undelayed scanning signal Qo is shifted into the shift register Γ with the positive edges of the clock signal of the pulse series Τ - ι and shifted out of the shift register Γ again after N clock pulses. It should be noted that the shift registers commercially available today require a certain preparation time, ie signals can only be shifted into a shift register when they have been present a certain time before the positive edge of the clock signal appears. The raster point 1.1 is not shifted into the shift register, for example, by the positive edge of the 1st clock pulse of the 1st line, but only by the positive edge of the following clock pulse. After N clock pulses, the raster point 1.1 is shifted out of the shift register Γ again with the 1st clock pulse of the 2nd line. The delay for the raster point 2.1 is similar. Here, too, the raster point is only shifted into shift register 1 "with the positive edge of the 2nd clock pulse of the 2nd line. However, since only N- 1 clock pulses are available in the 2nd line for clocking the shift register, the raster point 2.1 only pushed out again with the positive edge of the 2nd clock pulse of line 3. The delay of the raster point 3.1 takes place in the same way as that of the raster point 1.1.

Die Darstellung der Spannungs-Zeit-Diagramme in F i g. 3 dient zur näheren Erläuterung der Verzögerung in ^-Richtung. Zur Verzögerung in n-Richtung wird die gleiche Anordnung benutzt wie zur Verzögerung in ^-Richtung (F i g. t). Wie der F i g. 3a zu entnehmen ist, unterscheiden sich jedoch die Impulsreihen zur Taktung der Schieberegister 1' bis 1". So beträgt zur Verzögerung in n-Richtung die Anzahl der Taktimpulse der Impulsreihe T+₁ bei gleichzeitigem Vorhandensein des ersten Taktimpulses einer Zeile und des Zeilenanfangs N+1 Taktimpulse pro Zeile; bei zeitlicher Versetzung des ersten Taktimpulses einer Zeile und des Zeilenanfangs um '/2 Punktrasterperiodenlänge beträgt sie N Taktimpulse pro Zeile. Die geänderte Anzahl der Taktimpulse pro Zeile bewirkt, daß beispielsweise das Abtastsignal Q₀ (Fig.3b) um eine Zeile minus V2 Punktrasterperiodenlänge verzögert wird. Das verzögerte Signal Qi ist das wiederum zu verzögernde Signal für die folgende Verzögerungsstufe mit dem Schieberegister 1" usw. bis zum Ausgangssignal Q_n der letzten Verzögerungsstufe mit dem Schieberegister 1".The representation of the voltage-time diagrams in FIG. 3 serves to explain the delay in the ^ direction in more detail. The same arrangement is used for the deceleration in the n-direction as for the deceleration in the ^ -direction (F i g. T). As the fig. 3a, the pulse series for clocking the shift registers 1 'to 1 "differ. For example, for the delay in the n-direction, the number of clock pulses of the pulse series is T + ₁ with the simultaneous presence of the first clock pulse of a line and the beginning of the line N + 1 clock pulses per line; if the first clock pulse of a line and the beginning of the line are offset by 1/2 dot raster period length, it is N clock pulses per line. The changed number of clock pulses per line causes, for example, the scanning signal Q ₀ (FIG The delayed signal Qi is the signal to be delayed again for the following delay stage with the shift register 1 "and so on up to the output signal Q _{n of} the last delay stage with the shift register 1".

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1.Circuit arrangement for performing a method for two-dimensional texture analysis by deforming a binary scanning signal obtained by scanning and discrimination in accordance with a structuring element, the structuring element being a hexagon in which two edges coincide with the direction of scanning lines, this direction being an n -Direction, two other edges with the position top left to bottom right represent a / s-direction and the remaining edges with the position top right to bottom left represent a fr direction, whereby the individual lines of the binary scanning signal are rasterized and the beginning of the lines alternately by '/ 2 dot raster period length, the dot-shaped rasterized binary scanning signal in the n-direction by π times 1 dot raster period length, in the / ^ - direction by η lines plus η times' / 2 dot raster period length and in / y direction by η lines minus η times' / j point grid period length delayed and logically linked ft is and the area of the structuring hexagon is changed by selecting the variable π , according to Patent 22 22 901. characterized in that the binary scanning signal to be delayed is fed to a shift register (Γ) with N storage locations, which is supplied with a clock signal ( Τ— ι or Γ + 1) is clocked, in which the first clock pulse of a line is shifted line by line alternately by '/ 2 dot grid period length and the number of clock pulses per line in ^ direction line by line alternating TV or. N- 1 and in the n-direction N + 1 or Λ /.

2. Circuit arrangement according to claim 1, characterized in that for the delay by η lines plus / minus η times '/ 2 dot grid period length η shift registers (Γ, 1 "to 1') each with A / storage locations are connected in series.

3. A circuit arrangement according to claim 1, characterized in that for the delay in ^ direction the number of clock pulses per line with the simultaneous presence of the first clock pulse of a line and the beginning of the line is N clock pulses and with a time offset of the first clock pulse of a line and the beginning of the line '/ 2 dot grid period length is N— 1 clock pulses.

4. Circuit arrangement according to claim 1, characterized in that for the delay in / 3-direction the number of clock pulses per line with the simultaneous presence of the first clock pulse of a line and the beginning of the line is N + 1 clock pulses and with a time offset of the first "clock pulse of a line and of the beginning of the line is' / 2 dot grid period length Λ / clock pulse.